TW202349723A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW202349723A
TW202349723A TW112116915A TW112116915A TW202349723A TW 202349723 A TW202349723 A TW 202349723A TW 112116915 A TW112116915 A TW 112116915A TW 112116915 A TW112116915 A TW 112116915A TW 202349723 A TW202349723 A TW 202349723A
Authority
TW
Taiwan
Prior art keywords
disposed
stop layer
gate electrode
gate
active pattern
Prior art date
Application number
TW112116915A
Other languages
English (en)
Inventor
成有梨
金柱然
徐明秀
李基煥
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202349723A publication Critical patent/TW202349723A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本發明提供一種半導體裝置，包含：基底，包含第一區及第二區；第一主動圖案，位於第一區上且在第一水平方向上延伸；第二主動圖案，位於第二區上且在第一水平方向上延伸；第一蝕刻終止層，位於第一主動圖案上；第二蝕刻終止層，位於第二主動圖案上；多個第一奈米薄片，位於第一蝕刻終止層上且在豎直方向上堆疊且包含矽鍺（SiGe）；多個第二奈米薄片，位於第二蝕刻終止層上且在豎直方向上堆疊；第一閘極電極，位於第一蝕刻終止層上且在第二水平方向上延伸；以及第二閘極電極，安置於第二蝕刻終止層上且在第二水平方向上延伸。

Description

半導體裝置
相關申請案的交叉引用
本申請案主張2022年6月13日在韓國智慧財產局申請的韓國專利申請案第10-2022-0071340號的優先權，所述申請案的內容以全文引用的方式併入本文中。
本揭露的實施例關於一種半導體裝置。
用於增加半導體裝置的整合密度的縮放方案中的一者為使用多閘極電晶體，其中呈鰭片或奈米線形狀的矽主體形成於基底上，且閘極形成於矽主體的表面上。
由於此多閘極電晶體使用三維通道，因此容易對其進行縮放。此外，可在不增加多閘極電晶體的閘極長度的情況下改良多閘極電晶體的電流控制能力。另外，多閘極電晶體可有效地抑制通道區的電位受汲極電壓影響的短通道效應（short channel effect；SCE）。
本揭露的實施例提供一種半導體裝置，其中形成於PMOS區中的奈米薄片包含矽鍺（SiGe），藉此防止源極/汲極區在替換金屬閘極（replacement metal gate；RMG）製程期間被蝕刻。因此，可減少閘極電極與源極/汲極區之間的洩漏電流。
此外，本揭露的實施例提供一種半導體裝置，其中包含絕緣材料的蝕刻終止層形成於PMOS區的奈米薄片下方，藉此防止包含矽（Si）的主動圖案在替換金屬閘極（RMG）製程期間被蝕刻。
根據本揭露的一些實施例，提供一種半導體裝置，包含：基底，包含界定於其中的第一區及第二區；第一主動圖案，安置於基底的第一區上且在第一水平方向上延伸；第二主動圖案，安置於基底的第二區上且在第一水平方向上延伸；第一蝕刻終止層，安置於第一主動圖案上且包含絕緣材料；第二蝕刻終止層，安置於第二主動圖案上且包含絕緣材料；多個第一奈米薄片，安置於第一蝕刻終止層上，其中多個第一奈米薄片在豎直方向上堆疊且彼此間隔開且包含矽鍺（SiGe）；多個第二奈米薄片，安置於第二蝕刻終止層上，其中多個第二奈米薄片在豎直方向上堆疊且彼此隔開；第一閘極電極，安置於第一蝕刻終止層上且在不同於第一水平方向的第二水平方向上延伸，其中第一閘極電極包圍多個第一奈米薄片；以及第二閘極電極，安置於第二蝕刻終止層上且在第二水平方向上延伸，其中第二閘極電極包圍多個第二奈米薄片。
根據本揭露的一些實施例，提供一種半導體裝置，包含：基底，包含形成於其中的PMOS區及NMOS區；第一主動圖案，安置於基底的PMOS區上且在第一水平方向上延伸；第二主動圖案，安置於基底的NMOS區上且在第一水平方向上延伸；第一蝕刻終止層，安置於第一主動圖案上且包含絕緣材料；第二蝕刻終止層，安置於第二主動圖案上且包含絕緣材料，其中第一蝕刻終止層及第二蝕刻終止層在基底上方具有相同豎直層級；多個第一奈米薄片，安置於第一蝕刻終止層上，其中多個第一奈米薄片在豎直方向上堆疊且彼此間隔開且包含矽鍺（SiGe）；多個第二奈米薄片，安置於第二蝕刻終止層上，其中多個第二奈米薄片在豎直方向上堆疊且彼此隔開；第一源極/汲極區，安置於第一主動圖案上及多個第一奈米薄片的至少一個側表面上，其中第一源極/汲極區與第一蝕刻終止層接觸；以及第二源極/汲極區，安置於第二主動圖案上及多個第二奈米薄片的至少一個側表面上，其中第二源極/汲極區與第二蝕刻終止層接觸。
根據本揭露的一些實施例，提供一種半導體裝置，包含：基底，包含形成於其中的PMOS區及NMOS區；第一主動圖案，安置於基底的PMOS區上且在第一水平方向上延伸；第二主動圖案，安置於基底的NMOS區上且在第一水平方向上延伸；第一蝕刻終止層，安置於第一主動圖案上且包含絕緣材料；第二蝕刻終止層，安置於第二主動圖案上且包含絕緣材料，其中第一蝕刻終止層及第二蝕刻終止層在基底上方具有相同豎直層級；多個第一奈米薄片，安置於第一蝕刻終止層上，其中多個第一奈米薄片在豎直方向上堆疊且彼此間隔開且包含矽鍺（SiGe）；多個第二奈米薄片，安置於第二蝕刻終止層上，其中多個第二奈米薄片在豎直方向上堆疊且彼此間隔開且包含矽（Si），且多個第二奈米薄片的豎直層級不同於多個第一奈米薄片的豎直層級；第一閘極電極，安置於第一蝕刻終止層上且在不同於第一水平方向的第二水平方向上延伸，其中第一閘極電極包圍多個第一奈米薄片；第二閘極電極，安置於第二蝕刻終止層上且在第二水平方向上延伸，其中第二閘極電極包圍多個第二奈米薄片；第一源極/汲極區，安置於第一主動圖案上及第一閘極電極的至少一個側表面上，其中第一源極/汲極區與第一蝕刻終止層接觸；以及第二源極/汲極區，安置於第二主動圖案上及第二閘極電極的至少一個側表面上，其中第二源極/汲極區與第二蝕刻終止層接觸。
在下文中，將參考圖1至圖3描述根據本揭露的一些實施例的半導體裝置。
圖1為根據本揭露的一些實施例的半導體裝置的佈局圖。圖2為沿圖1中的線A-A'及線B-B'截取的橫截面圖。圖3為沿圖1中的線C-C'及線D-D'截取的橫截面圖。
參考圖1至圖3，根據本揭露的一些實施例的半導體裝置包含基底100、第一主動圖案101及第二主動圖案102、場絕緣層105、多個第一奈米薄片NW1及第二奈米薄片NW2、第一閘極電極G1及第二閘極電極G2、第一蝕刻終止層111及第二蝕刻終止層112、第一閘極間隔件121及第二閘極間隔件131、第一閘極絕緣層122及第二閘極絕緣層132、第一封蓋圖案123及第二封蓋圖案133、內部間隔件134、第一源極/汲極區SD1及第二源極/汲極區SD2、第一層間絕緣層140、第一閘極接點CB1及第二閘極接點CB2、第三蝕刻終止層150、第二層間絕緣層160、第一閘極溝渠GT1及第二閘極溝渠GT2以及第一通孔V1及第二通孔V2。
在實施例中，基底100為矽基底或絕緣層上矽（silicon-on-insulator；SOI）。替代地，在一些實施例中，基底100包含矽鍺、絕緣層上矽鍺（silicon germanium on insulator；SGOI）、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵中的一或多者。然而，本揭露的實施例未必限於此。
基底100包含第一區I及第二區II。舉例而言，基底100的第一區I為PMOS區。舉例而言，PMOS電晶體形成於基底100的第一區I上。舉例而言，基底100的第二區II為NMOS區。舉例而言，NMOS電晶體形成於基底100的第二區II上。
第一主動圖案101安置於基底100的第一區I上且在第一水平方向DR1上延伸。第二主動圖案102安置於基底100的第二區II上且在第一水平方向DR1上延伸。第一主動圖案101及第二主動圖案102中的各者在豎直方向DR3上自基底100突出。在下文中，第二水平方向DR2為不同於第一水平方向DR1或與第一水平方向DR1交叉的方向。豎直方向DR3為垂直於由第一水平方向DR1及第二水平方向DR2界定的平面的方向。
第一主動圖案101及第二主動圖案102中的各者可為基底100的一部分，或可包含自基底100生長的磊晶層。第一主動圖案101及第二主動圖案102中的各者包含例如矽或鍺作為元素半導體材料。此外，第一主動圖案101及第二主動圖案102中的各者包含化合物半導體。舉例而言，化合物半導體包含第IV-IV族化合物半導體或第III-V族化合物半導體中的至少一者。
場絕緣層105安置於基底100上。場絕緣層105包圍第一主動圖案101及第二主動圖案102中的各者的側壁。第一主動圖案101及第二主動圖案102中的各者在豎直方向DR3上於場絕緣層105的上部表面上方突出。然而，本揭露的實施例未必限於此。場絕緣層105包含例如氧化物薄膜、氮化物薄膜、氮氧化物薄膜或其組合薄膜中的至少一者。
第一蝕刻終止層111安置於第一主動圖案101上。第一蝕刻終止層111在第一水平方向DR1上延伸。第一蝕刻終止層111在豎直方向DR3上與第一主動圖案101重疊。舉例而言，第一蝕刻終止層111的在第二水平方向DR2上的側壁在豎直方向DR3上與第一主動圖案101的在第二水平方向DR2上的側壁對準。舉例而言，第一蝕刻終止層111的底部表面的豎直層級高於場絕緣層105的上部表面的豎直層級。
第二蝕刻終止層112安置於第二主動圖案102上。第二蝕刻終止層112在第一水平方向DR1上延伸。第二蝕刻終止層112在豎直方向DR3上與第二主動圖案102重疊。舉例而言，第二蝕刻終止層112的在第二水平方向DR2上的側壁在豎直方向DR3上與第二主動圖案102的在第二水平方向DR2上的側壁對準。舉例而言，第二蝕刻終止層112的底部表面的豎直層級可高於場絕緣層105的上部表面的豎直層級。舉例而言，第二蝕刻終止層112的豎直層級與第一蝕刻終止層111的豎直層級相同。層的豎直層級意謂自基底100的上部表面至層的底部表面的豎直尺寸。在下文中，層的豎直層級意謂自基底100的上部表面至層的底部表面的豎直尺寸。
第一蝕刻終止層111及第二蝕刻終止層112中的各者包含絕緣材料。舉例而言，第一蝕刻終止層111及第二蝕刻終止層112中的各者包含氧化矽、氮化矽、氮氧化矽、碳氮化矽、碳氮氧化矽或低介電常數材料（低k材料）中的至少一者。在圖2及圖3中，第一蝕刻終止層111及第二蝕刻終止層112中的各者示出為單個層。然而，本揭露的實施例未必限於此。在一些實施例中，第一蝕刻終止層111及第二蝕刻終止層112中的各者包含多個層。
多個第一奈米薄片NW1安置於第一蝕刻終止層111上。多個第一奈米薄片NW1包含堆疊於彼此頂部上且在豎直方向DR3上彼此間隔開的多個奈米薄片。多個第一奈米薄片NW1安置於第一主動圖案101及第一閘極電極G1彼此相交的區中。
舉例而言，多個第一奈米薄片NW1中的最下部奈米薄片在豎直方向DR3上在第一蝕刻終止層111上方隔開。舉例而言，多個第一奈米薄片NW1中的各者的在第二水平方向DR2上的側壁在豎直方向DR3上與第一蝕刻終止層111的在第二水平方向DR2上的側壁對準。多個第一奈米薄片NW1中的各者包含矽鍺（SiGe）。
多個第二奈米薄片NW2安置於第二蝕刻終止層112上。多個第二奈米薄片NW2包含堆疊於彼此頂部上且在豎直方向DR3上彼此間隔開的多個奈米薄片。多個第二奈米薄片NW2安置於第二主動圖案102及第二閘極電極G2彼此相交的區中。
舉例而言，多個第二奈米薄片NW2中的最下部奈米薄片與第二蝕刻終止層112的上部表面接觸。舉例而言，多個第二奈米薄片NW2中的各者的在第二水平方向DR2上的側壁在豎直方向DR3上與第二蝕刻終止層112的在第二水平方向DR2上的側壁對準。
多個第二奈米薄片NW2中的各者及多個第一奈米薄片NW1中的各者安置於不同層級處。舉例而言，多個第二奈米薄片NW2中的最上部奈米薄片的豎直層級低於多個第一奈米薄片NW1中的最上部奈米薄片的豎直層級。多個第二奈米薄片NW2中的各者包含與多個第一奈米薄片NW1中的各者的材料不同的材料。舉例而言，多個第二奈米薄片NW2中的各者包含矽（Si）。
圖2及圖3示出多個第一奈米薄片NW1及第二奈米薄片NW2中的各者包含堆疊於彼此頂部上且在豎直方向DR3上彼此間隔開的三個奈米薄片。然而，此為方便圖示起見，且本揭露的實施例未必限於此。在一些實施例中，多個第一奈米薄片NW1及第二奈米薄片NW2中的各者包含堆疊於彼此頂部上且在豎直方向DR3上彼此間隔開的四個或大於四個奈米薄片。
第一閘極間隔件121安置於基底100的第一區I上。第一閘極間隔件121在第二水平方向DR2上延伸且安置於多個第一奈米薄片NW1中的最上部奈米薄片及場絕緣層105上。舉例而言，第一閘極間隔件121與多個第一奈米薄片NW1中的最上部奈米薄片的上部表面接觸。第一閘極間隔件121包含在第一水平方向DR1上彼此間隔開的兩個間隔件。第一閘極溝渠GT1形成於第一閘極間隔件121的兩個間隔件之間。
第二閘極間隔件131安置於基底100的第二區II上。第二閘極間隔件131在第二水平方向DR2上延伸且安置於多個第二奈米薄片NW2中的最上部奈米薄片及場絕緣層105上。舉例而言，第二閘極間隔件131在豎直方向DR3上與多個第二奈米薄片NW2中的最上部奈米薄片的上部表面間隔開。第二閘極間隔件131包含在第一水平方向DR1上彼此間隔開的兩個間隔件。第二閘極溝渠GT2形成於第二閘極間隔件131的兩個間隔件之間。
第一閘極間隔件121及第二閘極間隔件131中的各者包含例如氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO2）、碳氮氧化矽（SiOCN）、氮化矽硼（SiBN）、硼氮氧化矽（SiOBN）或碳氧化矽（SiOC）或其組合中的至少一者。
第一閘極電極G1在第二水平方向DR2上延伸且安置於第一蝕刻終止層111及場絕緣層105上。第一閘極電極G1安置於第一閘極溝渠GT1內部。此外，第一閘極電極G1包圍多個第一奈米薄片NW1。舉例而言，第一閘極電極G1的至少一部分安置於第一蝕刻終止層111與多個第一奈米薄片NW1中的最下部奈米薄片之間。
第二閘極電極G2在第二水平方向DR2上延伸且安置於第二蝕刻終止層112及場絕緣層105上。第二閘極電極G2安置於第二閘極溝渠GT2內部。此外，第二閘極電極G2包圍多個第二奈米薄片NW2。舉例而言，第二閘極電極G2不安置於多個第二奈米薄片NW2中的最下部奈米薄片與第二蝕刻終止層112之間。
第一閘極電極G1及第二閘極電極G2中的各者包含例如氮化鈦（TiN）、碳化鉭（TaC）、氮化鉭（TaN）、氮化鈦矽（TiSiN）、氮化鉭矽（TaSiN）、氮化鉭鈦（TaTiN）、氮化鈦鋁（TiAlN）、氮化鉭鋁（TaAlN）、氮化鎢（WN）、釕（Ru）、鈦鋁（TiAl）、碳氮化鈦鋁（TiAlC-N）、碳化鈦鋁（TiAlC）、碳化鈦（TiC）、碳氮化鉭（TaCN）、鎢（W）、鋁（Al）、銅（Cu）、鈷（Co）、鈦（Ti）、鉭（Ta）、鎳（Ni）、鉑（Pt）、鎳鉑（Ni-Pt）、鈮（Nb）、氮化鈮（NbN）、碳化鈮（NbC）、鉬（Mo）、氮化鉬（MoN）、碳化鉬（MoC）、碳化鎢（WC）、銠（Rh）、鈀（Pd）、銥（Ir）、鋨（Os）、銀（Ag）、金（Au）、鋅（Zn）或釩（V）或其組合中的至少一者。然而，本揭露的實施例未必限於此。在一些實施例中，第一閘極電極G1及第二閘極電極G2中的各者包含導電金屬氧化物、導電金屬氮氧化物等中的至少一者，或包含上述材料的氧化產物。
第一源極/汲極區SD1安置於第一閘極電極G1的至少一個側表面上及第一主動圖案101的上部表面上。舉例而言，第一源極/汲極區SD1安置於第一閘極電極G1的兩個相對側表面上及第一主動圖案101的上部表面上。此外，第一源極/汲極區SD1安置於多個第一奈米薄片NW1的至少一個側表面上及第一主動圖案101上。舉例而言，第一源極/汲極區SD1安置於多個第一奈米薄片NW1的兩個相對側表面上及第一主動圖案101上。第一源極/汲極區SD1安置於第一蝕刻終止層111上。
第一源極/汲極區SD1與第一蝕刻終止層111接觸。舉例而言，第一源極/汲極區SD1的底部表面SD1a接觸第一蝕刻終止層111。舉例而言，第一源極/汲極區SD1的至少一部分延伸至第一蝕刻終止層111中。然而，本揭露的實施例未必限於此。在一些實施例中，第一源極/汲極區SD1的底部表面SD1a與第一蝕刻終止層111的最上部表面共面。
第一源極/汲極區SD1在多個第一奈米薄片NW1的在第一水平方向DR1上的側壁接觸。舉例而言，第一源極/汲極區SD1的至少一部分在鄰近第一奈米薄片NW1之間延伸且朝向第一閘極電極G1凹陷。此外，第一源極/汲極區SD1的至少一部分安置於第一蝕刻終止層111與最下部第一奈米薄片NW1之間且朝向第一閘極電極G1凹陷。然而，本揭露的實施例未必限於此。
第二源極/汲極區SD2安置於第二閘極電極G2的至少一個側表面上及第二主動圖案102上。舉例而言，第二源極/汲極區SD2安置於第二閘極電極G2的兩個相對側表面上及第二主動圖案102上。此外，第二源極/汲極區SD2安置於多個第二奈米薄片NW2的至少一個側表面上及第二主動圖案102上。舉例而言，第二源極/汲極區SD2安置於多個第二奈米薄片NW2的兩個相對側表面上及第二主動圖案102上。第二源極/汲極區SD2安置於第二蝕刻終止層112上。
第二源極/汲極區SD2與第二蝕刻終止層112接觸。舉例而言，第二源極/汲極區SD2的底部表面SD2a接觸第二蝕刻終止層112。舉例而言，第二源極/汲極區SD2的至少一部分延伸至第二蝕刻終止層112中。然而，本揭露的實施例未必限於此。在一些實施例中，第二源極/汲極區SD2的底部表面SD2a與第二蝕刻終止層112的最上部表面共面。第二源極/汲極區SD2與多個第二奈米薄片NW2的在第一水平方向DR1上的側壁接觸。
第一閘極絕緣層122沿著第一閘極溝渠GT1的側壁及底部表面安置。舉例而言，第一閘極絕緣層122安置於第一閘極電極G1與第一閘極間隔件121之間及第一閘極溝渠GT1內部。第一閘極絕緣層122安置於第一閘極電極G1與場絕緣層105之間。第一閘極絕緣層122安置於第一閘極電極G1與多個第一奈米薄片NW1之間。第一閘極絕緣層122安置於第一閘極電極G1與第一蝕刻終止層111之間。第一閘極絕緣層122安置於第一閘極電極G1與第一主動圖案101之間。第一閘極絕緣層122安置於第一閘極電極G1與第一源極/汲極區SD1之間。
第二閘極絕緣層132沿著第二閘極溝渠GT2的側壁及底部表面安置。舉例而言，第二閘極絕緣層132安置於第二閘極電極G2與第二閘極間隔件131之間及第二閘極溝渠GT2內部。第二閘極絕緣層132安置於第二閘極電極G2與場絕緣層105之間。第二閘極絕緣層132安置於第二閘極電極G2與多個第二奈米薄片NW2之間。第二閘極絕緣層132安置於第二閘極電極G2與第二蝕刻終止層112之間。第二閘極絕緣層132安置於第二閘極電極G2與第二主動圖案102之間。第二閘極絕緣層132安置於第二閘極電極G2與第二源極/汲極區SD2之間。然而，第二閘極絕緣層132不安置於最下部第二奈米薄片NW2與第二蝕刻終止層112之間。
第一閘極絕緣層122及第二閘極絕緣層132中的各者包含氧化矽、氮氧化矽、氮化矽或具有比氧化矽更高的介電常數的高介電常數（高k）材料中的至少一者。高介電常數材料包含例如氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅中的至少一者。
根據一些實施例的半導體裝置包含使用負電容器的負電容（negative capacitance；NC）FET。舉例而言，第一閘極絕緣層122及第二閘極絕緣層132中的各者包含具有鐵電性質的鐵電材料薄膜及具有順電性質的順電材料薄膜。
鐵電材料薄膜具有負電容，且順電材料薄膜具有正電容。舉例而言，當兩個或大於兩個電容器彼此串聯連接且電容器中的各者的電容具有正值時，總電容小於各個別電容器的電容。相反地，當兩個或大於兩個串聯連接的電容器的電容中的至少一者具有負值時，總電容為正的且大於各個別電容的絕對值。
當負電容鐵電材料薄膜及正電容順電材料薄膜彼此串聯連接時，增加串聯連接的鐵電材料薄膜及順電材料薄膜的總電容值。使用總電容值的增加，包含鐵電材料薄膜的電晶體在室溫下具有低於約60毫伏/十倍的次臨限擺動（subthreshold swing；SS）。
鐵電材料薄膜包含例如氧化鉿、氧化鉿鋯、氧化鋇鍶鈦、氧化鋇鈦或氧化鉛鋯鈦中的至少一者。舉例而言，氧化鉿鋯藉由用鋯（Zr）摻雜氧化鉿而獲得。對於另一實例，氧化鉿鋯為鉿（Hf）、鋯（Zr）以及氧（O）的化合物。
鐵電材料薄膜更含有其他摻雜劑。舉例而言，摻雜劑包含鋁（Al）、鈦（Ti）、鈮（Nb）、鑭（La）、釔（Y）、鎂（Mg）、矽（Si）、鈣（Ca）、鈰（Ce）、鏑（Dy）、鉺（Er）、釓（Gd）、鍺（Ge）、鈧（Sc）、鍶（Sr）或錫（Sn）中的至少一者。含於鐵電材料薄膜中的摻雜劑的類型取決於鐵電材料薄膜中的鐵電材料的類型而變化。
當鐵電材料薄膜包含氧化鉿時，鐵電材料薄膜中的摻雜劑包含例如釓（Gd）、矽（Si）、鋯（Zr）、鋁（Al）或釔（Y）中的至少一者。
當摻雜劑為鋁（Al）時，鐵電材料薄膜包含約3原子%至約8原子%（at%）的鋁。舉例而言，摻雜劑的含量為基於鉿及鋁的總和的鋁的含量。
當摻雜劑為矽（Si）時，鐵電材料薄膜包含約2原子%至約10原子%的矽。當摻雜劑為釔(Y)時，鐵電材料薄膜包含約2原子%至約10原子%釔。當摻雜劑為釓（Gd）時，鐵電材料薄膜包含約1原子%至約7原子%釓。當摻雜劑為鋯（Zr）時，鐵電材料薄膜包含約50原子%至約80原子%鋯。
順電材料薄膜包含例如具有高介電常數的氧化矽或金屬氧化物中的至少一者。順電材料薄膜中的金屬氧化物包含例如氧化鉿、氧化鋯或氧化鋁中的至少一者。然而，本揭露的實施例未必限於此。
鐵電材料薄膜及順電材料薄膜可包含相同材料。鐵電材料薄膜具有鐵電性質，但順電材料薄膜不具有鐵電性質。舉例而言，當鐵電材料薄膜及順電材料薄膜中的各者包含氧化鉿時，鐵電材料薄膜中的氧化鉿的晶體結構不同於順電材料薄膜中的氧化鉿的晶體結構。
鐵電材料薄膜具有足以展現鐵電性質的厚度。儘管鐵電材料薄膜的厚度例如在約0.5奈米至約10奈米範圍內，但本揭露的實施例未必限於此。由於用於展現鐵電性質的臨界厚度基於鐵電材料的類型而變化，因此鐵電材料薄膜的厚度取決於鐵電材料的類型。
舉例而言，第一閘極絕緣層122及第二閘極絕緣層132中的各者包含一個鐵電材料薄膜。對於另一實例，第一閘極絕緣層122及第二閘極絕緣層132中的各者包含彼此間隔開的多個鐵電材料薄膜。第一閘極絕緣層122及第二閘極絕緣層132中的各者具有堆疊薄膜結構，其中多個鐵電材料薄膜及多個順電材料薄膜交替地彼此堆疊。
內部間隔件134安置於第二閘極電極G2的在第一水平方向DR1上的側壁上及鄰近第二奈米薄片NW2之間。此外，內部間隔件134安置於第二閘極電極G2的在第一水平方向DR1上的側壁上及最上部第二奈米薄片NW2的上部表面與第二閘極間隔件131之間。內部間隔件134安置於第二閘極電極G2與第二源極/汲極區SD2之間。內部間隔件134接觸第二源極/汲極區SD2及第二閘極絕緣層132中的各者。
舉例而言，第二閘極電極G2的安置於最上部第二奈米薄片NW2的上部表面上及第二閘極間隔件131之間的一部分與第二閘極電極G2的安置於內部間隔件134之間且安置於最上部第二奈米薄片的上部表面上的一部分接觸。內部閘極間隔件134包含例如氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO2）、碳氮氧化矽（SiOCN）、氮化矽硼（SiBN）、硼氮氧化矽（SiOBN）或碳氧化矽（SiOC）或其組合中的至少一者。
第一封蓋圖案123在第二水平方向DR2上延伸且安置於第一閘極電極G1及第一閘極間隔件121上。舉例而言，第一封蓋圖案123接觸第一閘極間隔件121的上部表面。然而，本揭露的實施例未必限於此。在一些實施例中，第一封蓋圖案123安置於第一閘極間隔件121之間。舉例而言，第一封蓋圖案123的上部表面與第一閘極間隔件121的上部表面共面。
第二封蓋圖案133在第二水平方向DR2上延伸且安置於第二閘極電極G2及第二閘極間隔件131上。舉例而言，第二封蓋圖案133接觸第二閘極間隔件131的上部表面。然而，本揭露的實施例未必限於此。在一些實施例中，第二封蓋圖案133安置於第二閘極間隔件131之間。舉例而言，第二封蓋圖案133的上部表面與第二閘極間隔件131的上部表面共面。
第一封蓋圖案123及第二封蓋圖案133中的各者包含例如氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO2）、碳氮化矽（SiCN）或碳氮氧化矽（SiOCN）或其組合中的至少一者。
第一層間絕緣層140安置於場絕緣層105上。第一層間絕緣層140包圍第一源極/汲極區SD1及第二源極/汲極區SD2中的各者。第一層間絕緣層140包圍第一閘極間隔件121及第二閘極間隔件131中的各者的側壁。舉例而言，第一層間絕緣層140的上部表面與第一封蓋圖案123及第二封蓋圖案133中的各者的上部表面共面。然而，本揭露的實施例未必限於此。
第一層間絕緣層140包含例如氧化矽、氮化矽、碳氧化矽、氮氧化矽、碳氮氧化矽或低介電常數材料（低k材料）中的至少一者。低介電常數材料包含例如氟化的正矽酸四乙酯（fluorinated tetraethylorthosilicate；FTEOS）、三氧化矽烷（hydrogen silsesquioxane；HSQ）、雙苯并環丁烯（bis-benzocyclobutene；BCB）、四甲基正矽酸鹽（tetramethylorthosilicate；TMOS）、八甲基環四矽氧烷（octamethylcyclotetrasiloxane；OMCTS）、六甲基二矽氧烷（hexamethyldisiloxane；HMDS）、三甲基甲矽烷基硼酸鹽（trimethylsilyl borate；TMSB）、二醯氧基二三級丁基矽氧烷（diacetoxyditertiarybutoxysiloxane；DADBS）、三甲基矽烷基磷酸鹽（trimethylsilil phosphate；TMSP）、聚四氟乙烯（polytetrafluoroethylene；PTFE）、東燃矽氮烷（Tonen SilaZen；TOSZ）、氟矽酸鹽玻璃（fluoride silicate glass；FSG）、諸如聚氧化丙烯的聚醯亞胺奈米泡沫、摻碳氧化矽（carbon doped silicon oxide；CDO）、有機矽酸鹽玻璃（organo silicate glass；OSG）、SiLK、非晶氟化碳、二氧化矽氣凝膠、二氧化矽乾凝膠、中孔二氧化矽或其組合中的至少一者。然而，本揭露的實施例未必限於此。
第一閘極接點CB1安置於第一閘極電極G1上。第一閘極接點CB1在豎直方向DR3上延伸穿過第一封蓋圖案123且連接至第一閘極電極G1。第二閘極接點CB2安置於第二閘極電極G2上。第二閘極接點CB2在豎直方向DR3上延伸穿過第二封蓋圖案133且連接至第二閘極電極G2。
舉例而言，第一閘極接點CB1及第二閘極接點CB2中的各者的上部表面與第一層間絕緣層140的上部表面共面。然而，本揭露的實施例未必限於此。在圖2及圖3中，第一閘極接點CB1及第二閘極接點CB2中的各者繪示為具有單個層。然而，此為方便圖示起見，且本揭露的實施例未必限於此。舉例而言，在一些實施例中，第一閘極接點CB1及第二閘極接點CB2中的各者具有多個層。第一閘極接點CB1及第二閘極接點CB2中的各者包含導電材料。
第三蝕刻終止層150安置於第一層間絕緣層140以及第一封蓋圖案123及第二封蓋圖案133中的各者的上部表面上。舉例而言，保形地形成第三蝕刻終止層150。儘管圖2及圖3繪示第三蝕刻終止層150形成為單個薄膜，但本揭露的實施例未必限於此。在一些實施例中，第三蝕刻終止層150形成為多個層。第三蝕刻終止層150包含例如氧化鋁、氮化鋁、氧化鉿、氧化鋯、氧化矽、氮化矽、氮氧化矽、碳氮化矽、碳氮氧化矽或低k材料中的至少一者。
第二層間絕緣層160安置於第三蝕刻終止層150上。第二層間絕緣層160包含例如氧化矽、氮化矽、氮氧化矽或低k材料中的至少一者。
第一通孔V1在豎直方向DR3上延伸穿過第二層間絕緣層160及第三蝕刻終止層150且連接至第一閘極接點CB1。第二通孔V2在豎直方向DR3上延伸穿過第二層間絕緣層160及第三蝕刻終止層150且連接至第二閘極接點CB2。儘管圖2及圖3將第一通孔V1及第二通孔V2中的各者繪示為由單個薄膜形成，但此為方便圖示起見，且本揭露的實施例未必限於此。舉例而言，在一些實施例中，第一通孔V1及第二通孔V2中的各者具有多個層。第一通孔V1及第二通孔V2中的各者包含導電材料。
在根據本揭露的一些實施例的半導體裝置中，形成於PMOS區中的奈米薄片中的各者包含矽鍺（SiGe），藉此防止源極/汲極區在替換金屬閘極（RMG）製程中被蝕刻。因此，在根據本揭露的一些實施例的半導體裝置中，可減少閘極電極與源極/汲極區之間的洩漏電流。
此外，在根據本揭露的一些實施例的半導體裝置中，包含絕緣材料的蝕刻終止層形成於PMOS區的奈米薄片下方，藉此防止包含矽（Si）的主動圖案在RMG製程中被蝕刻。
在下文中，將參考圖4至圖18描述用於製造根據本揭露的一些實施例的半導體裝置的方法。
圖4至圖18示出對應於用於製造根據本揭露的一些實施例的半導體裝置的方法的步驟的中間結構。
參考圖4及圖5，在實施例中，第一蝕刻終止層111形成於基底100的第一區I上，且第二蝕刻終止層112形成於基底100的第二區II上。第一蝕刻終止層111及第二蝕刻終止層112使用相同製造製程形成。
隨後，第一堆疊結構10形成於第一蝕刻終止層111上，且第二堆疊結構20形成於第二蝕刻終止層112上。第一堆疊結構10及第二堆疊結構20使用相同製造製程形成。第一堆疊結構10包含交替堆疊於彼此頂部上且安置於第一蝕刻終止層111上的第一半導體層11及第二半導體層12。舉例而言，第一半導體層11構成第一堆疊結構10的最底部部分，且第二半導體層12構成第一堆疊結構10的最上部部分。
此外，第二堆疊結構20包含交替堆疊於彼此頂部上且安置於第二蝕刻終止層112上的第三半導體層21及第四半導體層22。舉例而言，第三半導體層21構成第二堆疊結構20的最底部部分，且第四半導體層22構成第二堆疊結構20的最上部部分。第一半導體層11及第三半導體層21使用相同製造製程形成。此外，第二半導體層12及第四半導體層22使用相同製造製程形成。
第一半導體層11及第三半導體層21中的各者包含例如矽（Si）。第二半導體層12及第四半導體層22中的各者包含例如矽鍺（SiGe）。
隨後，蝕刻第一堆疊結構10及第一蝕刻終止層111中的各者的部分。蝕刻基底100的一部分，同時蝕刻第一堆疊結構10及第一蝕刻終止層111中的各者。此外，蝕刻第二堆疊結構20及第二蝕刻終止層112中的各者的部分。蝕刻基底100的一部分，同時蝕刻第二堆疊結構20及第二蝕刻終止層112中的各者。使用此蝕刻製程，第一主動圖案101形成於第一堆疊結構10及第一蝕刻終止層111下方以及基底100的第一區I上，而第二主動圖案102形成於第二堆疊結構20及第二蝕刻終止層112下方以及基底100的第二區II上。
隨後，形成包圍第一主動圖案101及第二主動圖案102中的各者的側壁的場絕緣層105。舉例而言，第一主動圖案101及第二主動圖案102中的各者的上部表面的豎直層級高於場絕緣層105的上部表面的豎直層級。
隨後，形成襯墊氧化物層30，其覆蓋場絕緣層105的上部表面、第一主動圖案101及第二主動圖案102中的各者的經暴露側壁、第一蝕刻終止層111及第二蝕刻終止層112中的各者的經暴露側壁、第一堆疊結構10的側壁及上部表面以及第二堆疊結構20的側壁及上部表面。舉例而言，保形地形成襯墊氧化物層30。襯墊氧化物層30包含例如氧化矽（SiO2）。
參考圖6及圖7，在實施例中，在第二水平方向DR2上於襯墊氧化物層30上延伸的第一虛設閘極DG1及第一虛設封蓋圖案DC1形成於第一堆疊結構10及場絕緣層105上。第一虛設封蓋圖案DC1形成於第一虛設閘極DG1上。在形成第一虛設閘極DG1及第一虛設封蓋圖案DC1時，移除襯墊氧化物層30的除了在豎直方向DR3上於基底100的第一區I上與第一虛設閘極DG1重疊的一部分以外的剩餘部分。
此外，在第二水平方向DR2上於襯墊氧化物層30上延伸的第二虛設閘極DG2及第二虛設封蓋圖案DC2形成於第二堆疊結構20及場絕緣層105上。第二虛設封蓋圖案DC2形成於第二虛設閘極DG2上。在形成第二虛設閘極DG2及第二虛設封蓋圖案DC2時，移除襯墊氧化物層30的除了在豎直方向DR3上於基底100的第二區II上與第二虛設閘極DG2重疊的一部分以外的剩餘部分。
接著，形成間隔件材料層SM，其覆蓋第一虛設閘極DG1及第二虛設閘極DG2中的各者的側壁、第一虛設封蓋圖案DC1及第二虛設封蓋圖案DC2中的各者的側壁及上部表面、第一堆疊結構10的經暴露側壁及上部表面以及第二堆疊結構20的經暴露側壁及上部表面。另外，間隔件材料層SM亦形成於場絕緣層105的經暴露上部表面上。舉例而言，保形地形成間隔件材料層SM。間隔件材料層SM包含例如氮化矽（SiN）、碳氮氧化矽（SiOCN）、碳氮硼化矽（SiBCN）、碳氮化矽（SiCN）或氮氧化矽（SiON）或其組合中的至少一者。
參考圖8，在實施例中，覆蓋間隔件材料層SM的第一保護層40形成於基底100的第二區II上。第一保護層40包含例如旋塗硬罩幕（Spin-On Hard mask；SOH）。然而，本揭露的實施例未必限於此。
隨後，使用第一虛設封蓋圖案DC1及第一虛設閘極DG1作為罩幕來蝕刻第一堆疊結構（圖6中的10）以形成第一源極/汲極溝渠ST1。舉例而言，第一源極/汲極溝渠ST1延伸至第一蝕刻終止層111中。
在形成第一源極/汲極溝渠ST1時，蝕刻第一半導體層11的側壁的一部分。此外，在形成第一源極/汲極溝渠ST1時，自第一虛設封蓋圖案DC1的上部表面移除第一虛設封蓋圖案DC1及間隔件材料層（圖6中的SM）中的各者的一部分。因此，保留於第一虛設閘極DG1及第一虛設封蓋圖案DC1中的各者的側壁上的間隔件材料層形成第一閘極間隔件121。在形成第一源極/汲極溝渠ST1之後保留於第一虛設閘極DG1下方的第二半導體層（圖6中的12）形成多個第一奈米薄片NW1。
參考圖9，在實施例中，第一源極/汲極區SD1形成於第一源極/汲極溝渠（圖8中的ST1）內部。第一源極/汲極區SD1的底部表面SD1a接觸第一蝕刻終止層111。
參考圖10，在實施例中，移除第一保護層（圖9中的40），且第二保護層50形成於基底100的第一區I上，且第二保護層50覆蓋場絕緣層105的上部表面、第一源極/汲極區SD1、第一閘極間隔件121以及第一虛設封蓋圖案DC1中的各者。第二保護層50包含例如SOH。然而，本揭露的實施例未必限於此。
隨後，使用第二虛設封蓋圖案DC2及第二虛設閘極DG2作為罩幕來蝕刻第二堆疊結構（圖9中的20）以形成第二源極/汲極溝渠ST2。舉例而言，第二源極/汲極溝渠ST2延伸至第二蝕刻終止層112中。
在形成第二源極/汲極溝渠ST2時，蝕刻第四半導體層22的側壁的一部分。此外，在形成第二源極/汲極溝渠ST2時，自第二虛設封蓋圖案DC2的上部表面移除第二虛設封蓋圖案DC2及間隔件材料層（圖9中的SM）中的各者的一部分。因此，保留於第二虛設閘極DG2及第二虛設封蓋圖案DC2中的各者的側壁上的間隔件材料層形成第二閘極間隔件131。在形成第二源極/汲極溝渠ST2之後保留於第二虛設閘極DG2下方的第三半導體層（圖9的21）形成多個第二奈米薄片NW2。
參考圖11，在實施例中，內部間隔件134形成於藉由移除第四半導體層22的側壁的一部分而獲得的空間中。舉例而言，內部間隔件134形成於第四半導體層22的在第一水平方向DR1上的側壁上及鄰近第二奈米薄片NW2之間。此外，內部間隔件134形成於第四半導體層22的在第一水平方向DR1上的側壁上及最上部第二奈米薄片NW2的上部表面與第二閘極間隔件131之間。
隨後，第二源極/汲極區SD2形成於第二源極/汲極溝渠（圖10中的ST2）內部。第二源極/汲極區SD2的底部表面SD2a與第二蝕刻終止層112接觸。隨後，移除第二保護層（圖10中的50）。
參考圖12，在實施例中，形成第一層間絕緣層140，其覆蓋第一源極/汲極區SD1及第二源極/汲極區SD2、第一閘極間隔件121及第二閘極間隔件131以及第一虛設封蓋圖案及第二虛設封蓋圖案（圖11的DC1及DC2）中的各者。隨後，經由平坦化製程暴露第一虛設閘極DG1及第二虛設閘極DG2中的各者的上部表面。
參考圖13及圖14，在實施例中，第三保護層60在基底100的第二區II上安置於第一層間絕緣層140的上部表面、第二閘極間隔件131的上部表面以及第二虛設閘極DG2的上部表面中的各者上。第三保護層60包含例如SOH。然而，本揭露的實施例未必限於此。
隨後，在蝕刻製程中移除第一虛設閘極（圖12中的DG1）、襯墊氧化物層（圖12中的30）以及第一半導體層（圖12中的11）中的各者。在此蝕刻製程期間，第一蝕刻終止層111防止第一主動圖案101被蝕刻。藉由移除第一虛設閘極（圖12中的DG1）而獲得的空間形成第一閘極溝渠GT1。
參考圖15及圖16，在實施例中，移除第三保護層（圖13及圖14中的60）。接著，第四保護層70在基底100的第一區I上安置於第一層間絕緣層140的上部表面上、第一閘極溝渠GT1中以及藉由移除第一半導體層（圖12中的11）而獲得的空間中。第四保護層70包含例如SOH。然而，本揭露的實施例未必限於此。
隨後，在蝕刻製程中移除第二虛設閘極（圖13及圖14中的DG2）、襯墊氧化物層（圖13及圖14中的30）以及第四半導體層（圖13及圖14中的22）中的各者。在此蝕刻製程期間，第二蝕刻終止層112防止第二主動圖案102被蝕刻。藉由移除第二虛設閘極（圖13及圖14中的DG2）而獲得的空間形成第二閘極溝渠GT2。
參考圖17及圖18，在實施例中，移除第四保護層（圖15及圖16中的70）。隨後，第一閘極絕緣層122及第一閘極電極G1依序形成於第一閘極溝渠GT1及藉由移除第一半導體層（圖12的11）而獲得的空間中。此外，第二閘極絕緣層132及第二閘極電極G2依序形成於第二閘極溝渠GT2及藉由移除第四半導體層（圖13及圖14的22）而獲得的空間中。
隨後，第一封蓋圖案123形成於第一閘極間隔件121、第一閘極絕緣層122以及第一閘極電極G1中的各者上。此外，第二封蓋圖案133形成於第二閘極間隔件131、第二閘極絕緣層132以及第二閘極電極G2中的各者上。舉例而言，第一封蓋圖案123的上部表面及第二封蓋圖案133的上部表面中的各者與第一層間絕緣層140的上部表面共面。
參考圖2及圖3，在實施例中，在豎直方向上DR3延伸穿過第一封蓋圖案123的第一閘極接點CB1形成，且因此連接至第一閘極電極G1。在豎直方向DR3上延伸穿過第二封蓋圖案133的第二閘極接點CB2形成，且連接至第二閘極電極G2。
隨後，第三蝕刻終止層150及第二層間絕緣層160依序形成於第一層間絕緣層140、第一封蓋圖案123及第二封蓋圖案133以及第一閘極接點CB1及第二閘極接點CB2中的各者上。隨後，形成第一通孔V1及第二通孔V2，其在豎直方向DR3上延伸穿過第二層間絕緣層160及第三蝕刻終止層150且分別連接至第一閘極接點CB1及第二閘極接點CB2。在此製造製程中，製造圖2及圖3中所繪示的半導體裝置。
在下文中，將參考圖19描述根據本揭露的一些實施例的半導體裝置。以下描述將基於其與如圖1至圖3中所繪示的半導體裝置的差異。
圖19為根據本揭露的一些實施例的半導體裝置的橫截面圖。
參考圖19，在根據本揭露的一些實施例的半導體裝置中，缺乏內部間隔件（圖2的134）。
舉例而言，鄰近第二奈米薄片NW2之間的第二源極/汲極區SD22的一部分接觸第二閘極絕緣層132。此外，第二源極/汲極區SD22的在最上部第二奈米薄片NW2的上部表面與第二閘極間隔件131之間的一部分接觸第二閘極絕緣層132。第二源極/汲極區SD22的底部表面SD22a與第二蝕刻終止層112接觸。
在下文中，將參考圖20描述根據本揭露的一些實施例的半導體裝置。以下描述將基於其與如圖1至圖3中所繪示的半導體裝置的差異。
圖20為根據本揭露的一些實施例的半導體裝置的橫截面圖。
參考圖20，在根據本揭露的一些實施例的半導體裝置中，第一源極/汲極區SD31與第一主動圖案101接觸，且第二源極/汲極區SD32與第二主動圖案102接觸。
舉例而言，第一源極/汲極區SD31在豎直方向DR3上延伸穿過第一蝕刻終止層311且延伸至第一主動圖案101中。舉例而言，第一源極/汲極區SD31的底部表面SD31a的豎直層級低於第一蝕刻終止層311的底部表面的豎直層級。此外，第二源極/汲極區SD32在豎直方向DR3上延伸穿過第二蝕刻終止層312且延伸至第二主動圖案102中。亦即，第二源極/汲極區SD32的底部表面SD32a的豎直層級低於第二蝕刻終止層312的底部表面的豎直層級。
在下文中，將參考圖21及圖22描述根據本揭露的一些實施例的半導體裝置。以下描述將基於其與如圖1至圖3中所繪示的半導體裝置的差異。
圖21及圖22為根據本揭露的一些實施例的半導體裝置的橫截面圖。
參考圖21及圖22，在根據本揭露的一些實施例的半導體裝置中，安置於基底100的第二區II上作為NMOS區的多個第二奈米薄片NW42中的各者包含矽鍺（SiGe）。
舉例而言，多個第二奈米薄片NW42分別安置於與多個第一奈米薄片NW1相同的豎直層級處。最下部第二奈米薄片NW42在豎直方向DR3上與第二蝕刻終止層112間隔開。多個第二奈米薄片NW42包含與多個第一奈米薄片NW1相同的材料。舉例而言，多個第一奈米薄片NW1及多個第二奈米薄片NW42包含矽鍺（SiGe）。
第二閘極溝渠GT42形成於最上部第二奈米薄片NW42的上部表面上且由第二閘極間隔件131界定。第二閘極電極G42安置於第二閘極溝渠GT42內部。第二閘極電極G42在第二水平方向DR2上延伸且安置於第二蝕刻終止層112及場絕緣層105上。此外，第二閘極電極G42包圍多個第二奈米薄片NW42。舉例而言，第二閘極電極G42安置於最下部第二奈米薄片NW42與第二蝕刻終止層112之間。
第二閘極絕緣層432沿著第二閘極溝渠GT42的側壁及底部表面安置。舉例而言，第二閘極絕緣層432安置於第二閘極電極G42與第二閘極間隔件131之間且容納於第二閘極溝渠GT42內部。第二閘極絕緣層432安置於第二閘極電極G42與場絕緣層105之間。第二閘極絕緣層432安置於第二閘極電極G42與多個第二奈米薄片NW42之間。第二閘極絕緣層432安置於第二閘極電極G42與第二蝕刻終止層112之間。第二閘極絕緣層432安置於第二閘極電極G42與第二主動圖案102之間。第二閘極絕緣層432安置於第二閘極電極G42與第二源極/汲極區SD2之間。
內部間隔件434安置於第三半導體層21的側壁中的空間中。舉例而言，內部間隔件434可形成於第三半導體層21的在第一水平方向DR1上的側壁上及鄰近第二奈米薄片NW42之間。此外，內部間隔件434形成於第三半導體層21的在第一水平方向DR1上的側壁上及最下部第二奈米薄片NW42與第二蝕刻終止層112之間。
在下文中，將參考圖21至圖28描述用於製造如圖21及圖22中所繪示的半導體裝置的方法。以下描述將基於與如圖4至圖18中所繪示的用於製造半導體裝置的方法的差異。
圖23至圖28示出對應於用於製造如圖21及圖22中所繪示的半導體裝置的方法的步驟的中間結構。
參考圖23，在實施例中，執行如圖4至圖9中所繪示的製造製程且接著移除第一保護層（圖9中的40）。隨後，在基底100的第一區I上形成第二保護層50，其覆蓋場絕緣層105的上部表面、第一源極/汲極區SD1、第一閘極間隔件121以及第一虛設封蓋圖案DC1中的各者。
隨後，使用第二虛設封蓋圖案DC2及第二虛設閘極DG2作為罩幕來蝕刻第二堆疊結構（圖9中的20）以形成第二源極/汲極溝渠ST42。舉例而言，第二源極/汲極溝渠ST42延伸至第二蝕刻終止層112中。
在形成第二源極/汲極溝渠ST42時，亦蝕刻第三半導體層21的側壁的一部分。此外，在形成第二源極/汲極溝渠ST42時，自第二虛設封蓋圖案DC2的上部表面移除第二虛設封蓋圖案DC2及間隔件材料層（圖9中的SM）中的各者的一部分。因此，保留於第二虛設閘極DG2及第二虛設封蓋圖案DC2中的各者的側壁上的間隔件材料層形成第二閘極間隔件131。在形成第二源極/汲極溝渠ST42之後保留於第二虛設閘極DG2下方的第四半導體層（圖9中的22）形成多個第二奈米薄片NW42。
參考圖24，在實施例中，內部間隔件434形成於藉由移除第三半導體層21的側壁的一部分而獲得的空間中。
隨後，第二源極/汲極區SD2形成於第二源極/汲極溝渠（圖23的ST42）內部。第二源極/汲極區SD2的底部表面SD2a與第二蝕刻終止層112接觸。隨後，移除第二保護層（圖23中的50）。
接著，形成第一層間絕緣層140，其覆蓋第一源極/汲極區SD1及第二源極/汲極區SD2、第一閘極間隔件121及第二閘極間隔件131以及第一虛設封蓋圖案及第二虛設封蓋圖案（圖23的DC1及DC2）中的各者。隨後，使用平坦化製程暴露第一虛設閘極DG1及第二虛設閘極DG2中的各者的上部表面。
參考圖25及圖26，在實施例中，在蝕刻製程中移除第一虛設閘極（圖24的DG1）、第二虛設閘極（圖24的DG2）、襯墊氧化物層（圖24的30）、第一半導體層（圖24的11）以及第三半導體層（圖24的21）中的各者。在此蝕刻製程期間，第一蝕刻終止層111防止第一主動圖案101被蝕刻，而第二蝕刻終止層112防止第二主動圖案102被蝕刻。藉由移除第一虛設閘極而獲得的空間形成第一閘極溝渠GT1。此外，藉由移除第二虛設閘極而獲得的空間形成第二閘極溝渠GT42。
參考圖27及圖28，在實施例中，第一閘極絕緣層122及第一閘極電極G1依序形成於第一閘極溝渠GT1中及藉由移除第一半導體層（圖24的11）而獲得的空間中。此外，第二閘極絕緣層432及第二閘極電極G42依序形成於第二閘極溝渠GT42中及藉由移除第三半導體層（圖24的21）而獲得的空間中。
隨後，第一封蓋圖案123形成於第一閘極間隔件121、第一閘極絕緣層122以及第一閘極電極G1中的各者上。此外，第二封蓋圖案133形成於第二閘極間隔件131、第二閘極絕緣層432以及第二閘極電極G42中的各者上。
參考圖21及圖22，形成第一閘極接點CB1，其在豎直方向上DR3延伸穿過第一封蓋圖案123且連接至第一閘極電極G1。另外，形成第二閘極接點CB2，其在豎直方向DR3上延伸穿過第二封蓋圖案133且連接至第二閘極電極G42。
隨後，第三蝕刻終止層150及第二層間絕緣層160依序形成於第一層間絕緣層140、第一封蓋圖案123及第二封蓋圖案133以及第一閘極接點CB1及第二閘極接點CB2中的各者上。隨後，形成第一通孔V1及第二通孔V2，其在豎直方向DR3上延伸穿過第二層間絕緣層160及第三蝕刻終止層150且分別連接至第一閘極接點CB1及第二閘極接點CB2。在此製造製程中，可製造如圖21及圖22中所繪示的半導體裝置。
在下文中，將參考圖29描述根據本揭露的一些實施例的半導體裝置。以下描述將基於其與如圖21及圖22中所繪示的半導體裝置的差異。
圖29為根據本揭露的一些實施例的半導體裝置的橫截面圖。
參考圖29，在根據本揭露的一些實施例的半導體裝置中，缺乏內部間隔件（圖21的434）。
舉例而言，鄰近第二奈米薄片NW42之間的第二源極/汲極區SD52的一部分接觸第二閘極絕緣層432。此外，第二源極/汲極區SD52的在最下部第二奈米薄片NW2與第二蝕刻終止層112之間的一部分接觸第二閘極絕緣層432。第二源極/汲極區SD52的底部表面SD52a可與第二蝕刻終止層112接觸。
在下文中，將參考圖30描述根據本揭露的一些實施例的半導體裝置。以下描述將基於其與如圖21及圖22中所繪示的半導體裝置的差異。
圖30為根據本揭露的一些實施例的半導體裝置的橫截面圖。
參考圖30，在根據本揭露的一些實施例的半導體裝置中，第一源極/汲極區SD61與第一主動圖案101接觸，且第二源極/汲極區SD62與第二主動圖案102接觸。
舉例而言，第一源極/汲極區SD61在豎直方向DR3上延伸穿過第一蝕刻終止層611且延伸至第一主動圖案101中。舉例而言，第一源極/汲極區SD61的底部表面SD61a的豎直層級低於第一蝕刻終止層611的底部表面的豎直層級。此外，第二源極/汲極區SD62在豎直方向DR3上延伸穿過第二蝕刻終止層612且延伸至第二主動圖案102中。舉例而言，第二源極/汲極區SD62的底部表面SD62a的豎直層級低於第二蝕刻終止層612的底部表面的豎直層級。
儘管上文已參考隨附圖式描述本揭露的實施例，但本揭露的實施例不限於所揭露實施例且可以各種不同形式實施。所屬領域中具有通常知識者應能夠理解，本揭露的實施例可在不改變本揭露的實施例的技術精神或基本特性的情況下以其他特定形成實施。因此，應理解，如上文所描述的實施例在所有態樣中並非限制性的而是說明性的。
10:第一堆疊結構 11:第一半導體層 12:第二半導體層 20:第二堆疊結構 21:第三半導體層 22:第四半導體層 30:襯墊氧化物層 40:第一保護層 50:第二保護層 60:第三保護層 70:第四保護層 100:基底 101:第一主動圖案 102:第二主動圖案 105:場絕緣層 111、311:第一蝕刻終止層 112、312、612:第二蝕刻終止層 121:第一閘極間隔件 122:第一閘極絕緣層 123:第一封蓋圖案 131:第二閘極間隔件 132、432:第二閘極絕緣層 133:第二封蓋圖案 134、434:內部間隔件 140:第一層間絕緣層 150:第三蝕刻終止層 160:第二層間絕緣層 A-A'、B-B'、C-C'、D-D':線 CB1:第一閘極接點 CB2:第二閘極接點 DC1:第一虛設封蓋圖案 DC2:第二虛設封蓋圖案 DG1:第一虛設閘極 DG2:第二虛設閘極 DR1:第一水平方向 DR2:第二水平方向 DR3:豎直方向 G1:第一閘極電極 G2、G42:第二閘極電極 GT1:第一閘極溝渠 GT2、GT42:第二閘極溝渠 I:第一區 II:第二區 NW1:第一奈米薄片 NW2、NW42:第二奈米薄片 SD1、SD31、SD61:第一源極/汲極區 SD1a、SD2a、SD22a、SD31a、SD32a、SD52a、SD61a、SD62a:底部表面 SD2、SD22、SD32、SD52、SD62:第二源極/汲極區 SM:間隔件材料層 ST1:第一源極/汲極溝渠 ST2、ST42:第二源極/汲極溝渠 V1:第一通孔 V2:第二通孔
圖1為根據本揭露的一些實施例的半導體裝置的佈局圖。 圖2為沿圖1中的線A-A'及線B-B'截取的橫截面圖。 圖3為沿圖1中的線C-C'及線D-D'截取的橫截面圖。 圖4至圖18示出用於製造根據本揭露的一些實施例的半導體裝置的方法。 圖19為根據本揭露的一些實施例的半導體裝置的橫截面圖。 圖20為根據本揭露的一些實施例的半導體裝置的橫截面圖。 圖21及圖22為根據本揭露的一些實施例的半導體裝置的橫截面圖。 圖23至圖28示出用於製造圖21及圖22中所繪示的半導體裝置的方法。 圖29為根據本揭露的一些實施例的半導體裝置的橫截面圖。 圖30為根據本揭露的一些實施例的半導體裝置的橫截面圖。
100:基底
101:第一主動圖案
102:第二主動圖案
111:第一蝕刻終止層
112:第二蝕刻終止層
121:第一閘極間隔件
122:第一閘極絕緣層
123:第一封蓋圖案
131:第二閘極間隔件
132:第二閘極絕緣層
133:第二封蓋圖案
134:內部間隔件
140:第一層間絕緣層
150:第三蝕刻終止層
160:第二層間絕緣層
A-A'、B-B':線
CB1:第一閘極接點
CB2:第二閘極接點
DR1:第一水平方向
DR2:第二水平方向
DR3:豎直方向
G1:第一閘極電極
G2:第二閘極電極
GT1:第一閘極溝渠
GT2:第二閘極溝渠
I:第一區
II:第二區
NW1:第一奈米薄片
NW2:第二奈米薄片
SD1:第一源極/汲極區
SD1a、SD2a:底部表面
SD2:第二源極/汲極區
V1:第一通孔
V2:第二通孔

Claims (20)

  1. 一種半導體裝置，包括： 基底，包含界定於其中的第一區及第二區； 第一主動圖案，安置於所述基底的所述第一區上且在第一水平方向上延伸； 第二主動圖案，安置於所述基底的所述第二區上且在所述第一水平方向上延伸； 第一蝕刻終止層，安置於所述第一主動圖案上且包含絕緣材料； 第二蝕刻終止層，安置於所述第二主動圖案上且包含絕緣材料； 多個第一奈米薄片，安置於所述第一蝕刻終止層上，其中多個所述第一奈米薄片在豎直方向上堆疊且彼此間隔開且包含矽鍺（SiGe）； 多個第二奈米薄片，安置於所述第二蝕刻終止層上，其中多個所述第二奈米薄片在所述豎直方向上堆疊且彼此隔開； 第一閘極電極，安置於所述第一蝕刻終止層上且在不同於所述第一水平方向的第二水平方向上延伸，其中所述第一閘極電極包圍多個所述第一奈米薄片；以及 第二閘極電極，安置於所述第二蝕刻終止層上且在所述第二水平方向上延伸，其中所述第二閘極電極包圍多個所述第二奈米薄片。
  2. 如請求項1所述的半導體裝置，其中所述第一蝕刻終止層及所述第二蝕刻終止層安置於所述基底上方的相同豎直層級處。
  3. 如請求項1所述的半導體裝置，更包括： 第一源極/汲極區，安置於所述第一主動圖案上及所述第一閘極電極的至少一個側表面上，其中所述第一源極/汲極區的底部表面與所述第一蝕刻終止層接觸；以及 第二源極/汲極區，安置於所述第二主動圖案上及所述第二閘極電極的至少一個側表面上，其中所述第二源極/汲極區的底部表面與所述第二蝕刻終止層接觸。
  4. 如請求項1所述的半導體裝置，更包括： 第一源極/汲極區，安置於所述第一主動圖案上及所述第一閘極電極的至少一個側表面上，其中所述第一源極/汲極區延伸穿過所述第一蝕刻終止層且接觸所述第一主動圖案；以及 第二源極/汲極區，安置於所述第二主動圖案上及所述第二閘極電極的至少一個側表面上，其中所述第二源極/汲極區延伸穿過所述第二蝕刻終止層且接觸所述第二主動圖案。
  5. 如請求項1所述的半導體裝置，其中多個所述第二奈米薄片包含矽（Si）。
  6. 如請求項1所述的半導體裝置，其中多個所述第二奈米薄片的在所述基底上方的豎直層級不同於多個所述第一奈米薄片的在所述基底上方的豎直層級。
  7. 如請求項1所述的半導體裝置，其中最下部的所述第一奈米薄片在所述豎直方向上與所述第一蝕刻終止層間隔開， 其中最下部的所述第二奈米薄片與所述第二蝕刻終止層接觸。
  8. 如請求項1所述的半導體裝置，其中多個所述第二奈米薄片包含矽鍺（SiGe）。
  9. 如請求項1所述的半導體裝置，其中多個所述第二奈米薄片及多個所述第一奈米薄片安置於所述基底上方的相同豎直層級處。
  10. 如請求項1所述的半導體裝置，其中最下部的所述第一奈米薄片在所述豎直方向上與所述第一蝕刻終止層間隔開， 其中最下部的所述第二奈米薄片在所述豎直方向上與所述第二蝕刻終止層間隔開。
  11. 如請求項1所述的半導體裝置，更包括安置於鄰近所述第二奈米薄片之間及所述第二閘極電極的在所述第一水平方向上的側壁上的內部間隔件。
  12. 如請求項1所述的半導體裝置，其中所述第一區為PMOS區，且所述第二區為NMOS區。
  13. 一種半導體裝置，包括： 基底，包含形成於其中的PMOS區及NMOS區； 第一主動圖案，安置於所述基底的所述PMOS區上且在第一水平方向上延伸； 第二主動圖案，安置於所述基底的所述NMOS區上且在所述第一水平方向上延伸； 第一蝕刻終止層，安置於所述第一主動圖案上且包含絕緣材料； 第二蝕刻終止層，安置於所述第二主動圖案上且包含絕緣材料，其中所述第一蝕刻終止層及所述第二蝕刻終止層在所述基底上方具有相同豎直層級； 多個第一奈米薄片，安置於所述第一蝕刻終止層上，其中多個所述第一奈米薄片在豎直方向上堆疊且彼此間隔開且包含矽鍺（SiGe）； 多個第二奈米薄片，安置於所述第二蝕刻終止層上，其中多個所述第二奈米薄片在所述豎直方向上堆疊且彼此隔開； 第一源極/汲極區，安置於所述第一主動圖案上及多個所述第一奈米薄片的至少一個側表面上，其中所述第一源極/汲極區與所述第一蝕刻終止層接觸；以及 第二源極/汲極區，安置於所述第二主動圖案上及多個所述第二奈米薄片的至少一個側表面上，其中所述第二源極/汲極區與所述第二蝕刻終止層接觸。
  14. 如請求項13所述的半導體裝置， 其中所述第一源極/汲極區的底部表面與所述第一蝕刻終止層接觸， 其中所述第二源極/汲極區的底部表面與所述第二蝕刻終止層接觸。
  15. 如請求項13所述的半導體裝置，其中多個所述第二奈米薄片包含矽（Si）。
  16. 如請求項13所述的半導體裝置，其中多個所述第二奈米薄片的豎直層級不同於多個所述第一奈米薄片的豎直層級。
  17. 如請求項13所述的半導體裝置，其中多個所述第二奈米薄片包含矽鍺（SiGe）。
  18. 一種半導體裝置，包括： 基底，包含形成於其中的PMOS區及NMOS區； 第一主動圖案，安置於所述基底的所述PMOS區上且在第一水平方向上延伸； 第二主動圖案，安置於所述基底的所述NMOS區上且在所述第一水平方向上延伸； 第一蝕刻終止層，安置於所述第一主動圖案上且包含絕緣材料； 第二蝕刻終止層，安置於所述第二主動圖案上且包含絕緣材料，其中所述第一蝕刻終止層及所述第二蝕刻終止層在所述基底上方具有相同豎直層級； 多個第一奈米薄片，安置於所述第一蝕刻終止層上，其中多個所述第一奈米薄片在豎直方向上堆疊且彼此間隔開且包含矽鍺（SiGe）； 多個第二奈米薄片，安置於所述第二蝕刻終止層上，其中多個所述第二奈米薄片在所述豎直方向上堆疊且彼此間隔開且包含矽（Si），且多個所述第二奈米薄片的豎直層級不同於多個所述第一奈米薄片的豎直層級； 第一閘極電極，安置於所述第一蝕刻終止層上且在不同於所述第一水平方向的第二水平方向上延伸，其中所述第一閘極電極包圍多個所述第一奈米薄片； 第二閘極電極，安置於所述第二蝕刻終止層上且在所述第二水平方向上延伸，其中所述第二閘極電極包圍多個所述第二奈米薄片； 第一源極/汲極區，安置於所述第一主動圖案上及所述第一閘極電極的至少一個側表面上，其中所述第一源極/汲極區與所述第一蝕刻終止層接觸；以及 第二源極/汲極區，安置於所述第二主動圖案上及所述第二閘極電極的至少一個側表面上，其中所述第二源極/汲極區與所述第二蝕刻終止層接觸。
  19. 如請求項18所述的半導體裝置，更包括： 第一閘極間隔件，與最上部的所述第一奈米薄片的上部表面接觸； 第二閘極間隔件，在所述豎直方向上與最上部的所述第二奈米薄片的上部表面間隔開；以及 內部間隔件，安置於最上部的所述第二奈米薄片的上部表面與所述第二閘極間隔件之間。
  20. 如請求項19所述的半導體裝置，其中所述第二閘極電極的安置於最上部的所述第二奈米薄片的上部表面上及所述第二閘極間隔件的相對部分之間的一部分接觸所述第二閘極電極的安置於最上部的所述第二奈米薄片的上部表面上且安置於所述內部間隔件的相對部分之間的另一部分。
TW112116915A 2022-06-13 2023-05-08 半導體裝置 TW202349723A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020220071340A KR20230171143A (ko) 2022-06-13 2022-06-13 반도체 장치
KR10-2022-0071340 2022-06-13

Publications (1)

Publication Number Publication Date
TW202349723A true TW202349723A (zh) 2023-12-16

Family

ID=85381113

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112116915A TW202349723A (zh) 2022-06-13 2023-05-08 半導體裝置

Country Status (4)

Country Link
US (1) US20230402456A1 (zh)
EP (1) EP4293712A3 (zh)
KR (1) KR20230171143A (zh)
TW (1) TW202349723A (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102574454B1 (ko) * 2016-12-16 2023-09-04 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US10263100B1 (en) * 2018-03-19 2019-04-16 International Business Machines Corporation Buffer regions for blocking unwanted diffusion in nanosheet transistors
US10971585B2 (en) * 2018-05-03 2021-04-06 International Business Machines Corporation Gate spacer and inner spacer formation for nanosheet transistors having relatively small space between adjacent gates
US20210408284A1 (en) * 2020-06-25 2021-12-30 Intel Corporation Gate-all-around integrated circuit structures having strained source or drain structures on gate dielectric layer
US11450663B2 (en) * 2020-11-25 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and methods of forming the same

Also Published As

Publication number Publication date
KR20230171143A (ko) 2023-12-20
EP4293712A3 (en) 2024-01-24
EP4293712A2 (en) 2023-12-20
US20230402456A1 (en) 2023-12-14

Similar Documents

Publication Publication Date Title
KR20220124426A (ko) 반도체 장치 및 이의 제조 방법
US11869938B2 (en) Semiconductor device
US20220320301A1 (en) Semiconductor device
KR20230007702A (ko) 반도체 장치
TW202349723A (zh) 半導體裝置
US20220376046A1 (en) Semiconductor device
US20230378264A1 (en) Semiconductor device
US20230031542A1 (en) Semiconductor devices
US20230352523A1 (en) Semiconductor device
US20240222468A1 (en) Method for fabricating semiconductor device
US20240145560A1 (en) Semiconductor device
US20230411454A1 (en) Semiconductor device
US20230170386A1 (en) Semiconductor device
US20240096879A1 (en) Semiconductor device
US20230369332A1 (en) Semiconductor device
US20240038840A1 (en) Semiconductor device
US20240128264A1 (en) Semiconductor devices
US20220302109A1 (en) Semiconductor device and method for fabricating the same
US20240186392A1 (en) Semiconductor device
KR20230026747A (ko) 반도체 장치
KR20240026651A (ko) 반도체 장치
KR20240020393A (ko) 반도체 장치
KR20220137504A (ko) 반도체 장치
TW202420600A (zh) 半導體裝置
KR20230131544A (ko) 반도체 장치