KR20230171143A - Semiconductor device - Google Patents

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KR20230171143A
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성유리
김주연
서명수
이기환
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삼성전자주식회사
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Abstract

반도체 장치가 제공된다. 반도체 장치는 제1 영역 및 제2 영역이 정의되는 기판, 기판의 제1 영역 상에서 제1 수평 방향으로 연장되는 제1 액티브 패턴, 기판의 제2 영역 상에서 제1 수평 방향으로 연장되는 제2 액티브 패턴, 제1 액티브 패턴 상에 배치되고, 절연 물질을 포함하는 제1 식각 정지막, 제2 액티브 패턴 상에 배치되고, 절연 물질을 포함하는 제2 식각 정지막, 제1 식각 정지막 상에서 수직 방향으로 서로 이격되어 적층되고, 실리콘 게르마늄(SiGe)을 포함하는 제1 복수의 나노시트, 제2 식각 정지막 상에서 수직 방향으로 서로 이격되어 적층된 제2 복수의 나노시트, 제1 식각 정지막 상에서 제1 수평 방향과 다른 제2 수평 방향으로 연장되고, 제1 복수의 나노시트를 둘러싸는 제1 게이트 전극, 및 제2 식각 정지막 상에서 제2 수평 방향으로 연장되고, 제2 복수의 나노시트를 둘러싸는 제2 게이트 전극을 포함한다.A semiconductor device is provided. A semiconductor device includes a substrate having a first region and a second region defined, a first active pattern extending in a first horizontal direction on a first region of the substrate, and a second active pattern extending in a first horizontal direction on a second region of the substrate. , a first etch stop layer disposed on the first active pattern and including an insulating material, a second etch stop layer disposed on the second active pattern and including an insulating material, in a vertical direction on the first etch stop layer. A first plurality of nanosheets stacked spaced apart from each other and including silicon germanium (SiGe), a second plurality of nanosheets stacked vertically spaced apart from each other on a second etch stop film, and a first plurality of nanosheets stacked spaced apart from each other in the first etch stop film. A first gate electrode extending in a second horizontal direction different from the horizontal direction and surrounding the first plurality of nanosheets, and a second etch stop film extending in a second horizontal direction and surrounding the second plurality of nanosheets. It includes a second gate electrode.

Description

반도체 장치{Semiconductor device}Semiconductor device

본 발명은 반도체 장치에 관한 것이다.The present invention relates to semiconductor devices.

반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다. As one of the scaling technologies to increase the density of semiconductor devices, a multi-gate transistor (multi gate transistor) is used to form a fin- or nanowire-shaped silicon body on a substrate and a gate on the surface of the silicon body. gate transistor) was proposed.

이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.Because these multi-gate transistors use three-dimensional channels, they are easy to scale. Additionally, current control ability can be improved without increasing the gate length of the multi-gate transistor. In addition, short channel effect (SCE), in which the potential of the channel region is affected by the drain voltage, can be effectively suppressed.

본 발명이 해결하고자 하는 과제는, PMOS 영역에 형성되는 나노시트를 실리콘 게르마늄(SiGe)으로 형성함으로써, 대체 금속 게이트(Replacement Metal Gate, RMG) 공정을 수행하는 과정에서 소오스/드레인 영역이 식각되는 것을 방지하는 반도체 장치를 제공하는 것이다. 이로 인해, 게이트 전극과 소오스/드레인 영역 사이의 누설 전류 특성을 개선할 수 있다.The problem that the present invention aims to solve is to prevent the source/drain regions from being etched during the replacement metal gate (RMG) process by forming the nanosheet formed in the PMOS region with silicon germanium (SiGe). The goal is to provide a semiconductor device that prevents this. Because of this, leakage current characteristics between the gate electrode and source/drain regions can be improved.

또한, 본 발명이 해결하고자 하는 다른 과제는, PMOS 영역의 나노시트 하부에 절연 물질을 포함하는 식각 정지막을 형성함으로써, 대체 금속 게이트(Replacement Metal Gate, RMG) 공정을 수행하는 과정에서 실리콘(Si)을 포함하는 액티브 패턴이 식각되는 것을 방지하는 반도체 장치를 제공하는 것이다.In addition, another problem to be solved by the present invention is to form an etch stop film containing an insulating material on the lower part of the nanosheet in the PMOS region, thereby removing silicon (Si) during the replacement metal gate (RMG) process. To provide a semiconductor device that prevents an active pattern including etching.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.

상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 제1 영역 및 제2 영역이 정의되는 기판, 기판의 제1 영역 상에서 제1 수평 방향으로 연장되는 제1 액티브 패턴, 기판의 제2 영역 상에서 제1 수평 방향으로 연장되는 제2 액티브 패턴, 제1 액티브 패턴 상에 배치되고, 절연 물질을 포함하는 제1 식각 정지막, 제2 액티브 패턴 상에 배치되고, 절연 물질을 포함하는 제2 식각 정지막, 제1 식각 정지막 상에서 수직 방향으로 서로 이격되어 적층되고, 실리콘 게르마늄(SiGe)을 포함하는 제1 복수의 나노시트, 제2 식각 정지막 상에서 수직 방향으로 서로 이격되어 적층된 제2 복수의 나노시트, 제1 식각 정지막 상에서 제1 수평 방향과 다른 제2 수평 방향으로 연장되고, 제1 복수의 나노시트를 둘러싸는 제1 게이트 전극, 및 제2 식각 정지막 상에서 제2 수평 방향으로 연장되고, 제2 복수의 나노시트를 둘러싸는 제2 게이트 전극을 포함한다.Some embodiments of a semiconductor device according to the technical idea of the present invention for solving the above problems include a substrate on which a first region and a second region are defined, and a first active pattern extending in the first horizontal direction on the first region of the substrate. , a second active pattern extending in the first horizontal direction on the second area of the substrate, a first etch stop film disposed on the first active pattern and including an insulating material, disposed on the second active pattern and an insulating material. A second etch stop film including a second etch stop film, vertically spaced apart from each other and stacked on the first etch stop film, and a first plurality of nanosheets containing silicon germanium (SiGe), vertically spaced apart from each other on the second etch stop film. A second plurality of nanosheets are stacked, a first gate electrode extending in a second horizontal direction different from the first horizontal direction on the first etch stop film, and surrounding the first plurality of nanosheets, and a second etch stop film. It includes a second gate electrode extending in a second horizontal direction from the top and surrounding the second plurality of nanosheets.

상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, PMOS 영역 및 NMOS 영역이 정의되는 기판, 기판의 PMOS 영역 상에서 제1 수평 방향으로 연장되는 제1 액티브 패턴, 기판의 NMOS 영역 상에서 제1 수평 방향으로 연장되는 제2 액티브 패턴, 제1 액티브 패턴 상에 배치되고, 절연 물질을 포함하는 제1 식각 정지막, 제2 액티브 패턴 상에 배치되고, 절연 물질을 포함하고, 제1 식각 정지막과 동일한 레벨에 배치되는 제2 식각 정지막, 제1 식각 정지막 상에서 수직 방향으로 서로 이격되어 적층되고, 실리콘 게르마늄(SiGe)을 포함하는 제1 복수의 나노시트, 제2 식각 정지막 상에서 수직 방향으로 서로 이격되어 적층된 제2 복수의 나노시트, 제1 액티브 패턴 상에서 제1 복수의 나노시트의 적어도 일 측에 배치되고, 제1 식각 정지막과 접하는 제1 소오스/드레인 영역, 및 제2 액티브 패턴 상에서 제2 복수의 나노시트의 적어도 일 측에 배치되고, 제2 식각 정지막과 접하는 제2 소오스/드레인 영역을 포함한다.Some other embodiments of a semiconductor device according to the technical idea of the present invention for solving the above problems include a substrate in which a PMOS region and an NMOS region are defined, a first active pattern extending in a first horizontal direction on the PMOS region of the substrate, and a substrate. a second active pattern extending in the first horizontal direction on the NMOS region, a first etch stop film disposed on the first active pattern and including an insulating material, and disposed on the second active pattern and including an insulating material; , a second etch stop layer disposed at the same level as the first etch stop layer, a first plurality of nanosheets stacked vertically spaced apart from each other on the first etch stop layer and including silicon germanium (SiGe), and a second etch stop layer. A second plurality of nanosheets stacked vertically spaced apart from each other on the etch stop film, and a first source/drain disposed on at least one side of the first plurality of nanosheets on the first active pattern and in contact with the first etch stop film. region, and a second source/drain region disposed on at least one side of the second plurality of nanosheets on the second active pattern and in contact with the second etch stop layer.

상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 또 다른 몇몇 실시예는, PMOS 영역 및 NMOS 영역이 정의되는 기판, 기판의 PMOS 영역 상에서 제1 수평 방향으로 연장되는 제1 액티브 패턴, 기판의 NMOS 영역 상에서 제1 수평 방향으로 연장되는 제2 액티브 패턴, 제1 액티브 패턴 상에 배치되고, 절연 물질을 포함하는 제1 식각 정지막, 제2 액티브 패턴 상에 배치되고, 절연 물질을 포함하고, 제1 식각 정지막과 동일한 레벨에 배치되는 제2 식각 정지막, 제1 식각 정지막 상에서 수직 방향으로 서로 이격되어 적층되고, 실리콘 게르마늄(SiGe)을 포함하는 제1 복수의 나노시트, 제2 식각 정지막 상에서 수직 방향으로 서로 이격되어 적층되고, 제1 복수의 나노시트와 다른 물질인 실리콘(Si)을 포함하고, 제1 복수의 나노시트와 다른 레벨에 배치되는 제2 복수의 나노시트, 제1 식각 정지막 상에서 제1 수평 방향과 다른 제2 수평 방향으로 연장되고, 제1 복수의 나노시트를 둘러싸는 제1 게이트 전극, 제2 식각 정지막 상에서 제2 수평 방향으로 연장되고, 제2 복수의 나노시트를 둘러싸는 제2 게이트 전극, 제1 액티브 패턴 상에서 제1 게이트 전극의 적어도 일 측에 배치되고, 제1 식각 정지막과 접하는 제1 소오스/드레인 영역, 및 제2 액티브 패턴 상에서 제2 게이트 전극의 적어도 일 측에 배치되고, 제2 식각 정지막과 접하는 제2 소오스/드레인 영역을 포함한다.Some other embodiments of a semiconductor device according to the technical idea of the present invention for solving the above problems include a substrate on which a PMOS region and an NMOS region are defined, a first active pattern extending in a first horizontal direction on the PMOS region of the substrate, a second active pattern extending in a first horizontal direction on the NMOS region of the substrate, a first etch stop film disposed on the first active pattern and including an insulating material, and disposed on the second active pattern and including an insulating material; and a second etch stop film disposed at the same level as the first etch stop film, a first plurality of nanosheets stacked vertically spaced apart from each other on the first etch stop film and containing silicon germanium (SiGe), 2 A second plurality of nanosheets are stacked vertically spaced apart from each other on the etch stop film, contain silicon (Si), a material different from the first plurality of nanosheets, and are disposed at a different level from the first plurality of nanosheets. , a first gate electrode extending in a second horizontal direction different from the first horizontal direction on the first etch stop film and surrounding the first plurality of nanosheets, extending in a second horizontal direction on the second etch stop film, and 2 A second gate electrode surrounding a plurality of nanosheets, a first source/drain region disposed on at least one side of the first gate electrode on the first active pattern and in contact with the first etch stop film, and a second active pattern on the second gate electrode. It is disposed on at least one side of the second gate electrode and includes a second source/drain region in contact with the second etch stop layer.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Other specific details of the invention are included in the detailed description and drawings.

도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 2는 도 1의 A-A' 선 및 B-B' 선 각각을 따라 절단한 단면도이다.
도 3은 도 1의 C-C' 선 및 D-D' 선 각각을 따라 절단한 단면도이다.
도 4 내지 도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 19는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 20은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 21 및 도 22는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 23 내지 도 28은 도 21 및 도 22에 도시된 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 29는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 30은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.1 is a schematic layout diagram for explaining a semiconductor device according to some embodiments of the present invention.
FIG. 2 is a cross-sectional view taken along lines AA' and BB' of FIG. 1, respectively.
FIG. 3 is a cross-sectional view taken along lines CC' and DD' of FIG. 1, respectively.
4 to 18 are intermediate stage diagrams for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.
Figure 19 is a cross-sectional view for explaining a semiconductor device according to some other embodiments of the present invention.
Figure 20 is a cross-sectional view for explaining a semiconductor device according to another embodiment of the present invention.
21 and 22 are cross-sectional views illustrating semiconductor devices according to some other embodiments of the present invention.
FIGS. 23 to 28 are intermediate stage diagrams for explaining the manufacturing method of the semiconductor device shown in FIGS. 21 and 22.
Figure 29 is a cross-sectional view for explaining a semiconductor device according to another embodiment of the present invention.
Figure 30 is a cross-sectional view for explaining a semiconductor device according to another embodiment of the present invention.

이하에서, 도 1 내지 도 3을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.Hereinafter, a semiconductor device according to some embodiments of the present invention will be described with reference to FIGS. 1 to 3.

도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 2는 도 1의 A-A' 선 및 B-B' 선 각각을 따라 절단한 단면도이다. 도 3은 도 1의 C-C' 선 및 D-D' 선 각각을 따라 절단한 단면도이다.1 is a schematic layout diagram for explaining a semiconductor device according to some embodiments of the present invention. FIG. 2 is a cross-sectional view taken along lines A-A' and B-B' of FIG. 1, respectively. FIG. 3 is a cross-sectional view taken along lines C-C' and D-D' of FIG. 1, respectively.

도 1 내지 도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 및 제2 액티브 패턴(101, 102), 필드 절연막(105), 제1 및 제2 복수의 나노시트(NW1, NW2), 제1 및 제2 게이트 전극(G1, G2), 제1 및 제2 식각 정지막(111, 112), 제1 및 제2 게이트 스페이서(121, 131), 제1 및 제2 게이트 절연막(122, 132), 제1 및 제2 캡핑 패턴(123, 133), 내부 스페이서(134), 제1 및 제2 소오스/드레인 영역(SD1, SD2), 제1 층간 절연막(140), 제1 및 제2 게이트 컨택(CB1, CB2), 제3 식각 정지막(150), 제2 층간 절연막(160), 제1 및 제2 비아(V1, V2)를 포함한다.1 to 3, a semiconductor device according to some embodiments of the present invention includes a substrate 100, first and second active patterns 101 and 102, a field insulating film 105, and first and second plurality of layers. nanosheets (NW1, NW2), first and second gate electrodes (G1, G2), first and second etch stop films (111, 112), first and second gate spacers (121, 131), First and second gate insulating films 122 and 132, first and second capping patterns 123 and 133, internal spacer 134, first and second source/drain regions (SD1 and SD2), and first interlayer insulating film. 140 , first and second gate contacts (CB1, CB2), a third etch stop layer 150, a second interlayer insulating layer 160, and first and second vias (V1, V2).

기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.The substrate 100 may be a silicon substrate or a silicon-on-insulator (SOI). Alternatively, the substrate 100 may include silicon germanium, SGOI (silicon germanium on insulator), indium antimonide, lead tellurium compound, indium arsenide, indium phosphide, gallium arsenide, or gallium antimonide, but the technical spirit of the present invention This is not limited to this.

기판(100)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다. 예를 들어, 기판(100)의 제1 영역(Ⅰ)은 PMOS 영역으로 정의될 수 있다. 즉, 기판(100)의 제1 영역(Ⅰ) 상에는 PMOS 트랜지스터가 형성될 수 있다. 예를 들어, 기판(100)의 제2 영역(Ⅱ)은 NMOS 영역으로 정의될 수 있다. 즉, 기판(100)의 제2 영역(Ⅱ) 상에는 NMOS 트랜지스터가 형성될 수 있다.The substrate 100 may include a first region (I) and a second region (II). For example, the first region (I) of the substrate 100 may be defined as a PMOS region. That is, a PMOS transistor may be formed on the first region (I) of the substrate 100. For example, the second region (II) of the substrate 100 may be defined as an NMOS region. That is, an NMOS transistor may be formed on the second region (II) of the substrate 100.

제1 액티브 패턴(101)은 기판(100)의 제1 영역(Ⅰ) 상에서 제1 수평 방향(DR1)으로 연장될 수 있다. 제2 액티브 패턴(102)은 기판(100)의 제2 영역(Ⅱ) 상에서 제1 수평 방향(DR1)으로 연장될 수 있다. 제1 및 제2 액티브 패턴(101, 102) 각각은 기판(100)으로부터 수직 방향(DR3)으로 돌출될 수 있다. 이하에서, 제2 수평 방향(DR2)은 제1 수평 방향(DR1)과 다른 방향으로 정의되고, 수직 방향(DR3)은 제1 및 제2 수평 방향(DR1, DR2) 각각과 수직인 방향으로 정의될 수 있다.The first active pattern 101 may extend in the first horizontal direction DR1 on the first region I of the substrate 100. The second active pattern 102 may extend in the first horizontal direction DR1 on the second region (II) of the substrate 100. Each of the first and second active patterns 101 and 102 may protrude from the substrate 100 in the vertical direction DR3. Hereinafter, the second horizontal direction DR2 is defined as a direction different from the first horizontal direction DR1, and the vertical direction DR3 is defined as a direction perpendicular to each of the first and second horizontal directions DR1 and DR2. It can be.

제1 및 제2 액티브 패턴(101, 102) 각각은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 및 제2 액티브 패턴(101, 102) 각각은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 및 제2 액티브 패턴(101, 102) 각각은 화합물 반도체를 포함할 수 있고, 예를 들어, Ⅳ-Ⅳ족 화합물 반도체 또는 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다.Each of the first and second active patterns 101 and 102 may be part of the substrate 100 and may include an epitaxial layer grown from the substrate 100. Each of the first and second active patterns 101 and 102 may include, for example, silicon or germanium, which are elemental semiconductor materials. Additionally, each of the first and second active patterns 101 and 102 may include a compound semiconductor, for example, a group IV-IV compound semiconductor or a group III-V compound semiconductor.

필드 절연막(105)은 기판(100) 상에 배치될 수 있다. 필드 절연막(105)은 제1 및 제2 액티브 패턴(101, 102) 각각의 측벽을 둘러쌀 수 있다. 제1 및 제2 액티브 패턴(101, 102) 각각은 필드 절연막(105)의 상면보다 수직 방향(DR3)으로 돌출될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.The field insulating film 105 may be disposed on the substrate 100 . The field insulating layer 105 may surround the sidewalls of each of the first and second active patterns 101 and 102. Each of the first and second active patterns 101 and 102 may protrude from the top surface of the field insulating layer 105 in the vertical direction DR3. However, the technical idea of the present invention is not limited thereto. The field insulating layer 105 may include, for example, an oxide layer, a nitride layer, an oxynitride layer, or a combination thereof.

제1 식각 정지막(111)은 제1 액티브 패턴(101) 상에 배치될 수 있다. 제1 식각 정지막(111)은 제1 수평 방향(DR1)으로 연장될 수 있다. 제1 식각 정지막(111)은 제1 액티브 패턴(101)과 수직 방향(DR3)으로 오버랩될 수 있다. 예를 들어, 제1 식각 정지막(111)의 제2 수평 방향(DR2)의 측벽은 제1 액티브 패턴(101)의 제2 수평 방향(DR2)의 측벽과 수직 방향(DR3)으로 정렬될 수 있다. 예를 들어, 제1 식각 정지막(111)의 하면은 필드 절연막(105)의 상면보다 높게 형성될 수 있다.The first etch stop layer 111 may be disposed on the first active pattern 101 . The first etch stop layer 111 may extend in the first horizontal direction DR1. The first etch stop layer 111 may overlap the first active pattern 101 in the vertical direction DR3. For example, the sidewall of the first etch stop layer 111 in the second horizontal direction DR2 may be aligned with the sidewall of the first active pattern 101 in the second horizontal direction DR2 in the vertical direction DR3. there is. For example, the lower surface of the first etch stop layer 111 may be formed to be higher than the upper surface of the field insulating layer 105.

제2 식각 정지막(112)은 제2 액티브 패턴(102) 상에 배치될 수 있다. 제2 식각 정지막(112)은 제1 수평 방향(DR1)으로 연장될 수 있다. 제2 식각 정지막(112)은 제2 액티브 패턴(102)과 수직 방향(DR3)으로 오버랩될 수 있다. 예를 들어, 제2 식각 정지막(112)의 제2 수평 방향(DR2)의 측벽은 제2 액티브 패턴(102)의 제2 수평 방향(DR2)의 측벽과 수직 방향(DR3)으로 정렬될 수 있다. 예를 들어, 제2 식각 정지막(112)의 하면은 필드 절연막(105)의 상면보다 높게 형성될 수 있다. 예를 들어, 제2 식각 정지막(112)은 제1 식각 정지막(111)과 동일 레벨에 배치될 수 있다. 여기에서, 동일 레벨은 기판(100)의 상면으로부터의 높이 동일한 것을 의미한다. 이하에서도 동일 레벨은 기판(100)의 상면으로부터의 높이 동일한 것을 의미한다.The second etch stop layer 112 may be disposed on the second active pattern 102 . The second etch stop layer 112 may extend in the first horizontal direction DR1. The second etch stop layer 112 may overlap the second active pattern 102 in the vertical direction DR3. For example, the sidewall of the second etch stop layer 112 in the second horizontal direction DR2 may be aligned with the sidewall of the second active pattern 102 in the second horizontal direction DR2 in the vertical direction DR3. there is. For example, the lower surface of the second etch stop layer 112 may be formed to be higher than the upper surface of the field insulating layer 105. For example, the second etch stop layer 112 may be disposed at the same level as the first etch stop layer 111. Here, the same level means the same height from the top surface of the substrate 100. Hereinafter, the same level means the same height from the top surface of the substrate 100.

예를 들어, 제1 및 제2 식각 정지막(111, 112) 각각은 절연 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 식각 정지막(111, 112) 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 도 2 및 도 3에는 제1 및 제2 식각 정지막(111, 112) 각각이 단일막으로 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 및 제2 식각 정지막(111, 112) 각각은 다중막으로 형성될 수 있다.For example, each of the first and second etch stop layers 111 and 112 may include an insulating material. For example, each of the first and second etch stop layers 111 and 112 may include at least one of silicon oxide, silicon nitride, silicon oxynitride, silicon carbonitride, silicon oxycarbonitride, and a low dielectric constant material. 2 and 3 each of the first and second etch stop layers 111 and 112 is shown as being formed as a single layer, but the technical idea of the present invention is not limited thereto. In some other embodiments, each of the first and second etch stop layers 111 and 112 may be formed as a multilayer.

제1 복수의 나노시트(NW1)는 제1 식각 정지막(111) 상에 배치될 수 있다. 제1 복수의 나노시트(NW1)는 수직 방향(DR3)으로 서로 이격되어 적층된 복수 개의 나노시트를 포함할 수 있다. 제1 복수의 나노시트(NW1)는 제1 액티브 패턴(101)과 제1 게이트 전극(G1)이 교차하는 부분에 배치될 수 있다.The first plurality of nanosheets NW1 may be disposed on the first etch stop layer 111 . The first plurality of nanosheets NW1 may include a plurality of nanosheets stacked and spaced apart from each other in the vertical direction DR3. The first plurality of nanosheets NW1 may be disposed at a portion where the first active pattern 101 and the first gate electrode G1 intersect.

예를 들어, 제1 복수의 나노시트(NW1) 중 최하부 나노시트는 제1 식각 정지막(111)과 수직 방향(DR3)으로 이격될 수 있다. 예를 들어, 제1 복수의 나노시트(NW1) 각각의 제2 수평 방향(DR2)의 측벽은 제1 식각 정지막(111)의 제2 수평 방향(DR2)의 측벽과 수직 방향(DR3)으로 정렬될 수 있다. 예를 들어, 제1 복수의 나노시트(NW1)는 실리콘 게르마늄(SiGe)을 포함할 수 있다.For example, the lowest nanosheet among the first plurality of nanosheets NW1 may be spaced apart from the first etch stop layer 111 in the vertical direction DR3. For example, the sidewall of each of the first plurality of nanosheets NW1 in the second horizontal direction DR2 is aligned with the sidewall of the first etch stop layer 111 in the second horizontal direction DR2 in the vertical direction DR3. Can be sorted. For example, the first plurality of nanosheets NW1 may include silicon germanium (SiGe).

제2 복수의 나노시트(NW2)는 제2 식각 정지막(112) 상에 배치될 수 있다. 제2 복수의 나노시트(NW2)는 수직 방향(DR3)으로 서로 이격되어 적층된 복수 개의 나노시트를 포함할 수 있다. 제2 복수의 나노시트(NW2)는 제2 액티브 패턴(102)과 제2 게이트 전극(G2)이 교차하는 부분에 배치될 수 있다.The second plurality of nanosheets NW2 may be disposed on the second etch stop layer 112 . The second plurality of nanosheets NW2 may include a plurality of nanosheets stacked and spaced apart from each other in the vertical direction DR3. The second plurality of nanosheets NW2 may be disposed at a portion where the second active pattern 102 and the second gate electrode G2 intersect.

예를 들어, 제2 복수의 나노시트(NW2) 중 최하부 나노시트는 제2 식각 정지막(112)의 상면과 접할 수 있다. 예를 들어, 제2 복수의 나노시트(NW2) 각각의 제2 수평 방향(DR2)의 측벽은 제2 식각 정지막(112)의 제2 수평 방향(DR2)의 측벽과 수직 방향(DR3)으로 정렬될 수 있다.For example, the lowest nanosheet among the second plurality of nanosheets NW2 may contact the upper surface of the second etch stop layer 112 . For example, the sidewall of each of the second plurality of nanosheets NW2 in the second horizontal direction DR2 is aligned with the sidewall of the second etch stop layer 112 in the second horizontal direction DR2 in the vertical direction DR3. Can be sorted.

제2 복수의 나노시트(NW2) 각각 및 제1 복수의 나노시트(NW1) 각각은 서로 다른 레벨에 배치될 수 있다. 예를 들어, 제2 복수의 나노시트(NW2) 중 최상부 나노시트는 제1 복수의 나노시트(NW1) 중 최상부 나노시트보다 낮게 형성될 수 있다. 예를 들어, 제2 복수의 나노시트(NW2)는 제1 복수의 나노시트(NW1)와 다른 물질을 포함할 수 있다. 예를 들어, 제2 복수의 나노시트(NW2)는 실리콘(Si)을 포함할 수 있다.Each of the second plurality of nanosheets (NW2) and each of the first plurality of nanosheets (NW1) may be arranged at different levels. For example, the uppermost nanosheet among the second plurality of nanosheets (NW2) may be formed lower than the uppermost nanosheet among the first plurality of nanosheets (NW1). For example, the second plurality of nanosheets NW2 may include a different material from the first plurality of nanosheets NW1. For example, the second plurality of nanosheets NW2 may include silicon (Si).

도 2 및 도 3에는 제1 및 제2 복수의 나노시트(NW1, NW2) 각각이 수직 방향(DR3)으로 서로 이격되어 적층된 3개의 나노시트를 포함하는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것을 아니다. 다른 몇몇 실시예에서, 제1 및 제2 복수의 나노시트(NW1, NW2) 각각은 수직 방향(DR3)으로 서로 이격되어 적층된 4개 이상의 나노시트를 포함할 수 있다.2 and 3, each of the first and second plurality of nanosheets NW1 and NW2 is shown as including three nanosheets stacked and spaced apart from each other in the vertical direction DR3, but this is for convenience of explanation. for the purpose, and the technical idea of the present invention is not limited thereto. In some other embodiments, each of the first and second plurality of nanosheets NW1 and NW2 may include four or more nanosheets stacked and spaced apart from each other in the vertical direction DR3.

제1 게이트 스페이서(121)는 기판(100)의 제1 영역(Ⅰ) 상에 배치될 수 있다. 제1 게이트 스페이서(121)는 제1 복수의 나노시트(NW1) 중 최상부 나노시트 및 필드 절연막(105) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 예를 들어, 제1 게이트 스페이서(121)는 제1 복수의 나노시트(NW1) 중 최상부 나노시트의 상면과 접할 수 있다. 제1 게이트 스페이서(121)는 제1 수평 방향(DR1)으로 서로 이격된 2개의 스페이서를 포함할 수 있다. 제1 게이트 스페이서(121)의 2개의 스페이서 사이에 제1 게이트 트렌치(GT1)가 정의될 수 있다.The first gate spacer 121 may be disposed on the first region (I) of the substrate 100. The first gate spacer 121 may extend in the second horizontal direction DR2 on the uppermost nanosheet among the first plurality of nanosheets NW1 and the field insulating layer 105. For example, the first gate spacer 121 may contact the upper surface of the uppermost nanosheet among the first plurality of nanosheets NW1. The first gate spacer 121 may include two spacers spaced apart from each other in the first horizontal direction DR1. A first gate trench GT1 may be defined between two spacers of the first gate spacer 121 .

제2 게이트 스페이서(131)는 기판(100)의 제2 영역(Ⅱ) 상에 배치될 수 있다. 제2 게이트 스페이서(131)는 제2 복수의 나노시트(NW2) 중 최상부 나노시트 및 필드 절연막(105) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 예를 들어, 제2 게이트 스페이서(131)는 제2 복수의 나노시트(NW2) 중 최상부 나노시트의 상면과 수직 방향(DR3)으로 이격될 수 있다. 제2 게이트 스페이서(131)는 제1 수평 방향(DR1)으로 서로 이격된 2개의 스페이서를 포함할 수 있다. 제2 게이트 스페이서(131)의 2개의 스페이서 사이에 제2 게이트 트렌치(GT2)가 정의될 수 있다.The second gate spacer 131 may be disposed on the second region (II) of the substrate 100. The second gate spacer 131 may extend in the second horizontal direction DR2 on the uppermost nanosheet and the field insulating film 105 among the second plurality of nanosheets NW2. For example, the second gate spacer 131 may be spaced apart from the upper surface of the uppermost nanosheet among the second plurality of nanosheets NW2 in the vertical direction DR3. The second gate spacer 131 may include two spacers spaced apart from each other in the first horizontal direction DR1. A second gate trench GT2 may be defined between two spacers of the second gate spacer 131 .

제1 및 제2 게이트 스페이서(121, 131) 각각은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.Each of the first and second gate spacers 121 and 131 is, for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2 ), silicon oxycarbonitride (SiOCN), and silicon boron nitride (SiBN). ), silicon oxyboron nitride (SiOBN), silicon oxycarbide (SiOC), and combinations thereof.

제1 게이트 전극(G1)은 제1 식각 정지막(111) 및 필드 절연막(105) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제1 게이트 전극(G1)은 제1 게이트 트렌치(GT1)의 내부에 배치될 수 있다. 또한, 제1 게이트 전극(G1)은 제1 복수의 나노시트(NW1)를 둘러쌀 수 있다. 예를 들어, 제1 게이트 전극(G1)의 적어도 일부는 제1 식각 정지막(111)과 제1 복수의 나노시트(NW1) 중 최하부 나노시트 사이에 배치될 수 있다.The first gate electrode G1 may extend in the second horizontal direction DR2 on the first etch stop layer 111 and the field insulating layer 105. The first gate electrode G1 may be disposed inside the first gate trench GT1. Additionally, the first gate electrode G1 may surround the first plurality of nanosheets NW1. For example, at least a portion of the first gate electrode G1 may be disposed between the first etch stop film 111 and the lowest nanosheet among the first plurality of nanosheets NW1.

제2 게이트 전극(G2)은 제2 식각 정지막(112) 및 필드 절연막(105) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제2 게이트 전극(G2)은 제2 게이트 트렌치(GT2)의 내부에 배치될 수 있다. 또한, 제2 게이트 전극(G2)은 제2 복수의 나노시트(NW2)를 둘러쌀 수 있다. 예를 들어, 제2 게이트 전극(G2)은 제2 복수의 나노시트(NW2) 중 최하부 나노시트와 제2 식각 정지막(112) 사이에 배치되지 않는다.The second gate electrode G2 may extend in the second horizontal direction DR2 on the second etch stop layer 112 and the field insulating layer 105. The second gate electrode G2 may be disposed inside the second gate trench GT2. Additionally, the second gate electrode G2 may surround the second plurality of nanosheets NW2. For example, the second gate electrode G2 is not disposed between the second etch stop layer 112 and the lowest nanosheet among the second plurality of nanosheets NW2.

제1 및 제2 게이트 전극(G1, G2) 각각은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 및 제2 게이트 전극(G1, G2) 각각은 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.Each of the first and second gate electrodes G1 and G2 is made of, for example, titanium nitride (TiN), tantalum carbide (TaC), tantalum nitride (TaN), titanium silicon nitride (TiSiN), tantalum silicon nitride (TaSiN), Tantalum titanium nitride (TaTiN), titanium aluminum nitride (TiAlN), tantalum aluminum nitride (TaAlN), tungsten nitride (WN), ruthenium (Ru), titanium aluminum (TiAl), titanium aluminum carbonitride (TiAlC-N), titanium aluminum Carbide (TiAlC), titanium carbide (TiC), tantalum carbonitride (TaCN), tungsten (W), aluminum (Al), copper (Cu), cobalt (Co), titanium (Ti), tantalum (Ta), nickel ( Ni), platinum (Pt), nickel platinum (Ni-Pt), niobium (Nb), niobium nitride (NbN), niobium carbide (NbC), molybdenum (Mo), molybdenum nitride (MoN), molybdenum carbide (MoC), Tungsten carbide (WC), rhodium (Rh), palladium (Pd), iridium (Ir), osmium (Os), silver (Ag), gold (Au), zinc (Zn), vanadium (V), and combinations thereof. It can contain at least one. Each of the first and second gate electrodes G1 and G2 may include a conductive metal oxide, a conductive metal oxynitride, or the like, or may include an oxidized form of the above-mentioned material.

제1 소오스/드레인 영역(SD1)은 제1 액티브 패턴(101) 상에서 제1 게이트 전극(G1)의 적어도 일 측에 배치될 수 있다. 예를 들어, 제1 소오스/드레인 영역(SD1)은 제1 액티브 패턴(101) 상에서 제1 게이트 전극(G1)의 양 측에 배치될 수 있다. 또한, 제1 소오스/드레인 영역(SD1)은 제1 액티브 패턴(101) 상에서 제1 복수의 나노시트(NW1)의 적어도 일 측에 배치될 수 있다. 예를 들어, 제1 소오스/드레인 영역(SD1)은 제1 액티브 패턴(101) 상에서 제1 복수의 나노시트(NW1)의 양 측에 배치될 수 있다. 제1 소오스/드레인 영역(SD1)은 제1 식각 정지막(111) 상에 배치될 수 있다.The first source/drain region SD1 may be disposed on at least one side of the first gate electrode G1 on the first active pattern 101 . For example, the first source/drain region SD1 may be disposed on both sides of the first gate electrode G1 on the first active pattern 101 . Additionally, the first source/drain region SD1 may be disposed on at least one side of the first plurality of nanosheets NW1 on the first active pattern 101 . For example, the first source/drain region SD1 may be disposed on both sides of the first plurality of nanosheets NW1 on the first active pattern 101 . The first source/drain region SD1 may be disposed on the first etch stop layer 111 .

제1 소오스/드레인 영역(SD1)은 제1 식각 정지막(111)과 접할 수 있다. 예를 들어, 제1 소오스/드레인 영역(SD1)의 하면(SD1a)은 제1 식각 정지막(111)과 접할 수 있다. 예를 들어, 제1 소오스/드레인 영역(SD1)의 적어도 일부는 제1 식각 정지막(111)의 내부로 연장될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 소오스/드레인 영역(SD1)의 하면(SD1a)은 제1 식각 정지막(111)의 최상면과 동일 평면 상에 형성될 수 있다.The first source/drain region SD1 may be in contact with the first etch stop layer 111. For example, the lower surface (SD1a) of the first source/drain region (SD1) may be in contact with the first etch stop layer 111. For example, at least a portion of the first source/drain region SD1 may extend into the first etch stop layer 111 . However, the technical idea of the present invention is not limited thereto. In some other embodiments, the lower surface SD1a of the first source/drain region SD1 may be formed on the same plane as the uppermost surface of the first etch stop layer 111.

제1 소오스/드레인 영역(SD1)은 제1 복수의 나노시트(NW1)의 제1 수평 방향(DR1)의 측벽과 접할 수 있다. 예를 들어, 제1 소오스/드레인 영역(SD1)의 적어도 일부는 제1 복수의 나노시트(NW1) 각각 사이에서 제1 게이트 전극(G1)을 향해 만입되도록 형성될 수 있다. 또한, 제1 소오스/드레인 영역(SD1)의 적어도 일부는 제1 식각 정지막(111)과 제1 복수의 나노시트(NW1) 중 최하부 나노시트 사이에서 제1 게이트 전극(G1)을 향해 만입되도록 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.The first source/drain region SD1 may contact the sidewall of the first plurality of nanosheets NW1 in the first horizontal direction DR1. For example, at least a portion of the first source/drain region SD1 may be formed to be recessed between each of the first plurality of nanosheets NW1 toward the first gate electrode G1. In addition, at least a portion of the first source/drain region SD1 is indented toward the first gate electrode G1 between the first etch stop film 111 and the lowest nanosheet of the first plurality of nanosheets NW1. can be formed. However, the technical idea of the present invention is not limited thereto.

제2 소오스/드레인 영역(SD2)은 제2 액티브 패턴(102) 상에서 제2 게이트 전극(G2)의 적어도 일 측에 배치될 수 있다. 예를 들어, 제2 소오스/드레인 영역(SD2)은 제2 액티브 패턴(102) 상에서 제2 게이트 전극(G2)의 양 측에 배치될 수 있다. 또한, 제2 소오스/드레인 영역(SD2)은 제2 액티브 패턴(102) 상에서 제2 복수의 나노시트(NW2)의 적어도 일 측에 배치될 수 있다. 예를 들어, 제2 소오스/드레인 영역(SD2)은 제2 액티브 패턴(102) 상에서 제2 복수의 나노시트(NW2)의 양 측에 배치될 수 있다. 제2 소오스/드레인 영역(SD2)은 제2 식각 정지막(112) 상에 배치될 수 있다.The second source/drain region SD2 may be disposed on at least one side of the second gate electrode G2 on the second active pattern 102 . For example, the second source/drain region SD2 may be disposed on both sides of the second gate electrode G2 on the second active pattern 102 . Additionally, the second source/drain region SD2 may be disposed on at least one side of the second plurality of nanosheets NW2 on the second active pattern 102 . For example, the second source/drain region SD2 may be disposed on both sides of the second plurality of nanosheets NW2 on the second active pattern 102 . The second source/drain region SD2 may be disposed on the second etch stop layer 112 .

제2 소오스/드레인 영역(SD2)은 제2 식각 정지막(112)과 접할 수 있다. 예를 들어, 제2 소오스/드레인 영역(SD2)의 하면(SD2a)은 제2 식각 정지막(112)과 접할 수 있다. 예를 들어, 제2 소오스/드레인 영역(SD2)의 적어도 일부는 제2 식각 정지막(112)의 내부로 연장될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제2 소오스/드레인 영역(SD2)의 하면(SD2a)은 제2 식각 정지막(112)의 최상면과 동일 평면 상에 형성될 수 있다. 제2 소오스/드레인 영역(SD2)은 제2 복수의 나노시트(NW2)의 제1 수평 방향(DR1)의 측벽과 접할 수 있다.The second source/drain region SD2 may be in contact with the second etch stop layer 112 . For example, the bottom surface (SD2a) of the second source/drain region SD2 may contact the second etch stop layer 112. For example, at least a portion of the second source/drain region SD2 may extend into the second etch stop layer 112 . However, the technical idea of the present invention is not limited thereto. In some other embodiments, the lower surface SD2a of the second source/drain region SD2 may be formed on the same plane as the uppermost surface of the second etch stop layer 112. The second source/drain region SD2 may contact the sidewall of the second plurality of nanosheets NW2 in the first horizontal direction DR1.

제1 게이트 절연막(122)은 제1 게이트 트렌치(GT1)의 측벽 및 바닥면을 따라 배치될 수 있다. 즉, 제1 게이트 절연막(122)은 제1 게이트 트렌치(GT1)의 내부에서 제1 게이트 전극(G1)과 제1 게이트 스페이서(121) 사이에 배치될 수 있다. 제1 게이트 절연막(122)은 제1 게이트 전극(G1)과 필드 절연막(105) 사이에 배치될 수 있다. 제1 게이트 절연막(122)은 제1 게이트 전극(G1)과 제1 복수의 나노시트(NW1) 사이에 배치될 수 있다. 제1 게이트 절연막(122)은 제1 게이트 전극(G1)과 제1 식각 정지막(111) 사이에 배치될 수 있다. 제1 게이트 절연막(122)은 제1 게이트 전극(G1)과 제1 액티브 패턴(101) 사이에 배치될 수 있다. 제1 게이트 절연막(122)은 제1 게이트 전극(G1)과 제1 소오스/드레인 영역(SD1) 사이에 배치될 수 있다.The first gate insulating layer 122 may be disposed along the sidewalls and bottom of the first gate trench GT1. That is, the first gate insulating layer 122 may be disposed between the first gate electrode G1 and the first gate spacer 121 inside the first gate trench GT1. The first gate insulating layer 122 may be disposed between the first gate electrode G1 and the field insulating layer 105. The first gate insulating film 122 may be disposed between the first gate electrode G1 and the first plurality of nanosheets NW1. The first gate insulating layer 122 may be disposed between the first gate electrode G1 and the first etch stop layer 111. The first gate insulating layer 122 may be disposed between the first gate electrode G1 and the first active pattern 101. The first gate insulating layer 122 may be disposed between the first gate electrode G1 and the first source/drain region SD1.

제2 게이트 절연막(132)은 제2 게이트 트렌치(GT2)의 측벽 및 바닥면을 따라 배치될 수 있다. 즉, 제2 게이트 절연막(132)은 제2 게이트 트렌치(GT2)의 내부에서 제2 게이트 전극(G2)과 제2 게이트 스페이서(131) 사이에 배치될 수 있다. 제2 게이트 절연막(132)은 제2 게이트 전극(G2)과 필드 절연막(105) 사이에 배치될 수 있다. 제2 게이트 절연막(132)은 제2 게이트 전극(G2)과 제2 복수의 나노시트(NW2) 사이에 배치될 수 있다. 제2 게이트 절연막(132)은 제2 게이트 전극(G2)과 제2 식각 정지막(112) 사이에 배치될 수 있다. 제2 게이트 절연막(132)은 제2 게이트 전극(G2)과 제2 액티브 패턴(102) 사이에 배치될 수 있다. 제2 게이트 절연막(132)은 제2 게이트 전극(G2)과 제2 소오스/드레인 영역(SD2) 사이에 배치될 수 있다. 다만, 제2 게이트 절연막(132)은 제2 복수의 나노시트(NW2) 중 최하부 나노시트와 제2 식각 정지막(112) 사이에는 배치되지 않는다.The second gate insulating layer 132 may be disposed along the sidewalls and bottom of the second gate trench GT2. That is, the second gate insulating film 132 may be disposed between the second gate electrode G2 and the second gate spacer 131 inside the second gate trench GT2. The second gate insulating layer 132 may be disposed between the second gate electrode G2 and the field insulating layer 105. The second gate insulating film 132 may be disposed between the second gate electrode G2 and the second plurality of nanosheets NW2. The second gate insulating layer 132 may be disposed between the second gate electrode G2 and the second etch stop layer 112. The second gate insulating layer 132 may be disposed between the second gate electrode G2 and the second active pattern 102. The second gate insulating layer 132 may be disposed between the second gate electrode G2 and the second source/drain region SD2. However, the second gate insulating layer 132 is not disposed between the second etch stop layer 112 and the lowest nanosheet among the second plurality of nanosheets NW2.

제1 및 제2 게이트 절연막(122, 132) 각각은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.Each of the first and second gate insulating films 122 and 132 may include at least one of silicon oxide, silicon oxynitride, silicon nitride, or a high dielectric constant material having a higher dielectric constant than silicon oxide. High dielectric constant materials include, for example, hafnium oxide, hafnium silicon oxide, hafnium aluminum oxide, lanthanum oxide, lanthanum aluminum oxide, and zirconium. oxide (zirconium oxide), zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium May contain one or more of strontium titanium oxide, yttrium oxide, aluminum oxide, lead scandium tantalum oxide, or lead zinc niobate. there is.

다른 몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 제1 및 제2 게이트 절연막(122, 132) 각각은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.Semiconductor devices according to some other embodiments may include a negative capacitance (NC) FET using a negative capacitor. For example, the first and second gate insulating films 122 and 132 may each include a ferroelectric material film with ferroelectric properties and a paraelectric material film with paraelectric properties.

강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.The ferroelectric material film may have a negative capacitance, and the paraelectric material film may have a positive capacitance. For example, when two or more capacitors are connected in series, and the capacitance of each capacitor has a positive value, the total capacitance is less than the capacitance of each individual capacitor. On the other hand, when at least one of the capacitances of two or more capacitors connected in series has a negative value, the total capacitance may have a positive value and be greater than the absolute value of each individual capacitance.

음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압 이하 스윙(subthreshold swing(SS))을 가질 수 있다. When a ferroelectric material film with a negative capacitance and a paraelectric material film with a positive capacitance are connected in series, the overall capacitance value of the ferroelectric material film and the paraelectric material film connected in series may increase. By taking advantage of the increase in overall capacitance value, a transistor including a ferroelectric material film can have a subthreshold swing (SS) of less than 60 mV/decade at room temperature.

강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.A ferroelectric material film may have ferroelectric properties. Ferroelectric material films include, for example, hafnium oxide, hafnium zirconium oxide, barium strontium titanium oxide, barium titanium oxide, and lead zirconium oxide. It may contain at least one of titanium oxide. Here, as an example, hafnium zirconium oxide may be a material in which zirconium (Zr) is doped into hafnium oxide. As another example, hafnium zirconium oxide may be a compound of hafnium (Hf), zirconium (Zr), and oxygen (O).

강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다. The ferroelectric material film may further include a doped dopant. For example, dopants include aluminum (Al), titanium (Ti), niobium (Nb), lanthanum (La), yttrium (Y), magnesium (Mg), silicon (Si), calcium (Ca), and cerium (Ce). ), dysprosium (Dy), erbium (Er), gadolinium (Gd), germanium (Ge), scandium (Sc), strontium (Sr), and tin (Sn). Depending on what kind of ferroelectric material the ferroelectric material film contains, the type of dopant included in the ferroelectric material film may vary.

강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다. When the ferroelectric material film includes hafnium oxide, the dopant included in the ferroelectric material film is, for example, at least one of gadolinium (Gd), silicon (Si), zirconium (Zr), aluminum (Al), and yttrium (Y). It can be included.

도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다. When the dopant is aluminum (Al), the ferroelectric material film may contain 3 to 8 at% (atomic %) of aluminum. Here, the ratio of the dopant may be the ratio of aluminum to the sum of hafnium and aluminum.

도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다. When the dopant is silicon (Si), the ferroelectric material film may contain 2 to 10 at% of silicon. When the dopant is yttrium (Y), the ferroelectric material film may contain 2 to 10 at% of yttrium. When the dopant is gadolinium (Gd), the ferroelectric material film may contain 1 to 7 at% of gadolinium. When the dopant is zirconium (Zr), the ferroelectric material film may contain 50 to 80 at% of zirconium.

상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.A paradielectric material film may have paradielectric properties. For example, the paradielectric material film may include at least one of silicon oxide and a metal oxide having a high dielectric constant. The metal oxide included in the paradielectric material film may include, but is not limited to, at least one of, for example, hafnium oxide, zirconium oxide, and aluminum oxide.

강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다. The ferroelectric material film and the paraelectric material film may include the same material. A ferroelectric material film may have ferroelectric properties, but a paraelectric material film may not have ferroelectric properties. For example, when the ferroelectric material film and the paraelectric material film include hafnium oxide, the crystal structure of the hafnium oxide included in the ferroelectric material film is different from the crystal structure of the hafnium oxide included in the paraelectric material film.

강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.The ferroelectric material film may have a thickness having ferroelectric properties. The thickness of the ferroelectric material film may be, for example, 0.5 to 10 nm, but is not limited thereto. Since the critical thickness representing ferroelectric properties may vary for each ferroelectric material, the thickness of the ferroelectric material film may vary depending on the ferroelectric material.

일 예로, 제1 및 제2 게이트 절연막(122, 132) 각각은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 제1 및 제2 게이트 절연막(122, 132) 각각은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 제1 및 제2 게이트 절연막(122, 132) 각각은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.As an example, each of the first and second gate insulating films 122 and 132 may include one ferroelectric material film. As another example, each of the first and second gate insulating films 122 and 132 may include a plurality of ferroelectric material films spaced apart from each other. Each of the first and second gate insulating films 122 and 132 may have a stacked structure in which a plurality of ferroelectric material films and a plurality of paraelectric material films are alternately stacked.

내부 스페이서(134)는 제2 복수의 나노시트(NW2) 각각 사이에서 제2 게이트 전극(G2)의 제1 수평 방향(DR1)의 측벽 상에 배치될 수 있다. 또한, 내부 스페이서(134)는 제2 복수의 나노시트(NW2) 중 최상부 나노시트의 상면과 제2 게이트 스페이서(131) 사이에서 제2 게이트 전극(G2)의 제1 수평 방향(DR1)의 측벽 상에 배치될 수 있다. 내부 스페이서(134)는 제2 게이트 전극(G2)과 제2 소오스/드레인 영역(SD2) 사이에 배치될 수 있다. 내부 스페이서(134)는 제2 소오스/드레인 영역(SD2) 및 제2 게이트 절연막(132) 각각과 접할 수 있다.The internal spacer 134 may be disposed on the sidewall of the second gate electrode G2 in the first horizontal direction DR1 between each of the second plurality of nanosheets NW2. In addition, the internal spacer 134 is formed between the upper surface of the uppermost nanosheet among the second plurality of nanosheets NW2 and the second gate spacer 131 and the sidewall in the first horizontal direction DR1 of the second gate electrode G2. It can be placed on top. The internal spacer 134 may be disposed between the second gate electrode G2 and the second source/drain region SD2. The internal spacer 134 may contact each of the second source/drain region SD2 and the second gate insulating layer 132.

예를 들어, 제2 복수의 나노시트(NW2) 중 최상부 나노시트의 상면 상에서, 제2 게이트 스페이서(131) 사이에 배치된 제2 게이트 전극(G2)의 일부는 내부 스페이서(134) 사이에 배치된 제2 게이트 전극(G2)의 일부와 접할 수 있다. 내부 스페이서(134)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.For example, on the upper surface of the uppermost nanosheet among the second plurality of nanosheets (NW2), a portion of the second gate electrode (G2) disposed between the second gate spacers 131 is disposed between the internal spacers 134. may be in contact with a portion of the second gate electrode G2. The internal spacer 134 may be, for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2 ), silicon oxycarbonitride (SiOCN), silicon boronitride (SiBN), silicon oxyboron nitride (SiOBN). ), silicon oxycarbide (SiOC), and combinations thereof.

제1 캡핑 패턴(123)은 제1 게이트 전극(G1) 및 제1 게이트 스페이서(121) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 예를 들어, 제1 캡핑 패턴(123)은 제1 게이트 스페이서(121)의 상면과 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 캡핑 패턴(123)은 제1 게이트 스페이서(121) 사이에 배치될 수 있다. 이 경우, 제1 캡핑 패턴(123)의 상면은 제1 게이트 스페이서(121)의 상면과 동일 평면 상에 형성될 수 있다.The first capping pattern 123 may extend in the second horizontal direction DR2 on the first gate electrode G1 and the first gate spacer 121. For example, the first capping pattern 123 may contact the top surface of the first gate spacer 121. However, the technical idea of the present invention is not limited thereto. In some other embodiments, the first capping pattern 123 may be disposed between the first gate spacers 121 . In this case, the top surface of the first capping pattern 123 may be formed on the same plane as the top surface of the first gate spacer 121.

제2 캡핑 패턴(133)은 제2 게이트 전극(G2) 및 제2 게이트 스페이서(131) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 예를 들어, 제2 캡핑 패턴(133)은 제2 게이트 스페이서(131)의 상면과 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제2 캡핑 패턴(133)은 제2 게이트 스페이서(131) 사이에 배치될 수 있다. 이 경우, 제2 캡핑 패턴(133)의 상면은 제2 게이트 스페이서(131)의 상면과 동일 평면 상에 형성될 수 있다.The second capping pattern 133 may extend in the second horizontal direction DR2 on the second gate electrode G2 and the second gate spacer 131. For example, the second capping pattern 133 may contact the top surface of the second gate spacer 131. However, the technical idea of the present invention is not limited thereto. In some other embodiments, the second capping pattern 133 may be disposed between the second gate spacers 131. In this case, the top surface of the second capping pattern 133 may be formed on the same plane as the top surface of the second gate spacer 131.

제1 및 제2 캡핑 패턴(123, 133) 각각은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.Each of the first and second capping patterns 123 and 133 is, for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2 ), silicon carbonitride (SiCN), and silicon oxycarbonitride (SiOCN). ) and combinations thereof.

제1 층간 절연막(140)은 필드 절연막(105) 상에 배치될 수 있다. 제1 층간 절연막(140)은 제1 및 제2 소오스/드레인 영역(SD1, SD2) 각각을 둘러쌀 수 있다. 제1 층간 절연막(140)은 제1 및 제2 게이트 스페이서(121, 131) 각각의 측벽을 둘러쌀 수 있다. 예를 들어, 제1 층간 절연막(140)의 상면은 제1 및 제2 캡핑 패턴(123, 133) 각각의 상면과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.The first interlayer insulating film 140 may be disposed on the field insulating film 105 . The first interlayer insulating film 140 may surround the first and second source/drain regions SD1 and SD2, respectively. The first interlayer insulating film 140 may surround the sidewalls of each of the first and second gate spacers 121 and 131. For example, the top surface of the first interlayer insulating film 140 may be formed on the same plane as the top surface of each of the first and second capping patterns 123 and 133. However, the technical idea of the present invention is not limited thereto.

제1 층간 절연막(140)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산탄화물, 실리콘 산질화물, 실리콘 산탄질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.For example, the first interlayer insulating film 140 may include at least one of silicon oxide, silicon nitride, silicon oxycarbide, silicon oxynitride, silicon oxycarbonitride, and a low dielectric constant material. Low-k materials include, for example, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSylyl Borate (TMSB), DiAcet oxyDitertiaryButoSiloxane ( DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ (Tonen SilaZen), FSG (Fluoride Silicate Glass), polyimide nanofoams such as polypropylene oxide, CDO (Carbon Doped silicon Oxide), OSG (Organo Silicate Glass), SiLK , Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica, or a combination thereof, but the technical idea of the present invention is not limited thereto.

제1 게이트 컨택(CB1)은 제1 게이트 전극(G1) 상에 배치될 수 있다. 제1 게이트 컨택(CB1)은 제1 캡핑 패턴(123)을 수직 방향(DR3)으로 관통하여 제1 게이트 전극(G1)에 연결될 수 있다. 제2 게이트 컨택(CB2)은 제2 게이트 전극(G2) 상에 배치될 수 있다. 제2 게이트 컨택(CB2)은 제2 캡핑 패턴(133)을 수직 방향(DR3)으로 관통하여 제2 게이트 전극(G2)에 연결될 수 있다.The first gate contact CB1 may be disposed on the first gate electrode G1. The first gate contact CB1 may penetrate the first capping pattern 123 in the vertical direction DR3 and be connected to the first gate electrode G1. The second gate contact CB2 may be disposed on the second gate electrode G2. The second gate contact CB2 may penetrate the second capping pattern 133 in the vertical direction DR3 and be connected to the second gate electrode G2.

예를 들어, 제1 및 제2 게이트 컨택(CB1, CB2) 각각의 상면은 제1 층간 절연막(140)의 상면과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 도 2 및 도 3에는 제1 및 제2 게이트 컨택(CB1, CB2) 각각이 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제1 및 제2 게이트 컨택(CB1, CB2) 각각은 다중막으로 형성될 수 있다. 제1 및 제2 게이트 컨택(CB1, CB2) 각각은 도전성 물질을 포함할 수 있다.For example, the top surface of each of the first and second gate contacts CB1 and CB2 may be formed on the same plane as the top surface of the first interlayer insulating film 140. However, the technical idea of the present invention is not limited thereto. 2 and 3 each of the first and second gate contacts CB1 and CB2 is shown as being formed of a single layer, but this is for convenience of explanation and the technical idea of the present invention is not limited thereto. That is, each of the first and second gate contacts CB1 and CB2 may be formed as a multilayer. Each of the first and second gate contacts CB1 and CB2 may include a conductive material.

제3 식각 정지막(150)은 제1 층간 절연막(140), 제1 및 제2 캡핑 패턴(123, 133) 각각의 상면 상에 배치될 수 있다. 제3 식각 정지막(150)은 예를 들어, 컨포말하게 형성될 수 있다. 도 2 및 도 3에는 제3 식각 정지막(150)이 단일막으로 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제3 식각 정지막(150)은 다중막으로 형성될 수 있다. 제3 식각 정지막(150)은 예를 들어, 알루미늄 산화물, 알루미늄 질화물, 하프늄 산화물, 지르코늄 산화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.The third etch stop layer 150 may be disposed on the upper surface of the first interlayer insulating layer 140 and the first and second capping patterns 123 and 133, respectively. The third etch stop layer 150 may be formed conformally, for example. 2 and 3 show that the third etch stop layer 150 is formed as a single layer, but the technical idea of the present invention is not limited thereto. In some other embodiments, the third etch stop layer 150 may be formed as a multilayer. For example, the third etch stop film 150 is made of at least one of aluminum oxide, aluminum nitride, hafnium oxide, zirconium oxide, silicon oxide, silicon nitride, silicon oxynitride, silicon carbonitride, silicon oxycarbonitride, and a low dielectric constant material. It can be included.

제2 층간 절연막(160)은 제3 식각 정지막(150) 상에 배치될 수 있다. 제2 층간 절연막(160)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.The second interlayer insulating layer 160 may be disposed on the third etch stop layer 150 . For example, the second interlayer insulating film 160 may include at least one of silicon oxide, silicon nitride, silicon oxynitride, and a low dielectric constant material.

제1 비아(V1)는 제2 층간 절연막(160) 및 제3 식각 정지막(150)을 수직 방향(DR3)으로 관통하여 제1 게이트 컨택(CB1)에 연결될 수 있다. 제2 비아(V2)는 제2 층간 절연막(160) 및 제3 식각 정지막(150)을 수직 방향(DR3)으로 관통하여 제2 게이트 컨택(CB2)에 연결될 수 있다. 도 2 및 도 3에는 제1 및 제2 비아(V1, V2) 각각이 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 제1 및 제2 비아(V1, V2) 각각은 다중막으로 형성될 수 있다. 제1 및 제2 비아(V1, V2) 각각은 도전성 물질을 포함할 수 있다.The first via V1 may penetrate the second interlayer insulating layer 160 and the third etch stop layer 150 in the vertical direction DR3 and be connected to the first gate contact CB1. The second via V2 may penetrate the second interlayer insulating layer 160 and the third etch stop layer 150 in the vertical direction DR3 and be connected to the second gate contact CB2. 2 and 3 each of the first and second vias V1 and V2 is shown as being formed of a single layer, but this is for convenience of explanation and the technical idea of the present invention is not limited thereto. That is, each of the first and second vias V1 and V2 may be formed as a multilayer. Each of the first and second vias V1 and V2 may include a conductive material.

본 발명의 몇몇 실시예에 따른 반도체 장치는 PMOS 영역에 형성되는 나노시트를 실리콘 게르마늄(SiGe)으로 형성함으로써, 대체 금속 게이트(Replacement Metal Gate, RMG) 공정을 수행하는 과정에서 소오스/드레인 영역이 식각되는 것을 방지할 수 있다. 이로 인해, 본 발명의 몇몇 실시예에 따른 반도체 장치는 게이트 전극과 소오스/드레인 영역 사이의 누설 전류 특성을 개선할 수 있다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 PMOS 영역의 나노시트 하부에 절연 물질을 포함하는 식각 정지막을 형성함으로써, 대체 금속 게이트(Replacement Metal Gate, RMG) 공정을 수행하는 과정에서 실리콘(Si)을 포함하는 액티브 패턴이 식각되는 것을 방지할 수 있다.Semiconductor devices according to some embodiments of the present invention have nanosheets formed in the PMOS region made of silicon germanium (SiGe), so that the source/drain regions are etched during the replacement metal gate (RMG) process. You can prevent it from happening. Because of this, the semiconductor device according to some embodiments of the present invention can improve leakage current characteristics between the gate electrode and the source/drain region. In addition, the semiconductor device according to some embodiments of the present invention forms an etch stop film containing an insulating material under the nanosheet in the PMOS region, thereby forming a silicon (Si) layer in the process of performing a replacement metal gate (RMG) process. ) can be prevented from being etched.

이하에서, 도 2 내지 도 18을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to some embodiments of the present invention will be described with reference to FIGS. 2 to 18.

도 4 내지 도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.4 to 18 are intermediate stage diagrams for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.

도 4 및 도 5를 참조하면, 기판(100)의 제1 영역(Ⅰ) 상에 제1 식각 정지막(111)이 형성되고, 기판(100)의 제2 영역(Ⅱ) 상에 제2 식각 정지막(112)이 형성될 수 있다. 제1 식각 정지막(111) 및 제2 식각 정지막(112)은 동일한 제조 공정을 통해 형성될 수 있다.Referring to FIGS. 4 and 5, a first etch stop layer 111 is formed on the first region (I) of the substrate 100, and a second etch stop film 111 is formed on the second region (II) of the substrate 100. A stop film 112 may be formed. The first etch stop layer 111 and the second etch stop layer 112 may be formed through the same manufacturing process.

이어서, 제1 식각 정지막(111) 상에 제1 적층 구조체(10)가 형성되고, 제2 식각 정지막(112) 상에 제2 적층 구조체(20)가 형성될 수 있다. 제1 적층 구조체(10) 및 제2 적층 구조체(20)는 동일한 제조 공정을 통해 형성될 수 있다. 제1 적층 구조체(10)는 제1 식각 정지막(111) 상에 교대로 적층된 제1 반도체층(11) 및 제2 반도체층(12)을 포함할 수 있다. 예를 들어, 제1 적층 구조체(10)의 최하부에는 제1 반도체층(11)이 형성되고, 제1 적층 구조체(10)의 최상부에는 제2 반도체층(12)이 형성될 수 있다.Subsequently, the first stacked structure 10 may be formed on the first etch stop film 111, and the second stacked structure 20 may be formed on the second etch stop film 112. The first laminated structure 10 and the second laminated structure 20 may be formed through the same manufacturing process. The first stacked structure 10 may include a first semiconductor layer 11 and a second semiconductor layer 12 alternately stacked on the first etch stop layer 111 . For example, the first semiconductor layer 11 may be formed at the bottom of the first stacked structure 10, and the second semiconductor layer 12 may be formed at the top of the first stacked structure 10.

또한, 제2 적층 구조체(20)는 제2 식각 정지막(112) 상에 교대로 적층된 제3 반도체층(21) 및 제4 반도체층(22)을 포함할 수 있다. 예를 들어, 제2 적층 구조체(20)의 최하부에는 제3 반도체층(21)이 형성되고, 제2 적층 구조체(20)의 최상부에는 제4 반도체층(22)이 형성될 수 있다. 제1 반도체층(11) 및 제3 반도체층(21)은 동일한 제조 공정을 통해 형성될 수 있다. 또한, 제2 반도체층(12) 및 제4 반도체층(22)은 동일한 제조 공정을 통해 형성될 수 있다.Additionally, the second stacked structure 20 may include a third semiconductor layer 21 and a fourth semiconductor layer 22 alternately stacked on the second etch stop layer 112 . For example, a third semiconductor layer 21 may be formed at the bottom of the second stacked structure 20, and a fourth semiconductor layer 22 may be formed at the top of the second stacked structure 20. The first semiconductor layer 11 and the third semiconductor layer 21 may be formed through the same manufacturing process. Additionally, the second semiconductor layer 12 and the fourth semiconductor layer 22 may be formed through the same manufacturing process.

제1 반도체층(11) 및 제3 반도체층(21) 각각은 예를 들어, 실리콘(Si)을 포함할 수 있다. 제2 반도체층(12) 및 제4 반도체층(22) 각각은 예를 들어, 실리콘 게르마늄(SiGe)을 포함할 수 있다.Each of the first semiconductor layer 11 and the third semiconductor layer 21 may include, for example, silicon (Si). Each of the second semiconductor layer 12 and the fourth semiconductor layer 22 may include, for example, silicon germanium (SiGe).

이어서, 제1 적층 구조체(10) 제1 식각 정지막(111) 각각의 일부가 식각될 수 있다. 제1 적층 구조체(10) 제1 식각 정지막(111) 각각이 식각되는 동안 기판(100)의 일부도 식각될 수 있다. 또한, 제2 적층 구조체(20) 및 제2 식각 정지막(112) 각각의 일부가 식각될 수 있다. 제2 적층 구조체(20) 및 제2 식각 정지막(112) 각각이 식각되는 동안 기판(100)의 일부도 식각될 수 있다. 이러한 식각 공정을 통해, 기판(100)의 제1 영역(Ⅰ) 상에서 제1 적층 구조체(10) 및 제1 식각 정지막(111)의 하부에 제1 액티브 패턴(101)이 정의되고, 기판(100)의 제2 영역(Ⅱ) 상에서 제2 적층 구조체(20) 및 제2 식각 정지막(112)의 하부에 제2 액티브 패턴(102)이 정의될 수 있다.Subsequently, a portion of each of the first stacked structure 10 and the first etch stop layer 111 may be etched. While each of the first stacked structure 10 and the first etch stop layer 111 is etched, a portion of the substrate 100 may also be etched. Additionally, a portion of each of the second stacked structure 20 and the second etch stop layer 112 may be etched. While each of the second stacked structure 20 and the second etch stop layer 112 is etched, a portion of the substrate 100 may also be etched. Through this etching process, the first active pattern 101 is defined below the first stacked structure 10 and the first etch stop film 111 on the first region (I) of the substrate 100, and the substrate ( A second active pattern 102 may be defined below the second stacked structure 20 and the second etch stop layer 112 in the second region (II) of 100).

이어서, 제1 액티브 패턴(101) 및 제2 액티브 패턴(102) 각각의 측벽을 둘러싸는 필드 절연막(105)이 형성될 수 있다. 예를 들어, 제1 액티브 패턴(101) 및 제2 액티브 패턴(102) 각각의 상면은 필드 절연막(105)의 상면보다 높게 형성될 수 있다.Subsequently, a field insulating layer 105 surrounding the sidewalls of each of the first active pattern 101 and the second active pattern 102 may be formed. For example, the top surface of each of the first active pattern 101 and the second active pattern 102 may be formed to be higher than the top surface of the field insulating layer 105 .

이어서, 필드 절연막(105)의 상면, 노출된 제1 및 제2 액티브 패턴(101, 102) 각각의 측벽, 노출된 제1 및 제2 식각 정지막(111, 112) 각각의 측벽, 제1 적층 구조체(10)의 측벽 및 상면, 제2 적층 구조체(20)의 측벽 및 상면을 덮도록 패드 산화막(30)이 형성될 수 있다. 예를 들어, 패드 산화막(30)은 컨포말하게 형성될 수 있다. 패드 산화막(30)은 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있다.Next, the top surface of the field insulating layer 105, the exposed sidewalls of each of the first and second active patterns 101 and 102, the exposed sidewalls of each of the first and second etch stop layers 111 and 112, and the first stacked layer. A pad oxide film 30 may be formed to cover the sidewall and top surface of the structure 10 and the sidewall and top surface of the second stacked structure 20 . For example, the pad oxide film 30 may be formed conformally. The pad oxide film 30 may include, for example, silicon oxide (SiO 2 ).

도 6 및 도 7을 참조하면, 제1 적층 구조체(10) 및 필드 절연막(105) 상에서 패드 산화막(30) 상에 제2 수평 방향(DR2)으로 연장되는 제1 더미 게이트(DG1) 및 제1 더미 캡핑 패턴(DC1)이 형성될 수 있다. 제1 더미 캡핑 패턴(DC1)은 제1 더미 게이트(DG1) 상에 형성될 수 있다. 제1 더미 게이트(DG1) 및 제1 더미 캡핑 패턴(DC1)이 형성되는 동안, 기판(100)의 제1 영역(Ⅰ) 상에서 제1 더미 게이트(DG1)와 수직 방향(DR3)으로 오버랩되는 부분을 제외한 나머지 패드 산화막(30)이 제거될 수 있다.Referring to FIGS. 6 and 7 , a first dummy gate DG1 and a first dummy gate DG1 extending in the second horizontal direction DR2 on the pad oxide film 30 on the first stacked structure 10 and the field insulating film 105. A dummy capping pattern DC1 may be formed. The first dummy capping pattern DC1 may be formed on the first dummy gate DG1. While the first dummy gate DG1 and the first dummy capping pattern DC1 are being formed, a portion overlapping the first dummy gate DG1 in the vertical direction DR3 on the first region I of the substrate 100 The remaining pad oxide film 30 except for can be removed.

또한, 제2 적층 구조체(20) 및 필드 절연막(105) 상에서 패드 산화막(30) 상에 제2 수평 방향(DR2)으로 연장되는 제2 더미 게이트(DG2) 및 제2 더미 캡핑 패턴(DC2)이 형성될 수 있다. 제2 더미 캡핑 패턴(DC2)은 제2 더미 게이트(DG2) 상에 형성될 수 있다. 제2 더미 게이트(DG2) 및 제2 더미 캡핑 패턴(DC2)이 형성되는 동안, 기판(100)의 제2 영역(Ⅱ) 상에서 제2 더미 게이트(DG2)와 수직 방향(DR3)으로 오버랩되는 부분을 제외한 나머지 패드 산화막(30)이 제거될 수 있다.In addition, a second dummy gate DG2 and a second dummy capping pattern DC2 extending in the second horizontal direction DR2 are formed on the pad oxide layer 30 on the second stacked structure 20 and the field insulating layer 105. can be formed. The second dummy capping pattern DC2 may be formed on the second dummy gate DG2. While the second dummy gate DG2 and the second dummy capping pattern DC2 are being formed, a portion overlapping the second dummy gate DG2 and the vertical direction DR3 on the second region (II) of the substrate 100 The remaining pad oxide film 30 except for can be removed.

이어서, 제1 및 제2 더미 게이트(DG1, DG2) 각각의 측벽, 제1 및 제2 더미 캡핑 패턴(DC1, DC2) 각각의 측벽 및 상면, 노출된 제1 적층 구조체(10)의 측벽 및 상면, 노출된 제2 적층 구조체(20)의 측벽 및 상면을 덮도록 스페이서 물질층(SM)이 형성될 수 있다. 도시되어 있지는 않지만, 스페이서 물질층(SM)은 노출된 필드 절연막(105)의 상면 상에도 형성될 수 있다. 예를 들어, 스페이서 물질층(SM)은 컨포말하게 형성될 수 있다. 스페이서 물질층(SM)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN), 실리콘 붕소 탄질화물(SiBCN), 실리콘 탄질화물(SiCN), 실리콘 산질화물(SiON) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.Next, the sidewalls of each of the first and second dummy gates DG1 and DG2, the sidewalls and top surfaces of each of the first and second dummy capping patterns DC1 and DC2, and the exposed sidewalls and top surfaces of the first stacked structure 10. , a spacer material layer SM may be formed to cover the exposed sidewalls and top surfaces of the second laminated structure 20 . Although not shown, the spacer material layer SM may also be formed on the exposed top surface of the field insulating layer 105. For example, the spacer material layer SM may be formed conformally. The spacer material layer (SM) may be, for example, silicon nitride (SiN), silicon oxycarbonitride (SiOCN), silicon boron carbonitride (SiBCN), silicon carbonitride (SiCN), silicon oxynitride (SiON), and combinations thereof. It can contain at least one.

도 8을 참조하면, 기판(100)의 제2 영역(Ⅱ) 상에서 스페이서 물질층(SM)을 덮도록 제1 보호막(40)이 형성될 수 있다. 제1 보호막(40)은 예를 들어, SOH를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.Referring to FIG. 8 , the first protective film 40 may be formed on the second region (II) of the substrate 100 to cover the spacer material layer (SM). The first protective film 40 may include, for example, SOH, but the technical idea of the present invention is not limited thereto.

이어서, 제1 더미 캡핑 패턴(DC1) 및 제1 더미 게이트(DG1)를 마스크로 이용하여 제1 적층 구조체(도 6의 10)가 식각되어 제1 소오스/드레인 트렌치(ST1)가 형성될 수 있다. 예를 들어, 제1 소오스/드레인 트렌치(ST1)는 제1 식각 정지막(111)의 내부로 연장될 수 있다.Subsequently, the first stacked structure (10 in FIG. 6) is etched using the first dummy capping pattern DC1 and the first dummy gate DG1 as a mask to form the first source/drain trench ST1. . For example, the first source/drain trench ST1 may extend into the first etch stop layer 111 .

제1 소오스/드레인 트렌치(ST1)가 형성되는 동안, 제1 반도체층(11)의 측벽의 일부도 식각될 수 있다. 또한, 제1 소오스/드레인 트렌치(ST1)가 형성되는 동안, 제1 더미 캡핑 패턴(DC1)의 상면 상에 형성된 스페이서 물질층(도 6의 SM) 및 제1 더미 캡핑 패턴(DC1) 각각의 일부가 제거될 수 있다. 제1 더미 게이트(DG1) 및 제1 더미 캡핑 패턴(DC1) 각각의 측벽 상에 남아있는 스페이서 물질층(도 6의 SM)은 제1 게이트 스페이서(121)로 정의될 수 있다. 제1 소오스/드레인 트렌치(ST1)가 형성된 후에, 제1 더미 게이트(DG1)의 하부에 남아있는 제2 반도체층(도 6의 12)은 제1 복수의 나노시트(NW1)로 정의될 수 있다.While the first source/drain trench ST1 is formed, a portion of the sidewall of the first semiconductor layer 11 may also be etched. Additionally, while the first source/drain trench ST1 is being formed, a spacer material layer (SM in FIG. 6 ) formed on the upper surface of the first dummy capping pattern DC1 and a portion of each of the first dummy capping pattern DC1 can be removed. The spacer material layer (SM in FIG. 6 ) remaining on the sidewalls of each of the first dummy gate DG1 and the first dummy capping pattern DC1 may be defined as the first gate spacer 121 . After the first source/drain trench ST1 is formed, the second semiconductor layer (12 in FIG. 6) remaining below the first dummy gate DG1 may be defined as the first plurality of nanosheets NW1. .

도 9를 참조하면, 제1 소오스/드레인 트렌치(도 8의 ST1)의 내부에 제1 소오스/드레인 영역(SD1)이 형성될 수 있다. 제1 소오스/드레인 영역(SD1)의 하면(SD1a)은 제1 식각 정지막(111)과 접할 수 있다.Referring to FIG. 9, a first source/drain region SD1 may be formed inside the first source/drain trench (ST1 in FIG. 8). The lower surface (SD1a) of the first source/drain region (SD1) may be in contact with the first etch stop layer 111.

도 10을 참조하면, 제1 보호막(도 9의 40)이 제거된 후에, 기판(100)의 제1 영역(Ⅰ) 상에서 필드 절연막(105)의 상면, 제1 소오스/드레인 영역(SD1), 제1 게이트 스페이서(121) 및 제1 더미 캡핑 패턴(DC1) 각각을 덮도록 제2 보호막(50)이 형성될 수 있다. 제2 보호막(50)은 예를 들어, SOH를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.Referring to FIG. 10, after the first protective film (40 in FIG. 9) is removed, the top surface of the field insulating film 105, the first source/drain region SD1, and the first source/drain region SD1 on the first region I of the substrate 100. The second protective film 50 may be formed to cover each of the first gate spacer 121 and the first dummy capping pattern DC1. The second protective film 50 may include, for example, SOH, but the technical idea of the present invention is not limited thereto.

이어서, 제2 더미 캡핑 패턴(DC2) 및 제2 더미 게이트(DG2)를 마스크로 이용하여 제2 적층 구조체(도 9의 20)가 식각되어 제2 소오스/드레인 트렌치(ST2)가 형성될 수 있다. 예를 들어, 제2 소오스/드레인 트렌치(ST2)는 제2 식각 정지막(112)의 내부로 연장될 수 있다.Subsequently, the second stacked structure (20 in FIG. 9) is etched using the second dummy capping pattern DC2 and the second dummy gate DG2 as a mask to form a second source/drain trench ST2. . For example, the second source/drain trench ST2 may extend into the second etch stop layer 112 .

제2 소오스/드레인 트렌치(ST2)가 형성되는 동안, 제4 반도체층(22)의 측벽의 일부도 식각될 수 있다. 또한, 제2 소오스/드레인 트렌치(ST2)가 형성되는 동안, 제2 더미 캡핑 패턴(DC2)의 상면 상에 형성된 스페이서 물질층(도 9의 SM) 및 제2 더미 캡핑 패턴(DC2) 각각의 일부가 제거될 수 있다. 제2 더미 게이트(DG2) 및 제2 더미 캡핑 패턴(DC2) 각각의 측벽 상에 남아있는 스페이서 물질층(도 9의 SM)은 제2 게이트 스페이서(131)로 정의될 수 있다. 제2 소오스/드레인 트렌치(ST2)가 형성된 후에, 제2 더미 게이트(DG2)의 하부에 남아있는 제3 반도체층(도 9의 21)은 제2 복수의 나노시트(NW2)로 정의될 수 있다.While the second source/drain trench ST2 is formed, a portion of the sidewall of the fourth semiconductor layer 22 may also be etched. Additionally, while the second source/drain trench ST2 is being formed, a spacer material layer (SM in FIG. 9 ) formed on the upper surface of the second dummy capping pattern DC2 and a portion of each of the second dummy capping pattern DC2 can be removed. The spacer material layer (SM in FIG. 9 ) remaining on the sidewalls of each of the second dummy gate DG2 and the second dummy capping pattern DC2 may be defined as the second gate spacer 131 . After the second source/drain trench ST2 is formed, the third semiconductor layer (21 in FIG. 9) remaining below the second dummy gate DG2 may be defined as a second plurality of nanosheets NW2. .

도 11을 참조하면, 제4 반도체층(22)의 측벽의 일부가 제거된 부분에 내부 스페이서(134)가 형성될 수 있다. 예를 들어, 제2 복수의 나노시트(NW2) 각각 사이에서 제4 반도체층(22)의 제1 수평 방향(DR1)의 측벽 상에 내부 스페이서(134)가 형성될 수 있다. 또한, 제2 복수의 나노시트(NW2) 중 최상부 나노시트의 상면과 제2 게이트 스페이서(131) 사이에서 제4 반도체층(22)의 제1 수평 방향(DR1)의 측벽 상에 내부 스페이서(134)가 형성될 수 있다.Referring to FIG. 11 , an internal spacer 134 may be formed in a portion where a portion of the sidewall of the fourth semiconductor layer 22 has been removed. For example, an internal spacer 134 may be formed on the sidewall of the fourth semiconductor layer 22 in the first horizontal direction DR1 between each of the second plurality of nanosheets NW2. In addition, an internal spacer 134 is formed on the sidewall of the fourth semiconductor layer 22 in the first horizontal direction DR1 between the upper surface of the uppermost nanosheet among the second plurality of nanosheets NW2 and the second gate spacer 131. ) can be formed.

이어서, 제2 소오스/드레인 트렌치(도 10의 ST2)의 내부에 제2 소오스/드레인 영역(SD2)이 형성될 수 있다. 제2 소오스/드레인 영역(SD2)의 하면(SD2a)은 제2 식각 정지막(112)과 접할 수 있다. 이어서, 제2 보호막(도 10의 50)이 제거될 수 있다.Subsequently, a second source/drain region SD2 may be formed inside the second source/drain trench (ST2 in FIG. 10). The lower surface (SD2a) of the second source/drain region (SD2) may be in contact with the second etch stop layer 112. Subsequently, the second protective film (50 in FIG. 10) may be removed.

도 12를 참조하면, 제1 및 제2 소오스/드레인 영역(SD1, SD2), 제1 및 제2 게이트 스페이서(121, 131) 및 제1 및 제2 더미 캡핑 패턴(도 11의 DC1, DC2) 각각을 덮도록 제1 층간 절연막(140)이 형성될 수 있다. 이어서, 평탄화 공정을 통해 제1 및 제2 더미 게이트(DG1, DG2) 각각의 상면이 노출될 수 있다.Referring to FIG. 12, first and second source/drain regions (SD1, SD2), first and second gate spacers 121, 131, and first and second dummy capping patterns (DC1, DC2 in FIG. 11). A first interlayer insulating film 140 may be formed to cover each. Subsequently, the upper surfaces of each of the first and second dummy gates DG1 and DG2 may be exposed through a planarization process.

도 13 및 도 14를 참조하면, 기판(100)의 제2 영역(Ⅱ) 상에서 제1 층간 절연막(140), 제2 게이트 스페이서(131)의 상면 및 제2 더미 게이트(DG2)의 상면 각각 상에 제3 보호막(60)이 형성될 수 있다. 제3 보호막(60)은 예를 들어, SOH를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.Referring to FIGS. 13 and 14 , the top surface of the first interlayer insulating film 140, the top surface of the second gate spacer 131, and the top surface of the second dummy gate DG2 are formed on the second region (II) of the substrate 100, respectively. A third protective film 60 may be formed. The third protective film 60 may include, for example, SOH, but the technical idea of the present invention is not limited thereto.

이어서, 제1 더미 게이트(도 12의 DG1), 패드 산화막(도 12의 30) 및 제1 반도체층(도 12의 11) 각각이 제거될 수 있다. 이러한 식각 공정이 진행되는 동안, 제1 식각 정지막(111)은 제1 액티브 패턴(101)이 식각되는 것을 방지할 수 있다. 제1 더미 게이트(도 12의 DG1)가 제거된 부분은 제1 게이트 트렌치(GT1)로 정의될 수 있다.Subsequently, the first dummy gate (DG1 in FIG. 12), the pad oxide film (30 in FIG. 12), and the first semiconductor layer (11 in FIG. 12) can each be removed. While this etching process is in progress, the first etch stop layer 111 may prevent the first active pattern 101 from being etched. The portion from which the first dummy gate (DG1 in FIG. 12) is removed may be defined as the first gate trench GT1.

도 15 및 도 16을 참조하면, 제3 보호막(도 13 및 도 14의 60)이 제거된 후에, 기판(100)의 제1 영역(Ⅰ) 상에서 제1 층간 절연막(140)의 상면, 제1 게이트 트렌치(GT1)의 내부, 제1 반도체층(도 12의 11)이 제거된 부분 각각에 제4 보호막(70)이 형성될 수 있다. 제4 보호막(70)은 예를 들어, SOH를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.15 and 16, after the third protective film (60 in FIGS. 13 and 14) is removed, the top surface of the first interlayer insulating film 140 on the first region (I) of the substrate 100, the first A fourth protective film 70 may be formed inside the gate trench GT1 in each portion where the first semiconductor layer (11 in FIG. 12) has been removed. The fourth protective film 70 may include, for example, SOH, but the technical idea of the present invention is not limited thereto.

이어서, 제2 더미 게이트(도 13 및 도 14의 DG2), 패드 산화막(도 13 및 도 14의 30) 및 제4 반도체층(도 13 및 도 14의 22) 각각이 제거될 수 있다. 이러한 식각 공정이 진행되는 동안, 제2 식각 정지막(112)은 제2 액티브 패턴(102)이 식각되는 것을 방지할 수 있다. 제2 더미 게이트(도 13 및 도 14의 DG2)가 제거된 부분은 제2 게이트 트렌치(GT2)로 정의될 수 있다.Subsequently, the second dummy gate (DG2 in FIGS. 13 and 14), the pad oxide film (30 in FIGS. 13 and 14), and the fourth semiconductor layer (22 in FIGS. 13 and 14) may each be removed. While this etching process is in progress, the second etch stop layer 112 may prevent the second active pattern 102 from being etched. The portion from which the second dummy gate (DG2 in FIGS. 13 and 14) is removed may be defined as the second gate trench GT2.

도 17 및 도 18을 참조하면, 제4 보호막(도 15 및 도 16의 70)이 제거될 수 있다. 이어서, 제1 게이트 트렌치(GT1)의 내부 및 제1 반도체층(도 12의 11)이 제거된 부분 각각에 제1 게이트 절연막(122) 및 제1 게이트 전극(G1)이 순차적으로 형성될 수 있다. 또한, 제2 게이트 트렌치(GT2)의 내부 및 제4 반도체층(도 13 및 도 14의 22)이 제거된 부분 각각에 제2 게이트 절연막(132) 및 제2 게이트 전극(G2)이 순차적으로 형성될 수 있다.Referring to FIGS. 17 and 18, the fourth protective film (70 in FIGS. 15 and 16) may be removed. Subsequently, the first gate insulating film 122 and the first gate electrode G1 may be sequentially formed inside the first gate trench GT1 and in the portion where the first semiconductor layer (11 in FIG. 12) has been removed. . In addition, the second gate insulating film 132 and the second gate electrode G2 are sequentially formed inside the second gate trench GT2 and in the portions where the fourth semiconductor layer (22 in FIGS. 13 and 14) has been removed. It can be.

이어서, 제1 게이트 스페이서(121), 제1 게이트 절연막(122) 및 제1 게이트 전극(G1) 각각 상에 제1 캡핑 패턴(123)이 형성될 수 있다. 또한, 제2 게이트 스페이서(131), 제2 게이트 절연막(132) 및 제2 게이트 전극(G2) 각각 상에 제2 캡핑 패턴(133)이 형성될 수 있다. 예를 들어, 제1 캡핑 패턴(123)의 상면 및 제2 캡핑 패턴(133)의 상면 각각은 제1 층간 절연막(140)의 상면과 동일 평면 상에 형성될 수 있다.Subsequently, a first capping pattern 123 may be formed on each of the first gate spacer 121, the first gate insulating film 122, and the first gate electrode G1. Additionally, a second capping pattern 133 may be formed on each of the second gate spacer 131, the second gate insulating film 132, and the second gate electrode G2. For example, the top surface of the first capping pattern 123 and the top surface of the second capping pattern 133 may each be formed on the same plane as the top surface of the first interlayer insulating film 140.

도 2 및 도 3을 참조하면, 제1 캡핑 패턴(123)을 수직 방향(DR3)으로 관통하여 제1 게이트 전극(G1)에 연결되는 제1 게이트 컨택(CB1)이 형성되고, 제2 캡핑 패턴(133)을 수직 방향(DR3)으로 관통하여 제2 게이트 전극(G2)에 연결되는 제2 게이트 컨택(CB2)이 형성될 수 있다.Referring to Figures 2 and 3, a first gate contact (CB1) is formed through the first capping pattern 123 in the vertical direction (DR3) and connected to the first gate electrode (G1), and a second capping pattern A second gate contact CB2 may be formed through 133 in the vertical direction DR3 and connected to the second gate electrode G2.

이어서, 제1 층간 절연막(140), 제1 및 제2 캡핑 패턴(123, 133), 제1 및 제2 게이트 컨택(CB1, CB2) 각각 상에 제3 식각 정지막(150) 및 제2 층간 절연막(160)이 순차적으로 형성될 수 있다. 이어서, 제2 층간 절연막(160) 및 제3 식각 정지막(150)을 수직 방향(DR3)으로 관통하여 제1 게이트 컨택(CB1) 및 제2 게이트 컨택(CB2) 각각에 연결되는 제1 비아(V1) 및 제2 비아(V2) 각각이 형성될 수 있다. 이러한 제조 공정을 통해, 도 2 및 도 3에 도시된 반도체 장치가 제조될 수 있다.Subsequently, a third etch stop film 150 and a second interlayer are formed on the first interlayer insulating film 140, the first and second capping patterns 123 and 133, and the first and second gate contacts CB1 and CB2, respectively. The insulating film 160 may be formed sequentially. Subsequently, a first via ( V1) and the second via V2 may each be formed. Through this manufacturing process, the semiconductor devices shown in FIGS. 2 and 3 can be manufactured.

이하에서, 도 19를 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.Hereinafter, a semiconductor device according to several other embodiments of the present invention will be described with reference to FIG. 19. The description will focus on differences from the semiconductor devices shown in FIGS. 1 to 3.

도 19는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.Figure 19 is a cross-sectional view for explaining a semiconductor device according to some other embodiments of the present invention.

도 19를 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는 내부 스페이서(도 2의 134)가 배치되지 않는다.Referring to FIG. 19, semiconductor devices according to some other embodiments of the present invention do not have an internal spacer (134 in FIG. 2) disposed.

예를 들어, 제2 복수의 나노시트(NW2) 각각 사이에서 제2 소오스/드레인 영역(SD22)은 제2 게이트 절연막(132)과 접할 수 있다. 또한, 제2 복수의 나노시트(NW2) 중 최상부 나노시트의 상면과 제2 게이트 스페이서(131) 사이에서 제2 소오스/드레인 영역(SD22)은 제2 게이트 절연막(132)과 접할 수 있다. 제2 소오스/드레인 영역(SD22)의 하면(SD22a)은 제2 식각 정지막(112)과 접할 수 있다.For example, the second source/drain region SD22 may contact the second gate insulating layer 132 between each of the second plurality of nanosheets NW2. Additionally, the second source/drain region SD22 may be in contact with the second gate insulating film 132 between the upper surface of the uppermost nanosheet among the second plurality of nanosheets NW2 and the second gate spacer 131. The bottom surface (SD22a) of the second source/drain region SD22 may be in contact with the second etch stop layer 112.

이하에서, 도 20을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.Hereinafter, a semiconductor device according to some other embodiments of the present invention will be described with reference to FIG. 20. The description will focus on differences from the semiconductor devices shown in FIGS. 1 to 3.

도 20은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.Figure 20 is a cross-sectional view for explaining a semiconductor device according to another embodiment of the present invention.

도 20을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 소오스/드레인 영역(SD31)이 제1 액티브 패턴(101)과 접하고, 제2 소오스/드레인 영역(SD32)이 제2 액티브 패턴(102)과 접할 수 있다.Referring to FIG. 20, in a semiconductor device according to some other embodiments of the present invention, the first source/drain region SD31 is in contact with the first active pattern 101, and the second source/drain region SD32 is in contact with the first active pattern 101. 2 The active pattern 102 can be contacted.

예를 들어, 제1 소오스/드레인 영역(SD31)은 제1 식각 정지막(311)을 수직 방향(DR3)으로 관통하여 제1 액티브 패턴(101)의 내부로 연장될 수 있다. 즉, 제1 소오스/드레인 영역(SD31)의 하면(SD31a)은 제1 식각 정지막(311)의 하면보다 낮게 형성될 수 있다. 또한, 제2 소오스/드레인 영역(SD32)은 제2 식각 정지막(312)을 수직 방향(DR3)으로 관통하여 제2 액티브 패턴(102)의 내부로 연장될 수 있다. 즉, 제2 소오스/드레인 영역(SD32)의 하면(SD32a)은 제2 식각 정지막(312)의 하면보다 낮게 형성될 수 있다.For example, the first source/drain region SD31 may extend into the first active pattern 101 by penetrating the first etch stop layer 311 in the vertical direction DR3. That is, the bottom surface (SD31a) of the first source/drain region SD31 may be formed lower than the bottom surface of the first etch stop layer 311. Additionally, the second source/drain region SD32 may extend into the second active pattern 102 by penetrating the second etch stop layer 312 in the vertical direction DR3. That is, the bottom surface (SD32a) of the second source/drain region SD32 may be formed lower than the bottom surface of the second etch stop layer 312.

이하에서, 도 21 및 도 22를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.Hereinafter, a semiconductor device according to some other embodiments of the present invention will be described with reference to FIGS. 21 and 22. The description will focus on differences from the semiconductor devices shown in FIGS. 1 to 3.

도 21 및 도 22는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.21 and 22 are cross-sectional views illustrating semiconductor devices according to some other embodiments of the present invention.

도 21 및 도 22를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 NMOS 영역인 기판(100)의 제2 영역(Ⅱ) 상에 배치되는 제2 복수의 나노시트(NW42)가 실리콘 게르마늄(SiGe)을 포함할 수 있다.21 and 22, a semiconductor device according to another embodiment of the present invention includes a second plurality of nanosheets (NW42) disposed on the second region (II) of the substrate 100, which is an NMOS region. It may include silicon germanium (SiGe).

예를 들어, 제2 복수의 나노시트(NW42) 각각은 제1 복수의 나노시트(NW1) 각각과 동일 레벨에 배치될 수 있다. 제2 복수의 나노시트(NW42) 중 최하부 나노시트는 제2 식각 정지막(112)과 수직 방향(DR3)으로 이격될 수 있다. 제2 복수의 나노시트(NW42)는 제1 복수의 나노시트(NW1)와 동일한 물질을 포함할 수 있다. 예를 들어, 제1 복수의 나노시트(NW1) 및 제2 복수의 나노시트(NW42) 각각은 실리콘 게르마늄(SiGe)을 포함할 수 있다.For example, each of the second plurality of nanosheets NW42 may be placed at the same level as each of the first plurality of nanosheets NW1. The lowest nanosheet among the second plurality of nanosheets NW42 may be spaced apart from the second etch stop film 112 in the vertical direction DR3. The second plurality of nanosheets NW42 may include the same material as the first plurality of nanosheets NW1. For example, each of the first plurality of nanosheets NW1 and the second plurality of nanosheets NW42 may include silicon germanium (SiGe).

제2 게이트 트렌치(GT42)는 제2 복수의 나노시트(NW42) 중 최상부 나노시트의 상면 상에서 제2 게이트 스페이서(131)에 의해 정의될 수 있다. 제2 게이트 전극(G42)은 제2 식각 정지막(112) 및 필드 절연막(105) 상에서 제2 수평 방향(DR2)으로 연장될 수 있다. 제2 게이트 전극(G42)은 제2 게이트 트렌치(GT42)의 내부에 배치될 수 있다. 또한, 제2 게이트 전극(G42)은 제2 복수의 나노시트(NW42)를 둘러쌀 수 있다. 예를 들어, 제2 게이트 전극(G42)은 제2 복수의 나노시트(NW42) 중 최하부 나노시트와 제2 식각 정지막(112) 사이에 배치될 수 있다.The second gate trench GT42 may be defined by the second gate spacer 131 on the upper surface of the uppermost nanosheet among the second plurality of nanosheets NW42. The second gate electrode G42 may extend in the second horizontal direction DR2 on the second etch stop layer 112 and the field insulating layer 105. The second gate electrode G42 may be disposed inside the second gate trench GT42. Additionally, the second gate electrode G42 may surround the second plurality of nanosheets NW42. For example, the second gate electrode G42 may be disposed between the second etch stop layer 112 and the lowest nanosheet among the second plurality of nanosheets NW42.

제2 게이트 절연막(432)은 제2 게이트 트렌치(GT42)의 측벽 및 바닥면을 따라 배치될 수 있다. 즉, 제2 게이트 절연막(432)은 제2 게이트 트렌치(GT42)의 내부에서 제2 게이트 전극(G42)과 제2 게이트 스페이서(131) 사이에 배치될 수 있다. 제2 게이트 절연막(432)은 제2 게이트 전극(G42)과 필드 절연막(105) 사이에 배치될 수 있다. 제2 게이트 절연막(432)은 제2 게이트 전극(G42)과 제2 복수의 나노시트(NW42) 사이에 배치될 수 있다. 제2 게이트 절연막(432)은 제2 게이트 전극(G42)과 제2 식각 정지막(112) 사이에 배치될 수 있다. 제2 게이트 절연막(432)은 제2 게이트 전극(G42)과 제2 액티브 패턴(102) 사이에 배치될 수 있다. 제2 게이트 절연막(432)은 제2 게이트 전극(G42)과 제2 소오스/드레인 영역(SD2) 사이에 배치될 수 있다.The second gate insulating layer 432 may be disposed along the sidewalls and bottom of the second gate trench GT42. That is, the second gate insulating film 432 may be disposed between the second gate electrode G42 and the second gate spacer 131 inside the second gate trench GT42. The second gate insulating layer 432 may be disposed between the second gate electrode G42 and the field insulating layer 105. The second gate insulating film 432 may be disposed between the second gate electrode G42 and the second plurality of nanosheets NW42. The second gate insulating layer 432 may be disposed between the second gate electrode G42 and the second etch stop layer 112. The second gate insulating layer 432 may be disposed between the second gate electrode G42 and the second active pattern 102. The second gate insulating layer 432 may be disposed between the second gate electrode G42 and the second source/drain region SD2.

이하에서, 도 21 내지 도 28을 참조하여 도 21 및 도 22에 도시된 반도체 장치의 제조 방법을 설명한다. 도 4 내지 도 18에 도시된 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.Hereinafter, the manufacturing method of the semiconductor device shown in FIGS. 21 and 22 will be described with reference to FIGS. 21 to 28. The description will focus on differences from the manufacturing method of the semiconductor device shown in FIGS. 4 to 18.

도 23 내지 도 28은 도 21 및 도 22에 도시된 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.FIGS. 23 to 28 are intermediate stage diagrams for explaining the manufacturing method of the semiconductor device shown in FIGS. 21 and 22.

도 23을 참조하면, 도 4 내지 도 9에 도시된 제조 공정을 수행한 후에, 제1 보호막(도 9의 40)이 제거될 수 있다. 이어서, 기판(100)의 제1 영역(Ⅰ) 상에서 필드 절연막(105)의 상면, 제1 소오스/드레인 영역(SD1), 제1 게이트 스페이서(121) 및 제1 더미 캡핑 패턴(DC1) 각각을 덮도록 제2 보호막(50)이 형성될 수 있다.Referring to FIG. 23, after performing the manufacturing process shown in FIGS. 4 to 9, the first protective film (40 in FIG. 9) may be removed. Next, the top surface of the field insulating film 105, the first source/drain region SD1, the first gate spacer 121, and the first dummy capping pattern DC1 are each formed on the first region I of the substrate 100. A second protective film 50 may be formed to cover the surface.

이어서, 제2 더미 캡핑 패턴(DC2) 및 제2 더미 게이트(DG2)를 마스크로 이용하여 제2 적층 구조체(도 9의 20)가 식각되어 제2 소오스/드레인 트렌치(ST42)가 형성될 수 있다. 예를 들어, 제2 소오스/드레인 트렌치(ST42)는 제2 식각 정지막(112)의 내부로 연장될 수 있다.Subsequently, the second stacked structure (20 in FIG. 9) is etched using the second dummy capping pattern DC2 and the second dummy gate DG2 as a mask to form a second source/drain trench ST42. . For example, the second source/drain trench ST42 may extend into the second etch stop layer 112 .

제2 소오스/드레인 트렌치(ST42)가 형성되는 동안, 제3 반도체층(21)의 측벽의 일부도 식각될 수 있다. 또한, 제2 소오스/드레인 트렌치(ST42)가 형성되는 동안, 제2 더미 캡핑 패턴(DC2)의 상면 상에 형성된 스페이서 물질층(도 9의 SM) 및 제2 더미 캡핑 패턴(DC2) 각각의 일부가 제거될 수 있다. 제2 더미 게이트(DG2) 및 제2 더미 캡핑 패턴(DC2) 각각의 측벽 상에 남아있는 스페이서 물질층(도 9의 SM)은 제2 게이트 스페이서(131)로 정의될 수 있다. 제2 소오스/드레인 트렌치(ST42)가 형성된 후에, 제2 더미 게이트(DG2)의 하부에 남아있는 제4 반도체층(도 9의 22)은 제2 복수의 나노시트(NW42)로 정의될 수 있다.While the second source/drain trench ST42 is formed, a portion of the sidewall of the third semiconductor layer 21 may also be etched. Additionally, while the second source/drain trench ST42 is being formed, a spacer material layer (SM in FIG. 9 ) formed on the upper surface of the second dummy capping pattern DC2 and a portion of each of the second dummy capping pattern DC2 can be removed. The spacer material layer (SM in FIG. 9 ) remaining on the sidewalls of each of the second dummy gate DG2 and the second dummy capping pattern DC2 may be defined as the second gate spacer 131 . After the second source/drain trench ST42 is formed, the fourth semiconductor layer (22 in FIG. 9) remaining below the second dummy gate DG2 may be defined as a second plurality of nanosheets NW42. .

도 24를 참조하면, 제3 반도체층(21)의 측벽의 일부가 제거된 부분에 내부 스페이서(434)가 형성될 수 있다. 예를 들어, 제2 복수의 나노시트(NW42) 각각 사이에서 제3 반도체층(21)의 제1 수평 방향(DR1)의 측벽 상에 내부 스페이서(434)가 형성될 수 있다. 또한, 제2 복수의 나노시트(NW42) 중 최하부 나노시트와 제2 식각 정지막(112) 사이에서 제3 반도체층(21)의 제1 수평 방향(DR1)의 측벽 상에 내부 스페이서(434)가 형성될 수 있다.Referring to FIG. 24 , an internal spacer 434 may be formed in a portion where a portion of the sidewall of the third semiconductor layer 21 has been removed. For example, an internal spacer 434 may be formed on the sidewall of the third semiconductor layer 21 in the first horizontal direction DR1 between each of the second plurality of nanosheets NW42. In addition, an internal spacer 434 is formed on the sidewall of the third semiconductor layer 21 in the first horizontal direction DR1 between the lowest nanosheet of the second plurality of nanosheets NW42 and the second etch stop film 112. can be formed.

이어서, 제2 소오스/드레인 트렌치(도 23의 ST42)의 내부에 제2 소오스/드레인 영역(SD2)이 형성될 수 있다. 제2 소오스/드레인 영역(SD2)의 하면(SD2a)은 제2 식각 정지막(112)과 접할 수 있다. 이어서, 제2 보호막(도 23의 50)이 제거될 수 있다.Subsequently, a second source/drain region SD2 may be formed inside the second source/drain trench (ST42 in FIG. 23). The lower surface (SD2a) of the second source/drain region (SD2) may be in contact with the second etch stop layer 112. Subsequently, the second protective film (50 in FIG. 23) may be removed.

이어서, 제1 및 제2 소오스/드레인 영역(SD1, SD2), 제1 및 제2 게이트 스페이서(121, 131) 및 제1 및 제2 더미 캡핑 패턴(도 23의 DC1, DC2) 각각을 덮도록 제1 층간 절연막(140)이 형성될 수 있다. 이어서, 평탄화 공정을 통해 제1 및 제2 더미 게이트(DG1, DG2) 각각의 상면이 노출될 수 있다.Then, to cover the first and second source/drain regions (SD1, SD2), the first and second gate spacers (121, 131), and the first and second dummy capping patterns (DC1, DC2 in FIG. 23), respectively. A first interlayer insulating film 140 may be formed. Subsequently, the upper surfaces of each of the first and second dummy gates DG1 and DG2 may be exposed through a planarization process.

도 25 및 도 26을 참조하면, 제1 더미 게이트(도 24의 DG1), 제2 더미 게이트(도 24의 DG2), 패드 산화막(도 24의 30), 제1 반도체층(도 24의 11) 및 제3 반도체층(도 24의 21) 각각이 제거될 수 있다. 이러한 식각 공정이 진행되는 동안, 제1 식각 정지막(111)은 제1 액티브 패턴(101)이 식각되는 것을 방지하고, 제2 식각 정지막(112)은 제2 액티브 패턴(102)이 식각되는 것을 방지할 수 있다. 제1 더미 게이트(도 24의 DG1)가 제거된 부분은 제1 게이트 트렌치(GT1)로 정의될 수 있다. 또한, 제2 더미 게이트(도 24의 DG2)가 제거된 부분은 제2 게이트 트렌치(GT42)로 정의될 수 있다.Referring to Figures 25 and 26, the first dummy gate (DG1 in Figure 24), the second dummy gate (DG2 in Figure 24), the pad oxide film (30 in Figure 24), and the first semiconductor layer (11 in Figure 24). and the third semiconductor layer (21 in FIG. 24) may each be removed. While this etching process is in progress, the first etch stop film 111 prevents the first active pattern 101 from being etched, and the second etch stop film 112 prevents the second active pattern 102 from being etched. can be prevented. The portion from which the first dummy gate (DG1 in FIG. 24) is removed may be defined as the first gate trench GT1. Additionally, the portion from which the second dummy gate (DG2 in FIG. 24) is removed may be defined as the second gate trench GT42.

도 27 및 도 28을 참조하면, 제1 게이트 트렌치(GT1)의 내부 및 제1 반도체층(도 24의 11)이 제거된 부분 각각에 제1 게이트 절연막(122) 및 제1 게이트 전극(G1)이 순차적으로 형성될 수 있다. 또한, 제2 게이트 트렌치(GT42)의 내부 및 제3 반도체층(도 24의 21)이 제거된 부분 각각에 제2 게이트 절연막(432) 및 제2 게이트 전극(G42)이 순차적으로 형성될 수 있다.Referring to FIGS. 27 and 28 , the first gate insulating film 122 and the first gate electrode G1 are formed inside the first gate trench GT1 and in the portion where the first semiconductor layer (11 in FIG. 24) has been removed, respectively. These can be formed sequentially. Additionally, a second gate insulating film 432 and a second gate electrode G42 may be sequentially formed inside the second gate trench GT42 and in the portion where the third semiconductor layer (21 in FIG. 24) has been removed. .

이어서, 제1 게이트 스페이서(121), 제1 게이트 절연막(122) 및 제1 게이트 전극(G1) 각각 상에 제1 캡핑 패턴(123)이 형성될 수 있다. 또한, 제2 게이트 스페이서(131), 제2 게이트 절연막(432) 및 제2 게이트 전극(G42) 각각 상에 제2 캡핑 패턴(133)이 형성될 수 있다.Subsequently, a first capping pattern 123 may be formed on each of the first gate spacer 121, the first gate insulating film 122, and the first gate electrode G1. Additionally, a second capping pattern 133 may be formed on each of the second gate spacer 131, the second gate insulating film 432, and the second gate electrode G42.

도 21 및 도 22를 참조하면, 제1 캡핑 패턴(123)을 수직 방향(DR3)으로 관통하여 제1 게이트 전극(G1)에 연결되는 제1 게이트 컨택(CB1)이 형성되고, 제2 캡핑 패턴(133)을 수직 방향(DR3)으로 관통하여 제2 게이트 전극(G42)에 연결되는 제2 게이트 컨택(CB2)이 형성될 수 있다.Referring to FIGS. 21 and 22 , a first gate contact (CB1) is formed that penetrates the first capping pattern 123 in the vertical direction (DR3) and is connected to the first gate electrode (G1), and a second capping pattern A second gate contact CB2 may be formed through 133 in the vertical direction DR3 and connected to the second gate electrode G42.

이어서, 제1 층간 절연막(140), 제1 및 제2 캡핑 패턴(123, 133), 제1 및 제2 게이트 컨택(CB1, CB2) 각각 상에 제3 식각 정지막(150) 및 제2 층간 절연막(160)이 순차적으로 형성될 수 있다. 이어서, 제2 층간 절연막(160) 및 제3 식각 정지막(150)을 수직 방향(DR3)으로 관통하여 제1 게이트 컨택(CB1) 및 제2 게이트 컨택(CB2) 각각에 연결되는 제1 비아(V1) 및 제2 비아(V2) 각각이 형성될 수 있다. 이러한 제조 공정을 통해, 도 21 및 도22에 도시된 반도체 장치가 제조될 수 있다.Subsequently, a third etch stop film 150 and a second interlayer are formed on the first interlayer insulating film 140, the first and second capping patterns 123 and 133, and the first and second gate contacts CB1 and CB2, respectively. The insulating film 160 may be formed sequentially. Subsequently, a first via ( V1) and the second via V2 may each be formed. Through this manufacturing process, the semiconductor devices shown in FIGS. 21 and 22 can be manufactured.

이하에서, 도 29를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 21 및 도 22에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.Hereinafter, a semiconductor device according to some other embodiments of the present invention will be described with reference to FIG. 29. The description will focus on differences from the semiconductor devices shown in FIGS. 21 and 22.

도 29는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.Figure 29 is a cross-sectional view for explaining a semiconductor device according to another embodiment of the present invention.

도 29를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 내부 스페이서(도 21의 434)가 배치되지 않는다.Referring to FIG. 29, semiconductor devices according to some other embodiments of the present invention do not have an internal spacer (434 in FIG. 21) disposed.

예를 들어, 제2 복수의 나노시트(NW42) 각각 사이에서 제2 소오스/드레인 영역(SD52)은 제2 게이트 절연막(432)과 접할 수 있다. 또한, 제2 복수의 나노시트(NW2) 중 최하부 나노시트와 제2 식각 정지막(112) 사이에서 제2 소오스/드레인 영역(SD52)은 제2 게이트 절연막(432)과 접할 수 있다. 제2 소오스/드레인 영역(SD52)의 하면(SD52a)은 제2 식각 정지막(112)과 접할 수 있다.For example, the second source/drain region SD52 between each of the second plurality of nanosheets NW42 may contact the second gate insulating layer 432. Additionally, the second source/drain region SD52 may be in contact with the second gate insulating layer 432 between the second etch stop layer 112 and the lowest nanosheet among the second plurality of nanosheets NW2. The bottom surface (SD52a) of the second source/drain region SD52 may be in contact with the second etch stop layer 112.

이하에서, 도 30을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 21 및 도 22에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.Hereinafter, a semiconductor device according to some other embodiments of the present invention will be described with reference to FIG. 30. The description will focus on differences from the semiconductor devices shown in FIGS. 21 and 22.

도 30은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.Figure 30 is a cross-sectional view for explaining a semiconductor device according to another embodiment of the present invention.

도 30을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 소오스/드레인 영역(SD61)이 제1 액티브 패턴(101)과 접하고, 제2 소오스/드레인 영역(SD62)이 제2 액티브 패턴(102)과 접할 수 있다.Referring to FIG. 30, in a semiconductor device according to some other embodiments of the present invention, the first source/drain region SD61 is in contact with the first active pattern 101, and the second source/drain region SD62 is in contact with the first active pattern 101. 2 The active pattern 102 can be contacted.

예를 들어, 제1 소오스/드레인 영역(SD61)은 제1 식각 정지막(611)을 수직 방향(DR3)으로 관통하여 제1 액티브 패턴(101)의 내부로 연장될 수 있다. 즉, 제1 소오스/드레인 영역(SD61)의 하면(SD61a)은 제1 식각 정지막(611)의 하면보다 낮게 형성될 수 있다. 또한, 제2 소오스/드레인 영역(SD62)은 제2 식각 정지막(612)을 수직 방향(DR3)으로 관통하여 제2 액티브 패턴(102)의 내부로 연장될 수 있다. 즉, 제2 소오스/드레인 영역(SD62)의 하면(SD62a)은 제2 식각 정지막(612)의 하면보다 낮게 형성될 수 있다.For example, the first source/drain region SD61 may extend into the first active pattern 101 by penetrating the first etch stop layer 611 in the vertical direction DR3. That is, the bottom surface (SD61a) of the first source/drain region SD61 may be formed lower than the bottom surface of the first etch stop layer 611. Additionally, the second source/drain region SD62 may extend into the second active pattern 102 by penetrating the second etch stop layer 612 in the vertical direction DR3. That is, the bottom surface (SD62a) of the second source/drain region SD62 may be formed lower than the bottom surface of the second etch stop layer 612.

이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments according to the technical idea of the present invention have been described with reference to the attached drawings, the present invention is not limited to the above embodiments and can be manufactured in various different forms, and is commonly known in the technical field to which the present invention pertains. Those skilled in the art will understand that the present invention can be implemented in other specific forms without changing its technical idea or essential features. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive.

100: 기판 105: 필드 절연막
Ⅰ: 제1 영역(PMOS 영역) Ⅱ: 제2 영역(NMOS 영역)
101, 102: 제1 및 제2 액티브 패턴
NW1, NW2: 제1 및 제2 복수의 나노시트
121, 131: 제1 및 제2 게이트 스페이서
122, 132: 제1 및 제2 게이트 절연막
123, 133: 제1 및 제2 캡핑 패턴
G1, G2: 제1 및 제2 게이트 전극
SD1, SD2: 제1 및 제2 소오스/드레인 영역
134: 내부 스페이서 140: 제1 층간 절연막
150: 제3 식각 정지막 160: 제2 층간 절연막100: substrate 105: field insulating film
Ⅰ: 1st area (PMOS area) Ⅱ: 2nd area (NMOS area)
101, 102: first and second active patterns
NW1, NW2: first and second plurality of nanosheets
121, 131: first and second gate spacers
122, 132: first and second gate insulating films
123, 133: first and second capping patterns
G1, G2: first and second gate electrodes
SD1, SD2: first and second source/drain regions
134: internal spacer 140: first interlayer insulating film
150: third etch stop layer 160: second interlayer insulating layer

Claims (20)

제1 영역 및 제2 영역이 정의되는 기판;
상기 기판의 상기 제1 영역 상에서 제1 수평 방향으로 연장되는 제1 액티브 패턴;
상기 기판의 상기 제2 영역 상에서 상기 제1 수평 방향으로 연장되는 제2 액티브 패턴;
상기 제1 액티브 패턴 상에 배치되고, 절연 물질을 포함하는 제1 식각 정지막;
상기 제2 액티브 패턴 상에 배치되고, 절연 물질을 포함하는 제2 식각 정지막;
상기 제1 식각 정지막 상에서 수직 방향으로 서로 이격되어 적층되고, 실리콘 게르마늄(SiGe)을 포함하는 제1 복수의 나노시트;
상기 제2 식각 정지막 상에서 상기 수직 방향으로 서로 이격되어 적층된 제2 복수의 나노시트;
상기 제1 식각 정지막 상에서 상기 제1 수평 방향과 다른 제2 수평 방향으로 연장되고, 상기 제1 복수의 나노시트를 둘러싸는 제1 게이트 전극; 및
상기 제2 식각 정지막 상에서 상기 제2 수평 방향으로 연장되고, 상기 제2 복수의 나노시트를 둘러싸는 제2 게이트 전극을 포함하는 반도체 장치.a substrate on which a first region and a second region are defined;
a first active pattern extending in a first horizontal direction on the first area of the substrate;
a second active pattern extending in the first horizontal direction on the second area of the substrate;
a first etch stop layer disposed on the first active pattern and including an insulating material;
a second etch stop layer disposed on the second active pattern and including an insulating material;
A first plurality of nanosheets including silicon germanium (SiGe) and stacked on the first etch stop layer while being spaced apart from each other in a vertical direction;
a second plurality of nanosheets stacked on the second etch stop layer and spaced apart from each other in the vertical direction;
a first gate electrode extending on the first etch stop layer in a second horizontal direction different from the first horizontal direction and surrounding the first plurality of nanosheets; and
A semiconductor device comprising a second gate electrode extending in the second horizontal direction on the second etch stop layer and surrounding the second plurality of nanosheets. 제 1항에 있어서,
상기 제1 식각 정지막 및 상기 제2 식각 정지막은 동일한 레벨에 배치되는 반도체 장치.According to clause 1,
The first etch stop layer and the second etch stop layer are disposed at the same level. 제 1항에 있어서,
상기 제1 액티브 패턴 상에서 상기 제1 게이트 전극의 적어도 일 측에 배치되고, 하면이 상기 제1 식각 정지막과 접하는 제1 소오스/드레인 영역; 및
상기 제2 액티브 패턴 상에서 상기 제2 게이트 전극의 적어도 일 측에 배치되고, 하면이 상기 제2 식각 정지막과 접하는 제2 소오스/드레인 영역을 더 포함하는 반도체 장치.According to clause 1,
a first source/drain region disposed on at least one side of the first gate electrode on the first active pattern and having a lower surface in contact with the first etch stop layer; and
The semiconductor device further includes a second source/drain region disposed on at least one side of the second gate electrode on the second active pattern, the lower surface of which is in contact with the second etch stop layer. 제 1항에 있어서,
상기 제1 액티브 패턴 상에서 상기 제1 게이트 전극의 적어도 일 측에 배치되고, 상기 제1 식각 정지막을 관통하여 상기 제1 액티브 패턴과 접하는 제1 소오스/드레인 영역; 및
상기 제2 액티브 패턴 상에서 상기 제2 게이트 전극의 적어도 일 측에 배치되고, 상기 제2 식각 정지막을 관통하여 상기 제2 액티브 패턴과 접하는 제2 소오스/드레인 영역을 더 포함하는 반도체 장치.According to clause 1,
a first source/drain region disposed on at least one side of the first gate electrode on the first active pattern and penetrating the first etch stop layer and contacting the first active pattern; and
The semiconductor device further includes a second source/drain region disposed on at least one side of the second gate electrode on the second active pattern and penetrating the second etch stop layer and contacting the second active pattern. 제 1항에 있어서,
상기 제2 복수의 나노시트는 상기 제1 복수의 나노시트와 다른 물질인 실리콘(Si)을 포함하는 반도체 장치.According to clause 1,
The second plurality of nanosheets include silicon (Si), a material different from the first plurality of nanosheets. 제 1항에 있어서,
상기 제2 복수의 나노시트 및 상기 제1 복수의 나노시트는 서로 다른 레벨에 배치되는 반도체 장치.According to clause 1,
The second plurality of nanosheets and the first plurality of nanosheets are arranged at different levels. 제 1항에 있어서,
상기 제1 복수의 나노시트 중 최하부 나노시트는 상기 제1 식각 정지막과 상기 수직 방향으로 이격되고,
상기 제2 복수의 나노시트 중 최하부 나노시트는 상기 제2 식각 정지막과 접하는 반도체 장치.According to clause 1,
The lowest nanosheet among the first plurality of nanosheets is spaced apart from the first etch stop film in the vertical direction,
A semiconductor device in which the lowest nanosheet of the second plurality of nanosheets is in contact with the second etch stop layer. 제 1항에 있어서,
상기 제2 복수의 나노시트는 실리콘 게르마늄(SiGe)을 포함하는 반도체 장치.According to clause 1,
The second plurality of nanosheets include silicon germanium (SiGe). 제 1항에 있어서,
상기 제2 복수의 나노시트 및 상기 제1 복수의 나노시트는 동일한 레벨에 배치되는 반도체 장치.According to clause 1,
The second plurality of nanosheets and the first plurality of nanosheets are disposed at the same level. 제 1항에 있어서,
상기 제1 복수의 나노시트 중 최하부 나노시트는 상기 제1 식각 정지막과 상기 수직 방향으로 이격되고,
상기 제2 복수의 나노시트 중 최하부 나노시트는 상기 제2 식각 정지막과 상기 수직 방향으로 이격되는 반도체 장치.According to clause 1,
The lowest nanosheet among the first plurality of nanosheets is spaced apart from the first etch stop film in the vertical direction,
A lowermost nanosheet among the second plurality of nanosheets is spaced apart from the second etch stop film in the vertical direction. 제 1항에 있어서,
상기 제2 복수의 나노시트 사이에서 상기 제2 게이트 전극의 상기 제1 수평 방향의 측벽 상에 배치되는 내부 스페이서를 더 포함하는 반도체 장치.According to clause 1,
The semiconductor device further includes an internal spacer disposed on a sidewall of the second gate electrode in the first horizontal direction between the plurality of second nanosheets. 제 1항에 있어서,
상기 제1 영역은 PMOS 영역이고, 상기 제2 영역은 NMOS 영역인 반도체 장치.According to clause 1,
The semiconductor device wherein the first area is a PMOS area and the second area is an NMOS area. PMOS 영역 및 NMOS 영역이 정의되는 기판;
상기 기판의 상기 PMOS 영역 상에서 제1 수평 방향으로 연장되는 제1 액티브 패턴;
상기 기판의 상기 NMOS 영역 상에서 상기 제1 수평 방향으로 연장되는 제2 액티브 패턴;
상기 제1 액티브 패턴 상에 배치되고, 절연 물질을 포함하는 제1 식각 정지막;
상기 제2 액티브 패턴 상에 배치되고, 절연 물질을 포함하고, 상기 제1 식각 정지막과 동일한 레벨에 배치되는 제2 식각 정지막;
상기 제1 식각 정지막 상에서 수직 방향으로 서로 이격되어 적층되고, 실리콘 게르마늄(SiGe)을 포함하는 제1 복수의 나노시트;
상기 제2 식각 정지막 상에서 상기 수직 방향으로 서로 이격되어 적층된 제2 복수의 나노시트;
상기 제1 액티브 패턴 상에서 상기 제1 복수의 나노시트의 적어도 일 측에 배치되고, 상기 제1 식각 정지막과 접하는 제1 소오스/드레인 영역; 및
상기 제2 액티브 패턴 상에서 상기 제2 복수의 나노시트의 적어도 일 측에 배치되고, 상기 제2 식각 정지막과 접하는 제2 소오스/드레인 영역을 포함하는 반도체 장치.A substrate on which PMOS regions and NMOS regions are defined;
a first active pattern extending in a first horizontal direction on the PMOS region of the substrate;
a second active pattern extending in the first horizontal direction on the NMOS region of the substrate;
a first etch stop layer disposed on the first active pattern and including an insulating material;
a second etch stop layer disposed on the second active pattern, including an insulating material, and disposed at the same level as the first etch stop layer;
A first plurality of nanosheets including silicon germanium (SiGe) and stacked on the first etch stop layer while being spaced apart from each other in a vertical direction;
a second plurality of nanosheets stacked on the second etch stop layer and spaced apart from each other in the vertical direction;
a first source/drain region disposed on at least one side of the first plurality of nanosheets on the first active pattern and in contact with the first etch stop layer; and
A semiconductor device comprising a second source/drain region disposed on at least one side of the second plurality of nanosheets on the second active pattern and in contact with the second etch stop layer. 제 13항에 있어서,
상기 제1 소오스/드레인 영역의 하면은 상기 제1 식각 정지막과 접하고,
상기 제2 소오스/드레인 영역의 하면은 상기 제2 식각 정지막과 접하는 반도체 장치.According to clause 13,
A lower surface of the first source/drain region is in contact with the first etch stop layer,
A lower surface of the second source/drain region is in contact with the second etch stop layer. 제 13항에 있어서,
상기 제2 복수의 나노시트는 상기 제1 복수의 나노시트와 다른 물질인 실리콘(Si)을 포함하는 반도체 장치.According to clause 13,
The second plurality of nanosheets include silicon (Si), a material different from the first plurality of nanosheets. 제 13항에 있어서,
상기 제2 복수의 나노시트 및 상기 제1 복수의 나노시트는 서로 다른 레벨에 배치되는 반도체 장치.According to clause 13,
The second plurality of nanosheets and the first plurality of nanosheets are arranged at different levels. 제 13항에 있어서,
상기 제2 복수의 나노시트는 실리콘 게르마늄(SiGe)을 포함하는 반도체 장치.According to clause 13,
The second plurality of nanosheets include silicon germanium (SiGe). PMOS 영역 및 NMOS 영역이 정의되는 기판;
상기 기판의 상기 PMOS 영역 상에서 제1 수평 방향으로 연장되는 제1 액티브 패턴;
상기 기판의 상기 NMOS 영역 상에서 상기 제1 수평 방향으로 연장되는 제2 액티브 패턴;
상기 제1 액티브 패턴 상에 배치되고, 절연 물질을 포함하는 제1 식각 정지막;
상기 제2 액티브 패턴 상에 배치되고, 절연 물질을 포함하고, 상기 제1 식각 정지막과 동일한 레벨에 배치되는 제2 식각 정지막;
상기 제1 식각 정지막 상에서 수직 방향으로 서로 이격되어 적층되고, 실리콘 게르마늄(SiGe)을 포함하는 제1 복수의 나노시트;
상기 제2 식각 정지막 상에서 상기 수직 방향으로 서로 이격되어 적층되고, 상기 제1 복수의 나노시트와 다른 물질인 실리콘(Si)을 포함하고, 상기 제1 복수의 나노시트와 다른 레벨에 배치되는 제2 복수의 나노시트;
상기 제1 식각 정지막 상에서 상기 제1 수평 방향과 다른 제2 수평 방향으로 연장되고, 상기 제1 복수의 나노시트를 둘러싸는 제1 게이트 전극;
상기 제2 식각 정지막 상에서 상기 제2 수평 방향으로 연장되고, 상기 제2 복수의 나노시트를 둘러싸는 제2 게이트 전극;
상기 제1 액티브 패턴 상에서 상기 제1 게이트 전극의 적어도 일 측에 배치되고, 상기 제1 식각 정지막과 접하는 제1 소오스/드레인 영역; 및
상기 제2 액티브 패턴 상에서 상기 제2 게이트 전극의 적어도 일 측에 배치되고, 상기 제2 식각 정지막과 접하는 제2 소오스/드레인 영역을 포함하는 반도체 장치.A substrate on which PMOS regions and NMOS regions are defined;
a first active pattern extending in a first horizontal direction on the PMOS region of the substrate;
a second active pattern extending in the first horizontal direction on the NMOS region of the substrate;
a first etch stop layer disposed on the first active pattern and including an insulating material;
a second etch stop layer disposed on the second active pattern, including an insulating material, and disposed at the same level as the first etch stop layer;
A first plurality of nanosheets including silicon germanium (SiGe) and stacked on the first etch stop layer while being spaced apart from each other in a vertical direction;
A second etch stop layer is stacked on the second etch stop film and spaced apart from each other in the vertical direction, includes silicon (Si), which is a different material from the first plurality of nanosheets, and is disposed at a different level from the first plurality of nanosheets. 2 plural nanosheets;
a first gate electrode extending on the first etch stop layer in a second horizontal direction different from the first horizontal direction and surrounding the first plurality of nanosheets;
a second gate electrode extending in the second horizontal direction on the second etch stop layer and surrounding the second plurality of nanosheets;
a first source/drain region disposed on at least one side of the first gate electrode on the first active pattern and in contact with the first etch stop layer; and
A semiconductor device comprising a second source/drain region disposed on at least one side of the second gate electrode on the second active pattern and in contact with the second etch stop layer. 제 18항에 있어서,
상기 제1 복수의 나노시트 중 최상부 나노시트의 상면과 접하는 제1 게이트 스페이서;
상기 제2 복수의 나노시트 중 최상부 나노시트의 상면과 상기 수직 방향으로 이격된 제2 게이트 스페이서; 및
상기 제2 복수의 나노시트 중 최상부 나노시트의 상면과 상기 제2 게이트 스페이서 사이에 배치된 내부 스페이서를 더 포함하는 반도체 장치.According to clause 18,
a first gate spacer in contact with the upper surface of the uppermost nanosheet among the first plurality of nanosheets;
a second gate spacer spaced apart from the upper surface of the uppermost nanosheet among the second plurality of nanosheets in the vertical direction; and
A semiconductor device further comprising an internal spacer disposed between an upper surface of an uppermost nanosheet among the second plurality of nanosheets and the second gate spacer. 제 19항에 있어서,
상기 제2 복수의 나노시트 중 최상부 나노시트의 상면 상에서, 상기 제2 게이트 스페이서 사이에 배치된 상기 제2 게이트 전극의 일부는 상기 내부 스페이서 사이에 배치된 상기 제2 게이트 전극의 다른 일부와 접하는 반도체 장치.According to clause 19,
On the upper surface of the uppermost nanosheet of the second plurality of nanosheets, a portion of the second gate electrode disposed between the second gate spacers is in contact with another portion of the second gate electrode disposed between the internal spacers. Device.
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