CN102244031B - 一种接触孔、半导体器件和二者的形成方法 - Google Patents

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Abstract

一种接触孔的形成方法，包括：在衬底上形成栅极、侧墙、牺牲侧墙、源区和漏区，所述侧墙环绕所述栅极，所述牺牲侧墙覆盖所述侧墙，所述源区和漏区嵌于所述衬底内并位于所述栅极的两侧；形成层间介质层，并使所述层间介质层暴露所述栅极、侧墙和牺牲侧墙；去除所述牺牲侧墙，以形成接触空间，所述牺牲侧墙材料与所述栅极、侧墙和层间介质层的材料不同；形成导电层，所述导电层填充所述接触空间；断开所述导电层，以形成至少两个导电体，各所述导电体分别接于所述源区或漏区。一种接触孔，所述接触孔和栅极、侧墙均形成于衬底上并嵌入层间介质层中，所述接触孔的侧面接于所述侧墙。还提供了一种半导体器件及其形成方法。均可减少应用的掩模的数目。

Description

一种接触孔、半导体器件和二者的形成方法
技术领域
本发明涉及半导体技术领域，具体来说，涉及一种接触孔、半导体器件和二者的形成方法。
背景技术
随着半导体器件临界尺寸的逐渐减小，各种微观效应开始显现，半导体器件的制造工艺变得越来越复杂，优化半导体器件的性能也越来越困难。复杂的制造工艺需要更多的掩模版及多步光刻工艺，而如何改进接触孔的制造工艺成为优化半导体器件性能时颇具挑战性和实际意义的研究方向。
具体地，现有的接触孔的形成方法包括：如图1所示，在衬底10上形成栅极14和侧墙16，所述栅极14经由栅介质层12形成于所述衬底10上，所述侧墙16覆盖所述栅极14中相对的侧面，继而形成源漏区(图未示)和硅化物接触区18；如图2所示，形成层间介质层20，并使所述层间介质层20暴露所述栅极14和侧墙16；如图3所示，利用掩模，刻蚀所述层间介质层20，以形成所述接触孔30。
可见，在利用上述方法刻蚀所述层间介质层20，以形成所述接触孔30时，必然需要一道掩模，但是，随着接触孔30尺寸的减小，应用所述掩模未必会获得满足工艺要求的接触孔30，即，此道掩模未必会实现其应有的效用，因此，如何去除此道掩模而形成接触孔成为本发明解决的主要问题。
发明内容
为了解决上述问题，本发明提供了一种接触孔及所述接触孔的形成方法，利于减少在形成所述接触孔的过程中应用掩模的数目；本发明还提供了一种半导体器件及所述半导体器件的形成方法，在形成所述半导体器件的过程中应用掩模的数目有所减少。
本发明提供的一种接触孔的形成方法，包括：
在衬底上形成栅极、侧墙、牺牲侧墙、源区和漏区，所述侧墙环绕所述栅极，所述牺牲侧墙覆盖所述侧墙，所述源区和漏区嵌于所述衬底内并位于所述栅极的两侧；
形成层间介质层，并使所述层间介质层暴露所述栅极、侧墙和牺牲侧墙；
去除所述牺牲侧墙，以形成接触空间，所述牺牲侧墙材料与所述栅极、侧墙和层间介质层的材料不同；
形成导电层，所述导电层填充所述接触空间；
断开所述导电层，以形成至少两个导电体，各所述导电体分别接于所述源区或漏区。
可选地，在形成所述牺牲侧墙和层间介质层的步骤之间，还包括：
形成辅助侧墙，所述辅助侧墙覆盖所述牺牲侧墙的侧面，所述辅助侧墙材料与所述牺牲侧墙和层间介质层的材料不同。
可选地，所述侧墙包括侧墙基层和主侧墙，所述主侧墙材料与所述牺牲侧墙材料不同，在所述主侧墙和所述栅极的侧面之间夹有所述侧墙基层时，在形成所述导电层后，所述方法还包括：
去除所述主侧墙，以形成调整空间；
形成介质层，所述介质层填充所述调整空间。
可选地，所述辅助侧墙材料与所述主侧墙材料相同。
本发明提供的一种接触孔的形成方法，包括：
在衬底上形成沿第一方向延伸的栅极基体、侧墙和牺牲侧墙，所述侧墙覆盖所述栅极基体中相对的侧面，所述牺牲侧墙覆盖所述侧墙；
形成层间介质层，并使所述层间介质层暴露所述栅极基体、侧墙和牺牲侧墙；
去除所述牺牲侧墙，以形成接触空间，所述牺牲侧墙材料与所述栅极基体、侧墙和层间介质层的材料不同；
形成导电层，所述导电层填充所述接触空间；
利用所述栅极基体形成栅极，并沿第二方向切割所述栅极和所述导电层，所述第二方向异于所述第一方向。
可选地，在形成所述牺牲侧墙和层间介质层的步骤之间，还包括：
形成辅助侧墙，所述辅助侧墙覆盖所述牺牲侧墙的侧面，所述辅助侧墙材料与所述牺牲侧墙和层间介质层的材料不同。
可选地，所述侧墙包括侧墙基层和主侧墙，所述主侧墙材料与所述牺牲侧墙材料不同，在所述主侧墙和所述栅极的侧面之间夹有所述侧墙基层时，在形成所述导电层后，所述方法还包括：
去除所述主侧墙，以形成调整空间；
形成介质层，所述介质层填充所述调整空间。
可选地，所述辅助侧墙材料与所述主侧墙材料相同。
本发明提供的一种半导体器件的形成方法，包括：
在衬底上形成栅极和侧墙；
在形成有栅极和侧墙的所述衬底上形成接触孔；
采用上述的方法形成所述接触孔。
本发明提供的一种接触孔，所述接触孔和栅极、侧墙均形成于衬底上并嵌入层间介质层中，所述接触孔的侧面接于所述侧墙。
可选地，在所述层间介质层中嵌有辅助侧墙时，所述辅助侧墙材料与所述层间介质层的材料不同，所述接触孔中与和所述侧墙相接的侧面相对的侧面接于所述辅助侧墙。
可选地，在所述侧墙包括侧墙基层和主侧墙时，所述侧墙基层夹于所述主侧墙和所述栅极之间，所述主侧墙的材料与所述侧墙基层的材料不同，而与所述层间介质层的材料相同。
本发明提供的一种半导体器件，所述半导体器件包括上述的接触孔。
可选地，所述栅极包括第一部分和第二部分，所述第二部分位于所述第一部分上，且所述第二部分的材料与所述接触孔的材料相同。
与现有技术相比，采用本发明提供的技术方案具有如下优点：
通过形成覆盖侧墙的牺牲侧墙，并在形成层间介质层后，去除所述牺牲侧墙，以在形成的接触空间内填充导电层，而形成接触孔；换言之，通过采用自对准技术形成所述接触孔，利于减少掩模的数目；且由于所述接触孔形成于去除所述牺牲侧墙而形成的接触空间内，而所述牺牲侧墙覆盖所述侧墙，即，所述接触孔接于所述侧墙，既利于减小器件尺寸，也利于提高器件沟道区内载流子的迁移率；此外，由于所述牺牲侧墙覆盖所述侧墙，进而覆盖所述栅极中相对的侧面，使得在去除所述牺牲侧墙而形成接触孔后，所述接触孔将覆盖所述栅极中相对的侧面，相比于现有技术中利用掩模进行局部刻蚀而得到的接触孔，所述接触孔与衬底的接触面积将增大，利于减小接触电阻；
通过形成辅助侧墙，并使其覆盖所述牺牲侧墙的侧面，且使所述辅助侧墙材料与所述牺牲侧墙和层间介质层的材料不同，可在去除所述牺牲侧墙以形成接触空间时，通过选择适合的工艺，以所述侧墙(或主侧墙)和所述辅助侧墙为阻挡层，而优化所述接触空间的形貌，进而优化接触孔的形貌；
在所述主侧墙和所述栅极的侧面之间夹有所述侧墙基层时，在形成接触孔后，可去除所述主侧墙以形成调整空间，通过灵活选取填充所述调整空间的介质层的材料及形成工艺，利于改善器件性能；具体地，通过选择低介电常数材料作为所述介质层，可在所述调整空间内填充低介电常数材料，利于降低寄生电阻/电容导致的延迟效应；通过选择具有特定应力的材料作为所述介质层，可在所述调整空间内填充具有特定应力的材料，利于调节器件沟道区的应力，以改善所述沟道区内载流子的迁移率；
通过使所述辅助侧墙材料与所述主侧墙材料相同，可在去除所述主侧墙时，同步去除所述辅助侧墙，利于本发明提供的技术方案与现有工艺的兼容；
在先形成所述栅极再采用自对准技术形成所述接触孔的工艺(即，首先形成沿第一方向延伸的栅极基体，继而利用所述栅极基体形成栅极，并沿第二方向切割所述栅极，所述第二方向异于所述第一方向，再采用自对准技术形成所述接触孔)中，分割所述栅极基体后，在各所述栅极之间形成空隙，所述接触孔将形成于所述空隙内，随着所述空隙尺寸的减小，各所述接触孔之间形成穿通的可能性将增加；通过调整所述栅极的形成工艺，即，首先形成沿第一方向延伸的栅极基体，继而采用自对准技术形成所述接触孔，再利用所述栅极基体形成栅极，并沿第二方向切割所述栅极，所述第二方向异于所述第一方向；则在形成所述栅极时，所述接触孔也被分割，继而在形成下一层间介质层时，分割后的各所述栅极及各所述接触孔之间的空隙将被所述层间介质层填充，进而实现隔离；利于降低各所述接触孔之间形成穿通的可能性；
在去除所述牺牲侧墙以获得接触空间时，暴露的所述栅极也将被去除部分厚度，继而在形成导电层以填充所述接触空间时，在所述栅极中由于去除部分厚度而遗留的空间中将填充所述导电层，由于所述导电层材料的电导率通常高于所述栅极材料的电导率，采用所述导电层材料替代部分所述栅极材料，利于降低所述栅极的电阻。
附图说明
图1至图3所示为现有技术中施行接触孔的形成方法各步骤时的中间结构示意图；
图4至图10所示为施行本发明接触孔的形成方法第一实施例各步骤时的中间结构示意图；
图11所示为应用现有技术与本发明提供的实施例形成接触孔后的对比效果图；
图12至图19所示为施行本发明接触孔的形成方法第二实施例各步骤时的中间结构示意图；
图20至图23所示为本发明提供的接触孔各实施例的结构示意图；
图24所示为本发明提供的半导体器件实施例的结构示意图。
具体实施方式
下文的公开提供了许多不同的实施例或例子用来实现本发明提供的技术方案。虽然下文中对特定例子的部件和设置进行了描述，但是，它们仅仅为示例，并且目的不在于限制本发明。
此外，本发明可以在不同实施例中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论的各种实施例和/或设置之间的关系。
本发明提供了各种特定工艺和/或材料的例子，但是，本领域普通技术人员可以意识到的其他工艺和/或其他材料的替代应用，显然未脱离本发明要求保护的范围。需强调的是，本文件内所述的各种区域的边界包含由于工艺或制程的需要所作的必要的延展。
在本发明接触孔的形成方法第一实施例中，所述方法包括：
首先，如图4所示，在衬底100上形成栅极106(所述栅极位于预先形成的栅介质层104上)、侧墙、牺牲侧墙120、源区、漏区(图中未示出)和辅助侧墙140，所述侧墙覆盖所述栅极106中相对的侧面，所述牺牲侧墙120覆盖所述侧墙，所述辅助侧墙140覆盖所述牺牲侧墙120的侧面，所述源区和漏区嵌于所述衬底内并位于所述栅极的两侧。
本文件中，所述衬底100均已经历处理操作，所述处理操作包括预清洗、形成阱区及形成浅沟槽隔离区，在本实施例中，所述衬底100为硅衬底，在其他实施例中，所述衬底100还可以包括其他化合物半导体，如碳化硅、砷化镓、砷化铟或磷化铟；此外，所述衬底100优选地包括外延层；所述衬底100也可以包括绝缘体上硅(SOI)结构。
在本实施例中，所述栅极106为金属栅极(如，层叠的功函数金属层和铝电极/铝铜叠层电极，所述功函数金属层可以包括TiN、TiAlN、TaN或TaAlN中的一种或其组合)，所述金属栅极既可以采用先栅极工艺(gate firstformed processing)形成，也可以采用替代栅工艺(gate last formedprocessing)形成；在其他实施例中，所述栅极106也可以为多晶硅栅极。可采用传统工艺及材料形成所述栅极106。
所述侧墙材料可以包括氮化硅、氮氧化硅、碳化硅中的一种或其组合。侧墙可以具有多层结构。如，所述侧墙包括侧墙基层1082和主侧墙1084，所述侧墙基层1082材料与所述主侧墙1084材料不同，具体地，在本实施例中，所述侧墙基层1082材料可以为氮氧化硅，所述主侧墙1084材料可为氮化硅，此时，所述主侧墙1084仍可包含层叠结构，如，所述主侧墙1084具有层叠的氮化硅-氮氧化硅-氮化硅结构，所述主侧墙1084经由所述侧墙基层1082覆盖所述栅极106的侧面，换言之，在所述主侧墙1084和所述栅极106的侧面之间夹有所述侧墙基层1082。
所述牺牲侧墙120材料可以包括多晶硅、非晶硅、氮化硅、氧化硅、氮氧化硅、碳化硅中的一种或其组合。所述牺牲侧墙120材料与所述栅极106、侧墙和后续的层间介质层的材料均不同。作为示例，本实施例中，所述栅极106为铝铜叠层电极，所述侧墙为氮化硅，后续的所述层间介质层为掺杂氧化硅时，所述牺牲侧墙120可以为多晶硅或非晶硅。
所述辅助侧墙140材料可以包括氮化硅、氮氧化硅、碳化硅中的一种或其组合。所述辅助侧墙140材料与所述牺牲侧墙120和后续的层间介质层的材料不同，具体地，本实施例中，所述牺牲侧墙120为多晶硅或非晶硅，后续的所述层间介质层为掺杂氧化硅时，所述辅助侧墙140可以为氮化硅。
所述侧墙、牺牲侧墙120和辅助侧墙140均可采用自对准工艺形成。可采用脉冲激光沉积(PLD)、原子层淀积(ALD)、等离子体增强原子层淀积(PEALD)或其他适合的淀积工艺结合干法或湿法刻蚀工艺形成所述侧墙、牺牲侧墙120和辅助侧墙140。
可以在形成所述侧墙后，形成源区和漏区(图未示)及接触区102(如为金属硅化物层，所述金属硅化物层可通过在所述源漏区上沉积金属后经历退火操作而形成，所述金属材料包括Co、Ni、Mo、Pt或W中的一种或其组合，所述接触区102用以减少填充接触孔的导电材料和所述源漏区之间的接触电阻)；所述接触区102也可在后续去除所述牺牲侧墙120后、形成替代所述牺牲侧墙120的导电层之前形成。
随后，如图5所示，形成层间介质层160，并使所述层间介质层160暴露所述栅极106、侧墙和牺牲侧墙120。
具体地，可以先形成层间介质层160，所述层间介质层160覆盖形成有所述栅极106、侧墙、牺牲侧墙120和辅助侧墙140的所述衬底100；继而，平坦化所述层间介质层160，以暴露所述栅极106、侧墙和牺牲侧墙120；也可以暴露所述辅助侧墙140，所述辅助侧墙140材料与所述牺牲侧墙120和层间介质层160的材料不同。
可采用化学机械研磨(CMP)工艺执行所述平坦化操作。所述层间介质层160包括掺杂(如氟硅玻璃、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、碳氧化硅或碳氮氧化硅等)或未掺杂的氧化硅玻璃，或者低介电常数介质材料(如黑钻石、coral等)中的一种或其组合。所述层间介质层160可以具有多层结构。可采用任何传统工艺形成所述层间介质层160，不再赘述。
再后，如图6所示，去除所述牺牲侧墙120，以形成接触空间122。
可以采用如反应离子刻蚀(RIE)等干法刻蚀技术或湿法刻蚀技术去除所述牺牲侧墙120。
此时，由于所述牺牲侧墙120材料与所述侧墙、辅助侧墙140和层间介质层160的材料不同，在去除所述牺牲侧墙120时，可利用所述侧墙和辅助侧墙140为阻挡层，通过选用适合的工艺，而使所述去除操作对所述层间介质层160的损伤尽量小。利于优化所述接触空间122的形貌，进而优化后续形成的接触孔的形貌。在其他实施例中，也可以不形成所述辅助侧墙140，此时，在去除所述牺牲侧墙120时，以所述侧墙和所述层间介质层160为阻挡层。
随后，如图7所示，形成导电层，所述导电层填充所述接触空间122。
所述导电层包括接触衬垫(如TiN、Ti、TaN或Ta中的一种或其组合)和覆盖所述接触衬垫的金属层(如Al、Ti、TiAl、Ta、W或Cu中的一种或其组合；在本实施例中，所述金属层可以为堆叠的Al和Cu)。所述导电层可以采用溅射、脉冲激光沉积(PLD)、金属有机化学气相淀积(MOCVD)、原子层淀积(ALD)、等离子体增强原子层淀积(PEALD)或其他适合的工艺形成。
以所述导电层填充所述接触空间122后，再经历CMP等平坦化操作可形成接触孔124。
最后，断开所述导电层，以形成至少两个导电体，各所述导电体分别接于所述源区或漏区。
在其他实施例中，在断开所述导电层之前或之后，所述方法还可以包括：
首先，如图8所示，去除所述主侧墙1084，以形成调整空间1086。
可以采用如反应离子刻蚀(RIE)等干法刻蚀技术或湿法刻蚀技术去除所述主侧墙1084。此时，由于所述主侧墙1084与侧墙基层1082及接触孔124的材料不同，在去除所述主侧墙1084时，可利用所述侧墙基层1082和接触孔124为阻挡层，通过选用适合的工艺，而使所述去除操作对所述栅极106和层间介质层160的损伤尽量小。
随后，如图9所示，形成介质层，所述介质层填充所述调整空间1086。
所述介质层可为下一层间介质层160，所述层间介质层160的形成及材料的选取如前所述，不再赘述。在所述调整空间1086内填充低介电常数材料，利于降低寄生电阻/电容导致的延迟效应；在所述调整空间内填充具有特定应力的材料，利于调节器件沟道区的应力，以改善所述沟道区内载流子的迁移率。
特别地，如图10所示，在其他实施例中，所述辅助侧墙140材料可以与所述主侧墙1084材料相同。此时，在去除所述主侧墙1084时，可以同步去除所述辅助侧墙140，利于本发明提供的技术方案与现有工艺的兼容。
通过形成覆盖侧墙的牺牲侧墙，并在形成层间介质层后，去除所述牺牲侧墙，以在形成的接触空间内填充导电层，而形成接触孔；换言之，通过采用自对准技术形成所述接触孔，利于减少掩模的数目；且由于所述接触孔形成于去除所述牺牲侧墙而形成的接触空间内，而所述牺牲侧墙覆盖所述侧墙，即，所述接触孔接于所述侧墙，既利于减小器件尺寸，也利于提高器件沟道区内载流子的迁移率；此外，如图11所示，以应用上述不形成辅助侧墙的实施例而获得的接触孔为例，由于所述牺牲侧墙120覆盖所述侧墙，进而覆盖所述栅极106中相对的侧面，使得在去除所述牺牲侧墙120而形成接触孔124后，所述接触孔124将覆盖所述栅极106中相对的侧面，相比于现有技术中利用掩模进行局部刻蚀而得到的接触孔126，所述接触孔124与衬底的接触面积将增大，利于减小接触电阻。
在本发明接触孔的形成方法第二实施例中，所述方法包括：
首先，如图12所示，在衬底200上形成沿第一方向延伸的栅极基体202、侧墙、牺牲侧墙206和辅助侧墙208，所述侧墙覆盖所述栅极基体202中相对的侧面，所述牺牲侧墙206覆盖所述侧墙，所述辅助侧墙208覆盖所述牺牲侧墙206的侧面。
其中，所述衬底200、侧墙(包括侧墙基层2042和主侧墙2044)、牺牲侧墙206和辅助侧墙208的形成和材料选取均与前述实施例中相同，不再赘述。
在已有的技术中，形成栅极的步骤包括：首先形成沿第一方向延伸的栅极基体202，继而沿异于所述第一方向的第二方向切割所述栅极基体202以形成栅极。在此基础上，再结合上述实施例，即，在先形成所述栅极基体202，再利用所述栅极基体202形成栅极并切割所述栅极，继而再采用自对准技术形成所述接触孔(形成所述接触孔后，需断开填充所述接触孔的导电层，以形成至少两个导电体，以使各所述导电体分别接于所述源区或漏区)，可构成本发明提供的接触孔的形成方法的实施例。
但在本实施例中，在形成所述栅极基体202后，先不进行形成栅极的操作，而是在采用自对准技术形成所述接触孔后，再利用所述栅极基体202形成栅极并切割所述栅极。
所述栅极基体202可以为金属(可包括层叠的功函数金属层及主金属层，或者，包括层叠的功函数金属层、主金属层和辅助金属层，所述功函数金属层可以包括TiN、TiAlN、TaN或TaAlN中的一种或其组合；所述主金属层和所述辅助金属层可以包括Al、Ti、Ta、W或Cu中的一种或其组合)或多晶硅，所述栅极基体202可采用先栅极工艺或替代栅工艺形成。所述金属或多晶硅可采用任何传统的工艺形成。
在本实施例中，所述侧墙基层2042材料可以为氮氧化硅，所述主侧墙2044材料可为氮化硅，后续的所述层间介质层为掺杂氧化硅时，所述牺牲侧墙206可以为多晶硅或非晶硅，所述辅助侧墙208可以为氮化硅。在其他实施例中，也可以不形成所述辅助侧墙208。
随后，如图13所示，形成层间介质层220，并使所述层间介质层220暴露所述栅极基体202、侧墙、牺牲侧墙206和辅助侧墙208。平坦化所述层间介质层220后，也可以不暴露所述辅助侧墙208。
再后，如图14所示，去除所述牺牲侧墙206，以形成接触空间，所述牺牲侧墙206材料与所述栅极基体202、侧墙和层间介质层220的材料不同。去除所述牺牲侧墙206后，暴露形成于所述衬底200上的接触区210。
然后，如图15所示，形成导电层，所述导电层填充所述接触空间，以形成接触孔240。
在其他实施例中，在形成所述导电层后，所述方法还可以包括：
首先，如图16所示，去除所述主侧墙2044，以形成调整空间。去除所述主侧墙2044后，暴露所述衬底200。
此时，由于所述主侧墙2044与侧墙基层2042及接触孔240的材料不同，在去除所述主侧墙2044时，可利用所述侧墙基层2042和接触孔240为阻挡层，通过选用适合的工艺，而使所述去除操作对所述栅极基体202和层间介质层220的损伤尽量小。
随后，如图17所示，形成介质层222，所述介质层222填充所述调整空间。
所述介质层222可为下一层间介质层。在所述调整空间内填充低介电常数材料，利于降低寄生电阻/电容导致的延迟效应；在所述调整空间内填充具有特定应力的材料，利于调节器件沟道区的应力，以改善所述沟道区内载流子的迁移率。
特别地，如图18所示，在其他实施例中，所述辅助侧墙208材料可以与所述主侧墙2044材料相同。此时，在去除所述主侧墙2044时，可以同步去除所述辅助侧墙208，利于本发明提供的技术方案与现有工艺的兼容。
其中，所述层间介质层220、导电层和介质层222的形成和材料选取以及去除所述牺牲侧墙206和所述主侧墙2044的操作均与前述实施例中相同，不再赘述。
最后，如图19所示，利用所述栅极基体202形成栅极，并沿第二方向切割所述栅极和所述导电层，所述第二方向异于所述第一方向。
在本实施例中，所述第二方向垂直于所述第一方向，被切割掉的部分如图中虚框所示。在本实施例中，在形成所述栅极后，所述接触孔240也被分割，继而在形成下一层间介质层220时，分割后的各所述栅极及各所述接触孔240之间的空隙将被所述层间介质层220填充，进而实现隔离；利于降低各所述接触孔240之间形成穿通的可能性。所述栅极基体202为多晶硅(伪栅)时，可采用替代栅工艺形成所述栅极，此时，所述栅极可为层叠的金属层。
本发明还提供了一种接触孔，如图20所示，所述接触孔320和栅极306(经由栅介质层304)、侧墙均形成于衬底300上并嵌入层间介质层340中，所述接触孔320的侧面接于所述侧墙308。
本文件中，所述衬底300均已形成阱区及浅沟槽隔离区，在本实施例中，所述衬底300为硅衬底，在其他实施例中，所述衬底300还可以包括其他化合物半导体，如碳化硅、砷化镓、砷化铟或磷化铟；此外，所述衬底300优选地包括外延层；所述衬底300也可以包括绝缘体上硅(SOI)结构。
在本实施例中，所述栅极306为金属栅极(如，层叠的功函数金属层和铝电极/铝铜叠层电极，所述功函数金属层可以包括TiN、TiAlN、TaN或TaAlN中的一种或其组合)，所述金属栅极既可以采用先栅极工艺或替代栅工艺形成；在其他实施例中，所述栅极306也可以为多晶硅栅极。所述栅介质层304可以选用铪基材料，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO或HfZrO中的一种或其组合。所述栅极306和栅介质层304可采用传统工艺及材料形成。
所述侧墙材料可以包括氮化硅、氮氧化硅、碳化硅中的一种或其组合。侧墙可以具有多层结构。如，所述侧墙包括侧墙基层3082和主侧墙3084，所述侧墙基层3082材料与所述主侧墙3084材料不同，具体地，在本实施例中，所述侧墙基层3082材料可以为氮氧化硅，所述主侧墙3084材料可为氮化硅，此时，所述主侧墙3084仍可包含层叠结构，如，所述主侧墙3084具有层叠的氮化硅-氮氧化硅-氮化硅结构，所述主侧墙3084经由所述侧墙基层3082覆盖所述栅极306的侧面，换言之，在所述主侧墙3084和所述栅极306的侧面之间夹有所述侧墙基层3082。
所述接触孔320可以包括接触衬垫(如TiN、Ti、TaN或Ta中的一种或其组合)和覆盖所述接触衬垫的金属层(如Al、Ti、TiAl、Ta、W或Cu中的一种或其组合)。所述接触衬垫和金属层可以采用溅射、脉冲激光沉积(PLD)、金属有机化学气相淀积(MOCVD)、原子层淀积(ALD)、等离子体增强原子层淀积(PEALD)或其他适合的工艺形成。在形成所述接触孔320之前，在所述衬底300上已预先形成接触区302，以减小所述接触孔320和所述衬底300之间的接触电阻。
如图21所示，在所述接触孔的第二实施例中，所述接触孔320还包括：在所述层间介质层340中嵌有辅助侧墙322时，所述辅助侧墙322材料与所述层间介质层340的材料不同，所述接触孔320中与和所述侧墙相接的侧面相对的侧面接于所述辅助侧墙322。
在前述半导体器件实施例的基础上，若所述侧墙包括侧墙基层3082和主侧墙3084，所述主侧墙3084的材料与所述侧墙基层3082的材料不同，即，在所述栅极306的侧面和所述主侧墙3084之间夹有所述侧墙基层3082，使所述主侧墙3084的材料与所述层间介质层340的材料相同，可构成本发明提供的半导体器件的其他实施例。作为示例，形成的所述半导体器件如图22和图23所示。
本发明还提供了一种半导体器件，所述半导体器件包括上述接触孔320。
如图24所示，在上述半导体器件的基础上(以第一实施例为例)，在所述半导体器件的其他实施例中，所述栅极306包括第一部分3062和第二部分3064，所述第二部分3064位于所述第一部分3062上，且所述第二部分3064的材料与所述接触孔320的材料相同。
由于所述接触孔320材料的电导率通常高于所述栅极306材料的电导率，采用所述接触孔320材料替代部分所述栅极306材料，利于降低所述栅极306的电阻。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、结构、制造、物质组成、手段、方法及步骤。根据本发明的公开内容，本领域技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，它们在执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果时，依照本发明的教导，可以对它们进行应用，而不脱离本发明所要求保护的范围。

Claims (11)

1.一种接触孔的形成方法，其特征在于，包括：
在衬底上形成栅极、侧墙、牺牲侧墙、源区和漏区，所述侧墙环绕所述栅极，所述牺牲侧墙覆盖所述侧墙，所述源区和漏区嵌于所述衬底内并位于所述栅极的两侧；
形成层间介质层，并使所述层间介质层暴露所述栅极、侧墙和牺牲侧墙；
去除所述牺牲侧墙，以形成接触空间，所述牺牲侧墙材料与所述栅极、侧墙和层间介质层的材料不同；
形成导电层，所述导电层填充所述接触空间；
断开所述导电层，以形成至少两个导电体，各所述导电体分别接于所述源区或漏区；
在形成所述牺牲侧墙和层间介质层的步骤之间，还包括：
形成辅助侧墙，所述辅助侧墙覆盖所述牺牲侧墙的侧面，所述辅助侧墙材料与所述牺牲侧墙和层间介质层的材料不同。
2.根据权利要求1所述的方法，其特征在于，所述侧墙包括侧墙基层和主侧墙，所述主侧墙材料与所述牺牲侧墙材料不同，在所述主侧墙和所述栅极的侧面之间夹有所述侧墙基层时，在形成所述导电层后，所述方法还包括：
去除所述主侧墙，以形成调整空间；
形成介质层，所述介质层填充所述调整空间。
3.根据权利要求2所述的方法，其特征在于：所述辅助侧墙材料与所述主侧墙材料相同。
4.一种接触孔的形成方法，其特征在于，包括：
在衬底上形成沿第一方向延伸的栅极基体、侧墙和牺牲侧墙，所述侧墙覆盖所述栅极基体中相对的侧面，所述牺牲侧墙覆盖所述侧墙；
形成层间介质层，并使所述层间介质层暴露所述栅极基体、侧墙和牺牲侧墙；
去除所述牺牲侧墙，以形成接触空间，所述牺牲侧墙材料与所述栅极基体、侧墙和层间介质层的材料不同；
形成导电层，所述导电层填充所述接触空间；
利用所述栅极基体形成栅极，并沿第二方向切割所述栅极和所述导电层，所述第二方向异于所述第一方向；
在形成所述牺牲侧墙和层间介质层的步骤之间，还包括：
形成辅助侧墙，所述辅助侧墙覆盖所述牺牲侧墙的侧面，所述辅助侧墙材料与所述牺牲侧墙和层间介质层的材料不同。
5.根据权利要求4所述的方法，其特征在于，所述侧墙包括侧墙基层和主侧墙，所述主侧墙材料与所述牺牲侧墙材料不同，在所述主侧墙和所述栅极的侧面之间夹有所述侧墙基层时，在形成所述导电层后，所述方法还包括：
去除所述主侧墙，以形成调整空间；
形成介质层，所述介质层填充所述调整空间。
6.根据权利要求5所述的方法，其特征在于：所述辅助侧墙材料与所述主侧墙材料相同。
7.一种半导体器件的形成方法，包括：
在衬底上形成栅极和侧墙；
在形成有栅极和侧墙的所述衬底上形成接触孔；
其特征在于：采用如权利要求1至6中任一项所述的方法形成所述接触孔。
8.一种接触孔，所述接触孔和栅极、侧墙均形成于衬底上并嵌入层间介质层中，其特征在于：所述接触孔的侧面接于所述侧墙；
所述层间介质层中嵌有辅助侧墙，所述辅助侧墙材料与所述层间介质层的材料不同，所述接触孔中与和所述侧墙相接的侧面相对的侧面接于所述辅助侧墙。
9.根据权利要求8所述的接触孔，其特征在于：所述侧墙包括侧墙基层和主侧墙，所述侧墙基层夹于所述主侧墙和所述栅极之间，所述主侧墙的材料与所述侧墙基层的材料不同，而与所述层间介质层的材料相同。
10.一种半导体器件，其特征在于：所述半导体器件包括权利要求8至9中任一项所述的接触孔。
11.根据权利要求10所述的半导体器件，其特征在于：所述栅极包括第一部分和第二部分，所述第二部分位于所述第一部分上，且所述第二部分的材料与所述接触孔的材料相同。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102214574B (zh) * 2010-04-07 2013-06-12 中国科学院微电子研究所 一种半导体器件的制造方法
CN103177944B (zh) * 2011-12-20 2015-12-16 中芯国际集成电路制造(上海)有限公司 制作半导体器件的方法
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
EP3116384B1 (en) 2014-03-10 2019-10-02 Innerspace Neuro Solutions, Inc. Air line protection coupling for a catheter
CN105575904B (zh) * 2014-10-09 2018-11-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和电子装置
US11489053B2 (en) * 2020-04-09 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
CN113793852A (zh) * 2021-09-15 2021-12-14 长江存储科技有限责任公司 自对准图形工艺方法及金属互连结构
CN116960064A (zh) * 2023-09-20 2023-10-27 深圳市新凯来技术有限公司 半导体结构的制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101114650A (zh) * 2006-07-26 2008-01-30 国际商业机器公司 自对准器件接触的方法和结构

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200352A (en) * 1991-11-25 1993-04-06 Motorola Inc. Transistor having a lightly doped region and method of formation
US6165901A (en) 1998-11-25 2000-12-26 United Microelectronics Corp. Method of fabricating self-aligned contact
US6373111B1 (en) * 1999-11-30 2002-04-16 Intel Corporation Work function tuning for MOSFET gate electrodes
US7399690B2 (en) * 2005-11-08 2008-07-15 Infineon Technologies Ag Methods of fabricating semiconductor devices and structures thereof
JP4257355B2 (ja) * 2006-09-25 2009-04-22 エルピーダメモリ株式会社 半導体装置およびその製造方法
KR100920054B1 (ko) * 2008-02-14 2009-10-07 주식회사 하이닉스반도체 반도체 소자의 제조방법
TWI364094B (en) * 2008-02-18 2012-05-11 Inotera Memories Inc Fabrication method of memory device
KR101399099B1 (ko) * 2008-06-02 2014-05-26 삼성전자주식회사 콘택 구조체를 포함하는 반도체 소자 및 그 형성 방법
US8455952B2 (en) * 2010-11-22 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer elements for semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101114650A (zh) * 2006-07-26 2008-01-30 国际商业机器公司 自对准器件接触的方法和结构

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