CN113793852A - 自对准图形工艺方法及金属互连结构 - Google Patents

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Abstract

本申请提供了一种自对准图形工艺方法、一种金属互连结构、一种外围电路、一种电子器件、一种存储器以及一种存储系统，自对准图形工艺方法包括：在衬底上形成间隔排列的多个芯轴，并在芯轴的两侧形成侧墙；形成覆盖芯轴和侧墙的介质层，其中介质层具有低介电常数；去除部分介质层以暴露侧墙的顶表面；去除侧墙以形成沟槽。本申请提供的自对准图形工艺方法，通过去除作为牺牲层的侧墙以形成容纳金属层的沟槽，并采用低介电常数介质材料形成金属互连结构的层间介质层，可减少刻蚀的次数，简化工艺步骤，并降低金属互连结构的电阻电容延迟效应，以及减少制造成本，提高最终形成的半导体器件产品的良率。

Description

自对准图形工艺方法及金属互连结构
技术领域
本申请涉及半导体设计及制造领域，更具体地，涉及一种自对准图形工艺方法及一种金属互连结构、一种外围电路、一种存储器、一种存储系统以及一种电子设备。
背景技术
随着半导体技术的发展，超大规模集成电路芯片的集成度已经高达几亿乃至几十亿个器件的规模，因而用于实现半导体器件电连接的多层金属互连技术被广泛使用。
常规的金属互连结构的制备方法可例如包括：通过沉积工艺形成层间介质层(Inter-layer dielectric，ILD)；通过光刻和刻蚀工艺等在层间介质层中形成图案化的沟槽(Trench)或通孔(Via)；以及采用电化学镀(Electrochemical Plating，ECP)沉积金属，将金属作为金属层镶嵌于层间介质层内以构成金属互连结构的基体，随后在基体表面再通过沉积工艺覆盖电迁移阻挡层或者扩散阻挡层以形成金属互连结构。
然而，随着集成电路中的半导体器件越来越密集，实现半导体器件电连接的金属互连结构在不断增多，金属互连结构的特征尺寸(Critical Dimension，CD)越来越小，金属互连结构中相邻的金属层之间的距离也变得越来越小，导致金属互连结构的电阻及电容产生了越来越明显的延迟效应，影响了半导体器件的运行速度，并降低了其可靠性。
因而，如何有效地减小金属互连结构的寄生电容，以提高三维存储器等半导体器件的运行速度以及使用可靠性是亟待解决的问题。
发明内容
本申请提供了一种可至少部分解决相关技术中存在的上述问题的自对准图形工艺方法、金属互连结构、外围电路、存储器、存储系统以及电子设备。
本申请一方面提供了一种自对准图形工艺方法，所述方法包括：在衬底上形成间隔排列的多个芯轴，并在所述芯轴的两侧形成侧墙；形成覆盖所述芯轴和所述侧墙的介质层，其中所述介质层具有低介电常数；去除部分所述介质层以暴露所述侧墙的顶表面；去除所述侧墙以形成沟槽。
在本申请一个实施方式中，所述介质层的介电常数K满足：2≤K≤3。
在本申请一个实施方式中，所述介质层包括：黑金刚石层和氮掺杂的碳化硅层中的至少一种。
在本申请一个实施方式中，形成覆盖所述芯轴和所述侧墙的介质层包括：采用低介电材料形成覆盖所述芯轴和所述侧墙的介质层。
在本申请一个实施方式中，形成覆盖所述芯轴和所述侧墙的介质层包括：在所述介质层内形成空气间隙。
在本申请一个实施方式中，形成覆盖所述芯轴和所述侧墙的介质层包括：采用沉积工艺形成所述介质层，其中，所述沉积工艺采用两种不同大小的沉积速率，以在所述介质层形成所述空气间隙。
在本申请一个实施方式中，所述沉积工艺同时采用两种不同大小的沉积速率，以在所述介质层形成所述空气间隙。
在本申请一个实施方式中，所述沉积工艺采用两种不同大小的沉积速率以在所述介质层形成所述空气间隙包括：采用第一沉积速率在所述芯轴的表面和所述侧墙的表面形成第一介质层；以及采用第二沉积速率在所述第一介质层的表面形成第二介质层，其中，所述第二沉积速率大于所述第一沉积速率。
在本申请一个实施方式中，所述第二沉积速率与所述第一沉积速率之间的比值α的范围为1.5≤α≤2。
在本申请一个实施方式中，去除部分所述介质层以暴露所述侧墙的顶表面包括：采用化学机械研磨工艺去除部分所述介质层，其中，去除部分所述介质层的研磨操作停止于所述芯轴的远离所述衬底的表面。
在本申请一个实施方式中，在所述芯轴的两侧形成侧墙包括：形成覆盖所述芯轴的覆盖层；以及去除所述覆盖层的、位于所述芯轴的顶面以及位于多个所述芯轴的侧壁之间的部分以形成所述侧墙。
在本申请一个实施方式中，形成覆盖所述芯轴的覆盖层包括：采用原子层沉积工艺形成覆盖所述芯轴的覆盖层。
在本申请一个实施方式中，所述侧墙相对于所述芯轴具有大于设定值的刻蚀选择比，以在去除所述侧墙时保留所述芯轴。
在本申请一个实施方式中，在平行于所述芯轴的排列的方向上，所述侧墙的宽度小于等于所述芯轴的宽度。
在本申请一个实施方式中，在去除所述侧墙以形成沟槽之后，所述方法还包括：采用金属层填充所述沟槽，以形成金属互连结构。
本申请另一方面提供了一种金属互连结构，所述金属互连结构包括：衬底；以及互连层，设置于所述衬底上，并包括：金属层、芯轴介质层以及层间介质层，其中，所述芯轴介质层与所述层间介质层之间设置有沟槽；所述金属层设置于所述沟槽中；以及所述层间介质层为低介电常数介质层。
在本申请一个实施方式中，所述金属互连结构包括多个所述金属层；所述层间介质层包括位于相邻的所述金属层之间的第一层间介质层；以及至少一个所述空气间隙，所述空气间隙形成在所述第一层间介质层中。
在本申请一个实施方式中，所述空气间隙位于所述第一层间介质层的中部或者中下部，并在垂直于所述衬底的方向延伸。
在本申请一个实施方式中，所述第一层间介质层包括沿垂直于所述衬底方向依次设置的第一介质层和第二介质层。
在本申请一个实施方式中，所述空气间隙包括位于所述第一介质层中的第一部分以及位于所述第二介质层中的第二部分，且所述第一部分大于所述第二部分。
在本申请一个实施方式中，所述层间介质层的介电常数K满足：2≤K≤3。
本申请又一方面提供了一种外围电路，用于与存储器电路连接，所述外围电路包括：多个阵列排布的半导体器件；以及本申请另一方面提供的金属互连结构，用于连接所述半导体器件与所述存储器电路。
本申请又一方面提供了一种存储器，所述存储器包括：存储阵列；以及与所述存储阵列连接的外围电路，其中，所述外围电路包括本申请另一方面提供的金属互连结构。
在本申请一个实施方式中，所述存储器包括三维NAND存储器和三维NOR存储器中的至少一种。
本申请又一方面提供了一种存储系统，所述存储系统包括：控制器及本申请又一方面提供的存储器，所述控制器耦合至所述存储器，且用于控制所述存储器存储数据。
本申请又一方面提供了一种电子设备，所述电子设备包括本申请又一方面提供的存储器。
在本申请一个实施方式中，所述电子设备包括如下至少一种：手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源。
根据本申请至少一个实施方式提供的自对准图形工艺方法及金属互连结构，通过去除作为牺牲层的侧墙以形成容纳金属层的沟槽，并采用低介电常数介质材料形成金属互连结构的层间介质层，可减少刻蚀的次数，简化工艺步骤，并降低金属互连结构的电阻电容延迟效应及其制造成本，提高最终形成的半导体器件产品的良率。
根据本申请至少一个实施方式的自对准图形工艺方法及金属互连结构，通过在金属互连结构的层间介质层中形成空气间隙可进一步地降低金属互连结构的电阻电容延迟效应。
此外，根据本申请至少一个实施方式的自对准图形工艺方法及金属互连结构、外围电路、电子器件、存储器及系统，在平行于芯轴排列的方向上，侧壁的宽度可小于等于芯轴的宽度，因而在不增加额外生产成本和工艺步骤的前提下，可满足缩小半导体器件产品的最小特征尺寸(Critical Dimension，CD)以实现更高密度的半导体集成电路的要求。
另外，在本申请的至少一个实施方式中，在去除部分介质层以暴露侧墙的顶表面的步骤中采用化学机械研磨工艺(CMP)取代常规的刻蚀工艺，可使剩余介质层、侧墙以及芯轴的表面的粗糙度符合后续工艺步骤的要求，并提高最终形成的半导体器件产品的导电性和良率。
附图说明
通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：
图1是根据本申请的一个实施方式的自对准图形工艺方法流程图；
图2是根据本申请的一个实施方式自对准图形工艺方法的、在衬底上形成芯轴层后所形成的结构的剖面示意图；
图3是根据本申请的一个实施方式自对准图形工艺方法的、在芯轴层上形成刻蚀掩膜层后所形成的结构的剖面示意图；
图4是根据本申请的一个实施方式自对准图形工艺方法的、图案化刻蚀掩膜层后所形成的结构的剖面示意图；
图5是根据本申请的一个实施方式自对准图形工艺方法的、在衬底上形成间隔排列的多个芯轴后所形成的结构的剖面示意图；
图6是根据本申请的一个实施方式自对准图形工艺方法的、形成覆盖芯轴的预备层后所形成的结构的剖面示意图；
图7是根据本申请的一个实施方式自对准图形工艺方法的、在芯轴的两侧形成侧墙后所形成的结构的剖面示意图；
图8是根据本申请的一个实施方式自对准图形工艺方法的、形成覆盖芯轴和侧墙的介质层后所形成的结构的剖面示意图；
图9是根据本申请的一个实施方式自对准图形工艺方法的、在介质层的表面形成另外一种介质层后所形成的结构的剖面示意图；
图10是根据本申请的一个实施方式自对准图形工艺方法的、去除部分介质层以形成剩余介质层后所形成的结构的剖面示意图；
图11是根据本申请的一个实施方式自对准图形工艺方法的、去除侧墙以形成沟槽后所形成的结构的剖面示意图；
图12是根据本申请的一个实施方式自对准图形工艺方法的、在沟槽中形成金属层后所形成的结构的剖面示意图；
图13是根据本申请的一个实施方式自对准图形工艺方法的、去除部分金属层后所形成的金属互连结构的剖面示意图；
图14A至图14F是一种常规的自对准图形工艺方法示意图；
图15是根据本申请的一个实施方式的外围电路结构剖面示意图；
图16是根据本申请的一个实施方式的存储器结构剖面示意图；
图17是根据本申请的一个实施方式的存储系统结构示意图；以及
图18是根据本申请的一个实施方式的电子设备结构示意图。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的教导的情况下，本申请中讨论的第一侧也可被称作第二侧，第一沟槽也可称为第二沟槽，反之亦然。
在附图中，为了便于说明，已稍微调整了部件的宽度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
此外，在本文中，当描述一个部分位于另一部分“上”时，例如“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……之上”或“在……上方”并非绝对表示以重力方向为基准位于之上之意，也不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。
此外，在本申请中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。
随着集成电路中的半导体器件越来越密集，实现半导体器件电连接的金属互连结构在不断增多，对于金属互连结构中相邻的金属层之间的距离要求越来越高，需要将该距离做小。发明人发现，金属层之间的距离做小将会导致金属互连结构的电阻及电容产生明显的延迟效应，影响半导体器件的运行速度，并降低其可靠性。
本申请实施例提出了一种自对准图形工艺方法、金属互连结构、外围电路、存储器、存储系统以及电子设备。通过在衬底上形成间隔排列的多个芯轴，并在芯轴的两侧形成侧墙，形成覆盖芯轴和侧墙的介质层，去除部分介质层以暴露侧墙的顶表面，并去除侧墙以形成沟槽，其中所述介质层具有低介电常数。从而可以在将金属互连结构中相邻的金属层之间的距离做小的同时，降低因金属互连结构的电阻及电容产生的延迟效应。在一些实施例中，沟槽的上下基本等宽，使后续填充的金属层上下基本等宽，从而金属层占用的尺寸较小，金属层之间的距离也相对较小。在一些实施例中，采用低介电材料形成介质层的介质材料，从而使形成的介质层具有低节电常数。在一些实施例中，形成的介质层中间有空气间隙，从而使介质层具有低介电常数。
图1是根据本申请一个实施方式的自对准图形工艺方法1000的流程图。如图1所示，自对准图形工艺方法1000可包括：
S1，在衬底上形成间隔排列的多个芯轴，并在芯轴的两侧形成侧墙。
S2，形成覆盖芯轴和侧墙的介质层，其中介质层具有低介电常数。
S3，去除部分介质层以暴露侧墙的顶表面。
S4，去除侧墙以形成沟槽。
下面将结合图2至图13详细说明上述自对准图形工艺方法1000的各个步骤的具体工艺。
步骤S1
图2是根据本申请的一个实施方式自对准图形工艺方法的、在衬底100上形成芯轴层200后所形成的结构的剖面示意图。图3是根据本申请的一个实施方式自对准图形工艺方法的、在芯轴层200上形成刻蚀掩膜层300后所形成的结构的剖面示意图。图4是根据本申请的一个实施方式自对准图形工艺方法的、图案化刻蚀掩膜层300后所形成的结构的剖面示意图。图5是根据本申请的一个实施方式自对准图形工艺方法的、在衬底100上形成间隔排列的多个芯轴210后所形成的结构的剖面示意图。图6是根据本申请的一个实施方式自对准图形工艺方法的、形成覆盖芯轴210的预备层220后所形成的结构的剖面示意图。图7是根据本申请的一个实施方式自对准图形工艺方法的、在芯轴210的两侧形成侧墙230后所形成的结构的剖面示意图。
如图2至图7所示，步骤S1在衬底上形成间隔排列的多个芯轴，并在芯轴的两侧形成侧墙可例如包括：在衬底100上形成芯轴层200；在芯轴层200上形成刻蚀掩膜层300；图案化刻蚀掩膜层300；形成间隔排列的多个芯轴210；以及形成覆盖芯轴210的预备层220，并在芯轴210的两侧形成侧墙230。
具体地，在本申请的一个实施方式中，可首先形成叠层结构，作为一种选择，该叠层结构可从下至上依次为：衬底100、芯轴层200、刻蚀掩膜层300以及光刻胶层(未示出)，其中芯轴层200可为旋涂的含碳材料(SoC)层或氧化硅层等，刻蚀掩膜层300可为硬掩模层，进一步地，刻蚀掩膜层300可选择为多晶硅层、氮氧化硅层以及氮化硅层中的至少一种。上述叠层结构还可包括其他层，此外，上述衬底、芯轴层、刻蚀掩膜层以及光刻胶层还可为复合层，本申请提供的图2至图7简化了上述叠层结构，本领域人员应理解，在未背离本申请要求保护的技术方案的情况下，可改变叠层结构组成及结构，来获得本说明书中描述的各个结果和优点。
如图2和图3所示，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺形成依次包括衬底100、芯轴层200、刻蚀掩膜层300以及光刻胶层的上述叠层结构。
如图4和图5所示，在形成叠层结构之后，可利用图案化的光刻胶层(未示出)为掩模对刻蚀掩膜层300进行刻蚀，以形成包括多个芯轴图案的图案化的刻蚀掩膜层310；随后利用图案化的刻蚀掩膜层310作为掩模对芯轴层200进行刻蚀，以形成间隔排列的多个芯轴210。
如图6所示，在本申请的一个实施方式中，多个芯轴210彼此间相隔一定距离，排列在衬底100的一个表面上。可将多个芯轴210的排列方向设定为X方向。在形成多个芯轴210之后，可通过例如沉积工艺形成覆盖芯轴210的预备层220，其中预备层220可包括形成在芯轴210的顶面(芯轴210的远离衬底100的表面)的预备层上层220A；形成在芯轴210的两侧壁表面(芯轴210的垂直于X方向的表面)的预备层侧层220B；以及覆盖在衬底100上，并位于多个芯轴210的侧壁之间的预备层底层220C。
在本申请的一个实施方式中，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺形成预备层220。作为一种选择，可采用原子层沉积工艺形成预备层220，通过原子层沉积工艺形成的预备层220可具有更好的均匀性，进而可提高最终形成的半导体器件的性能。
此外，如图6和图7所示，可去除预备层220中预备层上层220A和预备层底层220C，并保留预备层侧层220B以形成位于芯轴210的两侧的侧墙230。可通过诸如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来去除预备层220在X方向的部分以形成侧墙230。具体地，作为一种选择，可采用湿法刻蚀工艺、反应离子刻蚀工艺或者原子层刻蚀工艺去除预备层220在X方向的部分形成侧墙230。
作为一种选择，在本申请的一个实施方式中，侧墙230可包括氮化硅层、氮化钛层以及氧化钛层中的至少之一。
作为另一种选择，在本申请的一个实施方式中，侧墙230可相对于芯轴210具有大于设定值的刻蚀选择比，以在后续去除侧墙230的步骤中保留芯轴210。
如图14A至14F所示，以常规的自对准图形工艺方法中的自对准双重图形工艺为例，通常可包括以下步骤：在待刻蚀层1的表面依次沉积形成第一硬掩模层2、核心材料层3、第二硬掩模层4和光刻层5，并随后进行光刻以形成图案化的光刻层5；利用图案化的光刻层5为掩模对第二硬掩模层4进行刻蚀，形成图案化的第二硬掩模层(未示出)；随后利用图案化的第二硬掩模层作为掩模对核心材料层3进行刻蚀，形成多个间隔排列的芯轴3’；随后去除图案化的第二硬掩模层，并通过沉积工艺形成覆盖芯轴3’的侧墙材料层6；通过刻蚀工艺去除侧墙材料层6的、例如水平方向(X方向)的部分以形成侧墙6’；通过刻蚀工艺去除芯轴3’，并以侧墙6’为掩模刻蚀第一硬掩模层2以形成图案化的第一硬掩层2’；以图案化的第一硬掩模层2’作为掩模刻蚀待刻蚀层1以形成沟槽7；以及采用金属层填充沟槽7。
在导体制造技术进入24nm及以下技术节点之后，上述常规的自对准图形工艺方法可替代光刻工艺定义图形尺寸，用于制备金属互连结构等半导体器件。然而，随着集成电路中的半导体器件越来越密集，实现半导体器件电连接的金属互连结构在不断增多，金属互连结构的特征尺寸(CD，Critical Dimension)越来越小，金属互连结构中相邻的金属层之间的距离也变得越来越小，导致金属互连结构的电阻及电容产生了越来越明显的延迟效应，影响了半导体器件的运行速度，并降低了其可靠性。
相较于上述刻蚀芯轴后以剩余的侧墙为掩膜刻蚀诸如基底等待刻蚀层以形成容纳金属层的沟槽的常规方法，本申请至少一个实施方式提供的可用于形成金属互连结构的自对准图形工艺方法，可通过去除作为牺牲层的侧墙以形成容纳金属层的沟槽，从而形成的金属层上下基本等宽，提高了金属层布线密度，有利于减小器件的整体尺寸；并采用低介电常数介质材料形成金属互连结构的层间介质层，以减少刻蚀的次数，简化工艺步骤，并降低金属互连结构的电阻电容延迟效应及其制造成本，提高最终形成的半导体器件产品的良率。
此外，根据本申请至少一个实施方式的自对准图形工艺方法，通过在金属互连结构的层间介质层中形成空气间隙可进一步地降低金属互连结构的电阻电容延迟效应。
如图7所示，在一些实施方式中，侧墙230在X方向的宽度W1可大于等于芯轴210在X方向的宽度W2。此外，在另外一些实施方式中，侧墙230在X方向的宽度W1可小于等于芯轴210在X方向的宽度W2。
具体地，在本申请的一个实施方式中，侧墙230的宽度W1可满足20nm≤W1≤30nm。此外，在本申请的一个实施方式中，芯轴210的宽度W2可满足30nm≤W2≤50nm。
因此，根据本申请至少一个实施方式的自对准图形工艺方法，由于在平行于芯轴排列的方向上，侧壁的宽度可小于等于芯轴的宽度，因而，在通过去除作为牺牲层的侧墙以形成容纳金属层的沟槽的过程中，可在不增加额外生产成本和工艺步骤的前提下，满足缩小半导体器件产品的最小特征尺寸(Critical Dimension，CD)以实现更高密度的半导体集成电路的要求。
通过去除作为牺牲层的侧墙以形成容纳金属的沟槽以及形成金属互连结构的过程将具体地结合图8至图13在步骤S2至S5中详细说明。
步骤S2
图8是根据本申请的一个实施方式自对准图形工艺方法的、形成覆盖芯轴210和侧墙230的第一材质介质层401后所形成的结构的剖面示意图。图9是根据本申请的一个实施方式自对准图形工艺方法的、在第一材质介质层401的表面形成另外一种第二材质介质层402后所形成的结构的剖面示意图。
如图8和图9所示，在本申请的一个实施方式中，步骤S2形成覆盖芯轴和侧墙的介质层，其中介质层具有低介电常数可例如包括：通过一个或多个薄膜沉积工艺形成覆盖芯轴210和侧墙230的介质层400，其中介质层400可由至少一种低介电常数介质材料制备，薄膜沉积工艺可包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合，本申请对此不作限定。该介质层可以是低介电常数介质层。可以理解，低介电常数(low-k)，即介电常数(k)比较低(低于二氧化硅，k＝3.9)，低介电常数电介质可以是介电常数(k)比较低(低于二氧化硅，k＝3.9)的电介质。
此外，在本申请的另一实施方式中，步骤S2形成覆盖芯轴和侧墙的介质层，其中介质层具有低介电常数还可例如包括：在具有第一介电常数的初始介质层中掺杂负电性相对强或者弱极化的元素(例如，氟元素等)或者基团(例如，CHx、CHF3等)，以降低初始介质层的偶极子极化情况，比如引入Si-F键，从而形成具有第二介电常数的介质层，其中第二介电常数为低介电常数，且小于第一介电常数。
另外，在本申请的又一实施方式中，步骤S2形成覆盖芯轴和侧墙的介质层，其中介质层具有低介电常数还可例如包括：在采用具有第三介电常数的介质材料形成介质层的过程中，通过控制诸如沉积工艺的过程参数，以形成具有空气间隙的介质层，由于空气间隙的介电常数为1，因而可降低该介质层的介电常数，使得该介质层具有第四介电常数，第四介电常数为低介电常数，且小于第三介电常数。
进一步地，还可结合上述方法形成具有低介电常数的介质层。例如，选择介电常数较低的介质材料形成介质层，并在形成过程中通过控制形成工艺参数，以形成具有空气间隙的介质层。通过采用低介电常数的介质材料制备介质层，并在介质层的结构中引入空气间隙，可获得具有低介电常数的介质层。此外，本申请对于具有低介电常数的介质层的结构、材质和形成工艺不作限定。
在半导体工艺的范畴中，低介电常数(low-K)通常是指介电常数(K)比氧化硅的介电常数更低，其中氧化硅的介电常数介于3.9至4.1之间。典型的低介电常数可小于3.5。
在本申请的一个实施方式中，覆盖芯轴210和侧墙230的介质层400的介电常数K可满足：2≤K≤3。
随着半导体器件特征尺寸(Critical Dimension，CD)越来越小，相邻的金属层之间的距离变得越来越小，导致相邻金属层间产生的电容越来越大，该电容也成为寄生电容，不仅影响半导体器件的运行速度，也对半导体器件的可靠性有严重影响。为了减轻这种问题，例如在形成金属互连结构的层间介质层时，可以低介电常数介质材料取代如氧化硅等高介电常数介质材料，以降低位于层间介质层中的、相邻的金属层之间的电容，从而解决寄生电容、电阻电容延迟效应及其引起的一系列问题。
进一步地，根据本申请至少一个实施方式的自对准图形工艺方法，还可在金属互连结构的层间介质层中形成空气间隙以降低金属互连结构的电阻电容延迟效应。
具体地，在本申请的一个实施方式中，可采用诸如NDC层(Nitrogen doppedSilicon Carbite，氮掺杂的碳化硅层)、TEOS层(Ethylsilicate，正硅酸乙酯层)以及BD层(Black Diamond，黑金刚石层)中的任意一种或组合形成介质层400，其中BD层可由一种以二氧化硅为基础的低介电常数材料有机硅酸盐玻璃(Silicon Oxycarbide，SiOC)制备，例如，BD层可通过在二氧化硅中掺入甲基及氧等低极性分子，并采用等离子体增强化学气相沉积(PECVD，Plasma Enhanced Chemical Vapor Deposition)形成。
此外，介质层400可选择为单层结构或者复合层结构。具体地，如图9所示，作为一种选择，可先形成覆盖芯轴210和侧墙230的第一材质介质层401，之后在第一材质介质层401的表面形成第二材质介质层402，以及在第二材质介质层402的表面形成第三材质介质层403以形成复合结构的介质层400。然而，本领域人员应理解，在未背离本申请要求保护的技术方案的情况下，可改变介质层的组成、结构及生成工艺，来获得本说明书中描述的各个结果和优点。
再次参考图9，在本申请的一个实施方式中，可在介质层400中形成空气间隙，以降低金属互连结构的电阻电容延迟效应。具体地，作为一种选择，形成第二材质介质层402采用的沉积工艺可包括两种不同大小的沉积速率，用以在第二材质介质层402中形成空气间隙01，其中第二材质介质层402可包括分别通过上述两种不同大小沉积速率形成的第一介质层402A和第二介质层402B。
作为一种选择，可同时采用第一沉积速率在芯轴210的表面和侧墙230的表面形成第一介质层402A或者可采用第一沉积速率在第一材质介质层401的表面形成第一介质层402A；以及采用第二沉积速率在第一介质层402A的表面形成第二介质层402B。进一步地，同时沉积第一介质层402A和第二介质层402B时，第二沉积速率可大于第一沉积速率，从而由较快的第二沉积速率先形成的、位于上方的第二介质层402B的表面可相应封口部分空间，从而影响以较慢的第一沉积速率形成的位于下方的第一介质层402A，使得第二材质介质层402中具有空气间隙01。
在本申请的一个实施方式中，第二沉积速率与第一沉积速率之间的比值α的范围可为1≤α≤3。此外，作为一种选择，比值α的范围可为1.5≤α≤2。当同时沉积第一介质层402A和第二介质层402B，且第二沉积速率与第一沉积速率的比值范围在上述区间的时候，由较快的第二沉积速率先形成的、位于上方的第二材质介质层402B的表面可相应封口部分空间，从而影响以较慢的第一沉积速率形成的位于下方的第一第二材质介质层402A，使得第二材质介质层402中具有空气间隙01。由于空气具有更低的介电常数，因而在介质层(例如第一材质介质层401)中加入空气间隙可降低介质层的介电常数，改善电阻电容延迟现象。
进一步地，通过控制第一沉积速率和第二沉积速率还可控制介质层中空气间隙的大小以及位置。例如，在本申请的一个实施方式中，空气间隙01可包括位于第一介质层402A中的第一部分以及位于第二介质层402B中的第二部分，且第一部分大于第二部分。第二沉积速率与第一沉积速率之间的比值α越大，形成的空气间隙越大，其改善后续形成的金属互连结构的电阻电容延迟现象的效果越明显。此外，本领域人员应理解，在未背离本申请要求保护的技术方案的情况下，可改变形成有空气间隙的介质层的结构、组成及生成工艺，来获得本说明书中描述的各个结果和优点。
步骤S3
图10是根据本申请的一个实施方式自对准图形工艺方法的、去除部分介质层400以形成剩余介质层410后所形成的结构的剖面示意图。
如图10所示，步骤S3去除部分介质层以暴露侧墙的顶表面可例如包括：采用诸如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，或者执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等去除部分介质层400以形成剩余介质层410，去除部分介质层400的操作可停止于芯轴210的远离衬底100的顶面211，并暴露出侧墙230的顶表面231。剩余介质层410包括第一第二材质介质层402A’、第二第二材质介质层402B’以及至少一个空气间隙01。
在本申请的一个实施方式中，可通过化学机械研磨工艺(CMP)去除部分介质层400以形成剩余介质层410，去除部分介质层400的研磨可停止于芯轴210的顶面211，并暴露出侧墙230的顶表面231。换言之，芯轴210远离衬底100的顶面211可作为停止层限制上述研磨过程，保证形成的剩余介质层410的表面以及暴露的侧墙230的表面的均匀性。
此外，化学机械研磨工艺可至少包括主研磨工序和去离子水清洗工序，主研磨工序中使用带有研磨颗粒的化学制剂为研磨液对介质层400进行研磨；去离子水清洗工序中采用的下压力与主研磨工序中采用的下压力方向相同，以使剩余介质层410、侧墙230以及芯轴210的表面的粗糙度符合要求。进一步地，化学机械研磨工艺的研磨参数可包括下压力、研磨时间和研磨转速，通过调整研磨参数，可动态调整或修整剩余介质层410、侧墙230以及芯轴210的表面的粗糙度，以满足后续工艺步骤的需求。
因此，在本申请的至少一个实施方式中，在去除部分介质层以暴露侧墙的顶表面的步骤中采用化学机械研磨工艺(CMP)取代常规的刻蚀工艺，可使剩余介质层、侧墙以及芯轴的表面的粗糙度符合后续工艺步骤的要求，并提高最终形成的半导体器件产品的导电性和良率。
步骤S4
图11是根据本申请的一个实施方式自对准图形工艺方法的、去除侧墙230以形成沟槽240后所形成的结构的剖面示意图。
如图11所示，步骤S4去除侧墙以形成沟槽可例如包括：采用诸如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，或者执行其他制造工艺等去除侧墙230(如图10所示)以形成沟槽240。
此外，在本申请的一个实施方式中，侧墙230相对于芯轴210可具有大于设定值的刻蚀选择比，因而在去除侧墙230的步骤中可保留芯轴210。作为一种选择，本申请也可采用其他方法，例如包括光刻、清洁和化学机械抛光等图案化工艺，以在去除侧墙230的步骤中保留芯轴210。本申请对该具体实施方式不作限定。
常规的自对准图形工艺方法中形成沟槽通常需要通过诸如刻蚀工艺去除芯轴，并以侧墙为掩模刻蚀硬掩模层以形成图案化的硬掩层；以及以图案化的硬掩模层作为掩模刻蚀待刻蚀层以形成容纳金属层的沟槽等步骤实现。本申请提供的自对准图形工艺方法通过去除作为牺牲层的侧墙以形成容纳金属层的沟槽，并采用低介电常数介质材料形成金属互连结构的层间介质层，可减少刻蚀的次数，简化工艺步骤，并降低金属互连结构的电阻电容延迟效应及其制造成本，提高最终形成的半导体器件产品的良率。
进一步地，在一些实施方式中，侧墙230在X方向的宽度W1小于等于芯轴210在X方向的宽度W2。因此，根据本申请至少一个实施方式的自对准图形工艺方法，由于在平行于芯轴排列的方向上，侧壁的宽度可小于等于芯轴的宽度，因而在通过去除作为牺牲层的侧墙以形成容纳金属层的沟槽的过程中，可在不增加额外生产成本和工艺步骤的前提下，满足缩小产品器件的最小特征尺寸以实现更高密度的半导体集成电路的要求。
作为一种选择，在一些实施方式中，还可根据最终形成的半导体器件的设计需要，进一步地去除芯轴210以扩大沟槽240在X方向的尺寸。
图12是根据本申请的一个实施方式自对准图形工艺方法的、在沟槽240中形成金属填充层500后所形成的结构的剖面示意图。图13是根据本申请的一个实施方式自对准图形工艺方法的、去除部分金属填充层500后所形成的金属互连结构2000的剖面示意图；
如图11和图12所示，本申请提供的自对准图像工艺方法还包括：采用金属层填充沟槽以形成金属互连结构，上述步骤可例如包括：采用金属填充层500通过诸如沉积工艺填充沟槽240；以及采用诸如化学机械研磨工艺(CMP)去除部分金属填充层500，以使金属层的顶面511与芯轴210的顶面211齐平以形成金属层510。
具体地，可通过一个或多个薄膜沉积工艺形成覆盖芯轴210的顶面211以及介质层400的顶面，并填充沟槽240(如图10所示)的金属填充层500。薄膜沉积工艺可包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合，本申请对此不作限定。作为一种选择，可采用电化学镀(Electrochemical Plating，ECP)沉积金属填充层500。
在形成金属填充层500之后，可采用诸如化学机械研磨工艺(CMP)去除部分金属填充层500，以使金属层的顶面511与芯轴210的顶面211齐平以形成金属层510。
在本申请的一个实施方式中，由于铜具有较好的导电性和填充性能，因此可选用铜作为形成金属填充层500的材料。然而，本领域人员应理解，在未背离本申请要求保护的技术方案的情况下，可改变金属填充层的结构、组成及生成工艺，来获得本说明书中描述的各个结果和优点。
此外，在本申请的一个实施方式中，本申请提供的自对准图像工艺方法还包括形成金属互连结构2000的步骤：在剩余介质层410与芯轴210形成的沟槽240中填充金属层510以形成基体，并随后在基体表面通过例如沉积工艺覆盖电迁移阻挡层或者扩散阻挡层可形成金属互连结构2000。
再次参考图13，本申请另一方面还提供一种由上述方法制备的金属互连结构2000，具体地，金属互连结构2000可包括：衬底100以及设置于衬底100上的互连层，其中互连层可包括剩余介质层410(层间介质层)、芯轴210以及金属层510，其中层间介质层410与芯轴210之间设置有沟槽(未示出)，金属层510设置于沟槽中，层间介质层410为低介电常数介质层。
进一步地，在本申请的一个实施方式中，层间介质层的介电常数K满足：2≤K≤3。作为一种选择，层间介质层可包括黑金刚石层和氮掺杂的碳化硅层中的至少一种。
通过去除作为牺牲层的侧墙以形成容纳金属层的沟槽，并采用低介电常数介质材料形成金属互连结构的层间介质层，可减少刻蚀的次数，简化工艺步骤，并降低金属互连结构的电阻电容延迟效应及其制造成本，提高最终形成的半导体器件产品的良率。
进一步地，在本申请的一个实施方式中，层间介质层410包括位于相邻的金属层510之间的第一层间介质层411；以及形成在第一层间介质层411中的至少一个空气间隙01。空气间隙01可降低金属互连结构2000的电阻电容延迟效应。
作为一种选择，在本申请的一个实施方式中，空气间隙01可位于第一层间介质层411的中部或者中下部，并在垂直于衬底100的方向延伸。
进一步地，在本申请的一个实施方式中，层间介质层410包括沿垂直于衬底100的方向依次设置的第一介质层402A’(前叙步骤中剩余的第一介质层402A)和第二介质层402B’(前叙步骤中剩余的第二介质层402B)。作为一种选择，空气间隙01可包括位于第一介质层402A’中的第一部分以及位于第二介质层402B’中的第二部分，且第一部分大于第二部分。
根据本申请至少一个实施方式的金属互连结构，通过采用低介电常数介质材料形成金属互连结构的层间介质层，并在层间介质层中形成空气间隙可降低金属互连结构的电阻电容延迟效应。
进一步地，根据本申请至少一个实施方式制备的金属互连结构2000，其金属层510在平行于芯轴210排列的方向(在X方向)上的宽度W3的范围可满足20nm≤W3≤30nm。因而在不增加额外生产成本和工艺步骤的前提下，可满足缩小半导体器件产品的最小特征尺寸(Critical Dimension，CD)以实现更高密度的半导体集成电路的要求。
此外，在本申请的至少一个实施方式中，形成金属互连结构2000的过程中，在去除部分介质层以暴露侧墙的顶表面的步骤中采用化学机械研磨工艺(CMP)取代常规的刻蚀工艺，可使剩余介质层、侧墙以及芯轴的表面的粗糙度符合后续工艺步骤的要求，因而可提高金属互连结构以及最终形成的半导体器件产品的导电性和良率。
图15是根据本申请的一个实施方式的外围电路结构剖面示意图。
如图15所示，本申请又一方面还提供一种包括上述方法制备的金属互连结构2000的外围电路3000。外围电路3000可包括：电容、电感或者PN结构等。具体地，用于与存储器电路连接的外围电路3000可包括多个阵列排布的半导体器件；以及用于连接半导体器件与存储器电路的金属互连结构2000。
在本申请的一个实施方式中，半导体器件可包括位于第二衬底3001上的栅极结构3002，以及分别位于第二衬底3001中且位于栅极结构3002两侧的源漏掺杂区3003。此外，半导体器件还包括与栅极结构3002接触的第一接触插塞3004，以及与源漏掺杂区3003接触的第二接触插塞3005。
金属互连结构2000可与第一接触插塞3004和第二接触插塞3005连接，以将半导体器件的电信号输出。进一步地，还可在金属互连结构2000的表面形成连接层，并与存储器的例如位线和导电插塞等连接。
外围电路3000可以包括用于促进电子器件的操作的任何适当数字、模拟和/或混合信号电路。例如，外围电路3000可以包括以下一种或多种：数据缓冲器(如位线页缓冲器)、解码器(如行解码器或列解码器)、感测放大器、电荷泵、电流或电压基准、或者电路的任何有源或无源部件(如晶体管、二极管、电阻器或电容器)。在一些实施例中，外围电路3000使用互补金属氧化物半导体(CMOS)技术形成。
图16是根据本申请的一个实施方式的存储器结构剖面示意图。如图15所示，本申请又一方面还提供一种包括上述方法制备的金属互连结构2000的存储器4000。存储器4000可包括存储阵列4001和与存储阵列4001连接的外围电路4002。外围电路4002包括本申请另一方面提供的金属互连结构2000。
在本申请的一个实施方式中，存储器4000可以是二维存储器或者三维存储器。例如，可以是三维NAND存储器和三维NOR存储器中的至少一种。
具体地，以三维NAND存储器为例，存储阵列4001可包括第一衬底4003以及位于第一衬底4003上的多个存储串4004。存储串4004上方设置有第一导电插塞4005。外围电路4002包括多个阵列排布的半导体器件、金属互连结构2000以及位线4006。位线4006的一端连接第一导电插塞4005，另一端连接金属互连结构2000以实现存储器4000中电信号传送。
图17是根据本申请一个实施方式的存储系统10000结构示意图。
如图17所示，本申请的又一方面还提供了一种存储器系统10000。存储器系统10000可包括存储器4000和控制器6000。存储器4000可与上文中任意实施方式的所描述的存储器相同，本申请对此不再赘述。存储器系统10000可以是二维存储系统或者三维存储系统，下面以三维存储器系统为例进行说明。
三维存储器系统10000可包括三维存储器4000、主机5000和控制器6000。三维存储器4000可与上文中任意实施方式的所描述的三维存储器相同，本申请对此不再赘述。控制器6000可通过通道CH控制三维存储器4000，并且三维存储器4000可响应于来自主机5000的请求基于控制器6000的控制而执行操作。三维存储器4000可通过通道CH从控制器5000接收命令CMD和地址ADDR并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，三维存储器4000可对由地址选择的区域执行与命令相对应的内部操作。
在一些实施方式中，三维存储器系统可被实施为诸如通用闪存存储(UFS)装置，固态硬盘(SSD)，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，个人计算机存储卡国际协会(PCMCIA)卡类型的存储装置，外围组件互连(PCI)类型的存储装置，高速PCI(PCI-E)类型的存储装置，紧凑型闪存(CF)卡，智能媒体卡或者记忆棒等。图18是本申请实施例提供的电子设备20000的结构示意图。
如图17所示，本申请实施例的又一方面还提供了一种电子设备20000。电子设备20000包括存储器4000。存储器4000可与上文中任意实施方式的所描述的存储器相同，本申请对此不再赘述。电子设备20000可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源等带有存储功能的设备。因而，可根据电子设备20000的具体设备类型确定电子设备20000的其他模块8000，其他模块8000可通过诸如通道等控制三维存储器4000，并且三维存储器4000可通过诸如通道等从其他模块8000接收命令CMD和地址ADDR，并且访问响应于该地址而从存储单元阵列中选择的区域，该其他模块8000可以包括控制器。本申请对此不做限定。
本申请提供外围电路、存储器、存储系统和电子设备，由于设置了本申请提供的金属互连结构，因而具有与所述金属互连结构相同的有益效果，在此不做赘述。
此外，尽管在此描述了示例性的自对准图形工艺方法以及示例性的金属互连结构，但可以理解，一个或多个特征可以从上述方法或结构中被省略、替代或者增加。此外，所举例的各层的材料仅仅是示例性。
以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (27)

1.一种自对准图形工艺方法，其特征在于，所述方法包括：
在衬底上形成间隔排列的多个芯轴，并在所述芯轴的两侧形成侧墙；
形成覆盖所述芯轴和所述侧墙的介质层，其中所述介质层具有低介电常数；
去除部分所述介质层以暴露所述侧墙的顶表面；以及
去除所述侧墙以形成沟槽。
2.根据权利要求1所述的方法，其特征在于，所述介质层的介电常数K满足：
2≤K≤3。
3.根据权利要求1所述的方法，其特征在于，所述介质层包括：黑金刚石层和氮掺杂的碳化硅层中的至少一种。
4.根据权利要求1所述的方法，其特征在于，形成覆盖所述芯轴和所述侧墙的介质层包括：
采用低介电材料形成覆盖所述芯轴和所述侧墙的介质层。
5.根据权利要求1所述的方法，其特征在于，形成覆盖所述芯轴和所述侧墙的介质层包括：
在所述介质层内形成空气间隙。
6.根据权利要求5所述的方法，其特征在于，形成覆盖所述芯轴和所述侧墙的介质层包括：
采用沉积工艺形成所述介质层，
其中，所述沉积工艺采用两种不同大小的沉积速率，以在所述介质层形成所述空气间隙。
7.根据权利要求6所述的方法，其特征在于，所述沉积工艺同时采用两种不同大小的沉积速率，以在所述介质层形成所述空气间隙。
8.根据权利要求6所述的方法，其特征在于，所述沉积工艺采用两种不同大小的沉积速率以在所述介质层形成所述空气间隙包括：
采用第一沉积速率在所述芯轴的表面和所述侧墙的表面形成第一介质层；以及
采用第二沉积速率在所述第一介质层的表面形成第二介质层，
其中，所述第二沉积速率大于所述第一沉积速率。
9.根据权利要求8所述的方法，其特征在于，所述第二沉积速率与所述第一沉积速率之间的比值α的范围为1.5≤α≤2。
10.根据权利要求1所述的方法，其特征在于，去除部分所述介质层以暴露所述侧墙的顶表面包括：
采用化学机械研磨工艺去除部分所述介质层，
其中，去除部分所述介质层的研磨操作停止于所述芯轴的远离所述衬底的表面。
11.根据权利要求1所述的方法，其特征在于，在所述芯轴的两侧形成侧墙包括：
形成覆盖所述芯轴的覆盖层；以及
去除所述覆盖层的、位于所述芯轴的顶面以及位于多个所述芯轴的侧壁之间的部分以形成所述侧墙。
12.根据权利要求11所述的方法，其特征在于，形成覆盖所述芯轴的覆盖层包括：
采用原子层沉积工艺形成覆盖所述芯轴的覆盖层。
13.根据权利要求1所述的方法，其特征在于，
所述侧墙相对于所述芯轴具有大于设定值的刻蚀选择比，以在去除所述侧墙时保留所述芯轴。
14.根据权利要求1至13中任一项所述的方法，其特征在于，
在平行于所述芯轴的排列的方向上，所述侧墙的宽度小于等于所述芯轴的宽度。
15.根据权利要求1至13中任一项所述的方法，其特征在于，在去除所述侧墙以形成沟槽之后，所述方法还包括：
采用金属层填充所述沟槽，以形成金属互连结构。
16.一种金属互连结构，其特征在于，所述金属互连结构包括：
衬底；以及
互连层，设置于所述衬底上，并包括：金属层、芯轴以及层间介质层，
其中，所述芯轴与所述层间介质层之间设置有沟槽；
所述金属层设置于所述沟槽中；以及
所述层间介质层为低介电常数介质层。
17.根据权利要求16所述的金属互连结构，其特征在于，所述金属互连结构包括多个所述金属层；
所述层间介质层包括位于相邻的所述金属层之间的第一层间介质层；以及
至少一个所述空气间隙，所述空气间隙形成在所述第一层间介质层中。
18.根据权利要求17所述的金属互连结构，其特征在于，所述空气间隙位于所述第一层间介质层的中部或者中下部，并在垂直于所述衬底的方向延伸。
19.根据权利要求17所述的金属互连结构，其特征在于，所述第一层间介质层包括沿垂直于所述衬底方向依次设置的第一介质层和第二介质层。
20.根据权利要求19所述的金属互连结构，其特征在于，所述空气间隙包括位于所述第一介质层中的第一部分以及位于所述第二介质层中的第二部分，且所述第一部分大于所述第二部分。
21.根据权利要求16所述的金属互连结构，其特征在于，所述层间介质层的介电常数K满足：
2≤K≤3。
22.一种外围电路，用于与存储器电路连接，其特征在于，所述外围电路包括：
多个阵列排布的半导体器件；以及
如权利要求16至21中任一项所述的金属互连结构，用于连接所述半导体器件与所述存储器电路。
23.一种存储器，其特征在于，所述存储器包括：
存储阵列；以及
与所述存储阵列连接的外围电路，
其中，所述外围电路包括如权利要求16至21中任一项所述的金属互连结构。
24.根据权利要求23所述的存储器，其特征在于，所述存储器包括三维NAND存储器和三维NOR存储器中的至少一种。
25.一种存储系统，其特征在于，包括控制器及权利要求23或24所述的存储器，所述控制器耦合至所述存储器，且用于控制所述存储器存储数据。
26.一种电子设备，其特征在于，包括：权利要求23或24所述的存储器。
27.根据权利要求26所述的电子设备，其特征在于，所述电子设备包括如下至少一种：手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源。
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