TW202401789A - 三維記憶體裝置及其形成方法 - Google Patents

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Abstract

本發明提供一種三維記憶體裝置及其形成方法。三維記憶體裝置包括摻雜半導體層，設置在摻雜半導體層上的源極選擇閘閘極線，包括交錯設置在源極選擇閘閘極線上的導電層和介電質層的堆疊體結構，以及延伸穿過堆疊體結構和源極選擇閘閘極線並且與摻雜半導體層接觸的通道結構。通道結構包括半導體通道和儲存膜。源極選擇閘閘極線與半導體通道直接接觸。

Description

三維記憶體裝置及其形成方法
本發明是關於一種記憶體裝置，特別是指一種三維記憶體裝置和用於形成三維記憶體裝置的方法。
通過改進製程技術、電路設計、程式化演算法和製造製程，平面半導體裝置（例如記憶體單元）縮小到更小的尺寸。然而，隨著半導體裝置的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高。三維(three-dimensional, 3D)半導體裝置架構可以解決一些平面半導體裝置（例如快閃記憶體裝置）中的密度限制。
3D半導體裝置可以通過堆疊半導體晶圓或裸晶並將它們垂直互連來形成，使得得到的結構作為單個裝置，從而以比傳統平面製程更低的功率和更小的占地面積實現性能改進。在用於堆疊半導體基底的各種技術中，鍵合（例如混合鍵合）被認為是有前途的技術之一，因為它能夠形成高密度互連。
在一個方面中，本發明公開了一種3D記憶體裝置。該3D記憶體裝置包括：摻雜半導體層；源極選擇閘閘極線，設置在摻雜半導體層上；堆疊體結構，包括在源極選擇閘閘極線上形成的交錯的導電層和介電質層；以及通道結構，延伸穿過堆疊體結構和源極選擇閘閘極線並且與摻雜半導體層接觸。通道結構包括半導體通道和儲存膜。源極選擇閘閘極線與半導體通道接觸。
在一些實施方式中，源極選擇閘閘極線和導電層包括不同的材料。在一些實施方式中，摻雜半導體層與半導體通道接觸。
在一些實施方式中，源極選擇閘閘極線包括源極選擇閘介電質層和與源極選擇閘介電質層接觸的源極選擇閘導電層，並且源極選擇閘介電質層與半導體通道直接接觸。在一些實施方式中，介電質層中的每個介電質層與儲存膜直接接觸。
在另一方面中，公開了一種3D記憶體裝置。該3D記憶體裝置包括：摻雜半導體層；源極選擇閘閘極線，設置在摻雜半導體層上；堆疊體結構，包括在源極選擇閘閘極線上形成的交錯的字元線和介電質層；以及通道結構，延伸穿過堆疊體結構和源極選擇閘閘極線並且與摻雜半導體層接觸。源極選擇閘閘極線包括由源極選擇閘介電質層圍繞的源極選擇閘導電層。每條字元線包括由閘極介電質層圍繞的閘極電極。通道結構包括半導體通道和儲存膜。源極選擇閘介電質層與半導體通道接觸，並且閘極介電質層與儲存膜接觸。
在一些實施方式中，源極選擇閘介電質層位於源極選擇閘導電層和半導體通道之間。在一些實施方式中，閘極介電質層和儲存膜位於閘極電極和半導體通道之間。在一些實施方式中，源極選擇閘介電質層與半導體通道直接接觸。在一些實施方式中，源極選擇閘導電層包括多晶矽。
在又一方面中，本發明公開了一種系統。該系統包括：被配置為儲存資料的3D記憶體裝置以及記憶體控制器。該3D記憶體裝置包括：摻雜半導體層；源極選擇閘閘極線，設置在摻雜半導體層上；堆疊體結構，包括在源極選擇閘閘極線上形成的交錯的導電層和介電質層；以及通道結構，延伸穿過堆疊體結構和源極選擇閘閘極線並且與摻雜半導體層接觸。通道結構包括半導體通道和儲存膜。源極選擇閘閘極線與半導體通道接觸。記憶體控制器耦接到3D記憶體裝置並且被配置為通過源極選擇閘閘極線控制通道結構的操作。
在另一方面中，本發明公開了一種系統。該系統包括：被配置為儲存資料的3D記憶體裝置以及記憶體控制器。該3D記憶體裝置包括：摻雜半導體層；源極選擇閘閘極線，設置在摻雜半導體層上；堆疊體結構，包括在源極選擇閘閘極線上形成的交錯的字元線和介電質層；以及通道結構，延伸穿過堆疊體結構和源極選擇閘閘極線並且與摻雜半導體層接觸。源極選擇閘閘極線包括由源極選擇閘介電質層圍繞的源極選擇閘導電層。每條字元線包括由閘極介電質層圍繞的閘極電極。通道結構包括半導體通道和儲存膜。源極選擇閘介電質層與半導體通道接觸，並且閘極介電質層與儲存膜接觸。記憶體控制器耦接到3D記憶體裝置並且被配置為通過源極選擇閘閘極線控制通道結構的操作。
在另一方面中，本發明公開了一種用於形成3D記憶體裝置的方法。在半導體層上形成第一犧牲層。在第一犧牲層上交錯形成包括多個第一介電質層和多個第二介電質層的介電質堆疊體。第一犧牲層和多個第二介電質層包括不同的材料。形成延伸穿過與第一犧牲層接觸的介電質堆疊體的通道結構。通道結構包括半導體通道和儲存膜。用於多條字元線替換多個第二介電質層。去除半導體層和第一犧牲層，以暴露出通道結構的一部分。在通道結構上形成摻雜半導體層。
在一些實施方式中，第一犧牲層與第一介電質層和第二介電質層相比具有高蝕刻選擇性。在一些實施方式中，第一犧牲層包括高介電常數（高k）材料。在一些實施方式中，第一犧牲層包括鎢。
在一些實施方式中，形成垂直延伸穿過與第一犧牲層接觸的介電質堆疊體的通道結構和虛設通道結構。在一些實施方式中，形成垂直延伸穿過介電質堆疊體的開口以暴露第一犧牲層。通過開口去除多個第二介電質層以形成多個第一空腔。在多個第一空腔中形成多條字元線。在開口中形成縫隙結構。
在一些實施方式中，去除半導體層直到被第一犧牲層停止。去除第一犧牲層和通道結構的儲存膜的一部分以暴露通道結構的半導體通道的一部分。
在一些實施方式中，在通道結構的半導體通道的一部分上形成摻雜半導體層。啟動摻雜半導體層。在一些實施方式中，在摻雜半導體層上形成互連結構。
在另一方面中，本發明公開了一種用於形成3D記憶體裝置的方法。在半導體層上形成第一犧牲層。在第一犧牲層上交錯形成包括多個第一介電質層和多個第二介電質層的介電質堆疊體。第一犧牲層和多個第二介電質層包括不同的材料。形成延伸穿過介電質堆疊體和與半導體層接觸的第一犧牲層的通道結構。通道結構包括半導體通道和儲存膜。去除第一犧牲層以形成第一空腔並且暴露通道結構的一部分。去除由第一空腔暴露的通道結構的一部分的儲存膜，以暴露通道結構的一部分的半導體通道。在與通道結構的一部分的半導體通道接觸的第一空腔中形成源極選擇閘閘極線。用多條字元線替換多個第二介電質層。
在一些實施方式中，形成延伸穿過介電質堆疊體和第一犧牲層的開口以暴露半導體層。通過開口去除第一犧牲層以形成第一空腔並且暴露通道結構的一部分。
在一些實施方式中，通過開口和第一空腔去除通道結構的一部分的儲存膜，以暴露通道結構的一部分的半導體通道。
在一些實施方式中，在開口和第一空腔的側壁上形成第三介電質層。在第三介電質層上形成第一導電層。去除開口的側壁上的第一導電層和第三介電質層。
在一些實施方式中，第三介電質層與通道結構的一部分的半導體通道接觸。
在一些實施方式中，在由開口暴露的第一導電層上形成第四介電質層。去除多個第二介電質層以形成多個第二空腔。在多個第二空腔中形成多條字元線。在開口中形成縫隙結構。
在一些實施方式中，在第一犧牲層上形成第二犧牲層。第一犧牲層和第二犧牲層包括不同的材料。在一些實施方式中，第二犧牲層和多個第二介電質層包括不同的材料。
在一些實施方式中，通道結構延伸穿過介電質堆疊體和與第一犧牲層接觸的第二犧牲層。
本發明所討論的具體的配置和佈置只是為了說明的目的。因此，可以使用其他配置和佈置，而不脫離本發明的範圍。此外，本發明還可以用於各種其他應用。本發明中描述的功能和結構特徵可以以附圖中未具體描繪的方式彼此組合、調整和修改，使得這些組合、調整和修改在本發明的範圍內。
一般地，術語可以至少部分地從上下文中的使用來理解。例如，至少部分地取決於上下文，如本文所使用的術語“一個或多個”可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，諸如“一”或“該”的術語同樣可以被理解為傳達單數用法或傳達複數用法，這至少部分地取決於上下文。另外，術語“基於”可以被理解為不一定旨在傳達排他的一組因素，而是可以允許存在不一定明確描述的附加因素，這同樣至少部分地取決於上下文。
應當容易理解，在本發明中的“在…上”、“在…之上”和“在…上方”的含義應該以最廣泛的方式來解釋，使得“在…上”不僅意味著“直接在某物上”，而且還包括“在某物上”並且其間具有中間特徵或層的含義，並且“在…之上”或“在…上方”不僅意味著在某物“之上”或“上方”的含義，而且還可以包括在某物“之上”或“上方”並且其間不具中間特徵或層（即，直接在某物上）的含義。
此外，空間相對術語，例如“在…下面”、“在…下方”、“下”、“在…之上”、“上”等在本文中為了便於描述可以用於描述一個元件或特徵與另一個（或多個）元件或特徵的如圖中所示的關係。空間相對術語旨在涵蓋除了圖中描繪的取向之外的在設備使用或操作中的不同取向。裝置可以以其他方式定向（旋轉90度或在其他取向下），並且本文所使用的空間相對描述詞也可以被相應地進行解釋。
如本文所用，術語“基底”是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底的頂部上的材料可以被圖案化，也可以保持不被圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠、或藍寶石晶圓等非導電材料製成。
如本文所用，術語“層”是指包括具有厚度的區域的材料部分。層可以在整個下層結構或上層結構上方延伸，或者可以擁有小於下層結構或上層結構的範圍的範圍。此外，層可以是均勻或不均勻的連續結構的區域，其厚度小於連續結構的厚度。例如，層可以位於在連續結構的頂表面與底表面之間的或在連續結構的頂表面和底表面處的任何一對水準平面之間。層可以水準地、垂直地和/或沿著錐形表面延伸。基底可以是層，可以在其中包括一個或多個層，和/或可以在其上、其之上和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和觸點層（其中形成互連線和/或垂直互連通路（貫孔）觸點以及一個或多個介電質層。
如本文所用，術語“三維(three-dimensional, 3D)記憶體裝置”是指在橫向定向的基底上具有垂直定向的記憶體單元電晶體串（本文中稱為“記憶體串”，例如NAND記憶體串）的半導體裝置，使得記憶體串相對於基底在垂直方向上延伸。如本文所用，術語“垂直/垂直地”是指標稱地垂直於基底的橫向表面。
在一些3D記憶體裝置（例如3D NAND記憶體裝置）中，閘極電極的堆疊體可以佈置在基底上方，其中多個半導體通道穿過字元線並與字元線相交，進入注入基底。底部/下方閘極電極或電極用作源極選擇閘閘極線，其在一些情況下也稱為底部選擇閘（BSG，bottom select gate）。頂部/上方閘極電極或電極用作汲極選擇閘極線，其在一些情況下也稱為頂部選擇閘（TSG，top select gate）。在頂部/上方選擇閘和底部/下方選擇閘之間的閘極電極用作字元線（WL，word line）。字元線和半導體通道的交叉點形成記憶體單元。
隨著人工智慧（AI，artificial intelligence）、大資料、物聯網（IoT，Internet of Things）、移動通信、移動設備和雲儲存的發展，NAND記憶體逐漸成為主流的半導體記憶體。傳統的二維（2D）NAND記憶體已達到其極限，並且因此開發了縱向方向上發展的3D NAND記憶體。然而，如何在相同的半導體尺寸內增加3D NAND記憶體的儲存容量是一個需要解決的問題。目前的做法是在縱向方向上增加有效儲存層和絕緣層數。挑戰在於製造階梯、通道孔、閘極線縫隙，甚至在增加層中的氧化物-氮化物-氧化物沉積的困難。
另一個挑戰是源極選擇閘閘極線結構。當源極選擇閘閘極線通過氧化物-氮化物-氧化物結構接觸到通道結構時，可能會頻繁地修整或抹除電荷，從而影響3D NAND記憶體的可靠性和持久性。
為了解決一個或多個上述問題，本發明引入了一種解決方案，其中源極選擇閘閘極線可以形成為類似於互補金屬氧化物半導體（CMOS，complementary metal-oxide-semiconductor）結構以避免修整操作。此外，與本發明的範圍一致，在有效儲存層下形成犧牲層，並在形成通道孔、閘極線縫隙或觸點時，犧牲層可以是蝕刻停止層，以精確控制蝕刻製程。
圖1為根據本發明的一些方面的例示性3D記憶體裝置100的橫剖面的側視圖。在一些實施方式中，3D記憶體裝置100是鍵合晶片，其包括第一半導體結構152和堆疊在第一半導體結構152上方的第二半導體結構154。根據一些實施方式，第一半導體結構152和第二半導體結構154在其間的鍵合界面156處接合。
如圖1所示，第一半導體結構152可以包括基底158，該基底158可以包括矽（例如，單晶矽，c-Si）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI，silicon-on-insulator），或任何其他合適的材料。3D記憶體裝置100的第一半導體結構152可以包括基底158上的外圍電路160。
注意，x和y軸包括在圖1中以進一步說明3D記憶體裝置100中的部件的空間關係。基底158包括在x方向（即，橫向方向）上橫向延伸的兩個橫向表面（例如頂表面和底表面）。如本文所使用的，當基底在y方向上位於半導體裝置（例如，3D記憶體裝置100）的最低平面時，半導體裝置的一個部件（例如，層或設備）是在另一部件（例如，層或設備）上、之上還是下方是在y方向（即，垂直方向）上相對於半導體裝置的基底（例如基底158）確定的。用於描述空間關係的相同概念貫穿本發明。
在一些實施方式中，外圍電路160被配置為控制和感測3D記憶體裝置100。外圍電路160可以是用於促進3D記憶體裝置100的操作的任何合適的數位、類比和/或混合訊號控制和感測電路，包括但不限於頁緩衝器、解碼器（例如，解碼器和列解碼器）、感測放大器、驅動器（例如，字元線驅動器）、電荷泵、電流或電壓參考，或電路的任何有源或無源部件（例如，電晶體、二極體、電阻器或電容器）。外圍電路160可以包括形成在基底158上的電晶體，其中電晶體的全部或部分形成在基底158中（例如，在基底158的頂表面下方）和/或直接在基底158上。在基底158中還可以形成隔離區域（例如，淺溝槽隔離（STI，shallow trench isolations））和摻雜區域（例如，電晶體的源極區域和汲極區域）。根據一些實施方式，電晶體是高速的，具有先進的邏輯製程（例如，90 奈米(nm)、65 nm、45 nm、32 nm、28 nm、20 nm、16 nm、14 nm、10 nm、7 nm、5 nm、3 nm、2 nm等的技術節點）。應當理解，在一些實施方式中，外圍電路160還可以包括與高級邏輯製程相容的任何其他電路，包括邏輯電路，例如處理器和可程式化邏輯裝置（PLD，programmable logic device），或記憶體電路，例如靜態隨機存取記憶體（SRAM，static random-access memory）和動態RAM（DRAM）。
在一些實施方式中，3D記憶體裝置100的第一半導體結構152還包括在外圍電路160之上的互連層（未示出）以將電訊號傳輸到外圍電路160和從外圍電路160傳輸電訊號。互連層可以包括多個互連（本文也稱為觸點），包括橫向互連線和垂直互連通路（VIA）觸點。如本文所使用的，術語“互連”可以廣泛地包括任何合適類型的互連，例如中段（MEOL，middle-end-of-line）互連和後段（BEOL，back-end-of-line）互連。互連層還可以包括一個或多個層間介電質（ILD，interlayer dielectric）層（也稱為金屬間介電質（IMD，intermetal dielectric）層），其中可以形成互連線和觸點(VIA)也就是說，互連層可以包括在多個ILD層中的互連線和觸點(VIA)。互連層中的互連線和觸點(VIA)可以包括導電材料，包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或其任何組合。互連層中的ILD層可以包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數（低k）介電質或其任何組合。
第二半導體結構154可以在鍵合界面156處以面對面的方式鍵合在第一半導體結構152的頂部。在一些實施方式中，鍵合界面156作為混合鍵合（也稱為“金屬/介電質混合鍵合”）的結果而設置，這是一種直接鍵合技術（例如，在表面之間形成鍵合，而不使用中間層，如焊料或粘合劑），並可以同時獲得金屬-金屬鍵合和介電質-介電質鍵合。
在一些實施方式中，3D記憶體裝置100的第二半導體結構154還包括在鍵合界面156之上的互連層（未示出）以傳輸電訊號。互連層可以包括多個互連，例如MEOL互連和BEOL互連。互連層還可以包括一個或多個ILD層，其中可以形成互連線和觸點(VIA)。在互連層中的互連線和觸點(VIA)可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。在互連層中的ILD層可以包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。
在一些實施方式中，3D記憶體裝置100是NAND快閃記憶體裝置，其中以NAND記憶體串陣列的形式提供記憶體單元。每個NAND記憶體串可以包括相應的通道結構112。如圖1所示，每個通道結構112可以垂直延伸穿過包括交錯的導電層118和第一介電質層110的多對。交錯的導電層118和第一介電質層110是記憶體堆疊體122的一部分。記憶體堆疊體122中的導電層118和第一介電質層110的成對的數量確定3D記憶體裝置100中的記憶體單元的數量。應當理解，在一些實施方式中，記憶體堆疊體122可以具有多層（multi-deck）架構（未示出），其包括彼此堆疊的多個記憶體層。在每個記憶體層中的導電層118和第一介電質層110的成對的數量可以相同或不同。
記憶體堆疊體122可以包括多個交錯的導電層118和第一介電質層110。在記憶體堆疊體122中的導電層118和第一介電質層110可以在垂直方向上交替。換句話說，除了記憶體堆疊體122的頂部或底部處的層之外，每個導電層118可以在兩個側面上鄰接兩個第一介電質層110，並且每個第一介電質層110可以在兩個側面上鄰接兩個導電層118。導電層118可以包括導電材料，包括但不限於W、Co、Cu、Al、多晶矽、摻雜矽、矽化物或其任何組合。每個導電層118可以包括由粘合層和閘極介電質層圍繞的閘極電極（閘極線）。導電層118的閘極電極可以作為字元線橫向延伸，終止於記憶體堆疊體122的一個或多個階梯結構。第一介電質層110可以包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任意組合。
在一些實施方式中，每個通道結構112包括填充有半導體通道113和複合介電質膜115（在本文中也稱為“儲存膜115”）的通道孔。如圖1所示，通道孔的剩餘空間可以部分地填充有帽蓋層117，該帽蓋層117包括諸如氧化矽的介電質材料和/或氣隙。通道結構112可以具有圓柱形狀（例如，柱形狀）。根據一些實施方式，帽蓋層117、半導體通道113和複合介電質膜115以該次序從柱的中心朝向外表面徑向佈置。複合介電質膜115可以沿橫向方向（例如，圖1中的x方向）徑向地外接半導體通道113。可以在半導體通道113和記憶體堆疊體122之間橫向形成複合介電質膜115。
在一些實施方式中，通道結構112還可以垂直延伸穿過一條或多於一條源極選擇閘閘極線162，在一些情況下，該源極選擇閘閘極線162也可以稱為底部選擇閘（BSG）線。在一些實施方式中，源極選擇閘閘極線162可以由源極選擇閘介電質層608和源極選擇閘導電層610形成。在一些實施方式中，粘合層（未示出）還可以形成在源極選擇閘介電質層608和源極選擇閘導電層610之間。
在一些實施方式中，源極選擇閘導電層610可以由鎢製成，粘合層可以包括鈦/氮化鈦（Ti/TiN）或鉭/氮化鉭（Ta/TaN），並且源極選擇閘介電質層608可以由高k介電質材料製成。如圖1所示，源極選擇閘介電質層608直接接觸通道結構112。具體地，源極選擇閘介電質層608直接接觸通道結構112的半導體通道113。粘合層可以位於源極選擇閘介電質層608內部並與其接觸，並且源極選擇閘導電層610位於粘合層內部並與其接觸。在一些實施方式中，源極選擇閘閘極線162可以包括源極選擇閘導電層610、粘合層和源極選擇閘介電質層608。
在一些實施方式中，源極選擇閘導電層610可以包括多晶矽材料。在源極選擇閘導電層610由與字元線（導電層118）相同的材料（例如W）形成的情況下，BSG電晶體的閾值電壓（Vt）可能在某些工作模式中或在一些電壓佈置下具有偏移。例如，如果在程式化/抹除迴圈期間施加到NAND記憶體串或記憶體裝置的高電壓在高溫下操作，則BSG電晶體的閾值電壓（Vt）可能具有偏移。通過形成類似CMOS結構的源極選擇閘閘極線，可以改進BSG電晶體的感應閾值電壓（Vt）偏移。
在一些實施方式中，源極選擇閘導電層610可以由其他合適的導電材料形成。在一些實施方式中，源極選擇閘介電質層608可以由高介電常數（高k）材料形成。
如圖1所示，3D記憶體裝置100的第二半導體結構154還可以包括記憶體堆疊體122之上的摻雜半導體層612。在一些實施方式中，通道結構112的半導體通道113可以與摻雜半導體層612接觸。在一些實施方式中，摻雜半導體層612可以包括多晶矽、高k介電質或金屬。例如，高k介電質可以包括介電常數（k）高於氧化矽的介電常數（例如，k＞3.7）的任何介電質材料。
每個通道結構112可以垂直延伸穿過記憶體堆疊體122的交錯的導電層118和第一介電質層110，以及源極選擇閘閘極線162，並且與摻雜半導體層612接觸。在一些實施方式中，在通道結構112的源極端處的半導體通道113可以被暴露並且與摻雜半導體層612直接接觸。
在一些實施方式中，可以在摻雜半導體層612上形成互連結構614。通道結構112的源極端可以通過源極觸點耦接到互連結構614。
圖2-7為根據本發明的一些方面的用於形成例示性3D記憶體裝置200的製造製程。圖8為根據本發明的一些方面的用於形成3D記憶體裝置200的例示性方法300的流程圖。為了更好地描述本發明，圖2-7中的3D記憶體裝置200的橫剖面和圖8中的方法300將放在一起討論。應當理解，方法300中所示的步驟不是窮舉的，並且可以在任何所示步驟之前、之後或之間執行其他步驟。此外，一些步驟可以同時執行或以與圖2-7和圖8中所示的不同次序執行。
如圖2和圖8的步驟302所示，在半導體層102上形成第一犧牲層104。在一些實施方式中，半導體層102可以是載體基底。在一些實施方式中，載體基底可以是摻雜半導體層。在一些實施方式中，可以通過在半導體層102上沉積諸如氧化矽的介電質材料來在半導體層102和第一犧牲層104之間形成焊接墊氧化層。
在一些實施方式中，第一犧牲層104可以包括多晶矽、高k介電質或金屬。在一些實施方式中，第一犧牲層104可以包括鎢。第一犧牲層104可以當在後續步驟中形成通道結構、虛設通道結構、閘極線縫隙結構和/或觸點結構時充當蝕刻停止層。
然後，如圖2和圖8的步驟304所示，包括交錯的第一介電質層110和第二介電質層108的介電質堆疊體106形成在第一犧牲層104上。第一犧牲層104和第二介電質層108由不同的材料形成。介電質堆疊體106包括在x方向上延伸的交錯的第一介電質層110和第二介電質層108。在一些實施方式中，每個第一介電質層110可以包括氧化矽，並且每個第二介電質層108可以包括氮化矽。介電質堆疊體106可以通過一種或多種薄膜沉積製程形成，薄膜沉積包括但不限於化學氣相沉積（CVD，chemical vapor deposition）、物理氣相沉積（PVD，physical vapor deposition）、原子層沉積（ALD，atomic layer deposition）或其任何組合。
如圖3和圖8的步驟306所示，通道結構112形成為垂直延伸穿過與第一犧牲層104接觸的介電質堆疊體106。通道結構112包括半導體通道113和儲存膜115。
如圖3所示，在介電質堆疊體106的邊緣上形成階梯結構。可以通過對介電質堆疊體106的介電質層對執行多個所謂的“修整-蝕刻”迴圈來形成階梯結構。由於將重複的修整-蝕刻迴圈應用於介電質堆疊體106的介電質層對，介電質堆疊體106可以具有一個或多個傾斜邊緣和比底部介電質層對短的頂部介電質層對，如圖3所示。
通道結構112形成為垂直延伸穿過與第一犧牲層104接觸的介電質堆疊體106。通道結構112包括半導體通道113和儲存膜115，該儲存膜115包括在半導體通道113上方的第三介電質層、第四介電質層和第五介電質層。這裡，“在…上方”不僅意味著在某物之上的含義，而且還可以包括它橫向在某物上並且其間沒有中間特徵或層的含義。在一些實施方式中，為了形成通道結構112，形成延伸穿過介電質堆疊體106的通道孔，該通道孔在第一犧牲層104處停止。
在通道孔中依次形成第三介電質層、第四介電質層、第五介電質層和半導體通道113。在一些實施方式中，第四介電質層包括不同於第三介電質層和第五介電質層的介電質材料。例如，第四介電質層可以包括氮化矽，並且第三介電質層和第五介電質層可以包括氧化矽。
每個通道孔是垂直延伸穿過並且超出介電質堆疊體106的開口，在第一犧牲層104處停止。在一些實施方式中，形成多個開口，使得每個開口成為用於在後續製程中生長單獨的通道結構112的位置。在一些實施方式中，用於形成通道結構112的通道孔的製造製程包括濕法蝕刻和/或乾法蝕刻，例如深反應離子蝕刻（deep reactive-ion etching, DRIE）。根據一些實施方式，通道孔的蝕刻繼續直到被第一犧牲層104（例如氧化矽或多晶矽）停止。在一些實施方式中，可以控制蝕刻條件，例如蝕刻速率和時間，以確保每個通道孔已經到達並被第一犧牲層104停止，以最小化通道孔和形成於其中的通道結構112之間的刨削變化（gouging variation）。應當理解，取決於具體的蝕刻選擇性，一個或多個通道孔可以小範圍地延伸到第一犧牲層104中，在本發明中這仍然被視為被第一犧牲層104停止。
儲存膜115（第三介電質層、第四介電質層和第五介電質層）和半導體通道113以該次序依次沿著通道孔的側壁和底表面形成。在一些實施方式中，首先使用一種或多種薄膜沉積製程（例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合）沿通道孔的側壁和底表面沉積儲存膜115。然後可以通過使用一種或多種薄膜沉積製程（例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合）在儲存膜115上方沉積半導體材料（例如，多晶矽（例如，未摻雜的多晶矽））來形成半導體通道113。在一些實施方式中，依次沉積第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層（“ONOP”結構）以形成儲存膜115和半導體通道113。
帽蓋層117可以形成在通道孔中和半導體通道113上方以完全或部分地填充通道孔（例如，沒有或有氣隙）。可以通過使用一種或多種薄膜沉積製程（例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合）來沉積介電質材料（例如氧化矽）來形成帽蓋層117。然後可以在通道孔的頂部部分中形成通道插塞。在一些實施方式中，一個或多於一個虛設通道結構114也可以形成為垂直延伸穿過與第一犧牲層104接觸的介電質堆疊體106。
如圖3所示，開口116可以形成為垂直延伸穿過介電質堆疊體106並且暴露第一犧牲層104。在一些實施方式中，用於形成開口116的製造製程包括濕法蝕刻和/或乾法蝕刻，例如DRIE。然後可以通過開口116執行閘極替換，以在後續步驟中用字元線替換第二介電質層108。
如圖4和圖8的步驟308所示，多個第二介電質層108被多條字元線替換。在一些實施方式中，可以首先經由通過開口116去除第二介電質層108來形成多個空腔。在一些實施方式中，經由通過開口116施加蝕刻劑來去除第二介電質層108，從而在第一介電質層110之間產生交錯的空腔。蝕刻劑可以包括相對於第一介電質層110選擇性地蝕刻第二介電質層108的任何合適的蝕刻劑。此外，蝕刻劑可以包括相對於第一犧牲層104選擇性地蝕刻第二介電質層108的任何合適的蝕刻劑。
然後，字元線（包括導電層118和粘合層）通過開口116沉積到空腔中。在一些實施方式中，閘極介電質層在導電層118之前沉積到空腔中，使得導電層118沉積在閘極介電質層上。諸如金屬層的導電層118可以使用一種或多種薄膜沉積製程（例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合）來沉積。在一些實施方式中，閘極介電質層（例如高k介電質層）沿著開口116的側壁並且在開口116的底部處形成。根據一些實施方式，由此形成包括交錯的導電層118和第一介電質層110的記憶體堆疊體122，從而替換介電質堆疊體106。
在一些實施方式中，一條或多於一條源極選擇閘閘極線120可以形成在記憶體堆疊體122和第一犧牲層104之間。在一些實施方式中，源極選擇閘閘極線120可以具有與導電層118相同的結構並且可以在相同的製程中形成。在一些實施方式中，源極選擇閘閘極線120和導電層118可以具有不同的結構。
形成垂直延伸穿過記憶體堆疊體122的縫隙結構124，在第一犧牲層104上停止。縫隙結構124可以通過使用一種或多種薄膜沉積製程（例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合）將一種或多種介電質材料（例如氧化矽）沉積到開口116中以完全或部分填充開口116（有或沒有氣隙）來形成。在一些實施方式中，縫隙結構124包括閘極介電質層（例如，包括高k介電質）和介電質帽蓋層（例如，包括氧化矽）。在一些實施方式中，介電質帽蓋層可以部分地填充開口116，並且多晶矽核心層可以填充開口116的剩餘空間作為縫隙結構124的一部分以調整縫隙結構124的機械特性，例如硬度或應力。在形成縫隙結構124之後，可以形成局部觸點，包括通道局部觸點、字元線局部觸點和週邊觸點。鍵合層可以形成在通道局部觸點、字元線局部觸點和週邊觸點之上。
如圖5所示，可以執行晶圓鍵合步驟，使得記憶體堆疊體122在外圍電路結構130之上。鍵合可以包括混合鍵合。在一些實施方式中，半導體層102和在其上形成的部件（例如，記憶體堆疊體122和穿過其形成的通道結構112）被倒置。在鍵合之後，記憶體堆疊體122和穿過其形成的通道結構112可以電連接到外圍電路結構130中的外圍電路並且位於外圍電路結構130之上。
如圖6和圖8的步驟310所示，去除半導體層102和第一犧牲層104以暴露通道結構112的一部分。在一些實施方式中，可以從半導體層102的背面執行去除。在一些實施方式中，半導體層102（載體基底）可以被首先去除，在第一犧牲層104處停止。在一些實施方式中，可以使用化學機械拋光（CMP，chemical-mechanical polish）、研磨、乾法蝕刻和/或濕法蝕刻來完全去除半導體層102。在一些實施方式中，可以剝離半導體層102。
然後，第一犧牲層104也可以使用具有合適蝕刻劑（例如磷酸和氫氟酸）的濕法蝕刻完全去除。在一些實施方式中，延伸到第一犧牲層104中的通道結構112的一部分被去除，使得在通道結構112的上端（源極端）處的半導體通道113被暴露。
如圖6和圖8的步驟312所示，在通道結構112上方形成導電層。在覆蓋暴露的半導體通道113的記憶體堆疊體122上形成摻雜半導體層132。在一些實施方式中，為了形成摻雜半導體層132，可以使用一種或多種薄膜沉積製程（例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合）將半導體層（例如，多晶矽）沉積在與暴露的半導體通道113接觸的記憶體堆疊體122上。使用離子植入和/或熱擴散，沉積的半導體層可以摻雜有（一種或多種）N型摻雜劑，例如P、As或Sb。在一些實施方式中，為了形成摻雜半導體層132，在將半導體層沉積在覆蓋暴露的半導體通道113的記憶體堆疊體122上時執行諸如P、As或Sb的N型摻雜劑的原位摻雜。在一些實施方式中，還可以執行CMP製程以根據需要去除任何多餘的摻雜半導體層132。
在一些實施方式中，摻雜半導體層132和與摻雜半導體層132接觸的半導體通道113的部分被局部啟動。在一些實施方式中，為了局部啟動，在具有摻雜半導體層132和半導體通道113的部分的受限區域中施加熱量以啟動摻雜半導體層132和半導體通道113的部分中的摻雜劑。受限區域可以在堆疊體結構和摻雜半導體層132之間。在一些實施方式中，在啟動之後，摻雜半導體層132的摻雜濃度和與摻雜半導體層132接觸的半導體通道113的部分的摻雜濃度均在10 19cm -3和10 21cm -3之間。
局部啟動製程可以啟動摻雜劑，使得摻雜劑可以佔據矽晶格以降低摻雜半導體層132和半導體通道113之間的接觸電阻以及降低摻雜半導體層132的薄層電阻。另一方面，通過將局部啟動製程期間的熱量限制在沒有熱敏結構的區域中，可以減少或避免對熱敏結構的任何潛在損壞，例如對用於連接外圍電路的鍵合界面和Cu互連的潛在損壞。
如圖7所示，形成與摻雜半導體層132接觸的源極觸點。在一些實施方式中，可以在摻雜半導體層132上形成互連結構134。互連結構134可以包括在摻雜半導體層132上的一個或多個ILD層和ILD層上的再分佈層。通道結構112的源極端可以通過源極觸點耦接到再分佈層。
圖9-17為根據本發明的一些方面的用於形成另一例示性3D記憶體裝置400的製造製程。圖18為根據本發明的一些方面的用於形成3D記憶體裝置400的另一例示性方法500的流程圖。為了更好地描述本發明，圖9-17中的3D記憶體裝置400的橫剖面和圖18中的方法500將放在一起討論。應當理解，方法500中所示的步驟不是窮舉的，並且可以在任何所示步驟之前、之後或之間執行其他步驟。此外，一些步驟可以同時執行或以與圖9-17和圖18中所示的不同次序執行。
如圖9和圖18的步驟502所示，在半導體層102上形成第二犧牲層402。在一些實施方式中，半導體層102可以是載體基底。在一些實施方式中，載體基底可以是摻雜半導體層。在一些實施方式中，可以通過在半導體層102上沉積諸如氧化矽的介電質材料在半導體層102和第二犧牲層402之間形成氧化物層。在一些實施方式中，第二犧牲層402可以包括多晶矽、高k介電質或金屬。第二犧牲層402可以用於在後續步驟中形成源極選擇閘閘極線。
然後，如圖9和圖18的步驟504所示，包括第一介電質層110和第二介電質層108的介電質堆疊體106形成在第二犧牲層402上。第二犧牲層402和第二介電質層108由不同的材料形成。介電質堆疊體106包括在x方向上延伸的交錯的第一介電質層110和第二介電質層108。在一些實施方式中，每個第一介電質層110可以包括氧化矽，並且每個第二介電質層108可以包括氮化矽。介電質堆疊體106可以通過一種或多種薄膜沉積製程形成，薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。
如圖10和圖18的步驟506所示，通道結構112形成為垂直延伸穿過介電質堆疊體106和犧牲層。通道結構112包括半導體通道113和儲存膜115。
如圖10所示，在介電質堆疊體106和第二犧牲層402的邊緣上形成階梯結構。可以通過對介電質堆疊體106的介電質層對和第二犧牲層402執行多個所謂的“修整-蝕刻”迴圈來形成階梯結構。由於將重複的修整-蝕刻迴圈施加到介電質堆疊體106的介電質層對，介電質堆疊體106可以具有一個或多個傾斜邊緣和比底部介電質層對短的頂部介電質層對，如圖10所示。
通道結構112形成為垂直延伸穿過介電質堆疊體106和第二犧牲層402。通道結構112包括半導體通道113和儲存膜115，儲存膜115在半導體通道113上方包括第三介電質層、第四介電質層和第五介電質層。在一些實施方式中，為了形成通道結構112，形成延伸穿過介電質堆疊體106和第二犧牲層402的通道孔。
第三介電質層、第四介電質層和第五介電質層可以是阻障層、儲存層和穿隧層。阻障層、儲存層、穿隧層和半導體通道113依次形成在通道孔中。在一些實施方式中，第四介電質層包括不同於第三介電質層和第五介電質層的介電質材料。例如，第四介電質層可以包括氮化矽，並且第三介電質層和第五介電質層可以包括氧化矽。
每個通道孔是垂直延伸穿過並且超出介電質堆疊體106和第二犧牲層402的開口。在一些實施方式中，形成多個開口，使得每個開口成為用於在後續製程中生長單獨的通道結構112的位置。在一些實施方式中，用於形成通道結構112的通道孔的製造製程包括濕法蝕刻和/或乾法蝕刻，例如DRIE。
儲存膜115（第三介電質層、第四介電質層和第五介電質層）和半導體通道113以該次序依次沿著通道孔的側壁和底表面形成。在一些實施方式中，首先使用一種或多種薄膜沉積製程（例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合）沿通道孔的側壁和底表面沉積儲存膜115。然後可以通過使用一種或多種薄膜沉積製程（例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合）在儲存膜115上方沉積半導體材料（例如，多晶矽（例如，未摻雜的多晶矽））來形成半導體通道113。在一些實施方式中，依次沉積第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層（“ONOP”結構）以形成儲存膜115和半導體通道113。
帽蓋層117可以形成在通道孔中和半導體通道113上方以完全或部分地填充通道孔（例如，沒有或有氣隙）。可以通過使用一種或多種薄膜沉積製程（例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合）來沉積介電質材料（例如氧化矽）來形成帽蓋層117。然後可以在通道孔的頂部部分中形成通道插塞。在一些實施方式中，一個或多於一個虛設通道結構114也可以形成為垂直延伸穿過介電質堆疊體106和第二犧牲層402。
如圖10所示，開口116可以形成為垂直延伸穿過介電質堆疊體106和第二犧牲層402。在一些實施方式中，用於形成開口116的製造製程包括濕法蝕刻和/或乾法蝕刻，例如DRIE。
如圖11和圖18的步驟508所示，去除第二犧牲層402以形成空腔404並且暴露通道結構112的一部分。在一些實施方式中，第二犧牲層402可以是多晶矽層或氮化矽層，並且可以通過濕法蝕刻、乾法蝕刻或其他合適的製程進行去除。
然後，如圖12和圖18的步驟510所示，去除通道結構112的側壁的一部分。具體地，在暴露於空腔404的通道結構112的側壁上的包括穿隧層、儲存層和阻障層的儲存膜115被去除直到暴露半導體通道113。應當理解，步驟508和步驟510可以在一次蝕刻步驟中執行。例如，蝕刻步驟可以首先去除第二犧牲層402以形成空腔404，並且然後去除暴露於空腔404的儲存膜115。在一些實施方式中，可以在不同的蝕刻製程中執行步驟508和步驟510。
如圖13和圖14以及圖18中的步驟512所示，源極選擇閘閘極線形成在與通道結構112的半導體通道113直接接觸的空腔404中。在一些實施方式中，源極選擇閘閘極線408的形成可以包括首先在空腔404和開口116的側壁上形成介電質層406，如圖13所示。介電質層406直接接觸半導體通道113。在一些實施方式中，介電質層406可以包括氧化矽，並且可以通過ALD、PVD、CVD或其他合適的製程形成。在一些實施方式中，介電質層406可以包括氮化矽、高k介電質材料或其他合適的材料。然後，在空腔404和開口116中的介電質層406上形成源極選擇閘閘極線408，如圖14所示。在一些實施方式中，源極選擇閘閘極線408可以包括多晶矽。例如，多晶矽層可以通過大氣壓CVD（APCVD，atmospheric pressure CVD）製程形成以形成原位n+摻雜的多晶矽。
然後，如圖15所示，去除形成在開口116的側壁上和介電質堆疊體106上的介電質層406和源極選擇閘閘極線408的部分。在一些實施方式中，可以通過乾法蝕刻、濕法蝕刻或其他合適的製程去除形成在開口116的側壁上和介電質堆疊體106上的介電質層406和源極選擇閘閘極線408的部分。
圖15為包括多晶矽的源極選擇閘閘極線408。然而，在一些其他實施方式中，在去除形成在開口116的側壁上的介電質層406和源極選擇閘閘極線408之後，可以在後續製程中去除源極選擇閘閘極線408和第二介電質層108。然後導電層118可以用來替換源極選擇閘閘極線408和第二介電質層108。換句話說，在一些其他實施方式中，字元線和源極選擇閘閘極線可以由相同的材料（例如鎢）形成。
如圖16所示，可以在暴露於開口116的源極選擇閘閘極線408上形成介電質層410。在一些實施方式中，可以使用介電質層410在後續的字元線替換步驟期間保護源極選擇閘閘極線408。在一些實施方式中，可以通過將介電質材料沉積到暴露於開口116的源極選擇閘閘極線408上來形成介電質層410。在一些實施方式中，可以通過對暴露於開口116的源極選擇閘閘極線408執行氧化步驟以將暴露於開口116的源極選擇閘閘極線408的表面氧化到介電質層410來形成介電質層410。
如圖17和圖18中的步驟514所示，多個第二介電質層108被多條字元線替換。在一些實施方式中，可以首先經由通過開口116去除第二介電質層108來形成多個空腔。在一些實施方式中，經由通過開口116施加蝕刻劑來去除第二介電質層108，從而在第一介電質層110之間產生交錯的空腔。蝕刻劑可以包括相對於第一介電質層110選擇性地蝕刻第二介電質層108的任何合適的蝕刻劑。由於源極選擇閘閘極線408被介電質層410覆蓋，所以源極選擇閘閘極線408將不會在步驟514中被去除。
然後，字元線（包括導電層118和粘合層）通過開口116沉積到空腔中。在一些實施方式中，閘極介電質層在導電層118之前沉積到空腔中，使得導電層118沉積在閘極介電質層上。導電層118（例如，金屬層）可以使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其他合適的製程或其任何組合）來沉積。在一些實施方式中，閘極介電質層（例如高k介電質層）沿著開口116的側壁並且在開口116的底部處形成。根據一些實施方式，由此形成包括交錯的導電層118和第一介電質層110的記憶體堆疊體122，從而替換介電質堆疊體106。
形成垂直延伸穿過記憶體堆疊體122的縫隙結構124。可以通過使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其他合適的製程或其任何組合），將一種或多種介電質材料（例如氧化矽）沉積到開口116中以完全或部分地填充開口116（有或沒有氣隙）來形成縫隙結構124。在一些實施方式中，縫隙結構124包括閘極介電質層（例如，包括高k介電質）和介電質帽蓋層（例如，包括氧化矽）。在一些實施方式中，介電質帽蓋層可以部分地填充開口116，並且多晶矽核心層可以填充開口116的剩餘空間作為縫隙結構124的一部分以調整縫隙結構124的機械特性，例如硬度或應力。
圖19-30為根據本發明的一些方面的用於形成例示性3D記憶體裝置600的製造製程。圖31為根據本發明的一些方面的用於形成3D記憶體裝置600的例示性方法700的流程圖。為了更好地描述本發明，圖19-30中的3D記憶體裝置600的橫剖面和圖31中的方法700將放在一起討論。應當理解，方法700中所示的步驟不是窮舉的，並且可以在任何所示步驟之前、之後或之間執行其他步驟。此外，一些步驟可以同時執行或以與圖19-30和圖31中所示的不同次序執行。
如圖19和圖31的步驟702所示，在半導體層102上形成第三犧牲層602。在一些實施方式中，半導體層102可以是載體基底。在一些實施方式中，載體基底可以是摻雜半導體層。在一些實施方式中，可以通過在半導體層102上沉積諸如氧化矽的介電質材料在半導體層102和第三犧牲層602之間形成接墊氧化層。
在一些實施方式中，第三犧牲層602可以包括多晶矽、高k介電質或金屬。在一些實施方式中，第三犧牲層602可以包括鎢。第三犧牲層602可以當在後續步驟中形成通道結構、虛設通道結構、閘極線縫隙結構和/或觸點結構時充當蝕刻停止層。
如圖19和圖31的步驟704所示，在第三犧牲層602上形成第四犧牲層604。第三犧牲層602和第四犧牲層604可以由不同的材料形成。在一些實施方式中，第四犧牲層604可以包括多晶矽、高k介電質或金屬。第四犧牲層604可以用於在後續步驟中形成源極選擇閘閘極線。
然後，如圖19和圖31的步驟706所示，在第四犧牲層604上形成包括第一介電質層110和第二介電質層108的介電質堆疊體106。第四犧牲層604和第二介電質層108由不同的材料形成。介電質堆疊體106包括在x方向上延伸的交錯的第一介電質層110和第二介電質層108。在一些實施方式中，每個第一介電質層110可以包括氧化矽，並且每個第二介電質層108可以包括氮化矽。介電質堆疊體106可以通過一種或多種薄膜沉積製程形成，薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。
如圖20和圖31的步驟708所示，通道結構112形成為垂直延伸穿過介電質堆疊體106和與第三犧牲層602接觸的第四犧牲層604。通道結構112包括半導體通道113和儲存膜115。
如圖20所示，在介電質堆疊體106和第四犧牲層604的邊緣上形成階梯結構。階梯結構可以通過對介電質堆疊體106的介電質層對和第四犧牲層604執行多個所謂的“修整-蝕刻”迴圈來形成。由於對介電質堆疊體106的介電質層對和第四犧牲層604施加重複的修整-蝕刻迴圈，介電質堆疊體106和第四犧牲層604可以具有一個或多個傾斜邊緣和比底部介電質層對短的頂部介電質層對，如圖20所示。
通道結構112形成為垂直延伸穿過介電質堆疊體106和與第三犧牲層602接觸的第四犧牲層604。通道結構112包括半導體通道113和儲存膜115，儲存膜115在半導體通道113上方包括第三介電質層、第四介電質層以及第五介電質層。在一些實施方式中，為了形成通道結構112，形成延伸穿過介電質堆疊體106和第四犧牲層604的通道孔，終止於第三犧牲層602。
在通道孔中依次形成第三介電質層、第四介電質層、第五介電質層和半導體通道113。在一些實施方式中，第四介電質層包括不同於第三介電質層和第五介電質層的介電質材料。例如，第四介電質層可以包括氮化矽，並且第三介電質層和第五介電質層可以包括氧化矽。
每個通道孔是垂直延伸穿過並且超出介電質堆疊體106和第四犧牲層604的開口，在第三犧牲層602處停止。在一些實施方式中，形成多個開口，使得每個開口成為用於在後續製程中生長單獨的通道結構112的位置。在一些實施方式中，用於形成通道結構112的通道孔的製造製程包括濕法蝕刻和/或乾法蝕刻，例如DRIE。根據一些實施方式，通道孔的蝕刻繼續直到被第三犧牲層602（例如氧化矽或多晶矽）停止。在一些實施方式中，可以控制蝕刻條件（例如蝕刻速率和時間），以確保每個通道孔已經到達並且被第三犧牲層602停止，以最小化通道孔和形成於其中的通道結構112之間的刨削變化。應當理解，取決於具體的蝕刻選擇性，一個或多個通道孔可以小範圍地延伸到第三犧牲層602中，在本發明中這仍然被視為被第三犧牲層602停止。
儲存膜115（第三介電質層、第四介電質層和第五介電質層）和半導體通道113以該次序依次沿著通道孔的側壁和底表面形成。在一些實施方式中，首先使用一種或多種薄膜沉積製程（例如，ALD、CVD、PVD、任何其他合適的製程或其任何組合）沿通道孔的側壁和底表面沉積儲存膜115。然後可以通過使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其他合適的製程或其任何組合）在儲存膜115上方沉積半導體材料（例如，多晶矽（例如，未摻雜的多晶矽））來形成半導體通道113。在一些實施方式中，依次沉積第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層（“ONOP”結構）以形成儲存膜115和半導體通道113。
帽蓋層117可以形成在通道孔中和半導體通道113上方以完全或部分地填充通道孔（例如，沒有或有氣隙）。可以通過使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其他合適的製程或其任何組合）來沉積介電質材料（例如氧化矽）來形成帽蓋層117。然後可以在通道孔的頂部部分形成通道插塞。在一些實施方式中，一個或多於一個虛設通道結構114也可以形成為垂直延伸穿過介電質堆疊體106和與第三犧牲層602接觸的第四犧牲層604。
如圖20所示，可以形成垂直延伸穿過介電質堆疊體106和第四犧牲層604並且暴露第三犧牲層602的開口116。在一些實施方式中，用於形成開口116的製造製程包括濕法蝕刻和/或乾法蝕刻，例如DRIE。然後可以通過開口116執行閘極替換，以在後續步驟中用字元線替換第二介電質層108。另外，還可以通過開口116執行源極選擇閘閘極線形成步驟，以在後續步驟中用源極選擇閘閘極線替換犧牲層604。
如圖21和圖31的步驟710所示，去除第四犧牲層604以形成空腔606並且暴露通道結構112的一部分。在一些實施方式中，第四犧牲層604可以是多晶矽層或氮化矽層，並且可以通過濕法蝕刻、乾法蝕刻或其他合適的製程來去除。
然後，如圖22和圖31的步驟712所示，去除通道結構112的側壁的部分。具體地，去除在暴露於空腔606的通道結構112的側壁上的包括穿隧層、儲存層和阻障層的儲存膜115，直到暴露出半導體通道113。應當理解，步驟710和步驟712可以在一次蝕刻步驟中執行。例如，蝕刻步驟可以首先去除第四犧牲層604以形成空腔606，並且然後繼續去除暴露於空腔606的儲存膜115。在一些實施方式中，可以在不同的蝕刻製程中執行步驟710和步驟712。
如圖23和圖24以及圖31的步驟714所示，源極選擇閘導電層610形成在與通道結構112的半導體通道113直接接觸的空腔606中。在一些實施方式中，源極選擇閘導電層610的形成可以包括首先在空腔606和開口116的側壁上形成源極選擇閘介電質層608，如圖23所示。源極選擇閘介電質層608直接接觸半導體通道113。在一些實施方式中，源極選擇閘介電質層608可以包括氧化矽，並且可以通過ALD、PVD、CVD或其他合適的製程形成。在一些實施方式中，源極選擇閘介電質層608可以包括氮化矽、高k介電質材料或其他合適的材料。然後，在空腔606和開口116中的源極選擇閘介電質層608上形成源極選擇閘導電層610，如圖24所示。在一些實施方式中，源極選擇閘導電層610可以由多晶矽形成。例如，多晶矽層可以通過APCVD製程形成，以形成原位n+摻雜的多晶矽。
然後，如圖25所示，去除形成在開口116的側壁上和介電質堆疊體106上的源極選擇閘介電質層608和源極選擇閘導電層610的部分。在一些實施方式中，可以通過乾法蝕刻、濕法蝕刻或其他合適的製程去除形成在開口116的側壁上和介電質堆疊體106上的源極選擇閘介電質層608和源極選擇閘導電層610的部分。
圖25為源極選擇閘導電層610包括多晶矽。然而，在一些其他實施方式中，在去除形成於開口116的側壁上的源極選擇閘介電質層608和源極選擇閘導電層610之後，可以在後續製程中去除源極選擇閘導電層610和第二介電質層108。然後，導電層118可以用來替換源極選擇閘導電層610和第二介電質層108。換句話說，在一些其他實施方式中，字元線和源極選擇閘閘極線可以由相同的材料形成，例如鎢。
如圖26所示，可以在暴露於開口116的源極選擇閘導電層610上形成介電質層618。在一些實施方式中，介電質層618可以用於在後續字元線替換步驟期間保護源極選擇閘導電層610。在一些實施方式中，可以通過將介電質材料沉積到暴露於開口116的源極選擇閘導電層610上來形成介電質層618。在一些實施方式中，可以通過對暴露於開口116的源極選擇閘導電層610執行氧化步驟以將暴露於開口116的源極選擇閘導電層610的表面氧化到介電質層618來形成介電質層61。
如圖27和圖31的步驟716所示，多個第二介電質層108被多條字元線118替換。在一些實施方式中，可以首先經由通過開口116去除第二介電質層108來形成多個空腔。在一些實施方式中，經由通過開口116施加蝕刻劑來去除第二介電質層108，從而在第一介電質層110之間產生交錯的空腔。蝕刻劑可以包括相對於第一介電質層110選擇性地蝕刻第二介電質層108的任何合適的蝕刻劑。此外，蝕刻劑可以包括相對於第三犧牲層602選擇性地蝕刻第二介電質層108的任何合適的蝕刻劑。由於源極選擇閘導電層610被介電質層618覆蓋，因此源極選擇閘導電層610在步驟716中將不會被去除。
然後，字元線（包括導電層118和粘合層）通過開口116沉積到空腔中。在一些實施方式中，閘極介電質層在導電層118之前沉積到空腔中，使得導電層118沉積在閘極介電質層上。導電層118（例如，金屬層）可以使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其他合適的製程或其任何組合）來沉積。在一些實施方式中，閘極介電質層（例如高k介電質層）沿著開口116側壁並且在開口116的底部處形成。根據一些實施方式，由此形成包括交錯的導電層118和第一介電質層110的記憶體堆疊體122，從而替換介電質堆疊體106。
形成垂直延伸穿過記憶體堆疊體122的縫隙結構124，停止在第三犧牲層602。可以通過使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其他合適的製程或其任何組合），將一種或多種介電質材料（例如氧化矽）沉積到開口116中以完全或部分地填充開口116（有或沒有氣隙）來形成縫隙結構124。在一些實施方式中，縫隙結構124包括閘極介電質層（例如，包括高k介電質）和介電質帽蓋層（例如，包括氧化矽）。在一些實施方式中，介電質帽蓋層可以部分地填充開口116，並且多晶矽核心層可以填充開口116的剩餘空間作為縫隙結構124的一部分以調整縫隙結構124的機械特性，例如硬度或應力。在形成縫隙結構124之後，可以形成局部觸點，包括通道局部觸點、字元線局部觸點和週邊觸點。鍵合層可以形成在通道局部觸點、字元線局部觸點和週邊觸點之上。
如圖28所示，外圍電路結構130和記憶體堆疊體122以面對面的方式鍵合，使得記憶體堆疊體122在外圍電路結構130之上。鍵合可以包括混合鍵合。在一些實施方式中，半導體層102和在其上形成的部件（例如，記憶體堆疊體122和穿過其形成的通道結構112）被倒置。朝下的鍵合層與朝上的外圍電路結構130的鍵合層鍵合，即以面對面的方式鍵合，由此在外圍電路結構130和記憶體堆疊體122之間形成鍵合界面。在一些實施方式中，在鍵合之前，對鍵合表面施加處理製程，例如電漿處理、濕法處理和/或熱處理。在鍵合之後，記憶體堆疊體122和穿過其形成的通道結構112可以電連接到外圍電路結構130中的外圍電路並且位於外圍電路結構130之上。
如圖29和圖31中的步驟718所示，去除半導體層102和第三犧牲層602以暴露通道結構112的一部分。在一些實施方式中，可以從半導體層102的背面執行去除。在一些實施方式中，半導體層102（載體基底）可以被首先去除，在第三犧牲層602處停止。在一些實施方式中，可以使用CMP、研磨、乾法蝕刻和/或濕法蝕刻來完全去除半導體層102。在一些實施方式中，可以剝離半導體層102。
然後，第三犧牲層602也可以使用具有合適蝕刻劑（例如磷酸和氫氟酸）的濕法蝕刻完全去除。在一些實施方式中，延伸到第三犧牲層602中的通道結構112的部分被去除，使得在通道結構112的上端（源極端）處的半導體通道113被暴露。
與使用經由穿過具有高縱橫比（例如，大於50）的介電質堆疊體106/記憶體堆疊體122的開口116的正面濕法蝕刻的已知解決方案相比，從背面去除通道結構112的部分的挑戰要小得多，並且具有更高的產品產量。通過避免開口116的高縱橫比帶來的問題，可以降低製造複雜性和成本，並且可以提高產量。此外，還可以改進垂直可擴展性（例如，介電質堆疊體106/記憶體堆疊體122的增加層級）。
如圖29和圖31中的步驟720所示，在通道結構112上方形成導電層。在覆蓋暴露的半導體通道113的記憶體堆疊體122上形成摻雜半導體層612。在一些實施方式中，為了形成摻雜半導體層612，可以使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其他合適的製程或其任何組合），將半導體層（例如，多晶矽）沉積在與暴露的半導體通道113接觸的記憶體堆疊體122上。使用離子植入和/或熱擴散，沉積的半導體層可以摻雜有（一種或多種）N型摻雜劑，例如P、As或Sb。在一些實施方式中，為了形成摻雜半導體層612，當在覆蓋暴露的半導體通道113的記憶體堆疊體122上沉積半導體層時，執行N型摻雜劑（例如P、As或Sb）的原位摻雜。在一些實施方式中，可以進一步執行CMP製程以根據需要去除任何過量的摻雜半導體層612。
在一些實施方式中，摻雜半導體層612和與摻雜半導體層612接觸的半導體通道113的一部分被局部啟動。在一些實施方式中，為了局部啟動，在具有摻雜半導體層612和半導體通道113的一部分的受限區域中施加熱量以啟動摻雜半導體層612和半導體通道113的一部分中的摻雜劑。受限區域可以在堆疊體結構和摻雜半導體層612之間。在一些實施方式中，在啟動之後，摻雜半導體層612的摻雜濃度和與摻雜半導體層612接觸的半導體通道113的部分的摻雜濃度均在10 19cm -3和10 21cm -3之間。
局部啟動製程可以啟動摻雜劑，使得摻雜劑可以佔據矽晶格，以降低在摻雜半導體層612和半導體通道113之間的接觸電阻以及降低摻雜半導體層612的薄層電阻。另一方面，通過將局部啟動製程期間的熱量限制在沒有熱敏結構的區域中，可以減少或避免對熱敏結構的任何潛在損壞，例如用於連接外圍電路的鍵合界面和銅互連的潛在損壞。
如圖30所示，形成與摻雜半導體層612接觸的源極觸點。在一些實施方式中，可以在摻雜半導體層612上形成互連結構614。互連結構614可以包括在摻雜半導體層612上的一個或多個ILD層和在ILD層上的再分佈層。通道結構112的源極端可以通過源極觸點耦接到再分佈層。
圖32為根據本發明的一些方面的具有記憶體裝置的例示性系統800的方塊圖。系統800可以是行動電話、桌上型電腦、筆記型電腦、平板電腦、車載電腦、遊戲控制台、印表機、定位設備、可穿戴電子設備、智慧感測器、虛擬實境（virtual reality，VR）設備、增強實境（Augmented Reality AR）設備，或其中具有儲存器的任何其他合適的電子設備。如圖32所示，系統800可以包括主機808和記憶體系統802，記憶體系統802具有一個或多個記憶體裝置804和記憶體控制器806。主機808可以是電子設備的處理器，例如中央處理單元（central processing unit，CPU），或單晶片系統（system-on-chip，SoC），例如應用處理器（application processor，AP）。主機808可以被配置為向記憶體裝置804發送資料或從記憶體裝置804接收資料。
記憶體裝置804可以是本發明中公開的任何記憶體裝置。如上文詳細公開的，諸如NAND快閃記憶體裝置的記憶體裝置804在對位元線放電的放電步驟中可以具有受控和預定義的放電電流。根據一些實施方式，記憶體控制器806耦接到記憶體裝置804和主機808並且被配置為控制記憶體裝置804。記憶體控制器806可以管理儲存在記憶體裝置804中的資料並且與主機808通信。例如，記憶體控制器806可以耦接到記憶體裝置804，例如上述3D記憶體裝置100，並且記憶體控制器806可以被配置為通過源極選擇閘閘極線162來耦控制3D記憶體裝置100的通道結構112的操作。通過將3D記憶體裝置100中的源極選擇閘閘極線162形成為CMOS結構，可以防止BSG電晶體的感應閾值電壓（Vt）偏移。因此，可以通過防止由感應閾值電壓（Vt）偏移引起的不可預知的故障來改進記憶體裝置804的可靠性。結果，可以改進系統800的性能。
在一些實施方式中，記憶體控制器806被設計為用於在低工作週期環境中操作，如安全數位（secure digital，SD）卡、緊湊型快閃記憶體（compact Flash，CF）卡、通用序列匯流排（universal serial bus，USB）快閃記憶體驅動器、或用於在諸如個人計算器、數位相機、行動電話等的電子設備中使用的其他介質。在一些實施方式中，記憶體控制器806被設計為用於在高工作週期環境SSD或嵌入式多媒體卡（embedded multi-media-card，eMMC）中操作，SSD或eMMC用作諸如智慧型電話、平板電腦、筆記型電腦等的移動設備的資料儲存器以及企業儲存陣列。記憶體控制器806可以被配置為控制記憶體裝置804的操作，例如讀取、抹除和程式化操作。記憶體控制器806還可以被配置為管理關於儲存在或要儲存在記憶體裝置804中的資料的各種功能，包括但不限於壞塊管理、垃圾收集、邏輯到物理位址轉換、損耗均衡等。在一些實施方式中，記憶體控制器806還被配置為處理關於從記憶體裝置804讀取的或者被寫入到記憶體裝置804的資料的錯誤校正碼（error correction code，ECC）。記憶體控制器806還可以執行任何其他合適的功能，例如，格式化記憶體裝置804。記憶體控制器806可以根據特定通信協定與外部設備（例如，主機808）通信。例如，記憶體控制器806可以通過各種界面協定中的至少一種與外部設備通信，界面協定例如USB協定、MMC協定、週邊部件互連（peripheral component interconnection，PCI）協定、PCI高速（PCI-E）協定、高級技術附件（advanced technology attachment，ATA）協定、串列ATA協定、並行ATA協定、小型電腦小型界面（small computer small interface，SCSI）協定、增強型小型磁片界面（enhanced small disk interface，ESDI）協定、整合驅動電子設備（integrated drive electronics，IDE）協定、Firewire協定等。
記憶體控制器806和一個或多個記憶體裝置804可以整合到各種類型的存放裝置中，例如，包括在相同封裝（例如，通用快閃記憶體儲存（universal Flash storage，UFS）封裝或eMMC封裝）中。也就是說，記憶體系統802可以實施並且封裝到不同類型的終端電子產品中。在如33A中所示的一個例示中，記憶體控制器806和單個記憶體裝置804可以整合到記憶卡902中。記憶卡902可以包括PC卡（PCMCIA（personal computer memory card international association），個人電腦記憶卡國際協會）、CF卡、智慧媒體（smart media，SM）卡、記憶體棒、多媒體卡（MMC、RS-MMC、MMCmicro）、SD卡（SD、miniSD、microSD、SDHC）、UFS等。記憶卡902還可以包括將記憶卡902與主機（例如，圖32中的主機808）耦接的記憶卡連接器904。在如圖33B中所示的另一例示中，記憶體控制器806和多個記憶體裝置804可以整合到SSD 906中。SSD 906還可以包括將SSD 906與主機（例如，圖32中的主機808）耦接的SSD連接器908。在一些實施方式中，SSD 906的儲存容量和/或操作速度大於記憶卡902的儲存容量和/或操作速度。
可以容易地針對各種應用修改和/或調整前文對具體的實施方式所做的描述。因此，基於文中提供的教導和指導，旨在使這樣的調整和修改落在所公開的實施方式的含義以及等價方案的範圍內。
本發明的廣度和範圍不應由上述例示性實施方式中的任何例示性實施方式限制，而是僅根據下述請求項及其等價方案限定。
100:三維記憶體裝置 102:半導體層 104:第一犧牲層 106:介電質堆疊體 108:第二介電質層 110:第一介電質層 112:通道結構 113:半導體通道 114:虛設通道結構 115:儲存膜 116:開口 117:帽蓋層 118:導電層 120:源極選擇閘閘極線 122:記憶體堆疊體 124:縫隙結構 130:外圍電路結構 132:摻雜半導體層 134:互連結構 152:第一半導體結構 154:第二半導體結構 156:鍵合界面 158:基底 160:外圍電路 162:源極選擇閘閘極線 200:三維記憶體裝置 300:方法 302:步驟 304:步驟 306:步驟 308:步驟 310:步驟 312:步驟 400:三維記憶體裝置 402:第二犧牲層 404:空腔 406:介電質層 408:源極選擇閘閘極線 410:介電質層 500:方法 502:步驟 504:步驟 506:步驟 508:步驟 510:步驟 512:步驟 514:步驟 600:三維記憶體裝置 602:第三犧牲層 604:第四犧牲層 606:空腔 608:源極選擇閘介電質層 610:源極選擇閘導電層 612:摻雜半導體層 614:互連結構 618:介電質層 700:方法 702:步驟 704:步驟 706:步驟 708:步驟 710:步驟 712:步驟 714:步驟 716:步驟 718:步驟 720:步驟 800:系統 802:記憶體系統 804:記憶體裝置 806:記憶體控制器 808:主機 902:記憶卡 904:記憶卡連接器 906:固態硬碟 908:固態硬碟連接器
圖1為根據本發明的一些方面的例示性三維(three-dimensional, 3D)記憶體裝置的橫剖面的側視圖。 圖2-圖7為根據本發明的一些方面的用於形成例示性3D記憶體裝置的製程結構示意圖。 圖8為根據本發明的一些方面的用於形成3D記憶體裝置的例示性方法的流程圖。 圖9-圖17為根據本發明的一些方面的用於形成另一例示性3D記憶體裝置的製程結構示意圖。 圖18為根據本發明的一些方面的用於形成3D記憶體裝置的另一例示性方法的流程圖。 圖19-圖30為根據本發明的一些方面的用於形成又一例示性3D記憶體裝置的製程結構示意圖。 圖31為根據本發明的一些方面的用於形成3D記憶體裝置的又一例示性方法的流程圖。 圖32為根據本發明的一些方面的具有3D記憶體裝置的例示性系統的方塊圖。 圖33A為根據本發明的一些方面的具有3D記憶體裝置的例示性記憶卡的示意圖。 圖33B為根據本發明的一些方面的具有3D記憶體裝置的例示性固態硬碟（SSD，記憶卡）的示意圖。
100:三維記憶體裝置
110:第一介電質層
112:通道結構
113:半導體通道
115:儲存膜
117:帽蓋層
118:導電層
122:記憶體堆疊體
152:第一半導體結構
154:第二半導體結構
156:鍵合界面
158:基底
160:外圍電路
162:源極選擇閘閘極線
608:源極選擇閘介電質層
610:源極選擇閘導電層
612:摻雜半導體層
614:互連結構

Claims (30)

  1. 一種三維記憶體裝置，包括： 摻雜半導體層； 源極選擇閘閘極線，設置在該摻雜半導體層上； 堆疊體結構，包括交錯設置在該源極選擇閘閘極線上的導電層和介電質層；以及 通道結構，延伸穿過該堆疊體結構和該源極選擇閘閘極線，並與該摻雜半導體層接觸，該通道結構包括半導體通道和儲存膜； 其中該源極選擇閘閘極線與該半導體通道直接接觸。
  2. 根據請求項1所述的三維記憶體裝置，其中該源極選擇閘閘極線和該導電層包括不同的材料。
  3. 根據請求項1或2所述的三維記憶體裝置，其中該摻雜半導體層與該半導體通道接觸。
  4. 根據請求項1所述的三維記憶體裝置，其中該源極選擇閘閘極線包括源極選擇閘介電質層和與該源極選擇閘介電質層接觸的源極選擇閘導電層，並且該源極選擇閘介電質層與該半導體通道直接接觸。
  5. 根據請求項4所述的三維記憶體裝置，其中該介電質層中的該介電質層與該儲存膜直接接觸。
  6. 一種三維記憶體裝置，包括： 摻雜半導體層； 源極選擇閘閘極線，設置在該摻雜半導體層上，該源極選擇閘閘極線包括由源極選擇閘介電質層圍繞的源極選擇閘導電層； 堆疊體結構，包括交錯設置在該源極選擇閘閘極線上的字元線和介電質層，該字元線包括由閘極介電質層圍繞的閘極電極；以及 通道結構，延伸穿過該堆疊體結構和該源極選擇閘閘極線，並且與該摻雜半導體層接觸，且該通道結構包括半導體通道和儲存膜； 其中該源極選擇閘介電質層與該半導體通道接觸，並且該閘極介電質層與該儲存膜接觸。
  7. 根據請求項6所述的三維記憶體裝置，其中該源極選擇閘介電質層位於該源極選擇閘導電層與該半導體通道之間。
  8. 根據請求項6或7所述的三維記憶體裝置，其中該閘極介電質層和該儲存膜位於該閘極電極與該半導體通道之間。
  9. 根據請求項6所述的三維記憶體裝置，其中該源極選擇閘介電質層與該半導體通道直接接觸。
  10. 根據請求項6所述的三維記憶體裝置，其中該源極選擇閘導電層包括多晶矽。
  11. 一種系統，包括： 三維記憶體裝置，被配置為儲存資料，該三維記憶體裝置包括： 摻雜半導體層； 源極選擇閘閘極線，設置在該摻雜半導體層上； 堆疊體結構，包括交錯設置在該源極選擇閘閘極線上的導電層和介電質層；以及 通道結構，延伸穿過該堆疊體結構和該源極選擇閘閘極線，並與該摻雜半導體層接觸，且該通道結構包括半導體通道和儲存膜； 其中該源極選擇閘閘極線與該半導體通道接觸；以及 記憶體控制器，耦接到該三維記憶體裝置，並且被配置為通過該源極選擇閘閘極線控制該通道結構的操作。
  12. 一種系統，包括： 三維記憶體裝置，被配置為儲存資料，該三維記憶體裝置包括： 摻雜半導體層； 源極選擇閘閘極線，設置在該摻雜半導體層上，該源極選擇閘閘極線包括由源極選擇閘介電質層圍繞的源極選擇閘導電層； 堆疊體結構，包括交錯設置在該源極選擇閘閘極線上的字元線和介電質層，該字元線包括由閘極介電質層圍繞的閘極電極；以及 通道結構，延伸穿過該堆疊體結構和該源極選擇閘閘極線，並與該摻雜半導體層接觸，且該通道結構包括半導體通道和儲存膜； 其中該源極選擇閘介電質層與該半導體通道接觸，並且該閘極介電質層與該儲存膜接觸；以及 記憶體控制器，耦接到該三維記憶體裝置，並且被配置為通過該源極選擇閘閘極線控制該通道結構的操作。
  13. 一種用於形成三維記憶體裝置的方法，包括： 在半導體層上形成第一犧牲層； 形成包括在該第一犧牲層上交錯的多個第一介電質層和多個第二介電質層的介電質堆疊體，其中該第一犧牲層和該多個第二介電質層包括不同的材料； 形成延伸穿過該介電質堆疊體的通道結構，該通道結構與該第一犧牲層接觸，並且該通道結構包括半導體通道和儲存膜； 用多條字元線替換該多個第二介電質層； 去除該半導體層和該第一犧牲層，以暴露該通道結構的一部分；以及 在該通道結構上形成摻雜半導體層。
  14. 根據請求項13所述的方法，其中該第一犧牲層與該第一介電質層和該第二介電質層相比具有高蝕刻選擇性。
  15. 根據請求項14所述的方法，其中該第一犧牲層包括高介電常數（高k）材料。
  16. 根據請求項14所述的方法，其中該第一犧牲層包括鎢。
  17. 根據請求項13-16中任一項月所述的方法，還包括： 形成垂直延伸穿過與該第一犧牲層接觸的該介電質堆疊體的該通道結構和虛設通道結構。
  18. 根據請求項13所述的方法，其中用該多條字元線替換該多個第二介電質層還包括： 形成垂直延伸穿過該介電質堆疊體的開口，以暴露該第一犧牲層； 通過該開口去除該多個第二介電質層，以形成多個第一空腔； 在該多個第一空腔中形成該多條字元線；以及 在該開口中形成縫隙結構。
  19. 根據請求項13所述的方法，其中去除該半導體層和該第一犧牲層，以暴露該通道結構的該部分還包括： 去除該半導體層直到被該第一犧牲層停止；以及 去除該第一犧牲層和該通道結構的該儲存膜的一部分，以暴露該通道結構的該半導體通道的一部分。
  20. 根據請求項19所述的方法，其中在該通道結構上形成該摻雜半導體層還包括： 在該通道結構的該半導體通道的該部分上形成該摻雜半導體層；以及 啟動該摻雜半導體層。
  21. 根據請求項13所述的方法，還包括在該摻雜半導體層上形成互連結構。
  22. 一種用於形成三維記憶體裝置的方法，包括： 在半導體層上形成第一犧牲層； 形成包括在該第一犧牲層上交錯的多個第一介電質層和多個第二介電質層的介電質堆疊體，其中該第一犧牲層和該多個第二介電質層包括不同的材料； 形成延伸穿過該介電質堆疊體和與該半導體層接觸的該第一犧牲層的通道結構，該通道結構包括半導體通道和儲存膜； 去除該第一犧牲層，以形成第一空腔，並且暴露該通道結構的一部分； 去除由該第一空腔暴露的該通道結構的該部分的該儲存膜，以暴露該通道結構的該部分的該半導體通道； 在與該通道結構的該部分的該半導體通道接觸的該第一空腔中形成源極選擇閘閘極線；以及 用多條字元線替換該多個第二介電質層。
  23. 根據請求項22所述的方法，其中去除該第一犧牲層，以形成該第一空腔，並且暴露該通道結構的該部分還包括： 形成延伸穿過該介電質堆疊體和該第一犧牲層的開口，以暴露該半導體層；以及 通過該開口去除該第一犧牲層，以形成該第一空腔，並且暴露該通道結構的該部分。
  24. 根據請求項23所述的方法，其中去除由該第一空腔暴露的該通道結構的該部分的該儲存膜，以暴露該通道結構的該部分的該半導體通道還包括： 通過該開口和該第一空腔去除該通道結構的該部分的該儲存膜，以暴露該通道結構的該部分的該半導體通道。
  25. 根據請求項24所述的方法，其中在與該通道結構的該部分的該半導體通道接觸的該第一空腔中形成該源極選擇閘閘極線還包括： 在該開口和該第一空腔的側壁上形成第三介電質層； 在該第三介電質層上形成第一導電層；以及 去除該開口的側壁上的該第一導電層和該第三介電質層。
  26. 根據請求項25所述的方法，其中該第三介電質層與該通道結構的該部分的該半導體通道接觸。
  27. 根據請求項25所述的方法，其中用該多條字元線替換該多個第二介電質層還包括： 在由該開口暴露的該第一導電層上形成第四介電質層； 去除該多個第二介電質層，以形成多個第二空腔； 在該多個第二空腔中形成該多條字元線；以及 在該開口中形成縫隙結構。
  28. 根據請求項22所述的方法，還包括在該第一犧牲層上形成第二犧牲層，其中該第一犧牲層和該第二犧牲層包括不同的材料。
  29. 根據請求項28所述的方法，其中該第二犧牲層和該多個第二介電質層包括不同的材料。
  30. 根據請求項28所述的方法，其中該通道結構延伸穿過該介電質堆疊體和與該第一犧牲層接觸的該第二犧牲層。
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