CN105789200A - 半导体元件及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体元件及其制造方法。半导体元件包括多个叠层结构以及介电层。所述叠层结构配置于基底上。所述介电层配置于所述基底上，覆盖所述叠层结构。相邻两个所述叠层结构之间具有空气间隙，所述空气间隙的顶端高度高于所述叠层结构的顶端。

Description

半导体元件及其制造方法

技术领域

本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种具有空气间隙的半导体元件及其制造方法。

背景技术

在目前提高半导体元件集成度的趋势下，会依据设计规则缩小元件的尺寸。然而，随着尺寸愈来愈小，电容-电阻延迟(resistor-capacitordelay，RCdelay)以及各组成构件之间的电性干扰使得集成电路的速度受限，并影响其可靠性与稳定性。因此，电容-电阻延迟造成半导体元件效能降低，为目前亟需解决的问题。

发明内容

本发明提供一种半导体元件及其制造方法，其在相邻栅极结构之间形成空气间隙，而能够有效地防止栅极结构之间的电容-电阻延迟，并改善各组成构件之间的电性干扰，以进一步提升半导体元件的效率。

本发明提供一种半导体元件，包括配置于基底上的多个叠层结构；以及配置于基底上，覆盖叠层结构的介电层。相邻两个叠层结构之间具有空气间隙，空气间隙的顶端高于叠层结构的顶端。

依照本发明一实施例所述，在上述半导体元件中，所述空气间隙具有一宽部与一窄部，所述宽部位于所述窄部之下。

依照本发明一实施例所述，在上述半导体元件中，所述叠层结构包括硅化金属层，所述硅化金属层具有第一部分与第二部分，所述第一部分位于所述第二部分之下，所述硅化金属层的所述第一部分的最大宽度小于所述硅化金属层的所述第二部分的最大宽度，所述空气间隙的所述宽部的最大宽度位于相邻两个所述叠层结构之间，并且低于所述硅化金属层的所述第二部分。

依照本发明一实施例所述，在上述半导体元件中，所述空气间隙具有一宽部、第一窄部与第二窄部，所述第一窄部位于所述第二窄部之下，所述宽部位于所述第一窄部与所述第二窄部之间。

依照本发明一实施例所述，在上述半导体元件中，所述叠层结构包括硅化金属层与硬掩模层，所述硬掩模层配置于所述硅化金属层上，所述硅化金属层具有第一部分与第二部分，所述硅化金属层的所述第一部分位于所述硅化金属层的所述第二部分之下，所述硅化金属层的所述第一部分的最大宽度大于所述硅化金属层的所述第二部分的最大宽度，所述空气间隙的所述宽部的最大宽度位于相邻两个所述叠层结构之间，并且低于所述硬掩模层，高于所述硅化金属层的所述第一部分。

依照本发明一实施例所述，在上述半导体元件中，所述空气间隙的剖面为保龄球瓶形、飞碟形。

依照本发明一实施例所述，在上述半导体元件中，所述硅化金属层的剖面为磨菇形、倒T形。

本发明还提供一种半导体元件的制造方法，包括：于基底上形成多个叠层结构。于相邻两个所述叠层结构之间形成第一介电层，所述第一介电层的上表面低于所述叠层结构的上表面，裸露出部分所述叠层结构。使部分所述叠层结构形成为硅化金属层。移除部分所述第一介电层，以形成多个凹槽。于所述基底上形成第二介电层，覆盖所述叠层结构，并在相邻两个所述叠层结构之间形成空气间隙，所述空气间隙的顶端高于所述叠层结构的顶端。

依照本发明一实施例所述，上述半导体元件的制造方法更包括：于裸露出的部分所述叠层结构的侧壁上形成间隙壁，所述间隙壁包括非晶硅或多晶硅。使所述间隙壁形成为部分所述硅化金属层。

依照本发明一实施例所述，在上述半导体元件的制造方法中，所述硅化金属层具有第一部分与第二部分，所述第一部分位于所述第二部分之下，所述第一部分的最大宽度小于所述第二部分的最大宽度。

依照本发明一实施例所述，在上述半导体元件的制造方法中，所述硅化金属层具有第一部分与第二部分，所述第一部分位于所述第二部分之下，所述第一部分的最大宽度大于所述第二部分的最大宽度。

基于上述，本发明提供的半导体元件及其制造方法，可在相邻两个栅极结构之间形成空气间隙，且所形成的空气间隙的高度高于栅极结构，因此可有效地防止栅极结构之间的电容-电阻延迟，并改善各组成构件之间的电性干扰，进一步提升半导体元件的效能。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1A至图1H为根据本发明一实施例所绘示的半导体元件的制造流程剖面示意图。

图2A至图2F为根据本发明另一实施例所绘示的半导体元件的制造流程剖面示意图。

【符号说明】

100、200：基底

101、201：隧穿介电层

102、202：电荷储存层

104、104a、204、204a：导体层

106、206：层间介电层

108、108a、208、208a：叠层结构

110、210：第一介电材料层

110a、110b、210a、210b：第一介电层

112：间隙壁材料层

112a：间隙壁

114、214：硅化金属层

116、216：第二介电层

118、218：空气间隙

118a、218b：宽部

118b、218a、218c：窄部

120、220：空洞

222：硬掩模层

124、224：介电层

A1、B1：硅化金属层的第一部分

A2、B2：硅化金属层的第二部分

W11、W12、W21、W22、W23：宽度

具体实施方式

在以下的实施例中，相同或相似的元件符号代表相同或相似的构件，其可以相同或相似的材料，或是可以以相同或是相似的方法来形成。举例来说，第二实施例中的第一介电材料层210的材料与形成方法可以是与第一实施例中的第一介电材料层110的材料相同或相似，或是可以以相同或相似的方法来形成。

图1A至图1H为根据本发明第一实施例所绘示的半导体元件的制造流程剖面示意图。

请参照图1A，提供基底100，基底100例如为半导体基底、半导体化合物基底或是绝缘层上有半导体基底(SemiconductorOverInsulator，SOI)。半导体例如是IVA族的原子，例如硅或锗。半导体化合物例如是IVA族的原子所形成的半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成的半导体化合物，例如是砷化镓。基底100可以具有掺杂，基底100的掺杂可以是P型或N型。P型的掺杂可以是IIIA族离子，例如是硼离子。N型掺杂可以是VA族离子，例如是砷或是磷。

请继续参照图1A，于基底100上形成多个叠层结构108。在一实施例中，叠层结构108包括隧穿介电层101、电荷储存层102以及导体层104。隧穿介电层101，位于所对应的电荷储存层102与基底100之间。隧穿介电层101的材料例如是氧化硅、氮化硅、氮氧化硅或其组合，形成的方法例如是化学气相沉积法或是热氧化法。在一实施例中，电荷储存层102为浮置栅，其材料包括导体，例如为多晶硅。在另一实施例中，电荷储存层102为电荷捕陷层，其是由介电材料形成。电荷捕陷层可以是叠层层，例如是ONO(oxide-nitride-oxide)层，亦即其中包括氧化硅/氮化硅/氧化硅三层，形成的方法例如是化学气相沉积法。导体层104做为控制栅，其材料可以是导体，例如是掺杂多晶硅、多晶硅化金属、金属层或其他可应用的导体，形成的方法例如是化学气相沉积法。在一实施例中，电荷储存层102为浮置栅，电荷储存层102与导体层104之间还包括层间介电层106。层间介电层106可以是叠层层，例如是ONO层，形成的方法例如是化学气相沉积法或是热氧化法。

请参照图1B，在基底100上形成第一介电材料层110，以将第一介电材料层110填入于多个叠层结构108之间。第一介电材料层110的材料例如是氧化物。氧化物例如是旋涂式玻璃(Spin-OnGlass，SOG)、高密度等离子体氧化物(HighDensityPlasma，HDPOxide)或未经掺杂的硅酸盐玻璃(UndopedSilicateGlass，USG)。第一介电材料层110的形成方法例如是先进行化学气相沉积法或是旋涂法，接着进行平坦化工艺。平坦化工艺可以是化学机械研磨工艺或是回刻蚀工艺。

请参照图1C，移除部分第一介电材料层110，以形成第一介电层110a，并裸露出部分导体层104。在一实施例中，可以进行非等向性刻蚀，以移除部分第一介电材料层110，形成第一介电层110a，并裸露出部分导体层104。非等向性刻蚀例如是干法刻蚀。

请参照图1D与1E，于基底100上形成间隙壁材料层112，覆盖裸露出的部分导体层104。间隙壁材料层112的材料包括导体，例如是非晶硅或多晶硅，形成间隙壁材料层112的方法例如是化学气相沉积法。间隙壁材料层112的厚度例如是5nm～10nm。其后，移除部分间隙壁材料层112，于裸露出的部分导体层104的侧壁上形成间隙壁112a。移除部分间隙壁材料层112的方法例如是进行非等向性刻蚀工艺。

请参照图1F，对间隙壁112a与部分导体层104进行金属硅化工艺，以形成为硅化金属层114。硅化金属层114的材料可以是钛、钨、钴、镍、铜、钼、钽、铒、锆或铂的硅化物。在一实施例中，硅化金属层114的材料例如是硅化钴(CobaltSilicide，CoSi)。此时，所述金属硅化工艺例如是先沉积一层钴，之后，进行第一快速热工艺(RapidThermalProcess，RTP)，接着进行硅化钴选择性刻蚀，移除未反应的钴，之后再进行第二快速热工艺，以使钴与间隙壁112a与部分导体层104中的硅反应，以形成材料为硅化钴的硅化金属层114。硅化金属层114具有第一部分A1与第二部分A2。第一部分A1位于第二部分A2之下。第一部分A1的最大宽度小于第二部分A2的最大宽度。在一实施例中，第一部分A1的最大宽度为第二部分A2的最大宽度的60％～75％，使硅化金属层114的剖面成为磨菇形。

请参照图1G，移除部分第一介电层110a，形成第一介电层110b。移除部分第一介电层110a的方法例如为进行湿法刻蚀工艺或干法刻蚀工艺。第一介电层110b呈凹槽状，覆盖第一部分A1的侧壁以及部分叠层结构108a的侧壁。叠层结构108a包括隧穿介电层101、电荷储存层102、层间介电层106以及导体层104与硅化金属层114。第一介电层110b的厚度例如为5nm～10nm。

请参照图1H，于基底100上形成第二介电层116，覆盖叠层结构108a，在相邻两个叠层结构108a之间形成空气间隙118。第二介电层116的材料例如是氧化物，其可与第一介电层110a的材料相同，亦可不同。第二介电层116的形成方法包括化学气相沉积，例如是等离子体辅助化学气相沉积。适当控制第二介电层116的沉积速率，可减少或避免第二介电层116填入于第一介电层110b的凹槽之中，而形成具有足够体积的空气间隙118。

在本发明的实施例中，空气间隙118的顶端高于叠层结构108a的顶端。更具体地说，空气间隙118具有一宽部118a与一窄部118b。宽部118a位于窄部118b之下。宽部118a的最大宽度W11大于窄部118b的最大宽度W12。宽部118a的最大宽度W11位于相邻两个叠层结构108a之间，并且低于硅化金属层114的第二部分A2。窄部118b位于硅化金属层114的第二部分A2之间，且窄部118b的顶端超过硅化金属层114的第二部分A2的顶面。在一实施例中，空气间隙118的剖面可为保龄球瓶形。

图2A至图2F为根据本发明第二实施例所绘示的半导体元件的制造流程剖面示意图。

请参照图2A，依照上述第一实施例的方法与材料，在基底200上形成多个叠层结构208。在一实施例中，叠层结构208包括隧穿介电层201、电荷储存层202、导体层204以及硬掩模层222。在另一实施例中，叠层结构208更包括层间介电层206，位于电荷储存层202与导体层204之间。硬掩模层222的材料例如是氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅或其组合，其形成的方法例如是化学气相沉积法。硬掩模层222的厚度例如是30nm～40nm。

请参照图2B与2C，依照上述第一实施例的方法与材料，在基底200上形成第一介电材料层210，将第一介电材料层210填入于多个叠层结构208之间。接着对第一介电材料层210进行非等向性刻蚀，以移除部分第一介电材料层210，形成第一介电层210a，并裸露出硬掩模层222与部分导体层204。

请参照图2D，依照上述第一实施例的方法与材料，对部分导体层204进行金属硅化工艺，以形成为硅化金属层214。硅化金属层214具有第一部分B1与第二部分B2，第一部分B1位于第二部分B2之下。由于在金属硅化工艺中，导体层204裸露出的部分会有体积损失，故所形成的第一部分B1的最大宽度会大于第二部分B2的最大宽度。第二部分B2的最大宽度例如是第一部分B1的最大宽度的85％～90％。在一实施例中，硅化金属层214的剖面成为倒T形。

请参照图2E，依照上述第一实施例的方法与材料，移除部分第一介电层210a，以形成第一介电层210b。第一介电层210b呈凹槽状，覆盖第一部分B1的侧壁以及部分叠层结构208a的侧壁。叠层结构208a包括隧穿介电层201、电荷储存层202、层间介电层206、导体层204、硬掩模层222以及硅化金属层214。第一介电层210b的厚度为5nm～10nm。

请参照图2F，依照上述第一实施例的方法与材料，于基底200上形成第二介电层216，覆盖叠层结构208a，在相邻两个叠层结构208a之间形成空气间隙218。第二介电层216的形成方法包括化学气相沉积，例如是等离子体辅助化学气相沉积。适当控制第二介电层216的沉积速率，可减少或避免第二介电层216填入于第一介电层210b的凹槽之中，而形成具有足够体积的空气间隙218。

空气间隙218的顶端高于叠层结构208a的顶端。空气间隙218具有一宽部218b、第一窄部218a与第二窄部218c。第一窄部218a位于第二窄部218c之下，且宽部218b位于第一窄部218a与第二窄部218c之间。宽部218b的最大宽度W22大于第一窄部218a与第二窄部218c的最大宽度W21与W23。宽部218b的最大宽度W22位于相邻两个叠层结构208a之间，并且低于硬掩模层222，高于硅化金属层214的第一部分B1。在一实施例中，空气间隙218的剖面可为飞碟形。

请再次参照图1H，根据本发明一实施例的半导体元件包括基底100、多个叠层结构108a、以及介电层124。相邻两个叠层结构108a之间具有空气间隙118。叠层结构108a包括硅化金属层114。硅化金属层114具有第一部分A1与第二部分A2。第一部分A1位于第二部分A2之下，第一部分A1的最大宽度小于所述第二部分A2的最大宽度。在一实施例中，第一部分A1的最大宽度为第二部分A2的最大宽度的60％～75％，使硅化金属层114的剖面成为磨菇形。空气间隙118的顶端高于叠层结构108a的顶端。空气间隙118具有一宽部118a与一窄部118b，宽部118a位于窄部118b之下，宽部118a的最大宽度W11大于窄部118b的最大宽度W12。在一实施例中，宽部118a的最大宽度W11位于相邻两个叠层结构108a之间，并且低于硅化金属层114的第二部分A2。空气间隙118的剖面可为保龄球瓶形。

请再次参照图2F，根据本发明另一实施例的半导体元件包括基底200、多个叠层结构208a、以及介电层224。相邻两个叠层结构208a之间具有空气间隙218。叠层结构208a包括硅化金属层214与硬掩模层222，硬掩模层222配置于硅化金属层214上。硅化金属层214具有第一部分B1与第二部分B2。第一部分B1位于第二部分B2之下，第一部分B1的最大宽度大于第二部分B2的最大宽度。在一实施例中，第二部分B2的最大宽度为第一部分B1的最大宽度的85％～90％，使硅化金属层214的剖面成为倒T形。空气间隙218的顶端高于叠层结构208a的顶端。空气间隙218具有一宽部218b、第一窄部218a与第二窄部218c。第一窄部218a位于第二窄部218c之下，宽部218b位于第一窄部218a与第二窄部218c之间。宽部218b的最大宽度W22大于第一窄部218a与第二窄部218c的最大宽度W21与W23。宽部218b的最大宽度W22位于相邻两个叠层结构208a之间，并且低于硬掩模层222，高于硅化金属层214的第一部分B1。空气间隙218的剖面可为飞碟形。

以上的实施例中，是以非易失性存储元件来说明半导体元件。非易失性存储元件可以是闪存，或是电荷捕捉型存储器。然而，本发明之半导体元件，并不以上述实施例为限。上述的半导体元件也可以是金属氧化物半导体晶体管。金属氧化物半导体晶体管可以是平坦型晶体管或是鳍状晶体管。

综上所述，本发明提供的半导体元件及其制造方法，可在相邻两个栅极结构之间形成空气间隙。由于所形成的空气间隙的顶端高于栅极结构顶面的高度，而且占有相当大的体积，因此可有效地防止栅极结构之间的电容-电阻延迟，并改善各组成构件之间的电性干扰，充分提升半导体元件的效率。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (11)

1.一种半导体元件，包括：

多个叠层结构，配置于基底上；以及

介电层，配置于所述基底上，覆盖所述叠层结构，

其中，相邻两个所述叠层结构之间具有空气间隙，所述空气间隙的顶端高于所述叠层结构的顶端。

2.根据权利要求1所述的半导体元件，其中所述空气间隙具有一宽部与一窄部，所述宽部位于所述窄部之下。

3.根据权利要求2所述的半导体元件，其中所述叠层结构包括硅化金属层，所述硅化金属层具有第一部分与第二部分，所述第一部分位于所述第二部分之下，所述硅化金属层的所述第一部分的最大宽度小于所述硅化金属层的所述第二部分的最大宽度，所述空气间隙的所述宽部的最大宽度位于相邻两个所述叠层结构之间，并且低于所述硅化金属层的所述第二部分。

4.根据权利要求1所述的半导体元件，其中所述空气间隙具有一宽部、第一窄部与第二窄部，所述第一窄部位于所述第二窄部之下，所述宽部位于所述第一窄部与所述第二窄部之间。

5.根据权利要求4所述的半导体元件，其中所述叠层结构包括硅化金属层与硬掩模层，所述硬掩模层配置于所述硅化金属层上，所述硅化金属层具有第一部分与第二部分，所述硅化金属层的所述第一部分位于所述硅化金属层的所述第二部分之下，所述硅化金属层的第一部分的最大宽度大于所述硅化金属层的所述第二部分的最大宽度，所述空气间隙的所述宽部的最大宽度位于相邻两个所述叠层结构之间，并且低于所述硬掩模层，高于所述硅化金属层的所述第一部分。

6.根据权利要求1所述的半导体元件，其中所述空气间隙的剖面为保龄球瓶形或飞碟形。

7.根据权利要求1所述的半导体元件，其中所述硅化金属层的剖面为磨菇形或倒T形。

8.一种半导体元件的制造方法，包括：

于基底上形成多个叠层结构；

于相邻两个所述叠层结构之间形成第一介电层，所述第一介电层的上表面低于所述叠层结构的上表面，裸露出部分所述叠层结构；

使部分所述叠层结构形成为硅化金属层；

移除部分所述第一介电层，以形成多个凹槽；以及

于所述基底上形成第二介电层，覆盖所述叠层结构，并在相邻两个所述叠层结构之间形成空气间隙，所述空气间隙的顶端高于所述叠层结构的顶端。

9.根据权利要求8所述的半导体元件的制造方法，更包括：

于裸露出的部分所述叠层结构的侧壁上形成间隙壁，所述间隙壁包括非晶硅或多晶硅；以及

使所述间隙壁形成为部分所述硅化金属层。

10.根据权利要求8所述的半导体元件的制造方法，其中所述硅化金属层具有第一部分与第二部分，所述第一部分位于所述第二部分之下，所述第一部分的最大宽度小于所述第二部分的最大宽度。

11.根据权利要求8所述的半导体元件的制造方法，其中所述硅化金属层具有第一部分与第二部分，所述第一部分位于所述第二部分之下，所述第一部分的最大宽度大于所述第二部分的最大宽度。