WO2016139725A1 - 半導体記憶装置及びその製造方法 - Google Patents

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insulating film
film
memory device
semiconductor memory
silicon
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竜也 加藤
史隆 荒井
関根　克行
岩本　敏幸
優太 渡辺
坂本　渉
寛志 糸川
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株式会社 東芝
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    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Definitions

  • Embodiments described herein relate generally to a semiconductor memory device and a method for manufacturing the same.
  • NAND flash memories have increased the degree of integration by reducing the planar structure and reduced the bit cost, but the miniaturization of the planar structure is approaching the limit. Therefore, in recent years, a technique for stacking memory cells in the vertical direction has been proposed. However, in such a stacked memory device, ease of manufacture and product reliability are problems.
  • An object of the embodiment is to provide a semiconductor memory device that is easy to manufacture and highly reliable, and a manufacturing method thereof.
  • the semiconductor memory device is provided between the semiconductor pillar extending in the first direction, the first electrode extending in the second direction intersecting the first direction, and the semiconductor pillar and the first electrode.
  • the first insulating film provided between the first electrode and the second electrode and on both sides in the first direction of the first electrode, the second electrode, and the first electrode.
  • a second insulating film provided between the insulating film and on both sides in the first direction of the second electrode; a third insulating film provided between the second electrode and the semiconductor pillar;
  • a conductive film provided in a region sandwiched between the first insulating film and the second insulating film.
  • the method of manufacturing a semiconductor memory device includes a step of alternately stacking an interlayer insulating film and a first film along a first direction, and extending in a second direction intersecting the first direction.
  • Forming a third insulating film thereon forming a semiconductor film on a side surface of the third insulating film, the semiconductor film, the third insulating film, the second electrode film, and the second insulating film In the second direction, and in the trench Embedding an insulating member having a composition different from that of the second insulating film, forming a slit
  • the method of manufacturing a semiconductor memory device includes a step of alternately stacking an interlayer insulating film and a first film along a first direction, and extending in a second direction intersecting the first direction.
  • the second insulating film is divided along the second direction.
  • a step of embedding an insulating member in the trench, a step of forming a slit extending in the second direction and penetrating the interlayer insulating film and the first film, and the first film through the slit Forming a second recess in which the silicon layer and the insulating member are exposed on the inner surface of the slit, and forming a metal layer on the inner surface of the second recess, Forming a conductive film containing metal silicide by reacting silicon contained in the silicon layer with metal contained in the metal layer; removing the metal layer on the inner surface of the second recess; Forming a first insulating film on the inner surface of the second recess, and forming a first electrode in the second recess.
  • FIG. 1A is a sectional view showing the semiconductor memory device according to the first embodiment
  • FIG. 1B is a plan view thereof.
  • 2A and 2B are partially enlarged cross-sectional views showing the semiconductor memory device according to the first embodiment.
  • FIG. 3 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 4 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 5 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 6 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 7 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 8 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 9 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 10 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 11A and FIG. 11B are cross-sectional views illustrating the method for manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 12 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIGS. 13A and 13B are cross-sectional views illustrating the method for manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 14B are cross-sectional views illustrating the method for manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 15A and FIG. 15B are cross-sectional views illustrating the method for manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 16A and FIG. 16B are plan views illustrating the method for manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 17A and FIG. 17B are cross-sectional views illustrating the method for manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 18A and FIG. 18B are cross-sectional views showing a semiconductor memory device according to the second embodiment.
  • FIG. 19 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the second embodiment.
  • FIG. 19 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the second embodiment.
  • FIG. 20 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the second embodiment.
  • FIG. 21 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the second embodiment.
  • FIG. 22A and FIG. 22B are cross-sectional views illustrating a method for manufacturing a semiconductor memory device according to the second embodiment.
  • FIG. 23A and FIG. 23B are cross-sectional views illustrating a method for manufacturing a semiconductor memory device according to the second embodiment.
  • FIG. 24A and FIG. 24B are cross-sectional views illustrating a method for manufacturing a semiconductor memory device according to the second embodiment.
  • FIG. 25A and FIG. 25B are cross-sectional views illustrating a method for manufacturing a semiconductor memory device according to the second embodiment.
  • FIG. 26 is a cross-sectional view showing a semiconductor memory device according to the third embodiment.
  • FIG. 27 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the third embodiment.
  • FIG. 28 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the third embodiment.
  • FIG. 29 is a cross-sectional view showing a semiconductor memory device according to the fourth embodiment.
  • FIG. 30 is a cross-sectional view showing a semiconductor memory device according to the fifth embodiment.
  • FIG. 1A is a cross-sectional view showing the semiconductor memory device according to this embodiment
  • FIG. 1B is a plan view thereof
  • 2A and 2B are partially enlarged cross-sectional views showing the semiconductor memory device according to this embodiment.
  • 2A shows the region A in FIG. 1A
  • FIG. 2B shows the region B in FIG. 1B
  • FIG. 2B shows the C shown in FIG. 2A.
  • the semiconductor memory device 1 is provided with a silicon substrate 10.
  • a silicon substrate 10 an XYZ orthogonal coordinate system is adopted in this specification. Two directions parallel to and orthogonal to the upper surface of the silicon substrate 10 are defined as “X direction” and “Y direction”, and a direction perpendicular to the upper surface is defined as “Z direction”.
  • An insulating film 11 made of, for example, silicon oxide, a conductive layer 12 made of, for example, polysilicon, a wiring layer 13 made of, for example, tungsten, and a conductive layer 14 made of, for example, polysilicon are laminated on the silicon substrate 10 in this order.
  • a cell source line 15 is formed by the conductive layer 12, the wiring layer 13 and the conductive layer 14. The cell source line 15 extends along the XY plane.
  • a plurality of silicon pillars 21 extending in the Z direction are provided on the cell source line 15.
  • the silicon pillars 21 are arranged in a matrix along the X direction and the Y direction.
  • the lower ends of two silicon pillars 21 adjacent in the X direction are connected to each other, and the lower ends are connected to the cell source line 15.
  • the two silicon pillars 21 whose lower ends are connected to each other are referred to as “pillar pair 22”.
  • a connecting member 24 whose longitudinal direction is the X direction is provided on the pillar pair 22 and is connected to the upper end of the pillar pair 22.
  • a plug 25 is provided on the connection member 24, and a plurality of bit lines 26 extending in the X direction are provided thereon.
  • the connecting member 24, the plug 25, and the bit line 26 are made of, for example, tungsten (W).
  • Each bit line 26 is connected to a plurality of silicon pillars 21 arranged in a line along the X direction via a plug 25 and a connection member 24. For this reason, each silicon pillar 21 is connected between the bit line 26 and the cell source line 15.
  • FIG. 1 (a) and 1 (b) are diagrams showing an outline of the apparatus, mainly some conductive members are schematically drawn, and other portions are drawn in a simplified manner. For example, a conductive film 33 to be described later is not shown.
  • the plug 25 and the connecting member 24 are also omitted.
  • FIG. 1B only some of the bit lines 26 are indicated by two-dot chain lines, and the remaining bit lines 26 are omitted.
  • a plurality of control gate electrodes 31 extending in the Y direction are provided on the cell source line 15.
  • the control gate electrode 31 is formed of a metal such as tungsten.
  • the control gate electrodes 31 are arranged in a line along the Z direction on both sides in the X direction of the pillar pairs 22 arranged in a line along the Y direction.
  • a plurality of pairs of pillars 22 arranged in a line along the Y direction and a plurality of control gate electrodes 31 arranged in a line along the Z direction on both sides of the X direction make one unit unit unit. It is configured.
  • the two silicon pillars 21 and the two control gate electrodes 31 constituting the pillar pair 22 are alternately arranged along the X direction.
  • One source electrode 16 is provided for every several unit units.
  • the source electrode 16 has a plate shape that extends along the YZ plane, and is disposed between two adjacent unit units. The lower end of the source electrode 16 is connected to the cell source line 15.
  • a floating gate electrode 32 is provided between each silicon pillar 21 and each control gate electrode 31.
  • the floating gate electrode 32 is a conductive member that is insulated from the surroundings and accumulates electric charges, and is formed of, for example, polysilicon (Si).
  • the floating gate electrode 32 is disposed at each intersection between the silicon pillar 21 and the control gate electrode 33. That is, a plurality of floating gate electrodes 32 are arranged between the columns of silicon pillars 21 arranged in a line along the Y direction and the control gate electrodes 31 arranged in a line along the Z direction. And they are arranged in a matrix so as to be separated from each other along the Z direction.
  • the floating gate electrodes 32 are arranged in a three-dimensional matrix along the X direction, the Y direction, and the Z direction.
  • the source electrode 16, the silicon pillar 21, the control gate electrode 31, the floating gate electrode 32, and the bit line 26 are filled with an insulating material.
  • the control gate electrode 31 is provided with a main body 31a made of, for example, tungsten and a barrier metal layer 31b made of, for example, titanium nitride (TiN). .
  • the main body 31a has a strip shape extending in the Y direction.
  • the barrier metal layer 31b covers the side surface of the main body portion 31a on the floating gate electrode 32 side, the upper surface of the main body portion 31a, and the lower surface of the main body portion 31a.
  • a block insulating film 41 is provided on the side surface of the control gate electrode 31 on the floating gate electrode 32 side, and on the upper and lower surfaces of the control gate electrode 31.
  • the shape of the block insulating film 41 in the XZ section is C-shaped.
  • the block insulating film 41 is a film that does not substantially pass a current even when a voltage within the drive voltage range of the semiconductor memory device 1 is applied.
  • the entire dielectric constant is higher than the dielectric constant of silicon oxide. It is a high dielectric constant film.
  • HfO 2 hafnium oxide
  • SiO 2 silicon oxide
  • HfSiO hafnium silicon oxide
  • an interelectrode insulating film 42 made of silicon nitride (Si 3 N 4 ) is provided on the side surface of the floating gate electrode 32 on the control gate electrode 31 side and on the upper and lower surfaces of the floating gate electrode 32.
  • the shape of the interelectrode insulating film 42 in the XZ section is a C-shape opposite to the closest block insulating film 41.
  • a conductive film 33 made of, for example, titanium nitride (TiN) is provided between the hafnium silicon oxide layer 41 c and the interelectrode insulating film 42.
  • the conductive film 33 is provided for each floating gate electrode 32 and does not substantially wrap around the upper and lower surfaces of the control gate electrode 31 and the upper and lower surfaces of the floating gate electrode 32. For this reason, the shape of the conductive film 33 in the XZ section is I-shaped. The conductive film 33 is insulated from the surroundings.
  • the tunnel insulating film 44 is a film that allows a tunnel current to flow when a predetermined voltage within the drive voltage range of the semiconductor memory device 1 is applied.
  • the tunnel insulating film 44 is a single-layer silicon oxide film, a silicon oxide layer, It is a three-layer film composed of a nitride layer and a silicon oxide layer.
  • the average dielectric constant of the entire tunnel insulating film 44 is lower than the average dielectric constant of the entire block insulating film 41.
  • a silicon layer 21a and a silicon layer 21b are stacked in contact with each other.
  • the silicon layer 21 a is disposed on the side close to the floating gate electrode 32, and the lower end thereof is not in contact with the cell source line 15.
  • the silicon layer 21 b is disposed on the side far from the floating gate electrode 32, and the lower end thereof is in contact with the cell source line 15.
  • a band-shaped interlayer insulating film 45 made of, for example, silicon oxide and extending in the Y direction is provided.
  • the interlayer insulating film 45 is in contact with the block insulating film 41, the conductive film 33, and the interelectrode insulating film 42. Further, a space between the control gate electrodes 31 adjacent in the X direction, between the block insulating films 41 adjacent in the X direction, and between the interlayer insulating films 45 adjacent in the X direction, and the silicon pillar 21 is not provided.
  • a plate-like insulating member 46 made of, for example, silicon oxide and extending along the YZ plane is provided.
  • an insulating member 48 made of, for example, silicon oxide is provided so as to surround the stacked body made up of the tunnel insulating film 44 and the silicon pillar 21. A part of the insulating member 48 is disposed between the two silicon pillars 21 constituting the pillar pair 22 and the other part is disposed between the floating gate electrodes 32 adjacent in the Y direction.
  • a transistor including one floating gate electrode 32 and one conductive film 33 is formed at each intersection of the silicon pillar 21 and the control gate electrode 31, and this functions as a memory cell.
  • a NAND string in which a plurality of memory cells are connected in series is connected between the bit line 26 and the cell source line 15.
  • FIG. 11A and FIG. 11B are cross-sectional views showing the method for manufacturing the semiconductor memory device according to this embodiment.
  • 11A shows a region corresponding to region A in FIG. 1A
  • FIG. 11B shows a region corresponding to region B in FIG. 1B
  • FIG. 12 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to this embodiment.
  • FIG. 13A and FIG. 13B to FIG. 17A and FIG. 17B are cross-sectional views showing a method for manufacturing a semiconductor memory device according to this embodiment.
  • 13A shows a region corresponding to the region D in FIG. 12
  • FIG. 13B shows a cross section taken along line EE ′ shown in FIG. 13A.
  • FIGS. 14A to 17B The same applies to FIGS. 14A to 17B.
  • a silicon substrate 10 is prepared.
  • the insulating film 11, the conductive layer 12, the wiring layer 13, and the conductive layer 14 are formed in this order on the silicon substrate 10.
  • a cell source line 15 is formed by the conductive layer 12, the wiring layer 13, and the conductive layer 14.
  • an interlayer insulating film 45 made of, for example, silicon oxide and a sacrificial film 51 made of, for example, silicon nitride are alternately stacked on the cell source line 15 to form a stacked body 52.
  • a plurality of memory trenches 53 extending in the Y direction are formed in the stacked body 52.
  • the stacked body 52 is passed through the memory trench 53, and the cell source line 15 is exposed on the bottom surface of the memory trench 53.
  • isotropic etching is performed on the sacrificial film 51 through the memory trench 53.
  • wet etching using hot phosphoric acid as an etchant is performed.
  • a part of the sacrificial film 51 is removed, and the exposed region of the sacrificial film 51 on the side surface of the memory trench 53 recedes.
  • a recess 54 extending in the Y direction is formed on the side surface of the memory trench 53. 6 to 10 described later show an area corresponding to the area D in FIG.
  • a thermal oxidation process is performed to form a stopper layer 55 made of silicon oxide on the exposed surface of the sacrificial film 51 in the recess 54.
  • the stopper layer 55 may be formed by depositing silicon oxide by a CVD (chemical vapor deposition) method or the like.
  • silicon nitride is deposited to form an interelectrode insulating film 42 on the inner surfaces of the memory trench 53 and the recess 54.
  • amorphous silicon is deposited by CVD or the like to form a silicon film 56 on the inner surface of the memory trench 53.
  • the silicon film 56 is also embedded in the recess 54.
  • the silicon film 56 is etched back to leave a portion of the silicon film 56 disposed in the recess 54 and a portion disposed outside the recess 54. Remove.
  • etch back is performed on the interelectrode insulating film 42 to leave a portion of the interelectrode insulating film 42 disposed in the recess 54 and remove a portion disposed outside the recess 54.
  • the silicon film 56 and the interelectrode insulating film 42 are divided for each sacrificial film 51 in the Z direction.
  • silicon oxide is deposited on the inner surface of the memory trench 53 by depositing silicon oxide, for example, by a CVD method or the like.
  • amorphous silicon is deposited by CVD or the like to form a silicon layer 61 a on the silicon oxide film 57. At this time, the silicon layer 61a does not fill the entire memory trench 53.
  • anisotropic etching such as RIE (Reactive Ion Etching) is performed on the silicon layer 61a and the silicon oxide film 57.
  • RIE Reactive Ion Etching
  • the silicon layer 61a and the silicon oxide film 57 are removed from the bottom surface of the memory trench 53, and the cell source line 15 is exposed.
  • a portion of the silicon oxide film 57 that is disposed on the side surface of the memory trench 53 is protected by the silicon layer 61a, and thus is not easily damaged by anisotropic etching.
  • amorphous silicon is deposited by CVD or the like to form a silicon layer 61b on the silicon layer 61a.
  • the silicon layer 61b does not fill the entire memory trench 53.
  • the silicon layer 61 b is in contact with the cell source line 15 at the bottom surface of the memory trench 53.
  • a mask pattern (not shown) that extends in the X direction and repeats line and space along the Y direction is formed on the stacked body 52.
  • anisotropic etching such as RIE is performed using this mask pattern as a mask.
  • the silicon layers 61a and 61b are divided along the Y direction, and the silicon pillar 21 is formed.
  • the silicon layer 61a becomes the silicon layer 21a
  • the silicon layer 61b becomes the silicon layer 21b.
  • the silicon oxide film 57 is divided along the Y direction, and the tunnel insulating film 44 is formed.
  • isotropic etching such as wet etching is performed through the opening formed by anisotropic etching.
  • the silicon film 56 is divided along the Y direction to form the floating gate electrode 32.
  • the interelectrode insulating film 42 is divided along the Y direction. Since the silicon film 56 and the interelectrode insulating film 42 have already been divided along the Z direction in the step shown in FIG. 8, in this step, the silicon film 56 and the interelectrode insulating film 42 are divided into a matrix along the Y direction and the Z direction.
  • the insulating member 48 is embedded in the memory trench 53 by depositing silicon oxide.
  • RIE is performed, and slits 63 extending in the Y direction are formed at portions between the memory trenches 53 in the stacked body 52.
  • the laminated body 52 is passed through the slit 63.
  • isotropic etching using the stopper layer 55 as a stopper is performed on the sacrificial film 51 (see FIG. 12) through the slit 63.
  • wet etching using hot phosphoric acid as an etchant is performed.
  • the sacrificial film 51 is removed, and a recess 64 extending in the Y direction is formed on the side surface of the slit 63.
  • the stopper layer 55 is exposed on the inner surface of the recess 64.
  • silylation treatment using a silylating agent is performed through the slit 63.
  • a silyl group layer 66 in which a silyl group is bonded to a silicon atom is formed on the inner surface of the slit 63.
  • TMSDMA trimethylsilyldimethylamine: (Si (CH 3 ) 3 —N (CH 3 ) 2 )
  • a trimethylsilyl group (—Si (CH 3 ) 3 ) is formed on the inner surface of the slit 63.
  • the silyl base layer 66 is easily formed on the silicon oxide and is not easily formed on the silicon nitride. For this reason, the silyl base layer 66 is formed on the inner surface of the slit 63 on the exposed surface of the interlayer insulating film 45 and insulating member 68 made of silicon oxide, but the interelectrode insulating film 42 made of silicon nitride. It is not formed on the exposed surface.
  • a conductive material such as titanium nitride is formed through the slit 63 by, for example, a CVD method or an ALD (Atomic Layer Deposition) method. (TiN) is deposited.
  • the incubation time from the start of the deposition process of the conductive material by the CVD method or the ALD method to the actual deposition of the conductive material is the same as that on the surface of the interelectrode insulating film 42 where the silyl group layer 66 is not formed. And relatively long on the surfaces of the interlayer insulating film 45 and the insulating member 68 on which the silyl group 66 is formed.
  • the conductive film 33 made of titanium nitride is formed on the surface of the interelectrode insulating film 42, but the interlayer insulating film 45 and the insulating film 45 are insulated.
  • the conductive film 33 is not formed on the surface of the member 68. In this way, the conductive film 33 can be selectively formed only on the surface of the interelectrode insulating film 42.
  • the silyl base layer 66 is removed.
  • the incubation time on the surface of the interelectrode insulating film 42 where the silyl group layer 66 is not formed is relatively short, and the incubation time on the surfaces of the interlayer insulating film 45 and the insulating member 68 where the silyl group 66 is formed is relative.
  • the reason for this is presumably that the silyl group becomes a steric hindrance and the source gas of the CVD method or the ALD method hardly reaches the surface on which the silyl group layer 66 is formed. For this reason, the silyl group 66 functions as a deposition inhibiting layer for the conductive film 33.
  • a hafnium silicon oxide layer 41c is formed by depositing hafnium silicon oxide (HfSiO) through the slit 63, thereby forming a silicon oxide.
  • a silicon oxide layer 41b is formed by depositing (SiO 2 ), and a hafnium oxide layer 41a is formed by depositing hafnium oxide (HfO 2 ).
  • the block insulating film 41 is formed on the inner surfaces of the slit 63 and the recess 64. At this time, the block insulating film 41 is made not to fill the entire recess 64.
  • TiN titanium nitride
  • the barrier metal layer 31 b is formed on the side surface of the block insulating film 41.
  • tungsten is deposited in the slit 63 by, for example, a CVD method.
  • the main body 31a is formed on the side surface of the barrier metal layer 31b.
  • the main body 31 a is embedded in the entire recess 64. In this way, the control gate electrode 31 is formed in the slit 63 and the recess 64.
  • the control gate electrode 31 is etched back through the slit 63.
  • a portion of the control gate electrode 31 disposed in the recess 64 remains, and a portion disposed outside the recess 64 is removed.
  • the block insulating film 41 is etched back through the slits 63.
  • positioned in the recessed part 64 in the block insulating film 41 remains, and the part arrange
  • the block insulating film 41 is also divided for each recess 64.
  • the insulating member 46 is embedded in the slit 63 by depositing silicon oxide.
  • a slit extending in the Y direction and reaching the cell source line 15 is formed in a part of the insulating members 46.
  • the source electrode 16 is formed by embedding a conductive material such as tungsten in the slit.
  • the connecting member 24 is formed on the pillar pair 22 and connected to the pillar pair 22.
  • the connection member 24 is embedded with an interlayer insulating film 49.
  • the plug 25 is formed in the interlayer insulating film 49 and connected to the connection member 24.
  • the bit line 26 is formed on the interlayer insulating film 49 and connected to the plug 25. In this way, the semiconductor memory device 1 according to this embodiment is manufactured.
  • the conductive film 33 made of titanium nitride is provided between the floating gate electrode 32 and the control gate electrode 31. Is provided. For this reason, the electrons injected from the silicon pillar 21 through the tunnel insulating film 44 can be effectively stopped by the conductive film 33. Thereby, even if the floating gate electrode 32 is formed thin in the X direction, the electrons are prevented from penetrating through the floating gate electrode 32 and entering the block insulating film 41, and the floating gate electrode 32 and the conductive film 33 are formed. Electron injection efficiency into the charge storage member can be maintained high.
  • the work function of titanium nitride (TiN) forming the conductive film 33 is about 4.7 eV, and the work function of silicon forming the floating gate electrode 32 is about 4.15 eV.
  • the function is higher than the work function of the floating gate electrode 32.
  • the interlayer insulating film 45 and the insulating member 48 are formed of silicon oxide, and the interelectrode insulating film is formed.
  • the silyl base layer 66 can be selectively formed only on the exposed surfaces of the interlayer insulating film 45 and the insulating member 48. Since the silyl base layer 66 becomes a deposition inhibition layer in a vapor phase film formation method such as a CVD method or an ALD method, the deposition time is appropriately controlled, so that the interlayer insulating film 45 and the insulating member 48 are exposed on the exposed surface.
  • the conductive film 33 can be selectively formed only on the exposed surface of the interelectrode insulating film 42 without substantially forming the conductive film 33. For this reason, the process of dividing the conductive film 33 is unnecessary. As a result, the manufacturing process is simple, the adjacent conductive films 33 are not short-circuited, and a semiconductor memory device that is easy to manufacture and highly reliable can be realized.
  • the silyl group layer 66 is formed of a trimethylsilyl group.
  • the silyl group layer 66 may be formed of another silyl group.
  • the silyl group layer 66 may be formed of a butyldimethylsilyl group.
  • the combination of bases is not limited to SiN and SiO 2 .
  • the silyl group is replaced with an OH group (hydroxy group) by a silane coupling reaction, the silyl group is likely to be bonded to a base having many OH groups. Then, OH group is much to be SiO 2.
  • the combination of the bases may be SiO 2 and Si.
  • a layer composed of a group other than a silyl group may be formed as the deposition inhibiting layer.
  • FIG. 18A and FIG. 18B are cross-sectional views showing the semiconductor memory device according to this embodiment.
  • the area shown in FIG. 18A corresponds to the area A in FIG. 1A
  • the area shown in FIG. 18B corresponds to the area B in FIG.
  • FIG. 18B shows a cross section taken along the line CC ′ shown in FIG.
  • the semiconductor memory device 2 according to this embodiment is compared with the semiconductor memory device 1 according to the first embodiment described above (see FIG. 2A).
  • a silicon layer 71 is provided between the interelectrode insulating film 42 and the interlayer insulating film 45, and a conductive film 73 made of metal silicide is provided instead of the conductive film 33 made of titanium nitride.
  • the silicon layer 71 is a layer containing silicon as a main component.
  • the composition of the silicon layer 71 is the same as that of the floating gate electrode 32 and is made of, for example, polysilicon.
  • the conductive film 73 is made of, for example, titanium silicide or nickel silicide.
  • FIGS. 19 to 21 are cross-sectional views illustrating the method for manufacturing the semiconductor memory device according to this embodiment.
  • FIG. 22A and FIG. 22B to FIG. 25A and FIG. 25B are cross-sectional views showing a method for manufacturing a semiconductor memory device according to this embodiment.
  • FIGS. 19 to 21 and FIG. 22 (a) show regions corresponding to FIG. 18 (a).
  • FIG. 22B shows a cross section taken along line EE ′ shown in FIG. The same applies to FIGS. 23 (a) to 25 (b).
  • the steps shown in FIGS. 3 to 6 are performed. That is, the insulating film 11 and the cell source line 15 are formed on the silicon substrate 10, the interlayer insulating film 45 and the sacrificial film 51 are alternately deposited to form the stacked body 52, and the memory trench 53 is formed in the stacked body 52. Then, the recess 54 is formed by recessing the sacrificial film 51 through the memory trench 53, and the stopper layer 55 is formed on the inner surface of the recess 54.
  • silicon is deposited through the memory trench 53 to form a silicon layer 71 on the inner surface of the memory trench 53.
  • the silicon layer 71 is also formed on the inner surface of the recess 54, but the recess 54 is not completely embedded.
  • silicon nitride is deposited through the memory trench 53 to form an interelectrode insulating film 42 on the silicon layer 71.
  • silicon is deposited via the memory trench 53 to form a silicon film 56 on the interelectrode insulating film 42.
  • the silicon film 56, the interelectrode insulating film 42, and the silicon layer 71 are recessed through the memory trench 53 and remain only in the recess 54.
  • the structure in the memory trench 53 is produced by the same method as in the first embodiment.
  • a slit 63 extending in the Y direction is formed in the laminate 52.
  • wet etching using the stopper layer 55 (see FIG. 21) as a stopper is performed through the slit 63.
  • the sacrificial film 51 is removed, and a recess 64 is formed on the inner surface of the slit 63.
  • the stopper layer 55 is removed through the slit 63 and the recess 64.
  • the silicon layer 71 and the insulating member 48 are exposed on the inner surface of the recess 64.
  • a metal such as titanium (Ti) or nickel (Ni) is deposited through the slit 63 and the recess 64.
  • a metal layer 74 is formed on the inner surfaces of the slit 63 and the recess 64.
  • the silicon layer 71 is exposed on the back surface of the recess 64, a part of the metal layer 74 contacts the silicon layer 71 on the back surface of the recess 64.
  • annealing is performed to react the silicon contained in the silicon layer 71 with the metal contained in the metal layer 74.
  • metal silicide is formed at the contact portion between the silicon layer 71 and the metal layer 74, and the conductive film 73 is formed.
  • a portion of the silicon layer 71 that is not in contact with the metal layer 74 that is, a portion located on both sides in the Z direction as viewed from the interelectrode insulating film 42 remains as the silicon layer 71.
  • the portion of the metal layer 74 that has not been in contact with the silicon layer 71, that is, the unreacted portion remains as the metal layer 74.
  • cleaning by wet processing is performed to remove the unreacted metal layer 74 (see FIG. 24A).
  • the block insulating film 71 and the control gate electrode 31 are formed through the slit 63.
  • the hafnium oxide layer 41a is not formed.
  • the semiconductor memory device 2 according to this embodiment is manufactured.
  • a silicon layer 71 is formed on the inner surface of the recess 54 in the step shown in FIG. 19, and the sacrificial film 51 is formed from the slit 63 side in the steps shown in FIGS. 22 (a) and 22 (b).
  • the silicon layer 71 is exposed on the inner surface of the recess 64, and a metal layer 74 is formed on the inner surface of the recess 64 in the process shown in FIGS.
  • the silicon layer 71 and the metal layer 74 are subjected to a silicide reaction by annealing to form a conductive film 73.
  • the unreacted metal layer 74 is removed.
  • the conductive film 73 can be formed at each position facing the floating gate electrode 32 through the interelectrode insulating film 42.
  • the step of dividing the conductive film 73 becomes unnecessary.
  • the semiconductor memory device according to the present embodiment is easy to manufacture. Configurations, manufacturing methods, and effects other than those described above in the present embodiment are the same as those in the first embodiment described above.
  • FIG. 26 is a cross-sectional view showing the semiconductor memory device according to this embodiment.
  • FIG. 26 shows a region corresponding to FIG.
  • the semiconductor memory device 3 according to the present embodiment is different from the semiconductor memory device 2 according to the second embodiment described above (see FIG. 18A) in place of the silicon layer 71.
  • the difference is that a silicon-containing layer 76 is provided.
  • the composition of the silicon-containing layer 76 is different from the composition of the floating gate electrode 32.
  • silicon germanium (SiGe) or impurities such as boron (B), phosphorus (P), arsenic (As), or antimony (Sb) are used.
  • the conductive film 73 is made of metal silicide, but contains impurities such as germanium (Ge), boron (B), phosphorus (P), arsenic (As), and antimony (Sb).
  • the end portion on the tunnel insulating film 44 side of the silicon-containing layer 76 in this embodiment is located on the control gate electrode 31 side.
  • An air gap 77 is formed between the tunnel insulating film 44.
  • a part of the tunnel insulating film 44 is disposed in the gap between the interlayer insulating film 45 and the interelectrode electrode film 42.
  • FIGS. 3 to 6 are cross-sectional views showing the method of manufacturing the semiconductor memory device according to this embodiment.
  • a silicon-containing layer 76 is formed on the inner surfaces of the memory trench 53 and the recess 54.
  • the silicon-containing layer 76 is formed of silicon germanium (SiGe) or silicon containing impurities such as boron (B), phosphorus (P), arsenic (As), or antimony (Sb), for example.
  • an interelectrode insulating film 42 is formed on the inner surface of the memory trench 53, and a silicon film 56 to be a floating gate electrode 32 is formed in a later process, and the silicon film 56 and the interelectrode insulation are formed.
  • the film 42 is etched back and remains only in the recess 54.
  • the silicon-containing layer 76 is etched back through the memory trench 53, and the exposed surface of the silicon-containing layer 76 is retracted, whereby a gap 78 is formed between the interelectrode insulating film 42 and the interlayer insulating film 45.
  • the etching rate of the silicon-containing layer 76 can be made higher than the etching rate of the silicon film 56.
  • the silicon-containing layer 76 can be etched and the void 78 can be formed without almost etching the silicon film 56.
  • a (HNO 3 / HF / H 2 O) solution is used as the etching solution.
  • an aqueous choline solution is used as an etching solution.
  • a tunnel insulating film 44 is formed on the inner surface of the memory trench 53. At this time, a part of the tunnel insulating film 44 enters the gap 78 but does not reach the silicon-containing layer 76. As a result, a portion of the air gap 78 not filled with the tunnel insulating film 44 becomes an air gap 77.
  • the subsequent steps are the same as those in the second embodiment described above.
  • a silicide reaction is caused between the silicon-containing layer 76 and the metal layer 74, components other than silicon contained in the silicon-containing layer 76, such as germanium (Ge), boron (B), phosphorus ( P), arsenic (As), antimony (Sb), or the like is taken into the conductive film 73 made of metal silicide.
  • the semiconductor memory device 3 according to the present embodiment is manufactured.
  • the void 78 can be formed by preferential etching.
  • the silicon-containing layer 76 and the tunnel insulating film 44 can be separated via the air gap 77.
  • the semiconductor memory device according to the present embodiment has better reliability. Configurations, manufacturing methods, and effects other than those described above in the present embodiment are the same as those in the first embodiment described above.
  • FIG. 29 is a cross-sectional view showing the semiconductor memory device according to this embodiment.
  • the semiconductor memory device 4 according to the present embodiment has an insulating film 11 and a cell source as compared with the semiconductor memory device 1 according to the first embodiment described above (see FIG. 1A). The difference is that the line 15 is not provided and the silicon pillar 21 is connected to the silicon substrate 10. Impurities are introduced into the upper layer portion of the silicon substrate 10 and function as cell source lines. Configurations, manufacturing methods, and effects other than those described above in the present embodiment are the same as those in the first embodiment described above.
  • FIG. 30 is a perspective view showing the semiconductor memory device according to the present embodiment.
  • the semiconductor memory device 5 according to the present embodiment has a cell source line 15 and a connection compared to the semiconductor memory device 1 according to the first embodiment described above (see FIG. 1A). The difference is that the member 24 is not provided and a source line 96 extending in the Y direction is provided between the silicon pillar 21 and the bit line 26.
  • the member 24 is not provided and a source line 96 extending in the Y direction is provided between the silicon pillar 21 and the bit line 26.
  • the two silicon pillars 21 constituting the pillar pair 22 one is connected to the bit line 26 and the other one is connected to the source line 96.
  • Two silicon pillars 21 adjacent in the X direction are connected to each source line 96.
  • the two silicon pillars 21 belong to mutually different pillar pairs 22. Configurations, manufacturing methods, and effects other than those described above in the present embodiment are the same as those in the first embodiment described above.

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Abstract

　実施形態に係る半導体記憶装置は、第１方向に延びる半導体ピラーと、前記第１方向に対して交差した第２方向に延びる第１電極と、前記半導体ピラーと前記第１電極との間に設けられた第２電極と、前記第１電極と前記第２電極との間、及び、前記第１電極の前記第１方向両側に設けられた第１絶縁膜と、前記第２電極と前記第１絶縁膜との間、及び、前記第２電極の前記第１方向両側に設けられた第２絶縁膜と、前記第２電極と前記半導体ピラーとの間に設けられた第３絶縁膜と、前記第１絶縁膜と前記第２絶縁膜との間に挟まれた領域内に設けられた導電膜と、を備える。

Description

半導体記憶装置及びその製造方法
　実施形態は、半導体記憶装置及びその製造方法に関する。
　従来より、ＮＡＮＤフラッシュメモリは、平面構造の微細化により集積度を増加させ、ビットコストを低減させてきたが、平面構造の微細化は限界に近づきつつある。そこで、近年、メモリセルを上下方向に積層する技術が提案されている。しかしながら、このような積層型の記憶装置は、製造の容易性及び製品の信頼性が課題となる。
特開２０１３－１８２９４９号公報
　実施形態の目的は、製造が容易で信頼性が高い半導体記憶装置及びその製造方法を提供することである。
　実施形態に係る半導体記憶装置は、第１方向に延びる半導体ピラーと、前記第１方向に対して交差した第２方向に延びる第１電極と、前記半導体ピラーと前記第１電極との間に設けられた第２電極と、前記第１電極と前記第２電極との間、及び、前記第１電極の前記第１方向両側に設けられた第１絶縁膜と、前記第２電極と前記第１絶縁膜との間、及び、前記第２電極の前記第１方向両側に設けられた第２絶縁膜と、前記第２電極と前記半導体ピラーとの間に設けられた第３絶縁膜と、前記第１絶縁膜と前記第２絶縁膜との間に挟まれた領域内に設けられた導電膜と、を備える。
　実施形態に係る半導体記憶装置の製造方法は、層間絶縁膜と第１膜を第１方向に沿って交互に積層させる工程と、前記第１方向に対して交差した第２方向に延び、前記層間絶縁膜及び前記第１膜を貫通するトレンチを形成する工程と、前記トレンチを介して前記第１膜の一部を除去することにより、前記トレンチの側面に第１凹部を形成する工程と、前記第１凹部の内面上に、組成が前記層間絶縁膜の組成とは異なる第２絶縁膜を形成する工程と、前記第２絶縁膜上に第２電極膜を形成する工程と、前記トレンチの内面上に第３絶縁膜を形成する工程と、前記第３絶縁膜の側面上に半導体膜を形成する工程と、前記半導体膜、前記第３絶縁膜、前記第２電極膜及び前記第２絶縁膜を前記第２方向に沿って分断する工程と、前記トレンチ内に、組成が前記第２絶縁膜の組成とは異なる絶縁部材を埋め込む工程と、前記第２方向に延び、前記層間絶縁膜及び前記第１膜を貫通するスリットを形成する工程と、前記スリットを介して前記第１膜を除去することにより、前記スリットの側面に、奥面に前記第２絶縁膜及び前記絶縁部材が露出した第２凹部を形成する工程と、前記スリット及び前記第２凹部の内面のうち、前記第２絶縁膜の露出面を除く領域に堆積阻害層を形成する工程と、前記スリット及び前記第２凹部を介して、原料ガスを用いた気相成膜法を施すことにより、前記第２絶縁膜の露出面上に導電膜を形成する工程と、前記第２凹部の内面上に第１絶縁膜を形成する工程と、前記第２凹部内に第１電極を形成する工程と、を備える。
　実施形態に係る半導体記憶装置の製造方法は、層間絶縁膜と第１膜を第１方向に沿って交互に積層させる工程と、前記第１方向に対して交差した第２方向に延び、前記層間絶縁膜及び前記第１膜を貫通するトレンチを形成する工程と、前記トレンチを介して前記第１膜の一部を除去することにより、前記トレンチの側面に第１凹部を形成する工程と、前記第１凹部の内面上に、シリコンを含むシリコン層を形成する工程と、前記シリコン層上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に第２電極膜を形成する工程と、前記トレンチの内面上に第３絶縁膜を形成する工程と、前記第３絶縁膜の側面上に半導体膜を形成する工程と、前記半導体膜、前記第３絶縁膜、前記第２電極膜及び前記第２絶縁膜を前記第２方向に沿って分断する工程と、前記トレンチ内に絶縁部材を埋め込む工程と、前記第２方向に延び、前記層間絶縁膜及び前記第１膜を貫通するスリットを形成する工程と、前記スリットを介して前記第１膜を除去することにより、前記スリットの側面に、奥面に前記シリコン層及び前記絶縁部材が露出した第２凹部を形成する工程と、前記第２凹部の内面上に金属層を形成する工程と、前記シリコン層に含まれるシリコンと前記金属層に含まれる金属とを反応させることにより、金属シリサイドを含む導電膜を形成する工程と、前記第２凹部の内面上の前記金属層を除去する工程と、前記第２凹部の内面上に第１絶縁膜を形成する工程と、前記第２凹部内に第１電極を形成する工程と、を備える。
図１（ａ）は、第１の実施形態に係る半導体記憶装置を示す断面図であり、図１（ｂ）はその平面図である。 図２（ａ）及び図２（ｂ）は、第１の実施形態に係る半導体記憶装置を示す一部拡大断面図である。 図３は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図４は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図５は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図６は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図７は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図８は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図９は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１０は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１１（ａ）及び図１１（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１２は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１３（ａ）及び図１３（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１４（ａ）及び図１４（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１５（ａ）及び図１５（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１６（ａ）及び図１６（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す平面図である。 図１７（ａ）及び図１７（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１８（ａ）及び図１８（ｂ）は、第２の実施形態に係る半導体記憶装置を示す断面図である。 図１９は、第２の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図２０は、第２の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図２１は、第２の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図２２（ａ）及び図２２（ｂ）は、第２の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図２３（ａ）及び図２３（ｂ）は、第２の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図２４（ａ）及び図２４（ｂ）は、第２の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図２５（ａ）及び図２５（ｂ）は、第２の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図２６は、第３の実施形態に係る半導体記憶装置を示す断面図である。 図２７は、第３の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図２８は、第３の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図２９は、第４の実施形態に係る半導体記憶装置を示す断面図である。 図３０は、第５の実施形態に係る半導体記憶装置を示す断面図である。
　（第１の実施形態）
　先ず、第１の実施形態について説明する。
　図１（ａ）は、本実施形態に係る半導体記憶装置を示す断面図であり、図１（ｂ）はその平面図である。
　図２（ａ）及び図２（ｂ）は、本実施形態に係る半導体記憶装置を示す一部拡大断面図である。
　図２（ａ）は図１（ａ）の領域Ａを示し、図２（ｂ）は図１（ｂ）の領域Ｂを示し、また、図２（ｂ）は図２（ａ）に示すＣ－Ｃ’線による断面を示す。
　先ず、本実施形態に係る半導体記憶装置１の概略的な構成について説明する。
　図１（ａ）及び図１（ｂ）に示すように、半導体記憶装置１においては、シリコン基板１０が設けられている。以下、説明の便宜上、本明細書においては、ＸＹＺ直交座標系を採用する。シリコン基板１０の上面に対して平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、上面に対して垂直な方向を「Ｚ方向」とする。
　シリコン基板１０上には、例えばシリコン酸化物からなる絶縁膜１１、例えばポリシリコンからなる導電層１２、例えばタングステンからなる配線層１３、例えばポリシリコンからなる導電層１４がこの順に積層されている。導電層１２、配線層１３及び導電層１４により、セルソース線１５が形成されている。セルソース線１５は、ＸＹ平面に沿って拡がっている。
　セルソース線１５上には、Ｚ方向に延びる複数本のシリコンピラー２１が設けられている。シリコンピラー２１は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。Ｘ方向において隣り合う２本のシリコンピラー２１の下端部は相互に接続されており、この下端部はセルソース線１５に接続されている。以下、下端部同士が接続された２本のシリコンピラー２１を、「ピラー対２２」という。
　ピラー対２２上にはＸ方向を長手方向とする接続部材２４が設けられており、ピラー対２２の上端部に接続されている。接続部材２４上にはプラグ２５が設けられており、その上には、Ｘ方向に延びる複数本のビット線２６が設けられている。接続部材２４、プラグ２５及びビット線２６は、例えばタングステン（Ｗ）により形成されている。各ビット線２６は、Ｘ方向に沿って一列に配列された複数本のシリコンピラー２１に、プラグ２５及び接続部材２４を介して接続されている。このため、各シリコンピラー２１はビット線２６とセルソース線１５の間に接続されている。
　なお、図１（ａ）及び図１（ｂ）は装置の概略を示す図であるため、主としていくつかの導電部材を模式的に描き、それ以外の部分は簡略化して描いている。例えば、後述する導電膜３３も図示を省略している。また、図１（ｂ）においては、プラグ２５及び接続部材２４も省略している。更に、図１（ｂ）においては、一部のビット線２６のみを二点鎖線で示し、残りのビット線２６は省略している。
　また、セルソース線１５上には、Ｙ方向に延びる複数本の制御ゲート電極３１が設けられている。後述するように、制御ゲート電極３１は、タングステン等の金属により形成されている。Ｙ方向に沿って一列に配列されたピラー対２２のＸ方向の両側において、制御ゲート電極３１は、Ｚ方向に沿って一列に配列されている。そして、Ｙ方向に沿って一列に配列された複数対のピラー対２２と、そのＸ方向両側においてそれぞれＺ方向に沿って一列に配列された複数本の制御ゲート電極３１により、１つの単位ユニットが構成されている。換言すれば、Ｘ方向に沿って、ピラー対２２を構成する２本のシリコンピラー２１と、２本の制御ゲート電極３１が、交互に配列されている。いくつかの単位ユニット毎に、１本のソース電極１６が設けられている。ソース電極１６の形状は、ＹＺ平面に沿って拡がる板状であり、隣り合う２つの単位ユニット間に配置されている。ソース電極１６の下端はセルソース線１５に接続されている。
　各シリコンピラー２１と各制御ゲート電極３１との間には、浮遊ゲート電極３２が設けられている。浮遊ゲート電極３２は、周囲から絶縁され、電荷を蓄積する導電性の部材であり、例えば、ポリシリコン（Ｓｉ）により形成されている。浮遊ゲート電極３２は、シリコンピラー２１と制御ゲート電極３３との交差部分毎に配置されている。すなわち、Ｙ方向に沿って一列に配列されたシリコンピラー２１の列と、Ｚ方向に沿って一列に配列された制御ゲート電極３１の列との間には、複数の浮遊ゲート電極３２がＹ方向及びＺ方向に沿って相互に離隔してマトリクス状に配列されている。シリコンピラー２１及び制御ゲート電極３１はＸ方向に沿っても配列されているため、浮遊ゲート電極３２はＸ方向、Ｙ方向及びＺ方向に沿って三次元マトリクス状に配列されている。また、後述するように、ソース電極１６、シリコンピラー２１、制御ゲート電極３１、浮遊ゲート電極３２及びビット線２６の間は、絶縁材料により埋め込まれている。
　次に、半導体記憶装置１の各シリコンピラー２１と各制御ゲート電極３１との交差部分の周辺の構成について、詳細に説明する。
　図２（ａ）及び図２（ｂ）に示すように、制御ゲート電極３１においては、例えばタングステンからなる本体部３１ａと、例えばチタン窒化物（ＴｉＮ）からなるバリアメタル層３１ｂが設けられている。本体部３１ａの形状はＹ方向に延びる帯状である。バリアメタル層３１ｂは、本体部３１ａにおける浮遊ゲート電極３２側の側面、本体部３１ａの上面、及び、本体部３１ａの下面を覆っている。
　また、制御ゲート電極３１における浮遊ゲート電極３２側の側面上、制御ゲート電極３１の上面上及び下面上には、ブロック絶縁膜４１が設けられている。ＸＺ断面におけるブロック絶縁膜４１の形状はＣ字状である。ブロック絶縁膜４１は、半導体記憶装置１の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない膜であり、例えば、全体の誘電率がシリコン酸化物の誘電率よりも高い高誘電率膜である。ブロック絶縁膜４１においては、制御ゲート電極３１側から順に、ハフニウム酸化物（ＨｆＯ２）からなるハフニウム酸化層４１ａ、シリコン酸化物（ＳｉＯ２）からなるシリコン酸化層４１ｂ、ハフニウムシリコン酸化物（ＨｆＳｉＯ）からなるハフニウムシリコン酸化層４１ｃが積層されている。
　一方、浮遊ゲート電極３２における制御ゲート電極３１側の側面上、浮遊ゲート電極３２の上面上及び下面上には、シリコン窒化物（Ｓｉ３Ｎ４）からなる電極間絶縁膜４２が設けられている。ＸＺ断面における電極間絶縁膜４２の形状は、最も近いブロック絶縁膜４１とは逆向きのＣ字状である。そして、ハフニウムシリコン酸化層４１ｃと電極間絶縁膜４２との間には、例えばチタン窒化物（ＴｉＮ）からなる導電膜３３が設けられている。導電膜３３は、浮遊ゲート電極３２毎に設けられており、制御ゲート電極３１の上下面上、及び、浮遊ゲート電極３２の上下面上には実質的に回り込んでいない。このため、ＸＺ断面における導電膜３３の形状は、Ｉ字状である。また、導電膜３３は周囲から絶縁されている。
　シリコンピラー２１と浮遊ゲート電極３２との間には、シリコンピラー２１毎に、Ｚ方向に延び、Ｙ方向を幅方向とした帯状のトンネル絶縁膜４４が設けられている。トンネル絶縁膜４４は、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、単層のシリコン酸化膜、又は、シリコン酸化層、シリコン窒化層及びシリコン酸化層からなる三層膜である。トンネル絶縁膜４４全体の平均誘電率は、ブロック絶縁膜４１全体の平均誘電率よりも低い。
　シリコンピラー２１においては、シリコン層２１ａ及びシリコン層２１ｂが相互に接触して積層されている。シリコン層２１ａは浮遊ゲート電極３２に近い側に配置され、その下端はセルソース線１５には接していない。シリコン層２１ｂは浮遊ゲート電極３２から遠い側に配置され、その下端はセルソース線１５に接している。
　Ｚ方向において隣り合うブロック絶縁膜４１間、及びＺ方向において隣り合う電極間絶縁膜４２間には、例えばシリコン酸化物からなり、Ｙ方向に延びる帯状の層間絶縁膜４５が設けられている。層間絶縁膜４５は、ブロック絶縁膜４１、導電膜３３及び電極間絶縁膜４２に接している。また、Ｘ方向において隣り合う制御ゲート電極３１間、Ｘ方向において隣り合うブロック絶縁膜４１間、及び、Ｘ方向において隣り合う層間絶縁膜４５間のスペースであって、シリコンピラー２１が設けられていないスペースには、例えばシリコン酸化物からなり、ＹＺ平面に沿って拡がる板状の絶縁部材４６が設けられている。更に、トンネル絶縁膜４４及びシリコンピラー２１からなる積層体を囲むように、例えばシリコン酸化物からなる絶縁部材４８が設けられている。絶縁部材４８の一部は、ピラー対２２を構成する２本のシリコンピラー２１間に配置されており、他の一部は、Ｙ方向において隣り合う浮遊ゲート電極３２の間に配置されている。
　半導体記憶装置１においては、シリコンピラー２１と制御ゲート電極３１との交差部分毎に、１つの浮遊ゲート電極３２及び１枚の導電膜３３を含むトランジスタが形成され、これがメモリセルとして機能する。また、ビット線２６とセルソース線１５との間に、複数のメモリセルが直列に接続されたＮＡＮＤストリングが接続される。
　次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
　図３～図１０は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
　図１１（ａ）及び図１１（ｂ）は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
　図１１（ａ）は図１（ａ）の領域Ａに相当する領域を示し、図１１（ｂ）は図１（ｂ）の領域Ｂに相当する領域を示し、また、図１１（ｂ）は図１１（ａ）に示すＥ－Ｅ’線による断面を示す。
　図１２は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
　図１３（ａ）及び図１３（ｂ）～図１７（ａ）及び図１７（ｂ）は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
　図１３（ａ）は図１２の領域Ｄに相当する領域を示し、図１３（ｂ）は図１３（ａ）に示すＥ－Ｅ’線による断面を示す。図１４（ａ）から図１７（ｂ）についても同様である。
　先ず、図３に示すように、シリコン基板１０を用意する。
　次に、シリコン基板１０上に、絶縁膜１１、導電層１２、配線層１３及び導電層１４をこの順に形成する。導電層１２、配線層１３及び導電層１４により、セルソース線１５が形成される。
　次に、セルソース線１５上に、例えばシリコン酸化物からなる層間絶縁膜４５と、例えばシリコン窒化物からなる犠牲膜５１を交互に積層し、積層体５２を形成する。
　次に、図４に示すように、積層体５２にＹ方向に延びるメモリトレンチ５３を複数本形成する。メモリトレンチ５３には積層体５２を貫通させ、メモリトレンチ５３の底面にはセルソース線１５を露出させる。
　次に、図５に示すように、メモリトレンチ５３を介して、犠牲膜５１に対して等方性エッチングを施す。例えば、エッチャントとしてホットリン酸を用いたウェットエッチングを施す。これにより、犠牲膜５１の一部が除去され、メモリトレンチ５３の側面における犠牲膜５１の露出領域が後退する。この結果、メモリトレンチ５３の側面にＹ方向に延びる凹部５４が形成される。なお、以後に説明する図６～図１０は、図５の領域Ｄに相当する領域を示す。
　次に、図６に示すように、例えば熱酸化処理を行って、凹部５４内における犠牲膜５１の露出面上に、シリコン酸化物からなるストッパ層５５を形成する。なお、ＣＶＤ（化学気相成長）法等により、シリコン酸化物を堆積させて、ストッパ層５５を形成してもよい。
　次に、図７に示すように、例えばシリコン窒化物を堆積させて、メモリトレンチ５３及び凹部５４の内面上に電極間絶縁膜４２を形成する。次に、ＣＶＤ法等によりアモルファスシリコンを堆積させて、メモリトレンチ５３の内面上にシリコン膜５６を形成する。シリコン膜５６は凹部５４内にも埋め込まれる。
　次に、図８に示すように、シリコン膜５６に対してエッチバックを施し、シリコン膜５６のうち、凹部５４内に配置された部分を残留させると共に、凹部５４の外部に配置された部分を除去する。次に、電極間絶縁膜４２に対してエッチバックを施し、電極間絶縁膜４２のうち、凹部５４内に配置された部分を残留させると共に、凹部５４の外部に配置された部分を除去する。これにより、シリコン膜５６及び電極間絶縁膜４２が、Ｚ方向において犠牲膜５１毎に分断される。
　次に、図９に示すように、例えばＣＶＤ法等によりシリコン酸化物を堆積させて、メモリトレンチ５３の内面上にシリコン酸化膜５７を形成する。次に、ＣＶＤ法等によりアモルファスシリコンを堆積させて、シリコン酸化膜５７上にシリコン層６１ａを形成する。このとき、シリコン層６１ａはメモリトレンチ５３全体を埋め込まないようにする。
　次に、シリコン層６１ａ及びシリコン酸化膜５７に対してＲＩＥ（Reactive Ion Etching）等の異方性エッチングを施す。これにより、メモリトレンチ５３の底面上からシリコン層６１ａ及びシリコン酸化膜５７が除去され、セルソース線１５が露出する。なお、このとき、シリコン酸化膜５７のうち、メモリトレンチ５３の側面上に配置された部分はシリコン層６１ａによって保護されるため、異方性エッチングによって損傷を受けにくい。
　次に、図１０に示すように、ＣＶＤ法等によりアモルファスシリコンを堆積させて、シリコン層６１ａ上にシリコン層６１ｂを形成する。このとき、シリコン層６１ｂはメモリトレンチ５３全体を埋め込まないようにする。シリコン層６１ｂはメモリトレンチ５３の底面においてセルソース線１５と接触する。
　次に、図１１（ａ）及び図１１（ｂ）に示すように、積層体５２上に、Ｘ方向に延び、Ｙ方向に沿ってラインアンドスペースが繰り返されたマスクパターン（図示せず）を形成する。次に、このマスクパターンをマスクとして、ＲＩＥ等の異方性エッチングを施す。これにより、シリコン層６１ａ及び６１ｂがＹ方向に沿って分断されて、シリコンピラー２１が形成される。このとき、シリコン層６１ａがシリコン層２１ａとなり、シリコン層６１ｂがシリコン層２１ｂとなる。また、シリコン酸化膜５７がＹ方向に沿って分断されて、トンネル絶縁膜４４が形成される。
　次に、異方性エッチングによって形成された開口部を介してウェットエッチング等の等方性エッチングを施す。これにより、シリコン膜５６がＹ方向に沿って分断されて、浮遊ゲート電極３２となる。また、電極間絶縁膜４２がＹ方向に沿って分断される。シリコン膜５６及び電極間絶縁膜４２は、図８に示す工程において既にＺ方向に沿って分断されているため、本工程において、Ｙ方向及びＺ方向に沿ってマトリクス状に分断される。次に、シリコン酸化物を堆積させることにより、メモリトレンチ５３内に、絶縁部材４８を埋め込む。
　次に、図１２に示すように、例えばＲＩＥを施し、積層体５２におけるメモリトレンチ５３間の部分に、Ｙ方向に延びるスリット６３を形成する。スリット６３には積層体５２を貫通させる。
　次に、図１３（ａ）及び図１３（ｂ）に示すように、スリット６３を介して、犠牲膜５１（図１２参照）に対して、ストッパ層５５をストッパとした等方性エッチングを施す。例えば、エッチャントとしてホットリン酸を用いたウェットエッチングを施す。これにより、犠牲膜５１が除去され、スリット６３の側面にＹ方向に延びる凹部６４が形成される。凹部６４の奥面には、ストッパ層５５が露出する。
　次に、図１４（ａ）及び図１４（ｂ）に示すように、スリット６３を介して、例えばエッチャントとしてＤＨＦ（diluted hydrofluoric acid）を用いたウェットエッチングを施すことにより、凹部６４の奥面上からシリコン酸化物からなるストッパ層５５（図１１（ａ）参照）を除去する。これにより、凹部６４の奥面にはシリコン窒化物からなる電極間絶縁膜４２及びシリコン酸化物からなる絶縁部材４８が露出する。
　次に、図１５（ａ）及び図１５（ｂ）に示すように、スリット６３を介して、シリル化剤を用いたシリル化処理を行う。これにより、スリット６３の内面上に、シリコン原子にシリル基が結合したシリル基層６６が形成される。例えば、シリル化剤としてＴＭＳＤＭＡ（トリメチルシリルジメチルアミン：(Si(CH3)3-N(CH3)2)）を用いることにより、スリット６３の内面にトリメチルシリル基(-Si(CH3)3)が結合する。シリル基層６６は、シリコン酸化物上に形成されやすく、シリコン窒化物上には形成されにくい。このため、シリル基層６６は、スリット６３の内面のうち、シリコン酸化物からなる層間絶縁膜４５及び絶縁部材６８の露出面上には形成されるが、シリコン窒化物からなる電極間絶縁膜４２の露出面上には形成されない。
　次に、図１６（ａ）及び図１６（ｂ）に示すように、スリット６３を介して、例えばＣＶＤ法又はＡＬＤ（Atomic Layer Deposition：原子層堆積）法により、導電材料、例えば、チタン窒化物（ＴｉＮ）の堆積処理を施す。このとき、ＣＶＤ法又はＡＬＤ法により導電材料の堆積処理を開始してから、実際に導電材料が堆積されるまでのインキュベーション時間は、シリル基層６６が形成されていない電極間絶縁膜４２の表面上において相対的に短く、シリル基６６が形成された層間絶縁膜４５及び絶縁部材６８の表面上において相対的に長い。従って、導電材料の堆積処理を開始した後、適当な時間で停止すれば、電極間絶縁膜４２の表面上にはチタン窒化物からなる導電膜３３が形成されるが、層間絶縁膜４５及び絶縁部材６８の表面上には導電膜３３が形成されない。このようにして、電極間絶縁膜４２の表面上のみに導電膜３３を選択的に形成することができる。導電膜３３を形成した後、シリル基層６６を除去する。
　なお、シリル基層６６が形成されていない電極間絶縁膜４２の表面上におけるインキュベーション時間が相対的に短く、シリル基６６が形成された層間絶縁膜４５及び絶縁部材６８の表面上におけるインキュベーション時間が相対的に長い理由は、シリル基が立体障害となり、シリル基層６６が形成されている面に対しては、ＣＶＤ法又はＡＬＤ法の原料ガスが到達しにくいためと推定される。このため、シリル基６６は導電膜３３に対する堆積阻害層として機能する。
　次に、図１７（ａ）及び図１７（ｂ）に示すように、スリット６３を介して、ハフニウムシリコン酸化物（ＨｆＳｉＯ）を堆積させることにより、ハフニウムシリコン酸化層４１ｃを形成し、シリコン酸化物（ＳｉＯ２）を堆積させることにより、シリコン酸化層４１ｂを形成し、ハフニウム酸化物（ＨｆＯ２）を堆積させることにより、ハフニウム酸化層４１ａを形成する。これにより、スリット６３及び凹部６４の内面上に、ブロック絶縁膜４１が形成される。このとき、ブロック絶縁膜４１は凹部６４内の全体を埋め込まないようにする。
　次に、スリット６３内に、例えばＣＶＤ法によりチタン窒化物（ＴｉＮ）を堆積させる。これにより、ブロック絶縁膜４１の側面上にバリアメタル層３１ｂが形成される。次に、スリット６３内に、例えばＣＶＤ法によりタングステンを堆積させる。これにより、バリアメタル層３１ｂの側面上に、本体部３１ａが形成される。本体部３１ａは凹部６４内の全体に埋め込む。このようにして、スリット６３内及び凹部６４内に制御ゲート電極３１が形成される。
　次に、図２（ａ）及び図２（ｂ）に示すように、スリット６３を介して、制御ゲート電極３１をエッチバックする。これにより、制御ゲート電極３１における凹部６４内に配置された部分を残留させ、凹部６４の外部に配置された部分を除去する。次に、スリット６３を介してブロック絶縁膜４１をエッチバックする。これにより、ブロック絶縁膜４１における凹部６４内に配置された部分を残留させ、凹部６４の外部に配置された部分を除去する。これにより、ブロック絶縁膜４１も凹部６４毎に分断される。次に、シリコン酸化物を堆積させることにより、スリット６３内に絶縁部材４６を埋め込む。
　次に、図１（ａ）及び図１（ｂ）に示すように、一部の絶縁部材４６内に、Ｙ方向に延び、セルソース線１５に到達するスリットを形成する。次に、このスリット内に例えばタングステン等の導電性材料を埋め込んで、ソース電極１６を形成する。また、ピラー対２２上に接続部材２４を形成し、ピラー対２２に接続させる。次に、接続部材２４を層間絶縁膜４９によって埋め込む。次に、層間絶縁膜４９内にプラグ２５を形成し、接続部材２４に接続させる。次に、層間絶縁膜４９上にビット線２６を形成し、プラグ２５に接続させる。このようにして、本実施形態に係る半導体記憶装置１が製造される。
　次に、本実施形態の効果について説明する。
　本実施形態に係る半導体記憶装置１においては、図２（ａ）及び図２（ｂ）に示すように、浮遊ゲート電極３２と制御ゲート電極３１との間に、チタン窒化物からなる導電膜３３が設けられている。このため、シリコンピラー２１からトンネル絶縁膜４４を介して注入された電子を、導電膜３３によって効果的に停止させることができる。これにより、浮遊ゲート電極３２をＸ方向において薄く形成しても、電子が浮遊ゲート電極３２を貫通してブロック絶縁膜４１内に進入することを抑制し、浮遊ゲート電極３２及び導電膜３３からなる電荷蓄積部材に対する電子の注入効率を高く維持することができる。また、導電膜３３を構成するチタン窒化物（ＴｉＮ）の仕事関数は４．７ｅＶ程度であり、浮遊ゲート電極３２を構成するシリコンの仕事関数は４．１５ｅＶ程度であるため、導電膜３３の仕事関数は浮遊ゲート電極３２の仕事関数よりも高い。これにより、注入された電子の保持性が高く、従って、メモリセルのデータ保持特性が良好である。
　また、本実施形態に係る半導体記憶装置の製造方法においては、図１６（ａ）及び（ｂ）に示すように、層間絶縁膜４５及び絶縁部材４８をシリコン酸化物によって形成し、電極間絶縁膜４２をシリコン窒化物によって形成することにより、層間絶縁膜４５及び絶縁部材４８の露出面上のみに選択的にシリル基層６６を形成することができる。そして、シリル基層６６が、ＣＶＤ法又はＡＬＤ法等の気相成膜法における堆積阻害層となるため、堆積時間を適切に制御することにより、層間絶縁膜４５及び絶縁部材４８の露出面上には実質的に導電膜３３を形成することなく、電極間絶縁膜４２の露出面上のみに選択的に導電膜３３を形成することができる。このため、導電膜３３を分断する工程が不要である。この結果、製造プロセスが簡略であると共に、隣り合う導電膜３３同士が短絡することがなく、製造が容易で信頼性が高い半導体記憶装置を実現することができる。
　なお、本実施形態においては、シリル基層６６をトリメチルシリル基により形成する例を示したが、これには限定されず、他のシリル基により形成してもよい。例えば、シリル基層６６を、ブチルジメチルシリル基によって形成してもよい。また、下地の組合せも、ＳｉＮとＳｉＯ２には限定されない。一般には、シリル基はシランカップリング反応によりＯＨ基（ヒドロキシ基）と置き換わるため、ＯＨ基が多い下地には、シリル基が結合しやすい。そして、ＳｉＯ２にはＯＨ基が多い。このため、例えば、下地の組合せを、ＳｉＯ２とＳｉとしてもよい。更に、堆積阻害層として、シリル基以外の基からなる層を形成してもよい。
　（第２の実施形態）
　次に、第２の実施形態について説明する。
　図１８（ａ）及び図１８（ｂ）は、本実施形態に係る半導体記憶装置を示す断面図である。
　図１８（ａ）に示す領域は図１（ａ）の領域Ａに相当し、図１８（ｂ）に示す領域は図１（ｂ）の領域Ｂに相当する。また、図１８（ｂ）は、図１８（ａ）に示すＣ－Ｃ’線による断面を示す。
　図１８（ａ）及び図１８（ｂ）に示すように、本実施形態に係る半導体記憶装置２は、前述の第１の実施形態に係る半導体記憶装置１（図２（ａ）参照）と比較して、電極間絶縁膜４２と層間絶縁膜４５との間にシリコン層７１が設けられている点、チタン窒化物からなる導電膜３３の代わりに、金属シリサイドからなる導電膜７３が設けられている点、及び、ブロック絶縁膜４１のうちハフニウム酸化層４１ａが設けられていない点が異なっている。シリコン層７１はシリコンを主成分とする層であり、例えば、シリコン層７１の組成は浮遊ゲート電極３２の組成と同じであり、例えばポリシリコンからなる。導電膜７３は、例えば、チタンシリサイド又はニッケルシリサイドからなる。
　次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
　図１９～図２１は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
　図２２（ａ）及び図２２（ｂ）～図２５（ａ）及び図２５（ｂ）は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
　図１９～図２１、図２２（ａ）は、図１８（ａ）に相当する領域を示す。図２２（ｂ）は図２２（ａ）に示すＥ－Ｅ’線による断面を示す。図２３（ａ）から図２５（ｂ）についても同様である。
　先ず、図３～図６に示す工程を実施する。すなわち、シリコン基板１０上に絶縁膜１１及びセルソース線１５を形成し、層間絶縁膜４５と犠牲膜５１を交互に堆積させて積層体５２を形成し、積層体５２にメモリトレンチ５３を形成し、メモリトレンチ５３を介して犠牲膜５１をリセスすることにより凹部５４を形成し、凹部５４の奥面上にストッパ層５５を形成する。
　次に、図１９に示すように、メモリトレンチ５３を介してシリコンを堆積させて、メモリトレンチ５３の内面上にシリコン層７１を形成する。このとき、シリコン層７１は、凹部５４の内面上にも形成するが、凹部５４内を完全に埋め込まないようにする。
　次に、図２０に示すように、メモリトレンチ５３を介してシリコン窒化物を堆積させて、シリコン層７１上に電極間絶縁膜４２を形成する。次に、メモリトレンチ５３を介してシリコンを堆積させて、電極間絶縁膜４２上にシリコン膜５６を形成する。
　次に、図２１に示すように、メモリトレンチ５３を介して、シリコン膜５６、電極間絶縁膜４２及びシリコン層７１をリセスし、凹部５４内のみに残留させる。次に、前述の第１の実施形態と同様な方法により、メモリトレンチ５３内の構造を作製する。
　次に、図１２に示すように、積層体５２にＹ方向に延びるスリット６３を形成する。
　次に、図２２（ａ）及び図２２（ｂ）に示すように、スリット６３を介して、ストッパ層５５（図２１参照）をストッパとしたウェットエッチングを施す。これにより、犠牲膜５１が除去され、スリット６３の内面に凹部６４が形成される。次に、スリット６３及び凹部６４を介して、ストッパ層５５を除去する。これにより、凹部６４の奥面にシリコン層７１及び絶縁部材４８が露出する。
　次に、図２３（ａ）及び図２３（ｂ）に示すように、スリット６３及び凹部６４を介して、チタン（Ｔｉ）又はニッケル（Ｎｉ）等の金属を堆積させる。これにより、スリット６３及び凹部６４の内面上に、金属層７４が形成される。このとき、凹部６４の奥面にはシリコン層７１が露出しているため、金属層７４の一部は、凹部６４の奥面において、シリコン層７１に接触する。
　次に、図２４（ａ）及び図２４（ｂ）に示すように、アニールを行い、シリコン層７１に含まれるシリコンと金属層７４に含まれる金属とを反応させる。これにより、シリコン層７１と金属層７４との接触部分に、金属シリサイドが形成され、導電膜７３が形成される。このとき、シリコン層７１における金属層７４に接触していないかった部分、すなわち、電極間絶縁膜４２から見てＺ方向両側に位置する部分は、シリコン層７１のまま残留する。また、金属層７４におけるシリコン層７１に接触していなかった部分、すなわち、未反応の部分は、金属層７４のまま残留する。
　次に、図２５（ａ）及び図２５（ｂ）に示すように、ウェット処理による洗浄を行い、未反応な金属層７４（図２４（ａ）参照）を除去する。
　以後の工程は、前述の第１の実施形態と同様である。例えば、スリット６３を介してブロック絶縁膜７１及び制御ゲート電極３１を形成する。但し、本実施形態においては、ハフニウム酸化層４１ａは形成しない。このようにして、図１８（ａ）及び図１８（ｂ）に示すように、本実施形態に係る半導体記憶装置２が製造される。
　次に、本実施形態の効果について説明する。
　本実施形態においては、図１９に示す工程において、凹部５４の内面上にシリコン層７１を形成し、図２２（ａ）及び図２２（ｂ）に示す工程において、スリット６３側から犠牲膜５１を除去したときに凹部６４の奥面にシリコン層７１を露出させ、図２３（ａ）及び図２３（ｂ）に示す工程において、凹部６４の内面上に金属層７４を形成してシリコン層７１に接触させ、図２４（ａ）及び図２４（ｂ）に示す工程において、アニールによりシリコン層７１と金属層７４をシリサイド反応させて導電膜７３を形成し、図２５（ａ）及び図２５（ｂ）に示す工程において、未反応な金属層７４を除去している。これにより、電極間絶縁膜４２を介して浮遊ゲート電極３２に対向する位置毎に、導電膜７３を形成することができる。この結果、導電膜７３を分断する工程が不要となる。このため、本実施形態に係る半導体記憶装置は、製造が容易である。
　本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
　（第３の実施形態）
　次に、第３の実施形態について説明する。
　図２６は、本実施形態に係る半導体記憶装置を示す断面図である。
　図２６は、図１８（ａ）に相当する領域を示す。
　図２６に示すように、本実施形態に係る半導体記憶装置３は、前述の第２の実施形態に係る半導体記憶装置２（図１８（ａ）参照）と比較して、シリコン層７１の代わりに、シリコン含有層７６が設けられている点が異なっている。シリコン含有層７６の組成は浮遊ゲート電極３２の組成とは異なり、例えば、シリコンゲルマニウム（ＳｉＧｅ）、又は、ボロン（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）若しくはアンチモン（Ｓｂ）等の不純物を含有したシリコンである。また、導電膜７３は金属シリサイドによって形成されているが、ゲルマニウム（Ｇｅ）、ボロン（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）又はアンチモン（Ｓｂ）等の不純物を含有している。
　また、第２の実施形態におけるシリコン層７１と比べて、本実施形態におけるシリコン含有層７６のトンネル絶縁膜４４側の端部は、制御ゲート電極３１側に位置しており、シリコン含有層７６とトンネル絶縁膜４４との間には、エアギャップ７７が形成されている。更に、トンネル絶縁膜４４の一部は、層間絶縁膜４５と電極間電極膜４２との間の空隙内に配置されている。
　次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
　図２７及び図２８は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
　先ず、図３～図６に示す工程を実施する。
　次に、図２７に示すように、メモリトレンチ５３及び凹部５４の内面上に、シリコン含有層７６を形成する。シリコン含有層７６は、例えば、シリコンゲルマニウム（ＳｉＧｅ）、又は、ボロン（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）若しくはアンチモン（Ｓｂ）等の不純物を含有したシリコンによって形成する。
　次に、図２８に示すように、メモリトレンチ５３の内面上に電極間絶縁膜４２を形成し、後の工程で浮遊ゲート電極３２となるシリコン膜５６を形成し、シリコン膜５６及び電極間絶縁膜４２をエッチバックして、凹部５４内のみに残留させる。次に、メモリトレンチ５３を介してシリコン含有層７６をエッチバックして、シリコン含有層７６の露出面を後退させることにより、電極間絶縁膜４２と層間絶縁膜４５との間に、空隙７８を形成する。このとき、シリコン含有層７６の組成はシリコン膜５６の組成とは異なるため、シリコン含有層７６のエッチング速度をシリコン膜５６のエッチング速度よりも高くすることができる。これにより、シリコン膜５６をほとんどエッチングせずに、シリコン含有層７６をエッチングして、空隙７８を形成することができる。例えば、シリコン含有層７６がシリコンゲルマニウムによって形成されている場合は、エッチング液として、（HNO3/HF/H2O）溶液を使用する。また、シリコン含有層７６がボロンを５×１０２０／ｃｍ３程度以上の濃度で含有したシリコンによって形成されている場合は、エッチング液として、コリン水溶液（ＴＭＹ）を使用する。
　次に、図２６に示すように、メモリトレンチ５３の内面上にトンネル絶縁膜４４を形成する。このとき、トンネル絶縁膜４４の一部は空隙７８内に進入するが、シリコン含有層７６までは到達しない。これにより、空隙７８におけるトンネル絶縁膜４４によって埋め込まれていない部分が、エアギャップ７７となる。
　以後の工程は、前述の第２の実施形態と同様である。但し、シリコン含有層７６と金属層７４との間でシリサイド反応を生じさせるときに、シリコン含有層７６に含まれていたシリコン以外の成分、例えば、ゲルマニウム（Ｇｅ）、ボロン（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）又はアンチモン（Ｓｂ）等が、金属シリサイドからなる導電膜７３中に取り込まれる。このようにして、本実施形態に係る半導体記憶装置３が製造される。
　次に、本実施形態の効果について説明する。
　本実施形態によれば、シリコン含有層７６の組成をシリコン膜５６（浮遊ゲート電極３２）の組成に対して異ならせることにより、図２８に示す工程において、シリコン含有層７６をシリコン膜５６に対して優先的にエッチングして、空隙７８を形成できる。これにより、図２６に示すように、シリコン含有層７６とトンネル絶縁膜４４とを、エアギャップ７７を介して離隔させることができる。この結果、仮に、シリコン含有層７６と金属層７４とのシリサイド反応が過度に進行しても、金属シリサイドがトンネル絶縁膜４４に接触することがなく、金属シリサイド中の金属原子の拡散によりトンネル絶縁膜４４が劣化することがない。また、金属原子がシリコンピラー２１内に拡散して、シリコンピラー２１を劣化させることもない。このため、本実施形態に係る半導体記憶装置は、信頼性がより良好である。
　本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
　（第４の実施形態）
　次に、第４の実施形態について説明する。
　図２９は、本実施形態に係る半導体記憶装置を示す断面図である。
　図２９に示すように、本実施形態に係る半導体記憶装置４は、前述の第１の実施形態に係る半導体記憶装置１（図１（ａ）参照）と比較して、絶縁膜１１及びセルソース線１５が設けられておらず、シリコンピラー２１がシリコン基板１０に接続されている点が異なっている。シリコン基板１０の上層部分には不純物が導入されており、セルソース線として機能する。
　本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
　（第５の実施形態）
　次に、第５の実施形態について説明する。
　図３０は、本実施形態に係る半導体記憶装置を示す斜視図である。
　図３０に示すように、本実施形態に係る半導体記憶装置５は、前述の第１の実施形態に係る半導体記憶装置１（図１（ａ）参照）と比較して、セルソース線１５及び接続部材２４が設けられておらず、シリコンピラー２１とビット線２６との間に、Ｙ方向に延びるソース線９６が設けられている点が異なっている。そして、ピラー対２２を構成する２本のシリコンピラー２１のうち、１本はビット線２６に接続されており、他の１本はソース線９６に接続されている。各ソース線９６には、Ｘ方向において隣り合う２本のシリコンピラー２１が接続されている。この２本のシリコンピラー２１は、相互に異なるピラー対２２に属している。
　本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
　以上説明した実施形態によれば、製造が容易で信頼性が高い半導体記憶装置及びその製造方法を実現することができる。
　以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

Claims (20)

  1. 　第１方向に延びる半導体ピラーと、
    　前記第１方向に対して交差した第２方向に延びる第１電極と、
    　前記半導体ピラーと前記第１電極との間に設けられた第２電極と、
    　前記第１電極と前記第２電極との間、及び、前記第１電極の前記第１方向両側に設けられた第１絶縁膜と、
    　前記第２電極と前記第１絶縁膜との間、及び、前記第２電極の前記第１方向両側に設けられた第２絶縁膜と、
    　前記第２電極と前記半導体ピラーとの間に設けられた第３絶縁膜と、
    　前記第１絶縁膜と前記第２絶縁膜との間に挟まれた領域内に設けられた導電膜と、
    　を備えた半導体記憶装置。
  2. 　前記導電膜は、前記第１電極の前記第１方向両側及び前記第２電極の前記第１方向両側には実質的に設けられていない請求項１記載の半導体記憶装置。
  3. 　前記導電膜は、チタン窒化物を含む請求項１記載の半導体記憶装置。
  4. 　前記第１絶縁膜及び前記第２絶縁膜の前記第１方向両側に設けられ、前記第１絶縁膜及び前記第２絶縁膜に接した層間絶縁膜をさらに備えた請求項１記載の半導体記憶装置。
  5. 　前記導電膜は前記層間絶縁膜に接した請求項４記載の半導体記憶装置。
  6. 　前記導電膜は金属シリサイドを含む請求項１記載の半導体記憶装置。
  7. 　前記第２絶縁膜の前記第１方向両側に設けられ、シリコンを含むシリコン層をさらに備えた請求項６記載の半導体記憶装置。
  8. 　前記シリコン層と前記第３電極膜との間にエアギャップが形成されている請求項７記載の半導体記憶装置。
  9. 　前記シリコン層は、ゲルマニウム、ボロン、リン、ヒ素及びアンチモンからなる群より選択された１種以上の物質を含む請求項７記載の半導体記憶装置。
  10. 　前記導電膜は、ゲルマニウム、ボロン、リン、ヒ素及びアンチモンからなる群より選択された１種以上の物質を含む請求項６記載の半導体記憶装置。
  11. 　層間絶縁膜と第１膜を第１方向に沿って交互に積層させる工程と、
    　前記第１方向に対して交差した第２方向に延び、前記層間絶縁膜及び前記第１膜を貫通するトレンチを形成する工程と、
    　前記トレンチを介して前記第１膜の一部を除去することにより、前記トレンチの側面に第１凹部を形成する工程と、
    　前記第１凹部の内面上に、組成が前記層間絶縁膜の組成とは異なる第２絶縁膜を形成する工程と、
    　前記第２絶縁膜上に第２電極膜を形成する工程と、
    　前記トレンチの内面上に第３絶縁膜を形成する工程と、
    　前記第３絶縁膜の側面上に半導体膜を形成する工程と、
    　前記半導体膜、前記第３絶縁膜、前記第２電極膜及び前記第２絶縁膜を前記第２方向に沿って分断する工程と、
    　前記トレンチ内に、組成が前記第２絶縁膜の組成とは異なる絶縁部材を埋め込む工程と、
    　前記第２方向に延び、前記層間絶縁膜及び前記第１膜を貫通するスリットを形成する工程と、
    　前記スリットを介して前記第１膜を除去することにより、前記スリットの側面に、奥面に前記第２絶縁膜及び前記絶縁部材が露出した第２凹部を形成する工程と、
    　前記スリット及び前記第２凹部の内面のうち、前記第２絶縁膜の露出面を除く領域に堆積阻害層を形成する工程と、
    　前記スリット及び前記第２凹部を介して、原料ガスを用いた気相成膜法を施すことにより、前記第２絶縁膜の露出面上に導電膜を形成する工程と、
    　前記第２凹部の内面上に第１絶縁膜を形成する工程と、
    　前記第２凹部内に第１電極を形成する工程と、
    　を備えた半導体記憶装置の製造方法。
  12. 　前記堆積阻害層はシリル基を含む請求項１１記載の半導体記憶装置の製造方法。
  13. 　前記層間絶縁膜及び前記絶縁部材はシリコン酸化物を含み、
    　前記第２絶縁膜はシリコン窒化物を含む請求項１１記載の半導体記憶装置の製造方法。
  14. 　前記気相成膜法は化学気相成長法又は原子層堆積法である請求項１１記載の半導体記憶装置の製造方法。
  15. 　層間絶縁膜と第１膜を第１方向に沿って交互に積層させる工程と、
    　前記第１方向に対して交差した第２方向に延び、前記層間絶縁膜及び前記第１膜を貫通するトレンチを形成する工程と、
    　前記トレンチを介して前記第１膜の一部を除去することにより、前記トレンチの側面に第１凹部を形成する工程と、
    　前記第１凹部の内面上に、シリコンを含むシリコン層を形成する工程と、
    　前記シリコン層上に第２絶縁膜を形成する工程と、
    　前記第２絶縁膜上に第２電極膜を形成する工程と、
    　前記トレンチの内面上に第３絶縁膜を形成する工程と、
    　前記第３絶縁膜の側面上に半導体膜を形成する工程と、
    　前記半導体膜、前記第３絶縁膜、前記第２電極膜及び前記第２絶縁膜を前記第２方向に沿って分断する工程と、
    　前記トレンチ内に絶縁部材を埋め込む工程と、
    　前記第２方向に延び、前記層間絶縁膜及び前記第１膜を貫通するスリットを形成する工程と、
    　前記スリットを介して前記第１膜を除去することにより、前記スリットの側面に、奥面に前記シリコン層及び前記絶縁部材が露出した第２凹部を形成する工程と、
    　前記第２凹部の内面上に金属層を形成する工程と、
    　前記シリコン層に含まれるシリコンと前記金属層に含まれる金属とを反応させることにより、金属シリサイドを含む導電膜を形成する工程と、
    　前記第２凹部の内面上の前記金属層を除去する工程と、
    　前記第２凹部の内面上に第１絶縁膜を形成する工程と、
    　前記第２凹部内に第１電極を形成する工程と、
    　を備えた半導体記憶装置の製造方法。
  16. 　前記金属層はニッケル又はチタンを含む請求項１５記載の半導体記憶装置の製造方法。
  17. 　前記第２絶縁膜上に第２電極膜を形成する工程の後、前記シリコン層をエッチバックする工程をさらに備えた請求項１５記載の半導体記憶装置の製造方法。
  18. 　前記シリコン層を形成する工程において、前記シリコン層の組成を前記第２電極膜の組成とは異ならせ、
    　前記シリコン層をエッチバックする工程は、前記シリコン層のエッチング速度が前記第２電極膜のエッチング速度よりも高くなる条件で行う請求項１５記載の半導体記憶装置の製造方法。
  19. 　前記第２電極膜はシリコンにより形成し、前記シリコン層はシリコンゲルマニウム又は不純物を含むシリコンにより形成する請求項１８記載の半導体記憶装置の製造方法。
  20. 　前記不純物は、ボロン、リン、ヒ素及びアンチモンからなる群より選択された１種以上の物質である請求項１９記載の半導体記憶装置の製造方法。
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