WO2010043068A1 - 电可擦写可编程存储器及其制造方法 - Google Patents

电可擦写可编程存储器及其制造方法 Download PDF

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WO2010043068A1
WO2010043068A1 PCT/CN2008/001726 CN2008001726W WO2010043068A1 WO 2010043068 A1 WO2010043068 A1 WO 2010043068A1 CN 2008001726 W CN2008001726 W CN 2008001726W WO 2010043068 A1 WO2010043068 A1 WO 2010043068A1
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polysilicon
region
silicon oxide
silicon
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PCT/CN2008/001726
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Inventor
董耀旗
Original Assignee
上海宏力半导体制造有限公司
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate

Definitions

  • the present invention relates to the field of semiconductor device fabrication, and in particular to an electrically erasable programmable memory and a method of fabricating the same.
  • the flash memory is a split gate structure or a stacked gate structure or a combination of both structures.
  • the split-gate structure is not widely used because of its high programming efficiency, and the application is particularly extensive.
  • Self-aligned split-gate flash memory is a kind of split-gate flash memory. The self-aligned method is used to reduce the difficulty of lithography alignment and increase the integration. The structure is shown in Figure 1.
  • Gate Flash Memory It has a control gate 11 and a floating gate 12, a source 13 and a drain 14, a source polysilicon region 15, and an insulating region 16.
  • the control gate 11 and the channel under the floating gate 12 are connected in series.
  • the F-N tunneling of the floating gate 12 to the control gate 11 is used for erasing, and the source hot carrier injection is used as a programming method.
  • source 13 adds a high voltage to create channel hot carriers.
  • the portion of the source diffusion region and the floating gate 12 overlaps a portion of the high voltage coupling to the floating gate 12, thereby generating an electric field from the floating gate 12 to the channel, attracting hot carriers. Therefore, the voltage on the floating gate 12 has a very important influence on the programming efficiency.
  • one method is to add a second control gate to the floating gate.
  • a self-aligned tri-gate split gate flash memory which includes a first control gate 21 and a floating gate 22
  • the source 23 and the drain 24, the source polysilicon region 25 and the insulating region 26, and a second control gate 27 is added to the floating gate 22.
  • a high voltage is applied to the second 'control gate 27' to increase the voltage across the floating gate 22.
  • this approach increases the complexity of circuit design and process fabrication and increases manufacturing costs.
  • the invention provides an electrically erasable programmable memory and a manufacturing method thereof, which have the advantages of low cost and easy production. At the same time, the source coupling capacitor can be effectively increased.
  • the present invention provides an electrically erasable programmable memory comprising:
  • first region and a second region having a second conductivity type, the first region and the second region being formed on the semiconductor substrate at a certain interval, and a groove between the first region and the second region Road area
  • a floating gate having conductivity, the floating gate vertically covering a portion of the channel region and a portion of the first region, and insulated from the channel region and the first region;
  • a source region having electrical conductivity electrically connected to the first region on the semiconductor substrate; a lower portion of the source region being located above the first region, a side of a lower portion of the source region Adjacent to and insulated from the floating gate, an intermediate portion of the source region extends from both sides to and is insulated from the floating gate, and an upper portion of the source region has a width smaller than the source region Middle part of;
  • control gate having conductivity, a lower portion of the control gate is adjacent to and insulated from the floating gate, and an upper portion of the control gate is adjacent to an intermediate portion of the source region and a source region Part and insulated from them;
  • the insulating material between the intermediate portion of the source region and the floating gate has a set thickness to operate voltage coupling with each other.
  • the thickness of the insulating material between the intermediate portion of the source region and the floating gate is from 1 nm to 100 nm.
  • an insulating material between the intermediate portion of the source region and the floating gate is composed of a first insulating silicon oxide layer, an insulating silicon nitride layer and a second insulating silicon oxide layer.
  • an insulating material between the upper portion of the control gate and the intermediate portion of the source region is composed of a second insulating silicon oxide layer, an insulating silicon nitride layer, and a tunnel dielectric layer.
  • an insulating material between the upper portion of the control gate and the upper portion of the source region is composed of an insulating silicon oxide sidewall, an insulating silicon nitride layer, and a tunnel dielectric layer.
  • the present invention further provides a method of manufacturing an electrically erasable programmable memory, comprising the steps of:
  • the insulating layer of the step (a) is a silicon dioxide layer.
  • step (1-1) is performed: performing lightly doped drain ion implantation, then depositing a fourth silicon oxide layer and a second silicon nitride layer, and performing anisotropic etching to form Silicon nitride side wall.
  • an etch stop layer is formed between the first polysilicon layer and the first silicon nitride layer.
  • the etch stop layer component is silicon oxide.
  • the dielectric layer described in the step (c) is composed of a fifth silicon oxide layer, a third silicon nitride layer and a sixth silicon oxide layer.
  • the second silicon dioxide layer of the step (h) is formed by oxidation or by a combination of deposition and chemical mechanical polishing treatment.
  • the electrically erasable programmable memory and the manufacturing method thereof are provided on the floating gate, and a polysilicon sidewall region extending from an intermediate portion of the source region is formed, and an insulating portion between the floating gate and the floating gate has a thinner portion. Thickness to increase the capacitance between the floating gate and the polysilicon sidewall region to increase the voltage coupled to the floating gate, so the present invention can effectively increase the drain coupling Capacitance, and has the advantage of low cost and easy production.
  • FIG. 1 is a schematic structural view of a prior art self-aligned split gate flash memory.
  • FIG. 2 is a schematic structural view of a prior art self-aligned triple-gate split gate flash memory.
  • Fig. 3 is a block diagram showing the structure of a self-aligned split gate flash memory according to a comparative embodiment of the present invention.
  • 4 to 20 are schematic views showing a manufacturing process of a self-aligned split gate flash memory according to a preferred embodiment of the present invention. detailed description
  • FIG. 3 is a schematic structural diagram of a self-aligned split-gate flash memory according to a preferred embodiment of the present invention.
  • the present invention provides an electrically erasable programmable memory, comprising: a semiconductor substrate 100 having a first conductivity type; a first region 101 and a second region 102 having a second conductivity type, the first region 101 and The second region 102 is formed on the semiconductor substrate 100 at a certain interval, and a channel region 103 is disposed between the first region 101 and the second region 102; a floating gate 104 having conductivity, the floating gate 104 vertically covering a portion of the channel region 103 and a portion of the first region 101, and is insulated from the channel region 103 and the first region 101; a source polysilicon region 110 having conductivity Electrically connected to the first region 101 on the semiconductor substrate 100; the source region 110 includes lower middle and upper three portions 111-113, and the lower portion 111 of the source region seats the first region 101 Above, the side of the lower portion 111 of the source region is adjacent to and insulated from the floating gate 104, and the intermediate portion 112 of the source region extends from both sides to above the floating gate
  • the thickness of the insulating material between the intermediate portion 112 of the source region and the floating gate 104 is from 1 nm to 100 nm, and the intermediate portions 1, 12 of the source region are floating with the floating portion 104.
  • Insulating material between the gates 104, by An insulating silicon oxide layer 131, an insulating silicon nitride layer 132 and a second insulating silicon oxide layer 133 are formed to form an ONO structure, and on the one hand, the physical thickness of the insulating dielectric layer is ensured to reduce the intermediate portion 112 of the floating gate 104 and the source region.
  • an insulating material between the upper portion 122 of the control gate and the intermediate portion 112 of the source region is composed of a second insulating silicon oxide layer 133, an insulating silicon nitride layer 132, and a tunnel dielectric layer 134;
  • the insulating material between the upper portion 122 of the gate and the upper portion 113 of the source region is composed of an insulating silicon oxide spacer 135, an insulating silicon nitride layer 132, and a dielectric layer 134. This ONO structure of the dielectric layer ensures its physical thickness and provides good insulation.
  • FIG. 4 to FIG. 20 are schematic diagrams showing the structure of a self-aligned split-gate flash memory manufacturing process according to a preferred embodiment of the present invention.
  • the present invention further provides a method of fabricating an electrically erasable programmable memory comprising the steps of: first forming an insulating layer 201, a first polysilicon layer 202, and a first silicon nitride layer 204 sequentially on a semiconductor substrate 200.
  • an etch stop layer 203 is formed between the first polysilicon layer 202 and the first silicon nitride layer 204, and the specific process is a method using thermal oxidation or deposition.
  • An insulating layer 201 (for example, silicon oxide) is first grown on the semiconductor substrate 200, and then a floating gate polysilicon layer is sequentially deposited as the first polysilicon layer 202 and an optional silicon oxide layer as an etch stop.
  • Layer 203 (used as a stop layer for silicon nitride etching to prevent subsequent silicon nitride etching from thinning the thickness of the polysilicon) and the first silicon nitride layer 204;
  • an anisotropic silicon nitride etching is performed on the structure shown in FIG. 4 to form a recess, which is stopped on the etch stop layer 203, and then exposed by wet etching to form an etch stop layer 203.
  • a first polysilicon layer 202 is exposed at the bottom (see FIG. 5);
  • a dielectric layer 210 and a second polysilicon layer 220 are sequentially deposited, and the dielectric layer 210 is composed of a fifth silicon oxide layer 211, a third silicon nitride layer 212, and a sixth silicon oxide layer 213.
  • the composition is formed to form an ONO structure, and on the one hand, the physical thickness of the dielectric layer 210 is ensured to reduce leakage between the finally formed floating gate and the subsequently formed polysilicon sidewall 221, and on the other hand, the electrical thickness of the dielectric layer 210 is reduced as much as possible. (Generally, the equivalent oxide thickness is used to indicate the electrical thickness) to increase the capacitance between the finally formed floating gate 'and the subsequently formed polysilicon sidewall 221 to increase the voltage coupled to the floating gate;
  • the second polysilicon layer 220 is subjected to anisotropic polysilicon etching, and an appropriate amount of over-etching is performed, and a first polysilicon sidewall 221 is formed in the recess, and silicon oxide and nitridation are sequentially performed.
  • the isotropic etching of silicon removes the sixth silicon oxide layer 213 and the third silicon nitride layer 212 of all horizontal surfaces and sides of the ONO layer that are not blocked by the first polysilicon spacer 221 (see FIG. 7). ;
  • the insulating layer exposed between the first polysilicon sidewalls 221 is etched, that is, each of silicon oxide and polysilicon is performed. Etching to the opposite polarity, etching away the fifth silicon oxide layer 211 and the underlying first polysilicon layer 202 in the ONO exposed to the horizontal surface to expose the height of the insulating layer 201 and the first polysilicon sidewall 221 Being simultaneously reduced, source ion implantation is performed to form a heavily doped source (see Figure 8);
  • a first silicon oxide chamber (not shown) is deposited and anisotropic etching of silicon oxide is performed to form an oxide on the first polysilicon sidewall 221 between the first polysilicon layers 202.
  • the silicon sidewall spacer 222 (see FIG. 9), the silicon oxide sidewall spacer 222 is divided into two portions, and the upper portion is respectively connected to the sidewalls of the first polysilicon sidewall spacer 221 and the first silicon nitride layer 204 and is first nitrided.
  • the fifth silicon oxide layer 211 on the sidewall of the silicon layer 204 is formed integrally, and the lower portion of the silicon oxide spacer 222 is connected to the semiconductor substrate 200 and the first polysilicon sidewall 221 and is connected to the first polysilicon on both sides.
  • a chemical mechanical polishing process is performed to remove the third polysilicon layer 223 (see FIG. 11) on the first silicon nitride layer 204 while reducing the height of the third polysilicon layer 223 in the recess.
  • a silicon polysilicon sidewall 222 that is higher than the first polysilicon sidewall 221 but lower than the first polysilicon sidewall, forming a source polysilicon region 230 (see FIG. 12);
  • a second silicon dioxide layer 240 is formed on the surface of the source polysilicon region 230, and the second silicon dioxide layer 240 is formed by oxidation or a combination of deposition and chemical mechanical polishing treatment;
  • the first silicon nitride layer 204 is then removed.
  • the fifth silicon oxide layer 211 in the ONO layer is used to protect the third silicon nitride layer 212 in the ONO layer, and then the underlying etch stop layer 203 is removed.
  • a portion of the second silicon oxide layer 240 is also removed at the same time (see FIG. 14), during which the intermediate third silicon nitride layer 212 is used.
  • An anisotropic polysilicon etch is then performed to remove the exposed first polysilicon layer 202.
  • the second silicon dioxide layer 240 on the source polysilicon region 230 is used to protect the source polysilicon region 230.
  • silicon oxide overlying the second silicon oxide layer 240 is deposited on the above structure to form a third silicon oxide layer 241 as a tunnel dielectric layer (see FIG. 16), and a fourth polysilicon layer 250 is deposited thereon ( See Figure 17);
  • anisotropic polysilicon etching is performed to form a second polysilicon spacer 251 (see FIG. 18 for lightly doped drain ion implantation, then a fourth silicon oxide layer 252 and a second silicon nitride layer are deposited, and each is performed. Etching to the opposite polarity to form a silicon nitride spacer 253 (see Figure 19);
  • each of the polysilicon layers and the polysilicon sidewalls are made of the same polysilicon material, and each of the silicon oxide layers and the silicon oxide sidewalls are coated with the same silicon oxide material, each layer of silicon nitride layer and nitrogen.
  • the silicon sidewalls are made of the same silicon nitride material.
  • the electrically erasable programmable memory and the manufacturing method thereof are provided on the floating gate, and a polysilicon sidewall region extending from an intermediate portion of the source region is formed, and an insulating portion between the floating gate and the floating gate has a thinner portion.
  • the thickness is increased to increase the capacitance between the floating gate and the polysilicon sidewall region to increase the voltage coupled to the floating gate. Therefore, the present invention has the advantages of low cost and easy production, and can effectively increase the drain coupling capacitance.

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Description

电可擦写可编程存储器及其制造方法
技术领域
本发明涉及半导体器件制造领域，且特别涉及一种电可擦写可编程存储器及其制造方法。
背景技术
随着技术的发展和在数据与代码存储方面需求的增加， 电可擦写可编程存储器
( EEPROM ) 因为其可编程可擦写的优点得到了日益广泛的应用， 作为闪存的一种， 由于其 擦写速度和易用性在半导体领域中得到越来越多的使用。 一般而言， 闪存为分栅结构或堆叠 栅结构或两种结构的组合。 其中， 分栅式结构由于具有高的编程效率， 不会被 "过擦除" 等 优点， 应用尤为广泛。 自对准分栅式闪存是分栅式闪存的一种， 使用自对准方法减小了光刻 对准的难度， 增加了集成度， 其结构如图 1所示， 称为自对准分栅式闪存： 其具有控制栅 11 和浮栅 12， 源极 13和漏极 14, 源极多晶硅区域 15以及绝缘区域 16。 在这种结构中， 控制 栅 11和浮栅 12下面的沟道串联在一起。 使用浮栅 12到控制栅 11的 F-N隧穿进行擦除， 使 用源端热载流子注入作为编程的方法。编程时，源极 13加一个高电压用来产生沟道热栽流子。 源极扩散区和浮栅 12重叠的部分把一部分高电压耦合到浮栅 12上，从而产生从浮栅 12到沟 道的电场， 吸引热载流子。 因此， 浮栅 12上的电压对于编程效率有非常重要的影响。
随着最小尺寸向下发展， 这种制造方法遇到了很明显的问题。 为了在相同的面积内制造、 出更多的闪存单元， 光刻的最小尺寸和器件的尺度需要随着技术的发展向下缩小， 浮栅的长 度也需要相应缩短。 为了保证浮栅下的沟道不被击穿， 源极扩散区也要相应的缩小。 这样导 致的后果就是源端耦合到浮栅上的电压降低， 从而降低了编程的效率。 另外， 随着源极多晶 硅尺寸的减小， 源极多晶硅连线的电阻变大， 从而降低了存储单元的读取电流。
为了保证编程效率， 一种方法是在浮栅上再增加一个第二控制栅， 如图 2所示， 称为自 对准三栅式分栅闪存， 其包括第一控制栅 21和浮栅 22， 源极 23和漏极 24， 源极多晶硅区域 25以及绝缘区域 26, 并在浮栅 22上增加了第二控制栅 27。 在编程时， 第二'控制栅 27上加 高压， 以提高浮栅 22上的电压„ 然而， 这种方法增加了电路设计和工艺制造的复杂性， 增加 了制造成本。 发明内容
本发明提出一种电可擦写可编程存储器及其制造方法，其具有低成本且易于生产的优点， 同时能够有效增加源端耦合电容。
为了达到上述目的， 本发明提出一种电可擦写可编程存储器， 其包括:
具有第一导电类型的半导体衬底；
具有第二导电类型的第一区域和第二区域, 所述第一区域和第二区域具有一定间隔地形 成于所述半导体衬底上， 并且所述第一区域和第二区域之间有一沟道区；
具有导电性的浮栅， 所述浮栅垂直覆盖于所述沟道区的一部分和所述第一区域的一部分 的上方， 并且与所述沟道区和所述第一区域绝缘；
具有导电性的源极区域， 其电学连接于所述半导体衬底上的第一区域； 所述源极区域的 下部分位于所述第一区域的上方，所述源极区域的下部分的侧面邻近与所述浮栅并与之绝缘， 所述源极区域的中间部分从两侧延展至所述浮栅的上方并与之绝缘， 所述源极区域的上部分 宽度小于所述源极区域的中间部分；
具有导电性的控制栅， 所述控制栅的下部分相邻于所述浮栅并与之绝缘， 所述控制栅的 上部分相邻于所述源极区域的中间部分与源极区域的上部分并与它们绝缘；
所述源极区域的中间部分与所述浮栅之间的绝缘材料具有设定的厚度以运行相互之间的 电压耦合。
进一步的， 所述源极区域的中间部分与所述浮栅之间的绝缘材料的厚度为 lnm-100nm。 进一步的， 所述源极区域的中间部分与所述浮栅之间的绝缘材料， 由第一绝缘氧化硅层、 绝缘氮化硅层和第二绝缘氧化硅层组成。
进一步的， 所述控制栅的上部分和源极区域的中间部分之间的绝缘材料， 由第二绝缘氧 化硅层、 绝缘氮化硅层和隧穿介质层组成。
进一步的， 所述控制栅的上部分和源极区域的上部分之间的绝缘材料， 由绝缘氧化硅侧 墙、 绝缘氮化硅层和隧穿介质层组成。
为了达到上述目的， 本发明更提出一种制造电可擦写可编程存储器的方法， 其包括下列 步骤：
( a )在半导体衬底上依次形成绝缘层、 第一多晶硅层和第一氮化硅层；
( b )在上述结构上进行各向异性氮化硅刻蚀形成凹槽，所述凹槽底部露出第一多晶硅层；
( c )在上述结构上依次淀积电介质层和第二多晶硅层；
( d )对所述第二多晶硅层进行各向异性多晶硅刻蚀，在所迷凹槽内形成第一多晶硅侧墙； ( e )在第一多晶硅侧墙之间刻蚀露出的电介质层和第一多晶硅层， 暴露出绝缘层之后进 行源极离子注入， 形成重掺杂源极；
( f )淀积第一氧化硅层并进行氧化硅的各向异性刻蚀， 在所述第一多晶硅层之间和所述 第一多晶硅侧墙上形成氧化硅侧墙， 所述氧化硅侧墙分为两部分， 上部分连接于第一多晶硅 侧墙和第一氮化硅层的侧壁， 所述氧化硅侧墙的下部分连接于半导体村底以及第一多晶硅侧 墙并与凹槽两边的第一多晶硅层接触；
( g )淀积第三多晶硅层， 并与所述第一多晶硅侧墙形成良好的电学接触以形成源极多晶 硅；
( h )进行化学机械研磨处理， 以去除第一氮化硅层上的第三多晶硅层并同时降低所述凹 槽内第三多晶硅层的高度， 使其高于所述第一多晶硅侧墙但低于所述第一多晶硅侧墙上的氧 化硅侧墙， 形成源极多晶硅区域；
( i )在所述源极多晶硅 域表面形成第二氧化硅层；
(j )依次去除第一氮化硅层以及之后暴露出来的第一多晶硅层和绝缘层， 暴露出半导体 衬底；
( k )在上述结构上形成第三氧化硅层作为隧穿介质层并在其上沉积第四多晶硅层； ( 1 )进^"各向异性多晶硅刻蚀， 形成第二多晶硅侧墙；
( m )进行漏极离子注入， 形成重掺杂漏极；
( n )依次进行金属硅化物的形成， 以及标准的后端工艺以形成互连。
进一步的， 步骤（a )所述绝缘层为二氧化硅层。
进一步的， 在步骤（1 )之后进行步骤（1-1 ): 进行轻掺杂漏极离子注入， 然后沉积第四 氧化硅层和第二氮化硅层， 并进行各向异性刻蚀， 形成氮化硅侧墙。
进一步的， 在所述第一多晶硅层和第一氮化硅层之间形成有刻蚀停止层。
进一步的， 所述刻蚀停止层成分为氧化硅。
进一步的， 步骤（c )中所述的电介质层由第五氧化硅层、 第三氮化硅层和第六氧化硅层 组成。
进一步的， 步骤（h )所述第二氧化硅层使用氧化的方式形成或者使用沉积与化学机械研 磨处理结合的方式形成。
本发明提出的电可擦写可编程存储器及其制造方法， 在浮栅上形成与源极区域的中间部 分所延伸出来的多晶硅侧墙区域， 其与浮栅之间的绝缘部分具有较薄的厚度， 以增加浮栅与 多晶硅侧墙区域之间的电容从而提高耦合到浮栅上的电压， 因此本发明能够有效增加漏端耦 合电容, 并且具有低成本且易于生产的优点。 附图说明
图 1所示为现有技术的自对准分栅式闪存的结构示意图。
图 2所示为现有技术的自对准三栅式分栅闪存的结构示意图。
图 3所示为本发明较 实施例的自对准分栅式闪存的结构示意图。
图 4至图 20所示为本发明较佳实施例的自对准分栅式闪存制造过程的示意图。 具体实施方式
为了更了解本发明的技术内容， 特举具体实施例并配合所附图式说明如下。
所述电可擦写可编程存储器为对称结构， 在描写器件组成部分及位置关系时仅以一边为 例进行说明。 请参考图 3， 图 3所示为本发明较佳实施例的自对准分栅式闪存的结构示意图。 本发明提出一种电可擦写可编程存储器， 其包括： 具有第一导电类型的半导体村底 100; 具 有第二导电类型的第一区域 101和第二区域 102, 所述第一区域 101和第二区域 102具有一 定间隔地形成于所述半导体衬底 100上， 并且所述第一区域 101和第二区域 102之间有一沟 道区 103; 具有导电性的浮栅 104, 所述浮栅 104垂直覆盖于所述沟道区 103的一部分和所述 第一区域 101的一部分的上方， 并且与所述沟道区 103和所述第一区域 101绝缘； 具有导电 性的源极多晶硅区域 110， 其电学连接于所述半导体村底 100上的第一区域 101; 所述源极区 域 110包括下中上三部分 111-113，所述源极区域的下部分 111位子所述第一区域 101的上方， 所述源极区域的下部分 111的侧面邻近于所述浮栅 104并与之绝缘， 所述源极区域的中间部 分 112从两侧延展至所述浮栅 104的上方并与之绝缘， 所述源极区域的上部分 113宽度小于 所述源极区域的中间部分 112; 具有导电性的控制栅 120, 所述控制栅的下部分 121相邻于所 述浮栅 104并与之绝缘， 所迷控制栅的上部分 122相邻于所述源极区域的中间部分 112与源 极区域的上部分 113并与它们绝缘； 所述源极区域的中间部分 112与所述浮栅 104之间的绝 缘材料具有设定的厚度以运行相互之间的电压耦合， 因为所述源极区域的中间部分 112从两 侧延展至所述浮栅 104的上方， 并且与浮栅 104的距离可以控制， 具体调整可以在沉积绝缘 材料时设定其厚度。
根据本发明较佳实施例， 所述源极区域的中间部分 112与所述浮栅 104之间的绝缘材料 的厚度为 lnm-100nm， 所述源极区域的中间部分 1,12与所述浮栅 104之间的绝缘材料， 由第 一绝缘氧化硅层 131、 绝缘氮化硅层 132和第二绝缘氧化硅层 133组成， 即形成 ONO结构， 一方面保证绝缘介质层物理厚度， 以降低浮栅 104与源极区域的中间部分 112的多晶硅侧墙 之间漏电， 另一 面尽可能的降低绝缘介质层的电学厚度以增加浮栅 104与源极区域的中间 部分 112的多晶硅侧墙之间的电容从而提高耦合到浮栅 104上的电压。
同时， 所述控制栅的上部分 122和源极区域的中间部分 112之间的绝缘材料， 由第二绝 缘氧化硅层 133、 绝缘氮化硅层 132和隧穿介质层 134组成； 所述控制栅的上部分 122和源 极区域的上部分 113之间的绝缘材料， 由绝缘氧化硅侧墙. 135、 绝缘氮化硅层 132和 ^穿介 质层 134组成。 绝缘介质层的这种 ONO结构保证了其物理厚度， 起到了很好的绝缘作用.。
再请参考图 4至图 20， 图 4至图 20所述为本发明较佳实施例的自对准分栅式闪存制造 过程的结构示意图。 本发明更提出一种制造电可擦写可编程存储器的方法， 其包括下列步骤： 首先在半导体衬底 200上依次形成绝缘层 201、 第一多晶硅层 202和第一氮化硅层 204， 根据本发明较佳实施例， 在所述第一多晶硅层 202和第一氮化硅层 204之间形成有刻蚀停止 层 203, 其具体工艺为使用热氧化或者淀积的方法在半导体衬底 200上首先生长一个绝缘层 201 (例如， 氧化硅）， 接下来依次淀积一层浮栅多晶硅层作为第一多晶硅层 202、 一层可选 的氧化硅层作为刻蚀停止层 203 (用作氮化硅刻蚀的停止层以防止接下来的氮化硅刻蚀造成 多晶硅厚度的减薄）和第一氮化硅层 204; .
接着在图 4所示的结构上进行各向异性氮化硅刻蚀形成凹槽，停止在刻蚀停止层 203上， 然后使用湿法刻蚀暴露出来^刻蚀停止层 203,所述凹槽底部露出第一多晶硅层 202(见图 5 );
然后如图 6所示， 依次淀积电介质层 210和第二多晶硅层 220, 所述的电介质层 210由 第五氧化硅层 211、 第三氮化硅层 212和第六氧化硅层 213组成， 以形成 ONO结构， 一方面 保证介质层 210的物理厚度， 以降低最终形成的浮栅与接下来形成的多晶硅侧墙 221之间漏 电， 另一方面尽可能的降低介质层 210的电学厚度（一般用等效氧化物厚度来表示电学厚度 ) 以增加最终形成的浮栅'与接下来形成的多晶硅侧墙 221之间的电容从而提高耦合到浮栅上的 电压；
接着对所述第二多晶硅层 220进行各向异性多晶硅刻蚀， 并且进行适量的过刻蚀， 在所 述凹槽内形成第一多晶硅侧墙 221， 依次进行氧化硅和氮化硅的各向同性刻蚀， 去除 ONO层 中未被第一多晶硅侧墙 221遮挡的所有水平表面和侧面的第六氧化硅层 213和第三氮化硅层 212 (-见图 7 );
之后对第一多晶硅侧墙 221之间所露出的绝缘层进行刻蚀， 即进行氧化硅和多晶硅的各 向异性刻蚀，刻蚀掉暴露在水平表面的 ONO中的第五氧化硅层 211以及下面的第一多晶硅层 202, 以暴露出绝缘层 201 , 第一多晶硅侧墙 221的高度被同时减低， 进行源极离子注入， 形 成重掺杂源极（见图 8 );
然后淀积第一氧化硅屋（图中未示）并进行氧化硅的各向异性刻蚀， 在所迷第一多晶硅 层 202之间 所述第一多晶硅侧墙 221上形成氧化硅侧墙 222 (见图 9 )， 氧化硅侧墙 222分 为两部分， 上部分分别连接于第一多晶硅侧墙 221和第一氮化硅层 204的侧壁并且与第一氮 化硅层 204侧壁上的第五氧化硅层 211形成一整体， 氧化硅侧墙 222的下部分连 于半导体 衬底 200以及第一多晶硅侧墙 221并连接于两边的第一多晶硅层 202;
淀积第三多晶硅层 223, 并与所述第一多晶硅侧墙 221形成良好的电学接触以形成源极 多晶硅（见图 10 );
之后进行化学机械研磨处理, 以去除第一氮化硅层 204上的第三多晶硅层 223 (见图 11 ) 并同时降低所述凹槽内第三多晶硅层 223的高度， 使其高于所述第一多晶硅侧墙 221但低于 所述第一多晶硅侧墙上的氧化硅侧墙 222， 形成源极多晶硅区域 230 (见图 12 );
接着如图 13所示， 在所述源极多晶硅区域 230表面形成第二氧化硅层 240, 所述第二氧 化硅层 240使用氧化的方式形成或者使用沉积与化学机械研磨处理结合的方式形成；
然后去除第一氮化硅层 204， 在该去除过程中， ONO层中的第五氧化硅层 211用来保护 ONO层中的第三氮化硅层 212， 然后去除下面的刻蚀停止层 203,并同时去除 ONO层中的第 五氧化硅层 211， 第二氧化硅层 240的一部分也同时被去除（见图 14 ), 在该去除过程中， 中 间的第三氮化娃层 212用来保护第六氧化硅层 213;
接着进行各向异性多晶硅刻蚀， 去除暴露出来的第一多晶硅层 202, 在该去除过程中， 源极多晶硅区域 230上面的第二氧化硅层 240用来保护源极多晶硅区域 230， 接下来进行氧 化硅刻蚀， 去除绝缘层 201， 暴露出半导体衬底 200 (见图 15 );
之后在上述结构上沉积覆盖于第二氧化硅层 240上的氧化硅以形成第三氧化硅层 241作 为隧穿介质层（见图 16 ), 并在其上沉积第四多晶硅层 250 (见图 17 );
接着进行各向异性多晶硅刻蚀， 形成第二多晶硅侧墙 251 (见图 18 进行轻掺杂漏极离 子注入， 然后沉积第四氧化硅层 252和第二氮化硅层， 并进行各向异性刻蚀， 形成氮化硅侧 墙 253 (见图 19 );
然后进行漏极离子注入， 形成重掺杂漏极（见图 20 );
最后依次进行金属硅化物的形成， 以及标准的后端工艺以形成互连。 本发明徒佳实施例中的各层多晶硅层以及多晶硅侧墙均采用相同的多晶硅材料， 各层氧 化硅层以及氧化硅侧墙均釆用相同的氧化硅材料， 各层氮化硅层以及氮化硅侧墙均采用相同 的氮化娃材料。
本发明提出的电可擦写可编程存储器及其制造方法， 在浮栅上形成与源极区域的中间部 分所延伸出来的多晶硅侧墙区域， 其与浮栅之间的绝缘部分具有较薄的厚度， 以增加浮栅与 多晶硅侧墙区域之间的电容从而提高耦合到浮栅上的电压， 因此本发明具有低成本且易于生 产的优点， 同时能够有效增加漏端耦合电容。
虽然本发明已以较佳实施例揭露如上， 然其并非用以限定本发明。 本发明所属技术领域 中具有通常知识者， 在不脱离本发明的精神和范围内， 当可作各种的更动与润饰。 因此， 本 发明的保护范围当视权利要求书所界定者为准'。

Claims

权利要求
1.一种电可擦写可编程存储器， 其特征在于包括：
具有第一导电类型的半导体衬底；
具有第二导电类型的第一区域和第二区域， 所述第一区域和第二区域具有一 间隔地形 成于所述半导体衬底上， 并且所述第一区域和第二区域之间有一沟道区；
具有导电性的浮栅， 所述浮栅垂直覆盖于所述沟道区的一部分和所述第一区域的一部分 的上方， 并且与所述沟道区和所述第一区域绝缘；
具有导电性的源极区域， 其电学连接于所述半导体衬底上的第一区域； 所述源极区域的. 下部分位于所述第一区域的上方，所述源极区域的下部分的侧面邻近于所述浮栅并与之绝缘， 所述源极区域的中间部分从两侧 至所述浮栅的上方并与之绝缘， 所述源极区域的上部分 宽度小于所述源极区域的中间部分；
具有导电性的控制栅， 所述控制栅的下部分相邻于所述浮栅并与之绝缘， 所述控制栅的 上部分相邻于所述源极区域的中间部分与源极区域的上部分并与它们绝缘； ―
所述源极区域的中间部分与所述浮栅之间的绝缘材料具有设定的厚度以运行相互之间的 电压耦合。
2.根据权利要求 1所述的电可擦写可编程存储器， 其特征在于所述源极区域的中间部分 与所述浮栅之间的绝缘材料的厚度为 lnm-100nm。 ,
3.根据权利要求 1所述的电可擦写可编程存储器， 其特征在于所述源极区域的中间部分 与所述浮栅之间的绝缘材料， 由第一绝缘氧化硅层、绝缘氮化硅层和第二绝缘氧化硅层组成。
4.根据权利要求 1所述的电可擦写可编程存储器， 其特征在于所述控制栅的上部分和源 极区域的中间部分之间的绝缘材料， 由第二绝缘氧化硅层、绝缘氮化硅层和隧穿介质层组成。
5.根据权利要求 1所述的电可擦写可编程存储器， 其特征在于所述控制栅的上部分和源 极区域的上部分之间的绝缘材料， 由绝缘氧化硅侧墙、 绝缘氮化硅层和隧穿介质层组成。
6. 一种制造电可擦写可编程存储器的方法， 其特征在于包括下列步骤：
( a )在半导体衬底上依次形成绝缘层、 第一多晶硅层和第一氮化硅层；
( b )在上述结构上进行各向异性氮化硅刻蚀形成凹槽，所述凹槽底部露出第一多晶硅层；
( c )在上述结构上依次淀积电介质层和第二多晶硅层；
( d )对所述第二多晶硅屋进行各向异性多晶硅刻蚀，在所述凹槽内形成第一多晶硅侧墙；
( e )在第一多晶'硅侧墙之间刻蚀露出的电介盾层和第一多晶硅层， 暴露出绝缘层之后进 行源极离子注入， 形成重掺杂源极；
( f)淀积第一氧化硅层并进行氧化硅的各向异性刻蚀， 在所述第一多晶硅层之间 所述 第一多晶硅侧墙上形成氧化硅侧墙， 所述氧化硅侧墙分为两部分， '上部分连接于第一 晶硅 侧墙和第一氮化硅层的侧壁， 所述氧化硅侧墙的下部分连接于半导体村底以及第一多晶硅侧 墙并与凹槽两边的第一多晶硅层接触；
( g )淀积第三多晶¾^,并与所述第一多晶硅侧墙形成良好的电学接触以形成源极多晶硅;
( h )进行化学机械研磨处理， 以去除第一氮化硅层上的第三多晶硅层并同时降低所述凹 槽内第三多晶硅层的高度， 使其高于所述第一多晶硅侧墙但低于所述第一多晶硅侧墙上的氧 化硅侧墙， 形成源敌多晶硅区域；
( i )在所述源极多晶硅区域表面形成第二氧化硅层；
(j )依次去除第一氮化硅层以及之后暴露出来的第一多晶硅层和绝缘层， 暴露出半导体 衬底；
( k )在上述结构上形成第三氧化硅层作为隧穿介盾层并在其上沉积第 ¾多晶硅层； ( 1 )进行各向异性多晶硅刻蚀， 形成第二多晶硅侧墙；
( m )进行漏极离子注入， 形成重掺杂漏极；
( n )依次进行金属硅化物的形成， 以及标准的后端工艺以形成互连。
7.根据权利要求 6所述的制造电可擦写可编程存储器的方法， 其特征在于步骤（a )所 述绝缘层为二氧化硅层。
8.根据权利要求 6所述的制造电可擦写可编程存储器的方法， 其 征在于在步骤（1 )之 后进行步骤（1-1 ): 进行轻掺杂漏极离子注入， 然后沉积第四氧化硅层和第二氮化硅层， 并进 行各向异性刻蚀， 形成氮化硅侧墙。
9.根据权利要求 6所述的制造电可擦写可编程存储器的方法， 其特征在于在所述第一多 晶硅层和第一氮化硅层之间形成有刻蚀停止层。
10.根据权利要求 9所述的制造电可擦写可编程存储器的方法， 其特征在于所述刻蚀停 止层成分为氧化硅。
11.根据权利要求 6所述的制造电可擦写可编程存储器的方.法， 其特征在于步骤（ c ) 中 所迷的电介质层由第五氧化硅层、 第三氮化硅层和第六氧化硅层组成。
12.根据权利要求 6所述的制造电可擦写可编程存储器的方法， 其特征在于步骤（h )所 述第二氧化硅层使用氧化的方式形成或者使用沉积与化学机械研磨处理结合的方式形成。
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