CN112530956B - 分栅快闪存储器及其形成方法 - Google Patents
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Abstract
本发明提供一种分栅快闪存储器及其形成方法，在所述分栅快闪存储器的形成方法中，在形成浮栅的同时形成了浮栅尖端，整个过程并没有增加工艺步骤，同时，新增的浮栅尖端增强了存储单元的擦除能力，大幅度提高了电流Ir1的数值，降低了擦除时擦除栅上的擦除电压，从而降低了读操作干扰，以及低电压读操作的分栅式闪存的静态功耗和动态功耗。另外还使得后续工艺形成的源线仅影响擦除效率，并不会对沟道产生影响，有助于改善存储单元的耐久度特性。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种分栅快闪存储器及其形成方法。
背景技术
闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究的热点。闪存为一种非易失性存储器，其运作原理是：通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的，以使得存储在存储器中的数据不会因电源中断而消失，而闪存为电可擦除且可编程的只读存储器的一种特殊结构。如今闪存己经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。
一般的，闪存为分栅结构或叠栅结构或两种结构的组合。分栅式闪存由于其特殊的结构，相比叠栅闪存在擦除的时候体现出其独特的性能优势，因此分栅式结构由于具有高的编程效率，字线的结构可以避免"过擦除"等优点，应用尤为广泛。而现有的低电压读操作的分栅式闪存的擦除性能较差，另外，低电压读操作的分栅式闪存的低功耗应用(例如物联网) 中，静态功耗和动态功耗的要求较高。
发明内容
本发明的目的在于提供一种分栅快闪存储器及其形成方法，以提高低电压读操作的分栅式闪存的擦除性能，从而降低低电压读操作的分栅式闪存的静态功耗和动态功耗。
为了解决上述问题，本发明提供了一种分栅快闪存储器及其形成方法，包括以下步骤：
提供一半导体衬底，所述半导体衬底包括第一区和第二区，所述第一区和第二区邻接，且所述第二区分别位于所述第一区的两侧，在所述半导体衬底的第一区和第二区上依次形成有耦合氧化层、浮栅多晶硅层和浮栅介质层；
各向同性刻蚀工艺刻蚀所述第二区域的浮栅介质层，并刻蚀停止在部分深度的所述浮栅多晶硅层中，以形成第一沟槽；
填充所述第一沟槽以得到层间介质层；
各向异性刻蚀工艺依次刻蚀所述第一区域的浮栅介质层和浮栅多晶硅层，以形成第二沟槽和浮栅尖端；以及
通过离子掺杂工艺在所述第二沟槽下的半导体衬底中形成源线，从而形成分栅快闪存储器。
可选的，形成第一沟槽的方法包括：
在所述第一区和第二区的浮栅介质层上旋涂第一光刻胶层，并通过曝光、显影等工艺形成图形化的第一光刻胶；
以图形化的所述第一光刻胶为掩模，采用各向同性刻蚀工艺刻蚀所述浮栅介质层；
通过氧气灰化的方式去除剩余的所述第一光刻胶层。
进一步的，各向同性刻蚀工艺包括各向同性干法刻蚀工艺或者湿法刻蚀工艺。
可选的，所述层间介质层的材料包括氧化硅、氮氧化硅、低k介质、超低k介质中的一种或几种组合。
可选的，形成第二沟槽和浮栅尖端的方法包括：
在所述浮栅介质层和层间介质层上旋涂第二光刻胶层，并通过曝光、显影等工艺形成图形化的第二光刻胶；
以图形化的所述第二光刻胶层为掩模，采用各向异性刻蚀工艺依次刻蚀所述浮栅介质层和浮栅多晶硅层，并刻蚀停止在所述耦合氧化层的表面；
通过氧气灰化的方式去除剩余的所述第二光刻胶层。
进一步的，各向异性刻蚀工艺包括各向异性干法刻蚀工艺。
可选的，形成源线的方法包括：
通过离子注入的方法在所述第二沟槽下的所述半导体衬底中形成源线；
在所述第二凹槽的内壁上生长第一保护层；
在所述第二沟槽中形成擦除栅；
在所述擦除栅和层间介质层上形成第二保护层；
在所述第二区中，依次刻蚀所述第二保护层、层间介质层、浮栅多晶硅层和耦合氧化层，并暴露出所述半导体衬底，以形成第三沟槽和浮栅；
在第三沟槽的侧壁上依次形成第一侧墙层、字线栅和第二侧墙。
进一步的，所述分栅快闪存储器为低电压读操作的分栅快闪存储器。
另一方面，本发明还提供了一种分栅快闪存储器，包括：
半导体衬底，所述半导体衬底包括第一区和第二区，所述第一区和第二区邻接，且所述第二区分别位于所述第一区的两侧；
源线，形成于所述第一区的半导体衬底中；
擦除栅，形成于所述第一区的半导体衬底上；
浮栅，形成于所述第二区的半导体衬底上，所述浮栅在靠近所述擦除栅的位置处具有浮栅尖端；
层间介质层，位于所述浮栅上；
第一侧墙；
字线栅；
第二侧墙，所述第一侧墙、字线栅和第二侧墙依次位于所述浮栅和层间介质层的外侧的半导体衬底上；
位线，形成于所述第二侧墙外侧的半导体衬底中。
可选的，还包括耦合氧化层，所述耦合氧化层位于所述浮栅与半导体衬底之间，还位于所述擦除栅与半导体衬底之间。
与现有技术相比存在以下有益效果：
本发明提供一种分栅快闪存储器及其形成方法，所述分栅快闪存储器的形成方法包括：提供一半导体衬底，所述半导体衬底包括第一区和第二区，所述第一区和第二区邻接，且所述第二区分别位于所述第一区的两侧，在所述半导体衬底的第一区和第二区上依次形成有耦合氧化层、浮栅多晶硅层和浮栅介质层；各向同性刻蚀工艺刻蚀所述第二区域的浮栅介质层，并刻蚀停止在部分深度的所述浮栅多晶硅层中，以形成第一沟槽；填充所述第一沟槽以得到层间介质层；各向异性刻蚀工艺依次刻蚀所述第一区域的浮栅介质层和浮栅多晶硅层，以形成第二沟槽和浮栅尖端；通过离子掺杂工艺在所述第二沟槽下的半导体衬底中形成源线，从而形成分栅快闪存储器。本发明通过增加形成了浮栅尖端，可以增强了存储单元的擦除能力，大幅度提高了电流Ir1的数值，降低了擦除时擦除栅上的擦除电压，从而降低了读操作干扰，以及低电压读操作的分栅式闪存的静态功耗和动态功耗。另外还使得后续工艺形成的源线仅影响擦除效率，并不会对沟道产生影响，有助于改善存储单元的耐久度特性。同时，在形成浮栅的同时形成了浮栅尖端，整个过程并没有增加工艺步骤。
附图说明
图1为本发明一实施例的分栅快闪存储器的形成方法的流程示意图；
图2a-2h为本发明一实施例的分栅快闪存储器的形成过程中各步骤的剖面示意图。
附图标记说明：
I-第一区；II-第二区；
100-半导体衬底；110-耦合氧化层；120-浮栅多晶硅层；120’-浮栅； 121-浮栅尖端；130-浮栅介质层；140-层间介质层；101-源线；102-位线； 150-第一保护层；
210-第一沟槽；220-第二沟槽；230-第三沟槽；
310-擦除栅；320-第二保护层；
410-第一侧墙层；420-第二侧墙层；
510-字线氧化层；520-字线栅。
具体实施方式
以下将对本发明的一种分栅快闪存储器及其形成方法作进一步的详细描述。下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1为本发明一实施例的分栅快闪存储器的形成方法的流程示意图。如图1所示，本实施例提供了一种分栅快闪存储器的形成方法，其中，所述分栅快闪存储器为低电压读操作的分栅快闪存储器。所述形成方法包括以下步骤：
步骤S1：提供一半导体衬底，所述半导体衬底包括第一区和第二区，所述第一区和第二区邻接，且所述第二区分别位于所述第一区的两侧，在所述半导体衬底的第一区和第二区上依次形成有耦合氧化层、浮栅多晶硅层和浮栅介质层；
步骤S2：各向同性刻蚀工艺刻蚀所述第二区域的浮栅介质层，并刻蚀停止在部分深度的所述浮栅多晶硅层中，以形成第一沟槽；
步骤S3：填充所述第一沟槽以得到层间介质层；
步骤S4：各向异性刻蚀工艺依次刻蚀所述第一区域的浮栅介质层和浮栅多晶硅层，以形成第二沟槽和浮栅尖端；以及
步骤S5：通过离子掺杂工艺在所述第二沟槽下的半导体衬底中形成源线，从而形成分栅快闪存储器。
下面结合图1以及图2a-2h对本发明实施例所提供的分栅快闪存储器的形成方法进行详细介绍。
图2a为本实施例提供的半导体衬底的剖面示意图。如图2a所示，首先执行步骤S1，提供一半导体衬底100，所述半导体衬底100包括第一区 I和第二区II，所述第一区I和第二区II邻接，且所述第二区II分别位于所述第一区I的两侧，在所述半导体衬底100的第一区I和第二区II上依次形成有耦合氧化层110、浮栅多晶硅层120和浮栅介质层130。
具体的：
首先，提供一半导体衬底100，所述半导体衬底100可为后续工艺提供操作平台，其可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆，详细的，所述半导体衬底100例如是绝缘体上硅(silicon-on-insulator， SOI)基底、体硅(bulk silicon)基底、锗基底、锗硅基底、磷化铟(InP)基底、砷化镓(GaAs)基底或者绝缘体上锗基底等。所述半导体衬底100包括第一区I和第二区II，所述第一区I和第二区II邻接，且所述第二区II分别位于所述第一区I的两侧。
接着，采用低压化学气相沉积、原子层沉积、热氧化或分子束外延等方法在所述半导体衬底100上的表面上形成耦合氧化层110，并采用化学气相沉积或者原子层沉积等工艺在所述耦合氧化层110上形成浮栅多晶硅层 120，所述耦合氧化层110的材料包括但不限于二氧化硅，优选的为二氧化硅，有利于增加层与层之间的界面粘附性，所述耦合氧化层110用于隔离所述半导体衬底100和浮栅多晶硅层120，其厚度可以根据具体的工艺需求进行变换。所述浮栅多晶硅层120经过了离子注入工艺，使得所述浮栅多晶硅层120为掺杂多晶硅层，且所述浮栅多晶硅层120用于形成浮栅 (FG)，能够俘获或失去电子，从而能够使最终形成的快闪存储器具有存储以及擦除的功能，其厚度可以根据工艺需求而定。
接着，采用化学气相沉积工艺或物理气相沉积工艺等在所述浮栅多晶硅层120上沉积浮栅介质层130。所述浮栅介质层130的材料可以为氮化硅。
图2b为本实施例形成第一沟槽后的剖面示意图。如图2b所示，接着执行步骤S2，各向同性刻蚀工艺刻蚀所述第二区域II的浮栅介质层130，并刻蚀停止在部分深度的所述浮栅多晶硅层120中，以形成第一沟槽210。
具体的：
首先，在所述第一区I和第二区II的浮栅介质层130上旋涂第一光刻胶层，并通过曝光、显影等工艺形成图形化的第一光刻胶，图形化的所述第一光刻胶具有第一开口，所述第一开口暴露出所述第二区II中部分宽度的浮栅介质层130，并覆盖第二区II中剩余部分的浮栅介质层130，还覆盖了第一区I中的浮栅介质层130。
接着，以图形化的所述第一光刻胶为掩模，在所述第一开口处，采用各向同性刻蚀工艺刻蚀所述浮栅介质层130。具体的，以图形化的所述第一光刻胶为掩模，在所述第一开口处，采用各向同性干法刻蚀工艺或者湿法刻蚀工艺刻蚀所述浮栅介质层130。由于各向同性刻蚀工艺的刻蚀特性，在该刻蚀过程中，在所述第一光刻胶层第一开口的材料边缘下面产生钻蚀，以形成的第一沟槽210的开口刚好刻蚀了整个所述第二区II的浮栅介质层 130，并且在所述第一沟槽210的侧壁与底壁的连接处形成弧状的倒角，以使得所述第一区I的浮栅多晶硅层120向第二区II延伸出一个尖端，该尖端后续用于形成浮栅尖端。
接着，通过氧气灰化的方式去除剩余的所述第一光刻胶层。
图2c为本实施例形成层间介质层后的剖面示意图。如图2c所示，接着执行步骤S3，填充所述第一沟槽210以形成层间介质层140。具体的，采用化学气相沉积工艺或物理气相沉积工艺等在所述第一沟槽210中形成层间介质层140。所述层间介质层140的材料可以为氧化硅、氮氧化硅、低k介质、超低k介质中的一种或几种组合。
图2d为本实施例形成第二沟槽和浮栅尖端后的剖面示意图。如图2d 所示，接着执行步骤S4，各向异性刻蚀工艺依次刻蚀所述第一区域I的浮栅介质层130和浮栅多晶硅层120，以形成第二沟槽220和浮栅尖端121。
具体的：
首先，在所述第一区I和第二区II的浮栅介质层130和层间介质层140 上旋涂第二光刻胶层，并通过曝光、显影等工艺形成图形化的第二光刻胶，图形化的所述第二光刻胶层具有第二开口，图形化的所述第二光刻胶层在所述第二开口处暴露出第一区域I的浮栅介质层130。
接着，在所述第二开口处，以图形化的所述第二光刻胶层为掩模，采用各向异性刻蚀工艺依次刻蚀所述浮栅介质层130和浮栅多晶硅层120，并刻蚀停止在所述耦合氧化层110的表面。具体的，在所述第二开口处，以图形化的所述第二光刻胶层为掩模，采用各向异性干法刻蚀工艺刻蚀所述浮栅介质层130和浮栅多晶硅层120，并刻蚀停止在所述耦合氧化层110 的表面。由于各向异性刻蚀工艺的特性，在该刻蚀过程中，干法刻蚀位于所述第二光刻胶层的第二开口下方的浮栅介质层130，使得所述第二沟槽 220具有非常好的侧壁剖面控制，以及好的开口尺寸控制，以及近似于直角的的沟槽倾角，并将所述第一沟槽210的侧壁与底壁的连接处形成弧状的倒角处的浮栅多晶硅层120保留，形成了浮栅尖端121，从而增强了存储单元的擦除能力，大幅度提高了电流Ir1的数值，降低了擦除时擦除栅上的擦除电压，从而降低了读操作干扰，以及低电压读操作的分栅式闪存的静态功耗和动态功耗。另外还使得后续工艺形成的源线仅影响擦除效率，并不会对沟道产生影响，有助于改善存储单元的耐久度特性。本步骤的浮栅尖端121与第二沟槽220同时形成，使得其并没有增加工艺步骤，因此，该工艺步骤提高的器件的性能的同时还没有增加工艺成本。
接着，通过氧气灰化的方式去除剩余的所述第二光刻胶层。
接着执行步骤S5，通过离子掺杂工艺在所述第二沟槽220下的半导体衬底100中形成源线101，从而形成分栅快闪存储器。
具体的，
图2e为本实施例形成源线后的剖面示意图。如图2e所示，首先，通过离子注入的方法在所述第二沟槽220下的所述半导体衬底100中形成源线101。本步骤注入的离子例如是P型离子，另外，本步骤通过常规形成源线的离子注入工艺实现，在此不予一一介绍。本步骤在形成的源线仅影响擦除效率，并不会对沟道产生影响，有助于改善存储单元的耐久度特性。
如图2e所示，接着，通过热氧化工艺在所述第二凹槽220的内壁上生长第一保护层150，所述第一保护层的例如是HTO(高温氧化层)，由于 HTO层密度较层间介质层140的密度更为致密，其在后续的刻蚀工艺中，可以保护所述第二沟槽220的内壁上的层间介质层140，以及所述第二沟槽220暴露出的浮栅尖端121的表面。
如图2e所示，接着，采用化学气相沉积或者原子层沉积等工艺，在所述第二沟槽220中沉积多晶硅，直至填满所述第二沟槽220，并通过化学机械平坦化工艺所述多晶硅的顶面，由此在所述第二沟槽220中形成擦除栅310。需要了解的是，在分栅快闪存储器中，所述擦除栅310位于相邻设置的字线栅之间。
图2f为本实施例形成擦除栅后的剖面示意图。如图2f所示，接着，可以采用化学气相沉积工艺，在所述擦除栅310和层间介质层140上形成第二保护层320。
如图2f所示，接着，在所述第二保护层320上形成图形化的第三光刻胶层，图形化的所述第三光刻胶层在所述第二区II具有第三开口，所述第三开口暴露出第二区II的部分第二保护层320。
如图2f所示，接着，在所述第三开口处，以图形化的所述第三光刻胶层为掩模，通过干法刻蚀工艺依次刻蚀所述第二保护层320、层间介质层 140、浮栅多晶硅层120和耦合氧化层110，并暴露出所述半导体衬底100，以形成第三沟槽230和浮栅120’。
接着，通过氧气灰化的方式去除剩余的所述第三光刻胶层。
图2g为本实施例形成第一侧墙层后的剖面示意图。如图2g所示，接着，在所述沟槽的侧壁上形成第一侧墙层410，所述第一侧墙层410用于电性隔离浮栅120’和后续形成的字线栅。
所述第一侧墙层410的形成方法包括：在所述第二保护层320的表面，以及所述第三沟槽230的内壁上形成第一侧墙材料膜(图中未示出)；刻蚀所述第一侧墙材料膜，以暴露出第三沟槽230的部分底壁，所述第三沟槽 230靠近开口处的侧壁，以及所述第二保护层320的表面，以在第三沟槽 230的侧壁上形成第一侧墙层410。
图2h为本实施例形成第二侧墙后的剖面示意图。如图2h所示，接着，可以采用化学气相沉积工艺，在所述第二保护层320的表面、第一侧墙层 410的侧壁上依次形成字线氧化层510和字线多晶硅层，并通过刻蚀工艺暴露出所述第二保护层320的表面和第三沟槽230的部分底壁，以在所述第一侧墙层410的外侧形成字线栅520。
如图2h所示，接着，在所述第三沟槽230中上形成第二侧墙420，使得所述字线栅520位于所述第一侧墙层410和所述第二侧墙420之间。所述第二侧墙420可以是氧化层或氮化层，也可以是O-N叠层，也可以是 ONO叠层。
如图2h所示，接着，通过离子注入工艺在所述第三沟槽230的两个第二侧墙420之间(即所述第二侧墙420外侧)的半导体衬底100中形成位线102，从而形成分栅快闪存储器。本步骤注入的离子例如是N型离子。
如图2h所示，本实施例还提供了一种分栅快闪存储器，包括半导体衬底，所述半导体衬底包括第一区I和第二区II，所述第一区I和第二区II 邻接，且所述第二区II分别位于所述第一区I的两侧。在所述第一区I的半导体衬底100中形成有源线，在第一区I的半导体衬底100上形成有擦除栅310，在所述第二区的半导体衬底上依次形成有浮栅120’和层间介质层140，所述浮栅120’在靠近所述擦除栅310的位置处形成有浮栅尖端 121，所述浮栅尖端121增强了存储单元的擦除能力，以大幅度提高了电流 Ir1的数值，降低了擦除时擦除栅上的擦除电压，降低了读操作干扰，还降低低电压读操作的分栅式闪存的静态功耗和动态功耗。在所述浮栅120’和层间介质层140外侧的半导体衬底100上依次形成有第一侧墙410、字线栅520、第二侧墙420，并在所述第二侧墙420外侧的半导体衬底100中形成有位线102。所述浮栅120’与半导体衬底之间还形成有耦合氧化层 110，所述擦除栅310与半导体衬底之间还形成有耦合氧化层110，所述擦除栅310与所述层间介质层140以及浮栅120’之间具有第一保护层。
综上所述，本发明提供一种分栅快闪存储器及其形成方法，在所述分栅快闪存储器的形成方法中，在形成浮栅的同时形成了浮栅尖端，整个过程并没有增加工艺步骤，同时，新增的浮栅尖端增强了存储单元的擦除能力，大幅度提高了电流Ir1的数值，降低了擦除时擦除栅上的擦除电压，从而降低了读操作干扰，以及低电压读操作的分栅式闪存的静态功耗和动态功耗。另外还使得后续工艺形成的源线仅影响擦除效率，并不会对沟道产生影响，有助于改善存储单元的耐久度特性。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (8)
1.一种分栅快闪存储器的形成方法，其特征在于，包括以下步骤：
提供一半导体衬底，所述半导体衬底包括第一区和第二区，所述第一区和第二区邻接，且所述第二区分别位于所述第一区的两侧，在所述半导体衬底的第一区和第二区上依次形成有耦合氧化层、浮栅多晶硅层和浮栅介质层；
各向同性刻蚀工艺刻蚀所述第二区域的浮栅介质层，并刻蚀停止在部分深度的所述浮栅多晶硅层中，以形成第一沟槽，其中，在所述第一沟槽的侧壁和底壁的连接处形成弧状的倒角；
填充所述第一沟槽以得到层间介质层；
各向异性刻蚀工艺依次刻蚀所述第一区域的浮栅介质层和浮栅多晶硅层，以形成第二沟槽和浮栅尖端；以及
通过离子掺杂工艺在所述第二沟槽下的半导体衬底中形成源线，从而形成分栅快闪存储器。
2.如权利要求1所述的形成方法，其特征在于，形成第一沟槽的方法包括：
在所述第一区和第二区的浮栅介质层上旋涂第一光刻胶层，并通过曝光、显影等工艺形成图形化的第一光刻胶；
以图形化的所述第一光刻胶为掩模，采用各向同性刻蚀工艺刻蚀所述浮栅介质层；
通过氧气灰化的方式去除剩余的所述第一光刻胶层。
3.如权利要求2所述的形成方法，其特征在于，各向同性刻蚀工艺包括各向同性干法刻蚀工艺或者湿法刻蚀工艺。
4.如权利要求1所述的形成方法，其特征在于，所述层间介质层的材料包括氧化硅、氮氧化硅、低k介质、超低k介质中的一种或几种组合。
5.如权利要求1所述的形成方法，其特征在于，形成第二沟槽和浮栅尖端的方法包括：
在所述浮栅介质层和层间介质层上旋涂第二光刻胶层，并通过曝光、显影等工艺形成图形化的第二光刻胶；
以图形化的所述第二光刻胶层为掩模，采用各向异性刻蚀工艺依次刻蚀所述浮栅介质层和浮栅多晶硅层，并刻蚀停止在所述耦合氧化层的表面；
通过氧气灰化的方式去除剩余的所述第二光刻胶层。
6.如权利要求5所述的形成方法，其特征在于，各向异性刻蚀工艺包括各向异性干法刻蚀工艺。
7.如权利要求1所述的形成方法，其特征在于，形成源线的方法包括：
通过离子注入的方法在所述第二沟槽下的所述半导体衬底中形成源线；
在所述第二沟槽的内壁上生长第一保护层；
在所述第二沟槽中形成擦除栅；
在所述擦除栅和层间介质层上形成第二保护层；
在所述第二区中，依次刻蚀所述第二保护层、层间介质层、浮栅多晶硅层和耦合氧化层，并暴露出所述半导体衬底，以形成第三沟槽和浮栅；
在第三沟槽的侧壁上依次形成第一侧墙层、字线栅和第二侧墙。
8.如权利要求1～7中任一项所述的形成方法，其特征在于，所述分栅快闪存储器为低电压读操作的分栅快闪存储器。
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