JP2002222878A - 不揮発性半導体装置およびその製造方法 - Google Patents
不揮発性半導体装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 歩留まりを下げることなく、フローティング
ゲートと基板との間の寄生容量を減少させる。 【解決手段】 基板を提供するステップと、基板上に第
１の絶縁層を積層するステップと、導電性の材料によ
り、第１の絶縁層上にフローティングゲートの軸部を積
層するステップと、基板にソースとドレインとを形成す
るステップと、軸部に近接して、吸湿性の材料を堆積す
るステップと、導電性の材料により、吸湿性の材料の上
部にフローティングゲートのフィン部を形成するステッ
プと、フィン部上に、第２の絶縁層を積層するステップ
と、導電性の材料により、第２の絶縁層上にコントロー
ルゲートを形成するステップと、吸湿性の材料を気相雰
囲気内でエッチングし、フィン部の下に空洞領域を形成
するステップとからなる、不揮発性半導体装置の製造方
法等を提供する。
ゲートと基板との間の寄生容量を減少させる。 【解決手段】 基板を提供するステップと、基板上に第
１の絶縁層を積層するステップと、導電性の材料によ
り、第１の絶縁層上にフローティングゲートの軸部を積
層するステップと、基板にソースとドレインとを形成す
るステップと、軸部に近接して、吸湿性の材料を堆積す
るステップと、導電性の材料により、吸湿性の材料の上
部にフローティングゲートのフィン部を形成するステッ
プと、フィン部上に、第２の絶縁層を積層するステップ
と、導電性の材料により、第２の絶縁層上にコントロー
ルゲートを形成するステップと、吸湿性の材料を気相雰
囲気内でエッチングし、フィン部の下に空洞領域を形成
するステップとからなる、不揮発性半導体装置の製造方
法等を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の構造
およびその製造方法に関する。より具体的には、本発明
は、フローティングゲート（浮遊ゲート）を有する不揮
発性半導体装置の構造およびその製造方法に関する。
およびその製造方法に関する。より具体的には、本発明
は、フローティングゲート（浮遊ゲート）を有する不揮
発性半導体装置の構造およびその製造方法に関する。
【０００２】
【従来の技術】図１１は、従来のＡＮＤ型の不揮発性半
導体装置１１０の断面図である。不揮発性半導体装置１
１０は、フラッシュメモリ等として利用される。なお図
示されないが、実際にはセルの両側には素子分離領域お
よび周辺回路領域が形成されている。不揮発性半導体装
置１１０は、基板１１１上にＣＶＤ（Chemical Vapor D
eposition）により堆積された酸化膜（例えば、ＴＥＯ
Ｓ膜）内に、Ｔ字形のフローティングゲート１１２と、
コントロールゲート１１３とを有する。Ｔ字形のフロー
ティングゲート１１２を採用することで、フローティン
グゲート１１２とコントロールゲート１１３との間のオ
ーバーラップ面積を増大させることができる。その結
果、フローティングゲート１１２とコントロールゲート
１１３との間の容量を大きくすることができる。
導体装置１１０の断面図である。不揮発性半導体装置１
１０は、フラッシュメモリ等として利用される。なお図
示されないが、実際にはセルの両側には素子分離領域お
よび周辺回路領域が形成されている。不揮発性半導体装
置１１０は、基板１１１上にＣＶＤ（Chemical Vapor D
eposition）により堆積された酸化膜（例えば、ＴＥＯ
Ｓ膜）内に、Ｔ字形のフローティングゲート１１２と、
コントロールゲート１１３とを有する。Ｔ字形のフロー
ティングゲート１１２を採用することで、フローティン
グゲート１１２とコントロールゲート１１３との間のオ
ーバーラップ面積を増大させることができる。その結
果、フローティングゲート１１２とコントロールゲート
１１３との間の容量を大きくすることができる。
【０００３】フローティングゲート１１２とコントロー
ルゲート１１３との間の容量を大きくすべき理由は、フ
ローティングゲート１１２とコントロールゲート１１３
とのカップリングを向上させて、セルのパフォーマンス
を向上させるためである。以下、より詳しく説明する。
フローティングゲート１１２とコントロールゲート１１
３との間の容量をＣ１、フローティングゲート１１２と
基板１１１との間の容量をＣ２とする。例えば、Ｃ２に
比べてＣ１が大きくなるほど、より低いゲート電圧で書
き込み動作または消去動作ができる。換言すれば、Ｃ２
に比べてＣ１が大きくなるほど、同じゲート電圧では書
き込み時間および消去時間をより短くできる。すなわ
ち、セルのパフォーマンスは向上する。したがって、フ
ローティングゲート１１２とコントロールゲート１１３
との間の容量Ｃ１は大きいほうがよく、さらにはフロー
ティングゲート１１２と基板１１１との間の容量Ｃ２は
小さいほうがよい。
ルゲート１１３との間の容量を大きくすべき理由は、フ
ローティングゲート１１２とコントロールゲート１１３
とのカップリングを向上させて、セルのパフォーマンス
を向上させるためである。以下、より詳しく説明する。
フローティングゲート１１２とコントロールゲート１１
３との間の容量をＣ１、フローティングゲート１１２と
基板１１１との間の容量をＣ２とする。例えば、Ｃ２に
比べてＣ１が大きくなるほど、より低いゲート電圧で書
き込み動作または消去動作ができる。換言すれば、Ｃ２
に比べてＣ１が大きくなるほど、同じゲート電圧では書
き込み時間および消去時間をより短くできる。すなわ
ち、セルのパフォーマンスは向上する。したがって、フ
ローティングゲート１１２とコントロールゲート１１３
との間の容量Ｃ１は大きいほうがよく、さらにはフロー
ティングゲート１１２と基板１１１との間の容量Ｃ２は
小さいほうがよい。
【０００４】ここで、Ｃ２は主に２つの容量から構成さ
れる。すなわち、Ｔ字型フローティングゲート１１２の
軸部（縦方向の部分）と基板１１１ととの間の容量Ｃ２
−ａ、および、Ｔ字型フローティングゲート１１２の腕
部（横方向の部分）と基板１１１との間の容量Ｃ２−ｂ
である。Ｃ２−ａは、不揮発性半導体におけるいわゆる
トンネル領域の容量となり、セルにとって本質的に必要
な部分である。一方Ｃ２−ｂは、セルの動作とは本質的
に無関係な、いわゆる寄生容量である。
れる。すなわち、Ｔ字型フローティングゲート１１２の
軸部（縦方向の部分）と基板１１１ととの間の容量Ｃ２
−ａ、および、Ｔ字型フローティングゲート１１２の腕
部（横方向の部分）と基板１１１との間の容量Ｃ２−ｂ
である。Ｃ２−ａは、不揮発性半導体におけるいわゆる
トンネル領域の容量となり、セルにとって本質的に必要
な部分である。一方Ｃ２−ｂは、セルの動作とは本質的
に無関係な、いわゆる寄生容量である。
【０００５】よって、容量Ｃ２のうち容量Ｃ２−ｂを小
さくすると、フローティングゲート１１２とコントロー
ルゲート１１３とのカップリングは向上し、セルのパフ
ォーマンスは向上する。
さくすると、フローティングゲート１１２とコントロー
ルゲート１１３とのカップリングは向上し、セルのパフ
ォーマンスは向上する。
【０００６】
【発明が解決しようとする課題】しかし、従来の不揮発
性半導体装置１１０の構造では、寄生容量Ｃ２−ｂを小
さくすることは困難であった。より詳しく説明すると、
寄生容量Ｃ２−ｂを小さくするためには、フローティン
グゲート１１２の腕部分と基板１１１との距離を大きく
すること、すなわち、基板１１１からのフローティング
ゲート１１２の腕部分の位置を高くすることが望まし
い。しかし、ゲートエッチングプロセスの制約から腕部
分の位置を高くすることは困難であった。
性半導体装置１１０の構造では、寄生容量Ｃ２−ｂを小
さくすることは困難であった。より詳しく説明すると、
寄生容量Ｃ２−ｂを小さくするためには、フローティン
グゲート１１２の腕部分と基板１１１との距離を大きく
すること、すなわち、基板１１１からのフローティング
ゲート１１２の腕部分の位置を高くすることが望まし
い。しかし、ゲートエッチングプロセスの制約から腕部
分の位置を高くすることは困難であった。
【０００７】腕部分の位置を高くできない理由を説明す
ると、まず腕部分の位置を高くすると、必然的にエッチ
ングすべき軸部の縦方向の長さが増加する。一般にエッ
チングプロセスにおいては、プロセスばらつき等を考慮
し、被エッチング物の実際の量に対して所定の割合でオ
ーバーエッチングを行う。したがって、腕部分の位置を
高くすると、エッチング距離が長くなること、および、
オーバーエッチングを含めるとエッチング量は増加す
る。ところが、ゲートエッチングにおいてはゲート下に
存在するトンネル酸化膜が突き抜けない程度のエッチン
グ時間で終了しなければならない。つまり、エッチング
時間を長く設定すると、エッチング時にトンネル酸化膜
を突き破りセルの動作不良を引き起こす。またエッチン
グ時間を短く設定すると本来エッチングされるべきゲー
ト材が残り、セルとセルとのショートを引き起こす。し
たがって、エッチング時間には上限と下限が存在する。
よって、プロセスばらつきによる歩留まり低下を起こす
ことなく、軸部の被エッチング距離を増やす（腕部の位
置を高くする）ことはできなかった。
ると、まず腕部分の位置を高くすると、必然的にエッチ
ングすべき軸部の縦方向の長さが増加する。一般にエッ
チングプロセスにおいては、プロセスばらつき等を考慮
し、被エッチング物の実際の量に対して所定の割合でオ
ーバーエッチングを行う。したがって、腕部分の位置を
高くすると、エッチング距離が長くなること、および、
オーバーエッチングを含めるとエッチング量は増加す
る。ところが、ゲートエッチングにおいてはゲート下に
存在するトンネル酸化膜が突き抜けない程度のエッチン
グ時間で終了しなければならない。つまり、エッチング
時間を長く設定すると、エッチング時にトンネル酸化膜
を突き破りセルの動作不良を引き起こす。またエッチン
グ時間を短く設定すると本来エッチングされるべきゲー
ト材が残り、セルとセルとのショートを引き起こす。し
たがって、エッチング時間には上限と下限が存在する。
よって、プロセスばらつきによる歩留まり低下を起こす
ことなく、軸部の被エッチング距離を増やす（腕部の位
置を高くする）ことはできなかった。
【０００８】さらに、フローティングゲート１１２、お
よび、基板１１１の間に存在するＣＶＤ酸化膜は、比誘
電率が約４程度あるため、寄生容量を増大する一因とな
っている。
よび、基板１１１の間に存在するＣＶＤ酸化膜は、比誘
電率が約４程度あるため、寄生容量を増大する一因とな
っている。
【０００９】本発明の目的は、歩留まりを下げることな
く、フローティングゲートと基板との間の寄生容量を減
少させることである。
く、フローティングゲートと基板との間の寄生容量を減
少させることである。
【００１０】
【課題を解決するための手段】本発明の不揮発性半導体
装置の製造方法は、コントロールゲートと、フィン部お
よび軸部からなるフローティングゲートとを備えた不揮
発性半導体装置の製造方法であって、基板を提供するス
テップと、基板上に、第１の絶縁層を積層するステップ
と、導電性の材料により、第１の絶縁層上にフローティ
ングゲートの軸部を積層するステップと、基板にソース
とドレインとを形成するステップと、積層された前記軸
部に近接して、吸湿性の材料を堆積するステップと、前
記導電性の材料により、前記吸湿性の材料の上部にフロ
ーティングゲートのフィン部を形成するステップと、前
記フィン部上に、第２の絶縁層を積層するステップと、
導電性の材料により、積層された第２の絶縁層上にコン
トロールゲートを形成するステップと、堆積された前記
吸湿性の材料を気相雰囲気内でエッチングし、フィン部
の下に空洞領域を形成するステップとからなる、不揮発
性半導体装置の製造方法であり、これにより上記目的が
達成される。
装置の製造方法は、コントロールゲートと、フィン部お
よび軸部からなるフローティングゲートとを備えた不揮
発性半導体装置の製造方法であって、基板を提供するス
テップと、基板上に、第１の絶縁層を積層するステップ
と、導電性の材料により、第１の絶縁層上にフローティ
ングゲートの軸部を積層するステップと、基板にソース
とドレインとを形成するステップと、積層された前記軸
部に近接して、吸湿性の材料を堆積するステップと、前
記導電性の材料により、前記吸湿性の材料の上部にフロ
ーティングゲートのフィン部を形成するステップと、前
記フィン部上に、第２の絶縁層を積層するステップと、
導電性の材料により、積層された第２の絶縁層上にコン
トロールゲートを形成するステップと、堆積された前記
吸湿性の材料を気相雰囲気内でエッチングし、フィン部
の下に空洞領域を形成するステップとからなる、不揮発
性半導体装置の製造方法であり、これにより上記目的が
達成される。
【００１１】前記吸湿性の材料はシリカグラス、例え
ば、ボロン（Ｂ）またはリン（Ｐ）を含むシリカグラス
であってもよい。
ば、ボロン（Ｂ）またはリン（Ｐ）を含むシリカグラス
であってもよい。
【００１２】前記気相雰囲気は、気相ＨＦ雰囲気であっ
てもよい。
てもよい。
【００１３】本発明の不揮発性半導体装置の製造方法
は、コントロールゲートと、フィン部および軸部からな
るフローティングゲートとを備えた不揮発性半導体装置
の製造方法であって、基板を提供するステップと、基板
上に、第１の絶縁層を積層するステップと、導電性材料
により、第１の絶縁層上にフローティングゲートの軸部
を積層するステップと、基板にソースとドレインとを形
成するステップと、積層された前記軸部に近接して、比
誘電率が３以下の材料を堆積するステップと、前記導電
性の材料により、前記比誘電率が３以下の材料の上部に
フローティングゲートのフィン部を形成するステップ
と、前記フィン部上に、第２の絶縁層を積層するステッ
プと、導電性の材料により、積層された第２の絶縁層上
にコントロールゲートを形成するステップとからなる、
不揮発性半導体装置の製造方法であり、これにより上記
目的が達成される。
は、コントロールゲートと、フィン部および軸部からな
るフローティングゲートとを備えた不揮発性半導体装置
の製造方法であって、基板を提供するステップと、基板
上に、第１の絶縁層を積層するステップと、導電性材料
により、第１の絶縁層上にフローティングゲートの軸部
を積層するステップと、基板にソースとドレインとを形
成するステップと、積層された前記軸部に近接して、比
誘電率が３以下の材料を堆積するステップと、前記導電
性の材料により、前記比誘電率が３以下の材料の上部に
フローティングゲートのフィン部を形成するステップ
と、前記フィン部上に、第２の絶縁層を積層するステッ
プと、導電性の材料により、積層された第２の絶縁層上
にコントロールゲートを形成するステップとからなる、
不揮発性半導体装置の製造方法であり、これにより上記
目的が達成される。
【００１４】前記比誘電率が３よりも小さい材料の層
は、フッ素化シリコン酸化膜、フッ素化アモルファスカ
ーボン膜、または炭化シリコン酸化膜のいずれかにより
形成される層であってもよい。
は、フッ素化シリコン酸化膜、フッ素化アモルファスカ
ーボン膜、または炭化シリコン酸化膜のいずれかにより
形成される層であってもよい。
【００１５】本発明の不揮発性半導体装置は、ソースお
よびドレインが形成された基板と、基板上に積層された
第１の絶縁層と、前記第１の絶縁層の上に形成され、フ
ィン部および軸部からなる導電性のフローティングゲー
トであって、フィン部と基板との間に空洞領域を有する
フローティングゲートと、前記フィン部上に形成された
第２の絶縁層と、前記第２の絶縁層上に形成された導電
性のコントロールゲートとを有する不揮発性半導体装置
であり、これにより上記目的が達成される。
よびドレインが形成された基板と、基板上に積層された
第１の絶縁層と、前記第１の絶縁層の上に形成され、フ
ィン部および軸部からなる導電性のフローティングゲー
トであって、フィン部と基板との間に空洞領域を有する
フローティングゲートと、前記フィン部上に形成された
第２の絶縁層と、前記第２の絶縁層上に形成された導電
性のコントロールゲートとを有する不揮発性半導体装置
であり、これにより上記目的が達成される。
【００１６】本発明の不揮発性半導体装置は、ソースお
よびドレインが形成された基板と、基板上に積層された
第１の絶縁層と、前記第１の絶縁層の上に形成され、フ
ィン部および軸部からなる導電性のフローティングゲー
トであって、フィン部と基板との間に、比誘電率が３よ
りも小さい材料の層が形成されているフローティングゲ
ートと、前記フィン部上に形成された第２の絶縁層と、
前記第２の絶縁層上に形成された導電性のコントロール
ゲートとを有する不揮発性半導体装置であり、これによ
り上記目的が達成される。
よびドレインが形成された基板と、基板上に積層された
第１の絶縁層と、前記第１の絶縁層の上に形成され、フ
ィン部および軸部からなる導電性のフローティングゲー
トであって、フィン部と基板との間に、比誘電率が３よ
りも小さい材料の層が形成されているフローティングゲ
ートと、前記フィン部上に形成された第２の絶縁層と、
前記第２の絶縁層上に形成された導電性のコントロール
ゲートとを有する不揮発性半導体装置であり、これによ
り上記目的が達成される。
【００１７】前記比誘電率が３よりも小さい材料の層
は、フッ素化シリコン酸化膜、フッ素化アモルファスカ
ーボン膜、または炭化シリコン酸化膜のいずれかにより
形成される層であってもよい。
は、フッ素化シリコン酸化膜、フッ素化アモルファスカ
ーボン膜、または炭化シリコン酸化膜のいずれかにより
形成される層であってもよい。
【００１８】
【発明の実施の形態】以下、添付の図面を参照して、本
発明の実施の形態を説明する。
発明の実施の形態を説明する。
【００１９】まず、本発明による不揮発性半導体装置の
構造および動作原理を概略的に説明する。不揮発性半導
体装置１００のより詳細な構造は、不揮発性半導体装置
１００の製造プロセスの説明に関連して後述する。な
お、不揮発性半導体装置１００の例としてＡＮＤ型不揮
発性半導体装置に関して説明するが、ＡＮＤ形以外の半
導体装置に対しても本発明の手法は適用できる。また、
ゲートにフィン（後述）構造を備えた半導体装置であれ
ば、ゲートと基板との寄生容量を減少させるために、本
発明による製造方法を適用できる。
構造および動作原理を概略的に説明する。不揮発性半導
体装置１００のより詳細な構造は、不揮発性半導体装置
１００の製造プロセスの説明に関連して後述する。な
お、不揮発性半導体装置１００の例としてＡＮＤ型不揮
発性半導体装置に関して説明するが、ＡＮＤ形以外の半
導体装置に対しても本発明の手法は適用できる。また、
ゲートにフィン（後述）構造を備えた半導体装置であれ
ば、ゲートと基板との寄生容量を減少させるために、本
発明による製造方法を適用できる。
【００２０】図１は、不揮発性半導体装置１００の断面
図である。不揮発性半導体装置１００は複数の記憶素子
（セル）を備え、フラッシュメモリ等として利用され
る。図では単一のセル部分のみを示すが、実際にはセル
の両側には素子分離領域、周辺回路領域が形成されてい
る。不揮発性半導体装置１００は、基板１の上方に形成
されたＴ字形のフローティングゲート７と、コントロー
ルゲート１１とを備えている。Ｔ字形のフローティング
ゲート７を採用することで、従来と同様、フローティン
グゲート７とコントロールゲート１１との間の容量が向
上する。
図である。不揮発性半導体装置１００は複数の記憶素子
（セル）を備え、フラッシュメモリ等として利用され
る。図では単一のセル部分のみを示すが、実際にはセル
の両側には素子分離領域、周辺回路領域が形成されてい
る。不揮発性半導体装置１００は、基板１の上方に形成
されたＴ字形のフローティングゲート７と、コントロー
ルゲート１１とを備えている。Ｔ字形のフローティング
ゲート７を採用することで、従来と同様、フローティン
グゲート７とコントロールゲート１１との間の容量が向
上する。
【００２１】また、基板１とフローティングゲート７と
の間には、トンネル酸化膜（図示せず）が設けられ、基
板１にはメモリセルトランジスタの２つのｎ−領域（図
示せず）が形成されている。基板１に平行な方向（横方
向）に延びたフローティングゲート７の腕部分（以下、
「フィン」という）は、メモリセルトランジスタの２つ
のｎ−領域の上方に存在する。なお、基板１に垂直な方
向（縦方向）に延びたフローティングゲート７の軸部分
は、以下「軸部」という。フローティングゲート７は、
フィン部と軸部とから構成される。
の間には、トンネル酸化膜（図示せず）が設けられ、基
板１にはメモリセルトランジスタの２つのｎ−領域（図
示せず）が形成されている。基板１に平行な方向（横方
向）に延びたフローティングゲート７の腕部分（以下、
「フィン」という）は、メモリセルトランジスタの２つ
のｎ−領域の上方に存在する。なお、基板１に垂直な方
向（縦方向）に延びたフローティングゲート７の軸部分
は、以下「軸部」という。フローティングゲート７は、
フィン部と軸部とから構成される。
【００２２】本発明の不揮発性半導体装置１００の特徴
は、フィンと基板１との間の領域に、空洞領域を形成し
たこと、または、比誘電率が低い膜を形成したことにあ
る。従来、この領域には比誘電率が４程度あるＴＥＯＳ
膜等の酸化膜が形成されていた。本発明の構造によれ
ば、比誘電率１の空洞、または比誘電率が４よりも低い
膜の層を形成することにより、フィンと基板１との間の
寄生容量を従来よりも大幅に減少することができる。
は、フィンと基板１との間の領域に、空洞領域を形成し
たこと、または、比誘電率が低い膜を形成したことにあ
る。従来、この領域には比誘電率が４程度あるＴＥＯＳ
膜等の酸化膜が形成されていた。本発明の構造によれ
ば、比誘電率１の空洞、または比誘電率が４よりも低い
膜の層を形成することにより、フィンと基板１との間の
寄生容量を従来よりも大幅に減少することができる。
【００２３】次に、不揮発性半導体装置１００がメモリ
として動作する原理は以下のとおりである。不揮発性半
導体装置１００では、コントロールゲート１１に所定の
電圧を印加したとき、基板１に形成されたメモリセルト
ランジスタに電流が流れない場合と流れる場合とに応じ
て、記憶されたデータを読み出すことができる。より詳
しくは、フローティングゲート７に電子が注入され負に
帯電している場合には、電子の影響でコントロールゲー
ト１１からみたメモリセルトランジスタのオン電圧Ｖ
ｔｈ１は高くなる（書き込みされた状態）。逆に負に帯
電していなければ、コントロールゲート１１からみたメ
モリセルトランジスタのオン電圧Ｖｔｈ２は低い（書き
込みされていない状態）。したがって、コントロールゲ
ートに電圧Ｖｔｈ１と電圧Ｖｔｈ２との中間の電圧を印
加し、メモリセルトランジスタがオンするか否かで、デ
ータが記憶されているか否かを判断できる。
として動作する原理は以下のとおりである。不揮発性半
導体装置１００では、コントロールゲート１１に所定の
電圧を印加したとき、基板１に形成されたメモリセルト
ランジスタに電流が流れない場合と流れる場合とに応じ
て、記憶されたデータを読み出すことができる。より詳
しくは、フローティングゲート７に電子が注入され負に
帯電している場合には、電子の影響でコントロールゲー
ト１１からみたメモリセルトランジスタのオン電圧Ｖ
ｔｈ１は高くなる（書き込みされた状態）。逆に負に帯
電していなければ、コントロールゲート１１からみたメ
モリセルトランジスタのオン電圧Ｖｔｈ２は低い（書き
込みされていない状態）。したがって、コントロールゲ
ートに電圧Ｖｔｈ１と電圧Ｖｔｈ２との中間の電圧を印
加し、メモリセルトランジスタがオンするか否かで、デ
ータが記憶されているか否かを判断できる。
【００２４】ここで留意すべきは、フローティングゲー
ト７は、フローティングゲート７と基板１との間に存在
し電子のやり取りを行うトンネル酸化膜、および、フロ
ーティングゲート７と基板１との間に存在するＯＮＯ膜
によって完全に絶縁されているので、フローティングゲ
ート７に存在する電子は逃げられないことである。これ
により半導体記憶装置１００は、不揮発性メモリとして
機能する。
ト７は、フローティングゲート７と基板１との間に存在
し電子のやり取りを行うトンネル酸化膜、および、フロ
ーティングゲート７と基板１との間に存在するＯＮＯ膜
によって完全に絶縁されているので、フローティングゲ
ート７に存在する電子は逃げられないことである。これ
により半導体記憶装置１００は、不揮発性メモリとして
機能する。
【００２５】次に、不揮発性半導体装置１００の製造プ
ロセスを説明する。図２は、素子分離領域１−１および
１−２が形成された基板１を示す。素子分離領域１−１
および１−２は、エッチングされたシリコン基板部分
に、例えば、ＴＥＯＳ（TetraEtyle Ortho Silicate）
等の絶縁物が埋め込まれたＳＴＩ（Shallow Trench Iso
lation）により形成され、基板１上に形成される複数の
トランジスタ相互を電気的に絶縁する。次に、基板１に
ＮウェルおよびＰウェル（図示せず）が形成される。Ｎ
ウェルは、例えば、リン（Ｐ）を高エネルギー注入する
ことで、またＰウェルは、例えば、ボロン（Ｂ）を高エ
ネルギー注入することで形成できる。
ロセスを説明する。図２は、素子分離領域１−１および
１−２が形成された基板１を示す。素子分離領域１−１
および１−２は、エッチングされたシリコン基板部分
に、例えば、ＴＥＯＳ（TetraEtyle Ortho Silicate）
等の絶縁物が埋め込まれたＳＴＩ（Shallow Trench Iso
lation）により形成され、基板１上に形成される複数の
トランジスタ相互を電気的に絶縁する。次に、基板１に
ＮウェルおよびＰウェル（図示せず）が形成される。Ｎ
ウェルは、例えば、リン（Ｐ）を高エネルギー注入する
ことで、またＰウェルは、例えば、ボロン（Ｂ）を高エ
ネルギー注入することで形成できる。
【００２６】図３は、さらに、熱酸化により形成された
トンネル酸化膜２と、ドープトアモルファスシリコン膜
３と、シリコン窒化膜４とが堆積された基板１を示す。
トンネル酸化膜２は、膜厚が約９ｎｍの絶縁層である。
トンネル酸化膜２は薄い膜であるので、強い電界をかけ
ると電子は通り抜ける。この電子の流れは一般にＦＮト
ンネル電流として知られている。ドープトアモルファス
シリコン膜３は、後のフローティングゲートの軸部であ
り、膜厚は約１００ｎｍである。シリコン窒化膜４の膜
厚は、約２００ｎｍである。なお、本実施の形態では、
「堆積」とは、ＣＶＤ（Chemical Vapor Deposition）
等の周知の堆積技術による材料の堆積を表す。
トンネル酸化膜２と、ドープトアモルファスシリコン膜
３と、シリコン窒化膜４とが堆積された基板１を示す。
トンネル酸化膜２は、膜厚が約９ｎｍの絶縁層である。
トンネル酸化膜２は薄い膜であるので、強い電界をかけ
ると電子は通り抜ける。この電子の流れは一般にＦＮト
ンネル電流として知られている。ドープトアモルファス
シリコン膜３は、後のフローティングゲートの軸部であ
り、膜厚は約１００ｎｍである。シリコン窒化膜４の膜
厚は、約２００ｎｍである。なお、本実施の形態では、
「堆積」とは、ＣＶＤ（Chemical Vapor Deposition）
等の周知の堆積技術による材料の堆積を表す。
【００２７】図４は、ＬＤＤ（Lightly Doped Drain）
構造のメモリセルトランジスタが形成された基板１を示
す。メモリセルトランジスタの形成過程は以下のとおり
である。まず図３に示す基板１に対し、メモリセル部の
みレジストパターニングして、ドープトアモルファスシ
リコン３の上のシリコン窒化膜４をエッチングする。そ
の後レジストを除去する。ついで、このようにしてパタ
ーニングされたシリコン窒化膜４の一部をマスクとし
て、約１００ｎｍのドープトアモルファスシリコンをエ
ッチングする。これにより、素子分離領域の間にフロー
ティングゲートの一部が形成される。
構造のメモリセルトランジスタが形成された基板１を示
す。メモリセルトランジスタの形成過程は以下のとおり
である。まず図３に示す基板１に対し、メモリセル部の
みレジストパターニングして、ドープトアモルファスシ
リコン３の上のシリコン窒化膜４をエッチングする。そ
の後レジストを除去する。ついで、このようにしてパタ
ーニングされたシリコン窒化膜４の一部をマスクとし
て、約１００ｎｍのドープトアモルファスシリコンをエ
ッチングする。これにより、素子分離領域の間にフロー
ティングゲートの一部が形成される。
【００２８】その後、メモリセルトランジスタのＮ−領
域を形成するため、例えば、ヒ素（Ａｓ）を注入する。
注入は、例えば４０KeV で約２×１０１４個行う。さら
にＴＥＯＳ酸化膜を約５０ｎｍ堆積した後、異方性エッ
チング（サイドウォールエッチング）により、サイドウ
ォール５を形成する。最後にメモリセルトランジスタの
Ｎ＋領域を形成するため、サイドウォール５越しにヒ素
（Ａｓ）を注入する。注入は、例えば４０KeV で約１×
１０１５個行う。以上の工程により、ＬＤＤ構造のメモ
リセルトランジスタを形成できる。
域を形成するため、例えば、ヒ素（Ａｓ）を注入する。
注入は、例えば４０KeV で約２×１０１４個行う。さら
にＴＥＯＳ酸化膜を約５０ｎｍ堆積した後、異方性エッ
チング（サイドウォールエッチング）により、サイドウ
ォール５を形成する。最後にメモリセルトランジスタの
Ｎ＋領域を形成するため、サイドウォール５越しにヒ素
（Ａｓ）を注入する。注入は、例えば４０KeV で約１×
１０１５個行う。以上の工程により、ＬＤＤ構造のメモ
リセルトランジスタを形成できる。
【００２９】図５は、さらに酸化膜６が形成された基板
１を示す。本発明の特徴の１つは、この酸化膜６を、高
い吸湿性の材料であるシリカグラスを堆積して形成する
ことにある。さらに酸化膜６は、後にフローティングゲ
ートの軸部となるドープトアモルファスシリコン膜３に
近接して、より具体的にはサイドウォールを挟んで形成
される。吸湿性の高いシリカグラスとは、例えば、ボロ
ン（Ｂ）またはリン（Ｐ）を含有する材料である。ボロ
ン（Ｂ）およびリン（Ｐ）を両方含んでいてもよい。後
述のように、吸湿性の高いシリカグラスを用いることに
より気相ＨＦ処理で選択的なエッチングが可能となり、
フィン（図１）の下に空洞領域を形成できる。なお従来
は、酸化膜６はＴＥＯＳを材料として形成されていた。
１を示す。本発明の特徴の１つは、この酸化膜６を、高
い吸湿性の材料であるシリカグラスを堆積して形成する
ことにある。さらに酸化膜６は、後にフローティングゲ
ートの軸部となるドープトアモルファスシリコン膜３に
近接して、より具体的にはサイドウォールを挟んで形成
される。吸湿性の高いシリカグラスとは、例えば、ボロ
ン（Ｂ）またはリン（Ｐ）を含有する材料である。ボロ
ン（Ｂ）およびリン（Ｐ）を両方含んでいてもよい。後
述のように、吸湿性の高いシリカグラスを用いることに
より気相ＨＦ処理で選択的なエッチングが可能となり、
フィン（図１）の下に空洞領域を形成できる。なお従来
は、酸化膜６はＴＥＯＳを材料として形成されていた。
【００３０】図６は、酸化膜６を化学的機械研磨（ＣＭ
Ｐ：Chemical Mechanical Polishing）した基板１を示
す。ＣＭＰにより、シリコン窒化膜４より上方の酸化膜
６が除去される。
Ｐ：Chemical Mechanical Polishing）した基板１を示
す。ＣＭＰにより、シリコン窒化膜４より上方の酸化膜
６が除去される。
【００３１】図７は、このような基板１を用いること
で、露出したドープトアモルファスシリコン膜３の上に
さらに形成されるフィンの形状をＴ字形にできる。図７
に示す基板１は、図６に示す基板１に対して以下のよう
な工程を経て得ることができる。まず、シリコン窒化膜
４と酸化膜６とを酸化膜ドライエッチングする。エッチ
ングは約１５０ｎｍ行う。続いて、熱燐酸によりドープ
トアモルファスシリコン膜３上のシリコン窒化膜４を除
去する。これによりドープトアモルファスシリコン膜３
の上面と酸化膜６の上面の高さがほぼ一様になる。ここ
でいう「ドープトアモルファスシリコン膜３」とは、よ
り具体的には２つの素子分離領域の間に存在する膜部分
であり、フローティングゲートの軸部である。この工程
により、ドープトアモルファスシリコン膜３は露出する
こととなる。
で、露出したドープトアモルファスシリコン膜３の上に
さらに形成されるフィンの形状をＴ字形にできる。図７
に示す基板１は、図６に示す基板１に対して以下のよう
な工程を経て得ることができる。まず、シリコン窒化膜
４と酸化膜６とを酸化膜ドライエッチングする。エッチ
ングは約１５０ｎｍ行う。続いて、熱燐酸によりドープ
トアモルファスシリコン膜３上のシリコン窒化膜４を除
去する。これによりドープトアモルファスシリコン膜３
の上面と酸化膜６の上面の高さがほぼ一様になる。ここ
でいう「ドープトアモルファスシリコン膜３」とは、よ
り具体的には２つの素子分離領域の間に存在する膜部分
であり、フローティングゲートの軸部である。この工程
により、ドープトアモルファスシリコン膜３は露出する
こととなる。
【００３２】図８は、ドープトアモルファスシリコン膜
７と、その上にＯＮＯ（Oxide-Nitride- Oxide）膜８と
をさらに堆積した基板１を示す。まず、膜７の形成工程
を説明する。図７の基板１に対して、ドープトアモルフ
ァスシリコン膜７が堆積される。その厚さは約４０ｎｍ
である。なお、膜３と７とは、同じ「ドープトアモルフ
ァスシリコン膜」と言及されるが、リン（Ｐ）のドーピ
ング量、その他の材料は同じあっても、異なっていても
よい。そして、レジストパターニングし、それをマスク
としてドープトアモルファスシリコン膜７をエッチング
する。これにより、フローティングゲートのフィンが形
成される。すなわち、ドープトアモルファスシリコン膜
３および７により、不揮発性半導体装置１００のフロー
ティングゲートが形成されることになる。フローティン
グゲートの形状は、エッチングの量を適切にすれば、Ｔ
字形に与えることは容易である。
７と、その上にＯＮＯ（Oxide-Nitride- Oxide）膜８と
をさらに堆積した基板１を示す。まず、膜７の形成工程
を説明する。図７の基板１に対して、ドープトアモルフ
ァスシリコン膜７が堆積される。その厚さは約４０ｎｍ
である。なお、膜３と７とは、同じ「ドープトアモルフ
ァスシリコン膜」と言及されるが、リン（Ｐ）のドーピ
ング量、その他の材料は同じあっても、異なっていても
よい。そして、レジストパターニングし、それをマスク
としてドープトアモルファスシリコン膜７をエッチング
する。これにより、フローティングゲートのフィンが形
成される。すなわち、ドープトアモルファスシリコン膜
３および７により、不揮発性半導体装置１００のフロー
ティングゲートが形成されることになる。フローティン
グゲートの形状は、エッチングの量を適切にすれば、Ｔ
字形に与えることは容易である。
【００３３】なお、基板１からのドープトアモルファス
シリコン膜７までの距離（すなわち、基板１からのフィ
ンの高さ）に応じて、その間の寄生容量が異なる。メモ
リセルの動作の観点からは、寄生容量は小さいほうがよ
い。寄生容量は、フローティングゲートとコントロール
ゲートとの間の容量に影響を与え、その結果、メモリセ
ルの書き込み／消去時間の性能を左右するからである。
シリコン膜７までの距離（すなわち、基板１からのフィ
ンの高さ）に応じて、その間の寄生容量が異なる。メモ
リセルの動作の観点からは、寄生容量は小さいほうがよ
い。寄生容量は、フローティングゲートとコントロール
ゲートとの間の容量に影響を与え、その結果、メモリセ
ルの書き込み／消去時間の性能を左右するからである。
【００３４】続いて、ＯＮＯ膜８の堆積が行われる。Ｏ
ＮＯ膜８は、基板１に近い方（下方）から順に、酸化
膜、窒化膜、酸化膜で構成された三層構造の絶縁膜であ
る。厚さは順に約６ｎｍ、約１０ｎｍ、約６ｎｍであ
る。ＯＮＯ膜８は、一般の不揮発性半導体記憶装置にお
けるＯＮＯ膜と同じである。これまでの説明から明らか
なように、フローティングゲート３および７は、下部の
基板１との間では絶縁層であるトンネル酸化膜と接し、
上部でも絶縁層であるＯＮＯ膜と接していることが理解
される。
ＮＯ膜８は、基板１に近い方（下方）から順に、酸化
膜、窒化膜、酸化膜で構成された三層構造の絶縁膜であ
る。厚さは順に約６ｎｍ、約１０ｎｍ、約６ｎｍであ
る。ＯＮＯ膜８は、一般の不揮発性半導体記憶装置にお
けるＯＮＯ膜と同じである。これまでの説明から明らか
なように、フローティングゲート３および７は、下部の
基板１との間では絶縁層であるトンネル酸化膜と接し、
上部でも絶縁層であるＯＮＯ膜と接していることが理解
される。
【００３５】図９は、ドープトアモルファスシリコン膜
１１と、ＷＳｉ膜１２と、ＴＥＯＳ酸化膜１３とが、Ｏ
ＮＯ膜８の上に堆積された基板１を示す。ドープトアモ
ルファスシリコン膜１１は、不揮発性半導体装置１００
（図１）のコントロールゲート１１に相当する。
１１と、ＷＳｉ膜１２と、ＴＥＯＳ酸化膜１３とが、Ｏ
ＮＯ膜８の上に堆積された基板１を示す。ドープトアモ
ルファスシリコン膜１１は、不揮発性半導体装置１００
（図１）のコントロールゲート１１に相当する。
【００３６】図１０は、エッチングにより空洞１４が生
じた基板１を示す。以下ではふたたび図９を参照して、
図９に示す構造から本発明の主要な製造プロセスの１つ
である、空洞１４の形成プロセスを以下に示す。なお、
ここではメモリセルに加え、並列的に形成されるメモリ
セルの周辺回路部の製造プロセスもあわせて説明する。
周辺回路部は、素子分離領域（斜線部）に関してメモリ
セル部と反対側の基板上の領域に設けられる。
じた基板１を示す。以下ではふたたび図９を参照して、
図９に示す構造から本発明の主要な製造プロセスの１つ
である、空洞１４の形成プロセスを以下に示す。なお、
ここではメモリセルに加え、並列的に形成されるメモリ
セルの周辺回路部の製造プロセスもあわせて説明する。
周辺回路部は、素子分離領域（斜線部）に関してメモリ
セル部と反対側の基板上の領域に設けられる。
【００３７】まずＴＥＯＳ膜１３に対して、メモリセル
部ではワード線を、周辺回路部ではゲートを形成するた
めのレジストパターニングを行う。このレジストをマス
クとして、ＴＥＯＳ膜１３をエッチングした後、レジス
トを除去する。次にパターニングされたＴＥＯＳ膜１３
をマスクとして、ＷＳｉ膜１２とドープトアモルファス
シリコン膜１１をエッチングする。これにより、周辺回
路領域にはトランジスタのゲートが形成される。
部ではワード線を、周辺回路部ではゲートを形成するた
めのレジストパターニングを行う。このレジストをマス
クとして、ＴＥＯＳ膜１３をエッチングした後、レジス
トを除去する。次にパターニングされたＴＥＯＳ膜１３
をマスクとして、ＷＳｉ膜１２とドープトアモルファス
シリコン膜１１をエッチングする。これにより、周辺回
路領域にはトランジスタのゲートが形成される。
【００３８】メモリセル領域は、コントロールゲート１
１であるドープトアモルファスシリコン膜と、ＷＳｉ膜
１２とは完全に形成されている。しかし、フローティン
グゲートであるドープトアモルファスシリコン膜３およ
び７は、ビット線方向にはつながったままである。そこ
で次に、メモリセル部のみ開口したレジストパターンを
形成する。先に形成されたＴＥＯＳ膜１３、ＷＳｉ膜１
２、ドープトアモルファスシリコン膜１１の３層パター
ンをマスクとして、ドープトアモルファスシリコン膜７
上に堆積された、いわゆるＯＮＯ膜を異方性エッチング
する。さらに、ドープトアモルファスシリコン膜７およ
び３を異方性ドライエッチングによりパターニングし、
周辺回路領域を覆っていたレジストを除去する。これに
よりフローティングゲートがビット線方向にもエッチン
グされ、メモリセルが形成された。
１であるドープトアモルファスシリコン膜と、ＷＳｉ膜
１２とは完全に形成されている。しかし、フローティン
グゲートであるドープトアモルファスシリコン膜３およ
び７は、ビット線方向にはつながったままである。そこ
で次に、メモリセル部のみ開口したレジストパターンを
形成する。先に形成されたＴＥＯＳ膜１３、ＷＳｉ膜１
２、ドープトアモルファスシリコン膜１１の３層パター
ンをマスクとして、ドープトアモルファスシリコン膜７
上に堆積された、いわゆるＯＮＯ膜を異方性エッチング
する。さらに、ドープトアモルファスシリコン膜７およ
び３を異方性ドライエッチングによりパターニングし、
周辺回路領域を覆っていたレジストを除去する。これに
よりフローティングゲートがビット線方向にもエッチン
グされ、メモリセルが形成された。
【００３９】この後、気相ＨＦの雰囲気でエッチングを
行う。気相雰囲気でＨＦ処理を行うと、ドープトアモル
ファスシリコン膜７の下に形成された、高い吸湿性のシ
リカグラス６（例えば、図８）のみが選択的にエッチン
グされる。エッチングが可能なのは、気相ＨＦがワード
線とワード線との間から、ドープトアモルファスシリコ
ン膜７の下にあるシリカグラス６（例えば、図８）に触
れるからである。なお気相ＨＦ処理では、熱酸化膜、Ｓ
ＴＩを構成するＣＶＤ酸化膜１−１、１−２（図２）等
の酸化膜はほとんどエッチングされず、吸湿性の高いシ
リカグラスのみがエッチングされる。吸湿性の高いシリ
カグラス膜６は、熱酸化膜、ＴＥＯＳ膜よりもエッチン
グが十分に速く進むといえる。また、また、窒化膜、ド
ープトアモルファスシリコン膜１１、ＷＳｉ膜１２もほ
とんどエッチングされない。いじょうのようにして、図
１０に示す空洞１４を設けることができる。
行う。気相雰囲気でＨＦ処理を行うと、ドープトアモル
ファスシリコン膜７の下に形成された、高い吸湿性のシ
リカグラス６（例えば、図８）のみが選択的にエッチン
グされる。エッチングが可能なのは、気相ＨＦがワード
線とワード線との間から、ドープトアモルファスシリコ
ン膜７の下にあるシリカグラス６（例えば、図８）に触
れるからである。なお気相ＨＦ処理では、熱酸化膜、Ｓ
ＴＩを構成するＣＶＤ酸化膜１−１、１−２（図２）等
の酸化膜はほとんどエッチングされず、吸湿性の高いシ
リカグラスのみがエッチングされる。吸湿性の高いシリ
カグラス膜６は、熱酸化膜、ＴＥＯＳ膜よりもエッチン
グが十分に速く進むといえる。また、また、窒化膜、ド
ープトアモルファスシリコン膜１１、ＷＳｉ膜１２もほ
とんどエッチングされない。いじょうのようにして、図
１０に示す空洞１４を設けることができる。
【００４０】これまで述べてきたように、本発明の主な
特徴は、フィン７の下部に空洞１４が存在することであ
る。空洞には空気が存在し、その比誘電率は１程度であ
る。従来の不揮発性半導体装置１１０（図１１）ではそ
の領域に比誘電率が４程度のＣＶＤ酸化膜（ＴＥＯＳ膜
等）が堆積されていた。したがって、本発明による不揮
発性半導体装置１００の寄生容量は、従来の寄生容量の
４分の１程度に抑えることができる。さらにエッチング
量の程度によっては、基板１からのフィン７の高さにば
らつきが生じ得る。しかし仮にばらつきが生じても、そ
の影響も従来と比較して４分の１程度に抑えることがで
きる。これは特に、エッチング量が多すぎてフィン７が
低い位置に形成された場合に特に効果的である。フィン
７の位置が低いと寄生容量は一般に増大するからであ
る。以上から、フィン７の下に空洞１４を形成すること
により、絶対的な寄生容量が減少するとともに、製造プ
ロセスに起因する寄生容量の変動の程度も小さく抑えら
れる。よって、歩留まりを低下させることなく、パフォ
ーマンスを向上させた不揮発性半導体装置１００を得る
ことができる。
特徴は、フィン７の下部に空洞１４が存在することであ
る。空洞には空気が存在し、その比誘電率は１程度であ
る。従来の不揮発性半導体装置１１０（図１１）ではそ
の領域に比誘電率が４程度のＣＶＤ酸化膜（ＴＥＯＳ膜
等）が堆積されていた。したがって、本発明による不揮
発性半導体装置１００の寄生容量は、従来の寄生容量の
４分の１程度に抑えることができる。さらにエッチング
量の程度によっては、基板１からのフィン７の高さにば
らつきが生じ得る。しかし仮にばらつきが生じても、そ
の影響も従来と比較して４分の１程度に抑えることがで
きる。これは特に、エッチング量が多すぎてフィン７が
低い位置に形成された場合に特に効果的である。フィン
７の位置が低いと寄生容量は一般に増大するからであ
る。以上から、フィン７の下に空洞１４を形成すること
により、絶対的な寄生容量が減少するとともに、製造プ
ロセスに起因する寄生容量の変動の程度も小さく抑えら
れる。よって、歩留まりを低下させることなく、パフォ
ーマンスを向上させた不揮発性半導体装置１００を得る
ことができる。
【００４１】空洞１４が形成されると、最後に各トラン
ジスタを電気的に接続するためにＡｌ配線が形成され、
不揮発性半導体装置１００が形成される。
ジスタを電気的に接続するためにＡｌ配線が形成され、
不揮発性半導体装置１００が形成される。
【００４２】このようにして不揮発性半導体装置１００
が製造される。以上の説明では、従来よりも寄生容量を
減少させるために、フィン７の下に空洞１４を設けると
した。しかし、寄生容量を従来よりも減少させる別の手
法も存在する。すなわち空洞１４に代えて、フィン７の
下に比誘電率が低い材料を堆積することである。この手
法を採用することにより変更されるプロセスは、図５お
よび図１０のプロセスである。他のプロセスは全く変更
することなく不揮発性半導体装置を得ることができる。
以下変更内容を具体的に説明する。
が製造される。以上の説明では、従来よりも寄生容量を
減少させるために、フィン７の下に空洞１４を設けると
した。しかし、寄生容量を従来よりも減少させる別の手
法も存在する。すなわち空洞１４に代えて、フィン７の
下に比誘電率が低い材料を堆積することである。この手
法を採用することにより変更されるプロセスは、図５お
よび図１０のプロセスである。他のプロセスは全く変更
することなく不揮発性半導体装置を得ることができる。
以下変更内容を具体的に説明する。
【００４３】まず図５のプロセスは、シリカグラス酸化
膜６を堆積するプロセスに関する。このシリカグラス酸
化膜に代えて、比誘電率が低い材料の膜の層、例えば、
フッ素化シリコン酸化膜（ＳｉＯＦ膜）、フッ素化アモ
ルファスカーボン膜（ＣＦ膜）、炭化シリコン酸化膜
（ＳｉＯＣ膜）の層をＣＶＤ法で厚さ約６００ｎｍに堆
積すればよい。これらの材料の比誘電率は約１．８〜
３．０である。従来は比誘電率が４であったことから、
比誘電率が４より小さければ寄生容量を減少できるとい
える。しかし、好ましくは比誘電率は小さいほどよい
が、例えば、約３以下であれば、従来よりも寄生容量を
十分小さくできる。また製造プロセスに起因する寄生容
量の変動の程度も小さくできる。
膜６を堆積するプロセスに関する。このシリカグラス酸
化膜に代えて、比誘電率が低い材料の膜の層、例えば、
フッ素化シリコン酸化膜（ＳｉＯＦ膜）、フッ素化アモ
ルファスカーボン膜（ＣＦ膜）、炭化シリコン酸化膜
（ＳｉＯＣ膜）の層をＣＶＤ法で厚さ約６００ｎｍに堆
積すればよい。これらの材料の比誘電率は約１．８〜
３．０である。従来は比誘電率が４であったことから、
比誘電率が４より小さければ寄生容量を減少できるとい
える。しかし、好ましくは比誘電率は小さいほどよい
が、例えば、約３以下であれば、従来よりも寄生容量を
十分小さくできる。また製造プロセスに起因する寄生容
量の変動の程度も小さくできる。
【００４４】一方図１０のプロセスは、堆積されたシリ
カグラス酸化膜６をエッチングするプロセスに関する。
比誘電率が低い材料の膜を堆積する場合には、当然にエ
ッチングは必要ないので、図１０のプロセスは不要とな
る。以上、不揮発性半導体装置１００の製造プロセスを
説明した。
カグラス酸化膜６をエッチングするプロセスに関する。
比誘電率が低い材料の膜を堆積する場合には、当然にエ
ッチングは必要ないので、図１０のプロセスは不要とな
る。以上、不揮発性半導体装置１００の製造プロセスを
説明した。
【００４５】
【発明の効果】本発明によれば、フローティングゲート
のフィンの下に空洞領域が形成され、または低い比誘電
率の材料の層が形成される。したがって、フローティン
グゲートと基板との間の絶対的な寄生容量が減少する。
さらに、製造プロセスに起因する寄生容量の変動の程度
も小さく抑えられる。よって、歩留まりを低下させるこ
となく、高いパフォーマンスの不揮発性半導体装置を得
ることができる。
のフィンの下に空洞領域が形成され、または低い比誘電
率の材料の層が形成される。したがって、フローティン
グゲートと基板との間の絶対的な寄生容量が減少する。
さらに、製造プロセスに起因する寄生容量の変動の程度
も小さく抑えられる。よって、歩留まりを低下させるこ
となく、高いパフォーマンスの不揮発性半導体装置を得
ることができる。
【００４６】本発明によれば、吸湿性の高い材料とし
て、ボロン（Ｂ）またはリン（Ｐ）を含有するシリカグ
ラスを用い、また気相ＨＦ雰囲気で処理するので、吸湿
性の高いシリカグラスのみの選択的なエッチングが可能
となり、空洞領域を形成できる。
て、ボロン（Ｂ）またはリン（Ｐ）を含有するシリカグ
ラスを用い、また気相ＨＦ雰囲気で処理するので、吸湿
性の高いシリカグラスのみの選択的なエッチングが可能
となり、空洞領域を形成できる。
【図１】 不揮発性半導体装置の断面図である。
【図２】 素子分離領域が形成された基板を示す図であ
る。
る。
【図３】 さらに、トンネル酸化膜と、ドープトアモル
ファスシリコン膜と、シリコン窒化膜とが堆積された基
板１を示す図である。
ファスシリコン膜と、シリコン窒化膜とが堆積された基
板１を示す図である。
【図４】 ＬＤＤ構造のメモリセルトランジスタが形成
された基板を示す図である。
された基板を示す図である。
【図５】 さらに酸化膜が形成された基板を示す図であ
る。
る。
【図６】 酸化膜を化学的機械研磨した基板を示す図で
ある。
ある。
【図７】 ドープトアモルファスシリコン膜が露出した
基板を示す図である。
基板を示す図である。
【図８】 ドープトアモルファスシリコン膜と、その上
にＯＮＯ膜とをさらに堆積した基板を示す図である。
にＯＮＯ膜とをさらに堆積した基板を示す図である。
【図９】 ドープトアモルファスシリコン膜と、ＷＳｉ
膜と、ＴＥＯＳ酸化膜とが、ＯＮＯ膜の上に堆積された
基板を示す図である。
膜と、ＴＥＯＳ酸化膜とが、ＯＮＯ膜の上に堆積された
基板を示す図である。
【図１０】 エッチングにより空洞が生じた基板を示す
図である。
図である。
【図１１】 従来のＡＮＤ型の不揮発性半導体装置の断
面図である。
面図である。
１ 基板、 ７ フローティングゲート、 １１ コン
トロールゲート、 １４ 空洞、 １００ 不揮発性半
導体装置
トロールゲート、 １４ 空洞、 １００ 不揮発性半
導体装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 若尾 和年 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F001 AA03 AA30 AA43 AA62 AC02 AD17 AD53 AD60 AF24 AG01 AG28 AG40 5F083 EP05 EP49 EP55 EP56 EP79 ER22 GA03 JA04 JA33 JA35 JA39 JA53 JA56 JA57 PR03 PR06 PR40 ZA05 ZA07 5F101 BA12 BA17 BA29 BA35 BC02 BD07 BD34 BD35 BF08 BH01 BH13 BH21
Claims (9)
- 【請求項１】 コントロールゲートと、フィン部および
軸部からなるフローティングゲートとを備えた不揮発性
半導体装置の製造方法であって、 基板を提供するステップと、 基板上に、第１の絶縁層を積層するステップと、 導電性の材料により、第１の絶縁層上にフローティング
ゲートの軸部を積層するステップと、 基板にソースとドレインとを形成するステップと、 積層された前記軸部に近接して、吸湿性の材料を堆積す
るステップと、 前記導電性の材料により、前記吸湿性の材料の上部にフ
ローティングゲートのフィン部を形成するステップと、 前記フィン部上に、第２の絶縁層を積層するステップ
と、 導電性の材料により、積層された第２の絶縁層上にコン
トロールゲートを形成するステップと、 堆積された前記吸湿性の材料を気相雰囲気内でエッチン
グし、フィン部の下に空洞領域を形成するステップとか
らなる、不揮発性半導体装置の製造方法。 - 【請求項２】 前記吸湿性の材料はシリカグラスであ
る、請求項１に記載の製造方法。 - 【請求項３】 前記吸湿性の材料は、ボロン（Ｂ）また
はリン（Ｐ）を含むシリカグラスである、請求項２に記
載の製造方法。 - 【請求項４】 前記気相雰囲気は、気相ＨＦ雰囲気であ
る、請求項１に記載の製造方法。 - 【請求項５】 コントロールゲートと、フィン部および
軸部からなるフローティングゲートとを備えた不揮発性
半導体装置の製造方法であって、 基板を提供するステップと、 基板上に、第１の絶縁層を積層するステップと、 導電性材料により、第１の絶縁層上にフローティングゲ
ートの軸部を積層するステップと、 基板にソースとドレインとを形成するステップと、 積層された前記軸部に近接して、比誘電率が３以下の材
料を堆積するステップと、 前記導電性の材料により、前記比誘電率が３以下の材料
の上部にフローティングゲートのフィン部を形成するス
テップと、 前記フィン部上に、第２の絶縁層を積層するステップ
と、 導電性の材料により、積層された第２の絶縁層上にコン
トロールゲートを形成するステップとからなる、不揮発
性半導体装置の製造方法。 - 【請求項６】 前記比誘電率が３よりも小さい材料の層
は、フッ素化シリコン酸化膜、フッ素化アモルファスカ
ーボン膜、または炭化シリコン酸化膜のいずれかにより
形成される層である、請求項５に記載の製造方法。 - 【請求項７】 ソースおよびドレインが形成された基板
と、 基板上に積層された第１の絶縁層と、 前記第１の絶縁層の上に形成され、フィン部および軸部
からなる導電性のフローティングゲートであって、フィ
ン部と基板との間に空洞領域を有するフローティングゲ
ートと、 前記フィン部上に形成された第２の絶縁層と、 前記第２の絶縁層上に形成された導電性のコントロール
ゲートとを有する不揮発性半導体装置。 - 【請求項８】 ソースおよびドレインが形成された基板
と、 基板上に積層された第１の絶縁層と、 前記第１の絶縁層の上に形成され、フィン部および軸部
からなる導電性のフローティングゲートであって、フィ
ン部と基板との間に、比誘電率が３よりも小さい材料の
層が形成されているフローティングゲートと、 前記フィン部上に形成された第２の絶縁層と、 前記第２の絶縁層上に形成された導電性のコントロール
ゲートとを有する不揮発性半導体装置。 - 【請求項９】 前記比誘電率が３よりも小さい材料の層
は、フッ素化シリコン酸化膜、フッ素化アモルファスカ
ーボン膜、または炭化シリコン酸化膜のいずれかにより
形成される層である、請求項８に記載の不揮発性半導体
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001018708A JP2002222878A (ja) | 2001-01-26 | 2001-01-26 | 不揮発性半導体装置およびその製造方法 |
| US09/908,895 US6649969B2 (en) | 2001-01-26 | 2001-07-20 | Nonvolatile semiconductor device |
| TW090122844A TW504741B (en) | 2001-01-26 | 2001-09-14 | Nonvolatile semiconductor device and fabrication process for the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001018708A JP2002222878A (ja) | 2001-01-26 | 2001-01-26 | 不揮発性半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002222878A true JP2002222878A (ja) | 2002-08-09 |
Family
ID=18884692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001018708A Pending JP2002222878A (ja) | 2001-01-26 | 2001-01-26 | 不揮発性半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6649969B2 (ja) |
| JP (1) | JP2002222878A (ja) |
| TW (1) | TW504741B (ja) |
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| US7379069B2 (en) * | 2001-02-15 | 2008-05-27 | Sony Corporation | Checkerboard buffer using two-dimensional buffer pages |
| US6897518B1 (en) * | 2003-07-10 | 2005-05-24 | Advanced Micro Devices, Inc. | Flash memory cell having reduced leakage current |
| US7220982B2 (en) * | 2004-07-27 | 2007-05-22 | Micron Technology, Inc. | Amorphous carbon-based non-volatile memory |
| US7288784B2 (en) * | 2004-08-19 | 2007-10-30 | Micron Technology, Inc. | Structure for amorphous carbon based non-volatile memory |
| WO2007069180A1 (en) * | 2005-12-15 | 2007-06-21 | Nxp B.V. | Non-volatile memory device having a gap in the tunnuel insulating layer and method of manufacturing the same |
| WO2009017871A1 (en) * | 2007-07-27 | 2009-02-05 | Rambus Inc. | Non-volatile memory device with reduced write-erase cycle time |
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|---|---|---|---|---|
| JPH0548088A (ja) | 1991-08-09 | 1993-02-26 | Nissan Motor Co Ltd | Ｍｉｓトランジスタ |
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| US5942328A (en) * | 1996-02-29 | 1999-08-24 | International Business Machines Corporation | Low dielectric constant amorphous fluorinated carbon and method of preparation |
| KR100236101B1 (ko) | 1997-09-29 | 1999-12-15 | 김영환 | 반도체 소자 및 제조 방법 |
| US6495900B1 (en) * | 1997-11-12 | 2002-12-17 | Micron Technology, Inc. | Insulator for electrical structure |
-
2001
- 2001-01-26 JP JP2001018708A patent/JP2002222878A/ja active Pending
- 2001-07-20 US US09/908,895 patent/US6649969B2/en not_active Expired - Lifetime
- 2001-09-14 TW TW090122844A patent/TW504741B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW504741B (en) | 2002-10-01 |
| US20020100928A1 (en) | 2002-08-01 |
| US6649969B2 (en) | 2003-11-18 |
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