JP2007081301A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】 補助ゲート電極を持つ不揮発性メモリを有する半導体装置において、メモリ領域の外部領域のゲート絶縁膜の信頼性を向上させる。
【解決手段】 補助ゲート電極を持つフラッシュメモリの製造方法において、周辺回路領域の半導体基板１Ｓの主面上にゲート絶縁膜７ａ，７ｄを形成した後、半導体基板１Ｓの主面上に補助ゲート配線形成用の半導体膜１０ａおよび絶縁膜１１のパターンを形成する。続いて、その半導体膜１０ａおよび絶縁膜１１のパターンをエッチングマスクとして、そこから露出するゲート絶縁膜７ａ，７ｄおよび半導体基板１Ｓをエッチングすることにより、分離用の溝１３を形成する。その後、溝１３内に絶縁膜を埋め込むことにより、溝型の分離部を形成する。
【選択図】 図１２

Description

本発明は、半導体装置の製造方法および半導体装置の製造技術に関し、特に、補助ゲート電極を持つ不揮発性メモリおよびその製造技術に適用して有効な技術に関するものである。

ＡＮＤ型フラッシュメモリ等のようなファイルストレージ用フラッシュメモリは、デジタルスチルカメラ、ポータブル音楽プレーヤのみならずデジタルビデオカメラ、携帯電話あるいはＰＤＡ(Personal Digital Assistance)等、各種の携帯型の電子機器や情報機器のメモリとして使用されている。また、小容量ハードディスクの置き換えとして産業上や通信上の用途にも需要が伸びている。こうした中、ファイルストレージ用フラッシュメモリには、大容量化、小型化および低価格化とともに、データ書き込み動作のさらなる高速化が要求されている。

上記補助ゲート電極を持つ不揮発性メモリは、上記要求を実現するメモリであり、半導体基板の主面上に互いに平行に配置された補助ゲート電極間に浮遊ゲート電極を設け、その補助ゲート電極に、メモリセル間の干渉を防ぎ、メモリセル間を分離する機能を持たせている。これにより、メモリ領域内には溝型の分離部が不要になり、データ線間のピッチを縮小することができ、メモリの大容量化、小型化および低価格化が可能になっている。

また、補助ゲート電極を持つ不揮発性メモリでのデータ書き込みは、ＦＮ（Fowler Nordheim）トンネル方式に代えて、高速書き込みが可能なホットエレクトロン注入方式が採用されている。しかも、補助ゲート電極に印加する電圧を調整することにより上記ホットエレクトロンを効率良く生成することが可能になっている。これにより、データの書き込みのさらなる高速化が可能になっている。

上記のような補助ゲート電極を持つ不揮発性メモリを有する半導体装置については、例えば特開２００１−２８４２８号公報（特許文献１）に記載がある。この特許文献１には、半導体基板の主面上に互いに沿うように配置された複数の第３ゲート（補助ゲート電極）と、その上層に第３ゲートに交差するように配置された複数のワード線と、上記複数の第３ゲートの隣接間であって上記ワード線と半導体基板との間に他の部材から絶縁されて配置された浮遊ゲートとを持つメモリセル構成が開示されている。

また、例えば特開２０００−２００８７８号公報（特許文献２）には、セット(SET)酸化技術についての記載がある。半導体基板に溝型の分離部を形成した場合に溝型の分離部で規定される活性領域の外周に角部があるとその角部上に形成されるゲート絶縁膜が薄くなり素子特性の変動や劣化が生じる。上記セット酸化は、耐酸化膜をマスクに分離部形成用の溝を形成する前に耐酸化膜から露出する半導体基板部分を軽く熱酸化してフィールド酸化膜を形成し、そのフィールド絶縁膜の端部が耐酸化膜の外周下に若干入り込むようにすることで活性領域の外周の角を鈍らせる方法である。

さらに、例えば特開２０００−１８８３４６号公報（特許文献３）の段落００４０には、ハードマスクパターンを用いて、その下層の窒化シリコン膜、フローティングゲート形成用の多結晶シリコン膜および半導体基板を順にエッチングすることにより、メモリ領域の半導体基板に分離用の溝を形成する技術が開示されている。
特開２００１−２８４２８号公報 特開２０００−２００８７８号公報 特開２０００−１８８３４６号公報（段落００４０等）

ところが、補助ゲート電極を持つ不揮発性メモリを有する半導体装置においては、以下の課題があることを本発明者は見出した。

補助ゲート電極を持つ不揮発性メモリを有する半導体装置においては、上記のようにメモリ領域には溝型の分離部が不要であるが、メモリ領域の外部の周辺回路領域には溝型の分離部を形成する必要がある。この周辺回路領域の溝型の分離部の形成方法は、例えば次のとおりである。まず、半導体基板の主面上に、耐酸化膜のパターンを形成した後、これをエッチングマスクとして半導体基板に溝を形成する。続いて、溝の内壁面に熱酸化法により薄い絶縁膜を形成した後、半導体基板の主面上にＣＶＤ（Chemical Vapor Deposition）法により厚い絶縁膜を堆積する。その後、半導体基板に熱処理を施すことにより、厚い絶縁膜を焼締め緻密にする（デンシファイ）。その後、化学的機械的研磨（Chemical Mechanical Polishing；ＣＭＰ）法により耐酸化膜上の厚い絶縁膜を除去し、溝の内部のみに厚い絶縁膜を残し、不要となった耐酸化膜を除去することにより溝型の分離部を形成する。

ところで、不揮発性メモリ製品では、内部電圧の高電圧化と微細化との両立を図るべく如何にして周辺回路領域におけるゲート絶縁膜の信頼性を向上させるかが課題となっている。このため、周辺回路領域にゲート絶縁膜を形成する場合には、ゲート絶縁膜の形成に先立って、溝型の分離部で囲まれる活性領域上に犠牲酸化膜を形成した後、その犠牲酸化膜をエッチングすることにより活性領域の上面を清浄にするとともに、化学的に安定にする。しかし、上記犠牲酸化膜を除去する際に、分離部形成用の絶縁膜の外周部が部分的にエッチングされ、活性領域の半導体基板の外周の角部が露出してしまう。この状態でゲート酸化処理を施すと、上記したように活性領域の半導体基板の外周の角部上に、活性領域の平坦部上に形成されるゲート絶縁膜よりも薄いゲート絶縁膜が形成される（Thinning）。さらに、そのゲート絶縁膜上にゲート電極を形成すると、上記薄くなったゲート絶縁膜部分に寄生素子が形成され素子特性が変動（低下）したり、上記薄くなったゲート絶縁膜で破壊が生じたりする問題がある。

そこで、そのような問題を回避する方法として上記犠牲酸化膜を形成しない方法も考えられるが、その場合、ゲート絶縁膜の信頼性を向上させることができない。また、上記問題の他の対策として、上記特許文献２に開示されるセット酸化法がある。しかし、セット酸化法を採用すると活性領域の半導体基板の外周端部がセット酸化によるフィールド絶縁膜に食われ、活性領域の面積が小さくなる結果、活性領域に形成される素子の特性が低下する問題がある。

また、上記周辺回路領域では、溝型の分離部を形成した後にゲート酸化工程を行っている（すなわち、分離部形成時の絶縁膜の焼締め処理とゲート酸化処理との２度の熱処理を行っている）ので、ゲート酸化処理において溝型の分離部の下部外周の半導体基板部分に熱応力による結晶欠陥が生じる場合がある。

そこで、本発明の目的は、補助ゲート電極を持つ不揮発性メモリを有する半導体装置において、メモリ領域の外部領域のゲート絶縁膜の信頼性を向上させることのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明は、複数の不揮発性メモリセルが形成されるメモリ領域の外部領域にゲート絶縁膜を形成した後、前記複数の不揮発性メモリセルの一部を構成する補助ゲート配線を形成するための配線形成膜の一部をマスクとして、前記外部領域に分離部形成用の溝を形成する工程を有するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

不揮発性メモリを有する半導体装置において、メモリ領域の外部領域のゲート絶縁膜の信頼性を向上させることができる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
まず、本発明者が検討した補助ゲート（Assist Gate）電極を持つフラッシュメモリの課題について説明する。図１の左側は本発明者が検討した補助ゲート電極を持つフラッシュメモリの周辺回路領域の半導体基板（以下、基板という）１Ｓの要部断面図、同図の右側は同図の左側の領域Ａの拡大断面図を示している。

ここでは、基板１Ｓにウエルを形成した後、上記のように溝型の分離部ＴＩを形成する。続いて、基板１Ｓに対して熱酸化処理を施すことにより、例えば酸化シリコン（ＳｉＯ_２等）からなる犠牲酸化膜を形成した後、その犠牲酸化膜をエッチングする。フラッシュ製品では、内部電圧の高電圧化と微細化とを両立する必要があるため、如何にして周辺回路領域のゲート絶縁膜の信頼性の向上を図るかが重要な課題となっている。犠牲酸化処理は、そのための処理であり、犠牲酸化膜の形成および除去により、基板１Ｓの主面（デバイス形成面）を清浄にするとともに、化学的に安定にすることができるので、その後に形成されるゲート絶縁膜の信頼性を向上させることができる。また、この際、上記分離部ＴＩの絶縁膜２も酸化シリコンからなるので、その露出表面もエッチングされる。特に、基板１Ｓの活性領域の外周部分には窪みＢが形成される。このため、活性領域の基板１Ｓの外周角が露出される。その後、基板１Ｓに対して熱酸化処理を施すことにより、活性領域の基板１Ｓの主面上に信頼性の高いゲート絶縁膜３を形成する。しかし、活性領域の基板１Ｓの外周の角部が露出されているため、その角部上に、活性領域の基板１Ｓの平坦上に形成されるゲート絶縁膜３ａ（３）よりも薄いゲート絶縁膜３ｂ（３）が形成されてしまう（Thinning）。その後、基板１Ｓの主面上に、ゲート絶縁膜３を介して、例えば低抵抗な多結晶シリコンからなるゲート電極４を形成する。この時、溝型の分離部ＴＩの外周部に窪みＢが形成されているため、その窪みＢの部分にゲート電極４の一部が入り込む。その結果、活性領域の基板１Ｓの角部に寄生ＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成される。この基板１Ｓの角部では、ゲート絶縁膜３ｂが薄いことに加えて、基板１Ｓの不純物濃度が低いため、寄生ＭＯＳ・ＦＥＴのしきい値電圧は、活性領域に形成される正規のＭＯＳ・ＦＥＴのしきい値よりも低くなる。そのため、正規のＭＯＳ・ＦＥＴの電気的特性が変動（低下）する。また、活性領域の基板１Ｓの角部に形成されるゲート絶縁膜３ｂは薄いため絶縁破壊が生じる場合もある。

そこで、上記犠牲酸化膜を形成しない方法も考えられるが、その場合、ゲート絶縁膜の信頼性を向上させることができない。また、上記問題の他の対策として、上記特許文献２に開示されるセット酸化法がある。図２の左側はセット酸化処理をした場合の上記基板１Ｓの要部断面図、同図の右側は同図の左側の領域Ａの拡大断面図を示している。上記のようにセット酸化を施した場合、図２に示すように、活性領域の基板１Ｓの外周の角がとれている。このため、基板１Ｓの角部に形成されるゲート絶縁膜３ｂが図１の場合に比べて厚くなるので、上記の問題が生じるのを抑制または防止できる。しかし、セット酸化法を採用すると活性領域の基板１Ｓの外周の角部とその周囲がセット酸化によるフィールド絶縁膜に食われ、活性領域の面積が小さくなる。その結果、例えば活性領域に形成される正規のＭＯＳ・ＦＥＴのドレイン電流が低下する等、上記正規のＭＯＳ・ＦＥＴの電気的特性が低下する問題がある。したがって、さらに微細化が進む次世代のフラッシュメモリ製品ではセット酸化の適用が困難である。

また、別の問題として、上記周辺回路領域では、溝型の分離部を形成した後にゲート酸化工程を行っている（すなわち、分離部形成時の絶縁膜の焼締め処理とゲート酸化処理との２度の熱処理を行っている）ので、ゲート酸化処理において溝型の分離部ＴＩの下部外周の基板１Ｓ部分に熱応力による結晶欠陥が生じる場合がある。

次に、本実施の形態１の補助ゲート電極を持つフラッシュメモリを有する半導体装置について説明する。本実施の形態の半導体装置は、例えば１Ｇｂ（ギガビット）のＡＮＤ型のフラッシュメモリである。このフラッシュメモリは、例えば携帯型パーソナルコンピュータ、デジタルスチルカメラ、ポータブル音楽プレーヤ、デジタルビデオカメラ、ＰＤＡ（Personal Digital Assistants）または携帯電話等のような各種の携帯型の電子機器、情報機器または通信機器の記憶媒体として使用される。以下、このような半導体装置の製造方法の一例を説明する。

図３および図４は、本実施の形態１の半導体装置の同一製造工程時の基板１Ｓの要部断面図である。図３の左側は、メモリ領域のワード線に沿って平行に基板１Ｓを切断した面の要部断面図、同図の中央は、ワード線に対して垂直に基板１Ｓを切断した面の要部断面図、同図の右側はメモリ領域に隣接するメモリ周辺領域の要部断面図をそれぞれ示している。また、図４の左側はメモリ領域外部の周辺回路領域の高耐圧部の要部断面図、同図の右側はメモリ領域外部の周辺回路領域の低耐圧部の要部断面図をそれぞれ示している。

基板１Ｓ（この段階では半導体ウエハと称する平面略円形状の半導体薄板）は、例えばｐ型のシリコン（Ｓｉ）単結晶により形成されている。基板１Ｓの主面上には、例えば酸化シリコンからなる絶縁膜６が熱酸化法により形成されている。また、基板１Ｓには、ｎ型の埋込領域ＮＩＳＯ、ｐ型のウエルＰＷ，ＨＰＷ，ＬＰＷ、ｎ型のウエルＨＮＷ，ＬＮＷが形成されている。

ｎ型の埋込領域ＮＩＳＯには、例えばリン（Ｐ）が含有されている。ｐ型のウエルＰＷ，ＨＰＷ，ＬＰＷには、例えばホウ素（Ｂ）が含有されている。ｐ型のウエルＰＷ，ＨＰＷは、ｎ型の埋込領域ＮＩＳＯおよびｎ型のウエルＨＮＷに取り囲まれ、基板１Ｓと電気的に分離されている。ｐ型のウエルＰＷ，ＨＰＷは、同一の不純物導入工程により形成されている。ｐ型のウエルＰＷの上層部には、ｐ型の半導体領域ＭＥ，Ｅおよびｎ型の半導体領域ＭＤが形成されている。また、上記ｎ型のウエルＨＮＷ，ＬＮＷには、例えばリンが含有されている。

次いで、図５および図６は、図３および図４に続く半導体装置の同一製造工程時の基板１Ｓの要部断面図である。この工程では、図３および図４に示した絶縁膜６を除去した後、基板１Ｓの主面上に犠牲酸化膜を形成し、これを除去することにより、基板１Ｓの主面を清浄かつ化学的に安定にする。溝型の分離部の形成後に犠牲酸化膜の形成および除去を行う場合、犠牲酸化膜を厚くすると犠牲酸化膜の除去の際に溝型の分離部の外周部が大きく窪んでしまうので、犠牲酸化膜をあまり厚くすることができない。これに対して、本実施の形態１では、溝型の分離部を形成する前に犠牲酸化膜の形成および除去を行うので、犠牲酸化膜の除去による溝型の分離部の外周部の窪みを気にする必要がない。このため、本実施の形態１の場合、分離部形成後に犠牲酸化膜を形成する場合に比べて、犠牲酸化膜を厚く形成することができる。すなわち、厚く形成された犠牲酸化膜の除去により、基板１Ｓの主面の清浄度および化学的安定性をより向上させることができる。したがって、後のゲート酸化工程において、より信頼性の高いゲート絶縁膜を形成することができる。

続いて、基板１Ｓの主面上に、例えば酸化シリコンからなるゲート絶縁膜（第１ゲート絶縁膜）７ａ，７ｂ，７ｃ，７ｄを２種ゲート酸化処理により形成する。すなわち、基板１Ｓの主面上にゲート絶縁膜を熱酸化法により形成した後、基板１Ｓの主面上に、フォトレジストの塗布、露光および現像の一連のフォトリソグラフィ工程（以下、リソグラフィ工程という）を経て周辺回路領域（高耐圧部）を覆うフォトレジストパターン（以下、レジストパターンという）を形成する。続いて、そのレジストパターンをエッチングマスクとして、そこから露出する上記ゲート絶縁膜を除去した後、レジストパターンを除去する。その後、再度、基板１Ｓに対して熱酸化処理を施すことにより、周辺回路領域（高耐圧部）の基板１Ｓの主面に相対的に厚いゲート絶縁膜７ａを形成し、メモリ領域、メモリ周辺領域および周辺回路領域（低耐圧部）に、相対的に薄いゲート絶縁膜７ｂ，７ｃ，７ｄを形成する。このようにして信頼性の高いゲート絶縁膜７ａ〜７ｄを形成する。相対的に厚いゲート絶縁膜７ａの厚さは、例えば２５ｎｍ程度である。また、相対的に薄いゲート絶縁膜７ｂ〜７ｄの厚さは、互いに等しく、例えば８．８ｎｍ程度である。このようにして信頼性の高いゲート絶縁膜７ａ〜７ｄを形成する。

次いで、図７および図８は、図５および図６に続く半導体装置の同一製造工程時の基板１Ｓの要部断面図である。この工程では、基板１Ｓの主面上に、半導体膜（第１膜）１０ａおよび絶縁膜（第１絶縁膜）１１を化学気相成長法（Chemical Vapor Deposition：以下、ＣＶＤという）法等により下層から順に堆積する。この段階の半導体膜１０ａは、例えば不純物の含有されていない多結晶シリコン（ノンドープポリシリコン）により形成されている。また、絶縁膜１１は、例えば窒化シリコン（Ｓｉ_３Ｎ_４等）により形成されている。半導体膜１０ａをノンドープの多結晶シリコンにより形成する理由は、例えばリン（Ｐ）のような不純物が半導体膜１０ａに含有されていると、その不純物が半導体膜１０ａの結晶粒界に溜まるが、その不純物溜まりは、後の工程で絶縁膜１１を熱リン酸等により除去する際に半導体膜１０ａにピンホールが発生する原因となるからである。その後、絶縁膜１１上に、上記リソグラフィ工程を経て、レジストパターンＲＰ１を形成する。レジストパターンＲＰ１の平面パターン形状は、周辺回路領域の分離領域が露出され、それ以外の領域が覆われるようなパターン形状とされている。

次いで、図９および図１０は、図７および図８に続く半導体装置の同一製造工程時の基板１Ｓの要部断面図である。この工程では、図７および図８に示したレジストパターンＲＰ１をエッチングマスクとして、そこから露出する絶縁膜１１をエッチングすることにより絶縁膜１１のパターンを形成した後、レジストパターンＲＰ１を除去する。続いて、図９および図１０に示すように、残された絶縁膜１１のパターンをエッチングマスクとして、そこから露出する半導体膜１０ａをエッチングする。残された絶縁膜１１および半導体膜１０ａの平面パターン形状は、周辺回路領域の分離領域が露出され、それ以外の領域（メモリ領域、メモリ周辺領域、周辺回路領域の活性領域）が覆われるようなパターン形状とされている。

次いで、図１１および図１２は、図９および図１０に続く半導体装置の同一製造工程時の基板１Ｓの要部断面図である。この工程では、残された絶縁膜１１および半導体膜１０ａのマスキングパターンをエッチングマスクとして、そこから露出するゲート絶縁膜７ａ，７ｄおよび基板１Ｓを順次エッチングすることにより、周辺回路領域の分離領域の基板１Ｓに分離用の溝１３を形成する。すなわち、この段階の半導体膜１０ａのパターンに対して自己整合的に溝１３を形成する。

次いで、図１３および図１４は、図１１および図１２に続く半導体装置の同一製造工程時の基板１Ｓの要部断面図である。また、図１５の左側は図１４の周辺回路領域の基板１Ｓの要部拡大断面図、同図の右側は同図の左側の領域Ａの拡大断面図である。

この工程では、基板１Ｓに対して、例えば熱酸化処理を施すことにより、溝１３の内壁（側面および底面）に薄い酸化シリコン等からなる絶縁膜（第２絶縁膜、熱酸化膜）１５ａを形成する。この絶縁膜１５ａは、溝１３の内壁に生じたエッチングダメージの除去と、後の工程で溝１３の内部に埋め込まれる絶縁膜のストレス緩和とを目的として形成される。

続いて、基板１Ｓの主面上に、例えば酸化シリコンからなる絶縁膜（第２絶縁膜、熱ＣＶＤ膜）１５ｂを低圧ＣＶＤ法等により堆積した後、例えば酸化シリコンからなる絶縁膜（第２絶縁膜、プラズマＣＶＤ膜）１５ｃを高密度プラズマ（High Density Plasma：以下、ＨＤＰという）ＣＶＤ法により上記絶縁膜１５ｂよりも厚く堆積する。これにより、上記絶縁膜１１上に絶縁膜１５ｂ，１５ｃが堆積され、基板１Ｓの溝１３内に絶縁膜１５ａ〜１５ｃが埋め込まれる。

上記絶縁膜１５ｂは、溝１３内における絶縁膜１５ｃの被覆性を向上させることを目的として形成されている。絶縁膜１５ｂは、溝１３内では、その内壁（側面および底面）の上記絶縁膜１５ａを覆うように形成され、溝１３の外部では、上記絶縁膜１１の表面を覆うように形成されている。この絶縁膜１５ｂを形成するのに用いた低圧ＣＶＤ法は、励起エネルギーを熱とする熱ＣＶＤ法の一種であり、反応室内を減圧（低圧）にした状態で行うＣＶＤ法である。低圧ＣＶＤ法を用いることにより、基板１Ｓの主面内において均一な反応を行うことができ、溝１３内での段差被覆性を良好にできる。この低圧ＣＶＤ処理時の反応室内の圧力は、例えば１Torr（１３３．３２２Ｐａ）程度、処理温度は、例えば〜８００℃程度である。

また、絶縁膜１５ｃは、溝１３内では、その内壁（側面および底面）の上記絶縁膜１５ｂを覆うように形成され、溝１３の外部では、上記絶縁膜１１の表面上の絶縁膜１５ｂを覆うように形成されている。この絶縁膜１５ｃを形成するのに用いたＨＤＰ−ＣＶＤ法は、励起エネルギーをプラズマとするプラズマＣＶＤ法の一種であり、一般に、１０^１２〜１０^１３／ｃｍ^３程度のイオン密度のプラズマを用いたＣＶＤ法である。イオン密度が高いため、基板１Ｓ側にバイアスＲＦ（高周波）電圧を印加することにより、基板１Ｓの主面に活性種が衝突してスパッタエッチングする効果が加わり、スパッタエッチングを行いながら膜を形成することができる。これにより、狭い溝１３内でも良好に膜の埋め込みができる。また、スパッタエッチングレートと成膜レートとの比率を変更することにより、埋込性能等を制御できる。このＨＤＰ−ＣＶＤ処理時の反応室内の圧力は、例えば〜１０Torr（〜１３３０．３２２Ｐａ）程度、処理温度は、例えば〜４００℃程度である。処理ガスとしては、例えばヘリウム（Ｈｅ）、酸素（Ｏ_２）およびシラン（ＳｉＨ_４）の混合ガスを用いた。

その後、基板１Ｓに対して熱処理を施し、溝１３内に埋め込んだ絶縁膜１５ｂ，１５ｃを焼き締め（デンシファイ）する。この際、本実施の形態１では、既に基板１ＳにウエルＰＷ，ＨＰＷ，ＬＰＷ，ＨＮＷ，ＬＮＷ等が形成されており、その不純物プロファイルを保持したいので、焼き締めのための熱処理温度を低くする。また、この観点から上記焼き締めのための熱処理を省略しても良い。これにより、ウエルＰＷ，ＨＰＷ，ＬＰＷ，ＨＮＷ，ＬＮＷの不純物濃度プロファイルの変動を抑制または防止できるので、フラッシュメモリの歩留まりや信頼性を向上させることができる。

その後、絶縁膜１５ｃ，１５ｂを、下層の絶縁膜１１が露出する程度まで、例えば化学的機械的研磨（Chemical Mechanical Polishing：以下、ＣＭＰという）法により研磨（除去）し、溝１３の内部のみに絶縁膜１５ａ〜１５ｃを残す。続いて、不要となった絶縁膜１１を熱リン酸等によりエッチングすることにより、溝型の分離部ＴＩを形成する。本実施の形態１の場合も、図１５に示すように、溝型の分離部ＴＩの外周に窪みＢが存在するが、半導体膜１０ａの存在により、上記図１等で説明したのと同じ深さの窪みＢであっても、窪みＢの底部から活性領域の外周角部までの距離を大きく確保することができる。すなわち、窪みＢの底部と活性領域の外周角部との間に充分な膜厚の絶縁膜を確保することができる。

また、本実施の形態１では、絶縁膜１５ｂ，１５ｃ堆積後の焼き締め温度を低減できる。また、その焼き締め処理を省略しても良い。また、本実施の形態１では、ゲート絶縁膜７ａ〜７ｄを形成した後に溝型の分離部ＴＩを形成するので、溝型の分離部ＴＩの形成工程後にゲート絶縁膜７ａ〜７ｄの形成のための酸化処理による熱負荷が無い。これらにより、溝型の分離部ＴＩの絶縁膜１５ｂ，１５ｃに対する熱によるストレス（例えばゲート絶縁膜の形成時の再酸化による絶縁膜１５ｂ，１５ｃの圧縮等）を抑制できるので、溝型の分離部ＴＩの下部外周の基板１Ｓに結晶欠陥等が生じるのを低減または防止できる。

次いで、図１６および図１７は、図１３および図１４に続く半導体装置の同一製造工程時の基板１Ｓの要部断面図である。また、図１８は図１７の周辺回路領域の基板１Ｓの要部拡大断面図である。この工程では、基板１Ｓの主面上に、導体膜（第２膜、第２導体膜）１０ｂをＣＶＤ法等により形成する。この導体膜１０ｂは、例えばリン（Ｐ）のような不純物が含有されている多結晶シリコン（ドープトポリシリコン）により形成されおり、半導体膜１０ａに接するように堆積されている。この後の工程において導体膜１０ｂ中の不純物が下層の半導体膜１０ａに拡散されることにより、半導体膜１０ａはゲート電極（第１導体膜）として機能することができるようになっている。

続いて、導体膜１０ｂ上に、例えば酸化シリコンからなる絶縁膜（第３絶縁膜）１８を、例えばオゾン（Ｏ_３）とＴＥＯＳ（Tetra Ethyl Ortho Silicate）ガスとの混合ガスを用いたＣＶＤ法により堆積する。図１８に示すように、分離部ＴＩの外周角部の窪みＢに導体膜１０ｂの一部が入り込むが、窪みＢの底部と活性領域の外周角部との間に充分な膜厚の絶縁膜を確保することができるので、活性領域の外周角部に寄生のＭＯＳ・ＦＥＴが形成されるのを抑制または防止できる。これにより、周辺回路領域の正規のＭＩＳ（Metal Insulator Semiconductor）・ＦＥＴの電気的特性が変動（低下）するのを抑制または防止できる。また、その正規のＭＩＳ・ＦＥＴのゲート絶縁膜７ａの絶縁破壊を抑制または防止できる。したがって、フラッシュメモリの歩留まりや信頼性を向上させることができる。

また、上記セット酸化法を用いないので、溝型の分離部ＴＩで囲まれる活性領域の面積を充分に確保することができる。このため、その活性領域に形成される正規のＭＩＳ・ＦＥＴ等のような素子の電気的特性（ドレイン電流等）を向上させることができる。したがって、フラッシュメモリの小型高機能化に対応できる。

次いで、図１９および図２０は、図１６および図１７に続く半導体装置の同一製造工程時の基板１Ｓの要部断面図である。この工程では、上記絶縁膜１８上にリソグラフィ工程を経てレジストパターンを形成した後、これをエッチングマスクとして、絶縁膜１８、導体膜１０ｂおよび半導体膜１０ａをパターニングすることにより、メモリ領域に、半導体膜１０ａと導体膜１０ｂとの積層膜により形成された補助ゲート配線１０を形成する。

続いて、上記エッチングマスク用のレジストパターンを除去した後、基板１Ｓの主面上にリソグラフィ工程を経てイオン注入マスク用のレジストパターンを形成する。その後、そのレジストパターンと絶縁膜１８および補助ゲート配線１０の一部とをイオン注入マスクとして基板１Ｓの上層部に、例えばホウ素（Ｂ）等のような不純物をイオン注入法等により導入することにより、チャネルストッパ領域２０を補助ゲート配線１０に自己整合的に形成する。

続いて、上記イオン注入マスク用のレジストパターンを除去した後、基板１Ｓの主面上にリソグラフィ工程を経てイオン注入マスク用のレジストパターンを形成する。その後、そのレジストパターンと絶縁膜１８および補助ゲート配線１０の一部とをイオン注入マスクとして基板１Ｓの上層部に、例えばヒ素（Ａｓ）等のような不純物をイオン注入法等により導入することにより、ｎ型の半導体領域２１を補助ゲート配線１０に対して自己整合的に形成する。この際、不純物を基板１Ｓの主面に対して斜め方向から導入することにより、ｎ型の半導体領域２１の端部が各補助ゲート配線１０の端部下に入り込むようにする。このｎ型の半導体領域２１は、フラッシュメモリのデータ線（ローカルデータ線およびローカルソース線）を形成する部分であり、補助ゲート配線１０の延在方向（紙面に垂直な方向）に沿って延在した状態で形成されている。

次いで、図２１および図２２は、図１９および図２０に続く半導体装置の同一製造工程時の基板１Ｓの要部断面図である。この工程では、基板１Ｓの主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等により堆積した後、これを異方性のドライエッチング法によりエッチバックすることにより、補助ゲート配線１０の側面にサイドウォール（側壁絶縁膜）２２を形成する。続いて、補助ゲート配線１０の隣接間のゲート絶縁膜７ｂを除去した後、その隣接間の基板１Ｓ上に、例えば酸化シリコンからなるゲート絶縁膜（第２ゲート絶縁膜）７ｅを形成する。その後、補助ゲート配線１０の隣接間に、浮遊ゲート電極形成用の導体膜（浮遊ゲート電極形成膜）２５のパターンを形成する。この導体膜２５は、例えば不純物が含有された多結晶シリコン（ドープトポリシリコン）からなり、補助ゲート配線１０の延在方向に沿って延在した状態で形成されている。導体膜２５のパターンは、例えば次のように形成する。まず、基板１Ｓの主面上全面に上記導体膜２５をＣＶＤ法等により堆積した後、その導体膜２５のうちの周辺回路領域に形成されている部分を選択的にエッチングする。続いて、基板１Ｓ上に反射防止膜（バーク）を塗布した後、その反射防止膜を、絶縁膜１８上の導体膜２５の上面が露出される程度まで異方性のドライエッチング法によりエッチバックする。その後、残された反射防止膜をエッチングマスクとして、露出される導体膜２５をエッチングすることにより、補助ゲート配線１０の隣接間に導体膜２５のパターンを形成する。その後、反射防止膜を除去する。このようにして導体膜２５のパターンを形成した後、基板１Ｓの主面上に、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を下層から順に堆積することにより、層間絶縁膜２６を形成する。

次いで、図２３および図２４は、図２１および図２２に続く半導体装置の同一製造工程時の基板１Ｓの要部断面図である。この工程では、基板１Ｓの主面上に、例えば低抵抗な多結晶シリコンからなる導体膜２８ａをＣＶＤ法等により堆積した後、その上に、例えばタングステンシリサイド（ＷＳｉｘ）からなる導体膜２８ｂをＣＶＤ法等により堆積する。続いて、導体膜２８ｂ上に、例えば酸化シリコンからなる絶縁膜２９をＣＶＤ法等により堆積する。

次いで、図２５および図２６は、図２３および図２４に続く半導体装置の同一製造工程時の基板１Ｓの要部断面図である。この工程では、リソグラフィ工程およびドライエッチング工程により絶縁膜２９、導体膜２８ｂ，２８ａ、層間絶縁膜２６、導体膜２５をパターニングすることにより、複数のワード線ＷＬおよび浮遊ゲート電極２５ＦＧを形成する。

ワード線ＷＬは、導体膜２８ａ，２８ｂからなり、補助ゲート配線１０の延在方向に対して直交する方向に沿って延在した状態で形成されている。ワード線ＷＬと浮遊ゲート電極２５ＦＧとは、その間に形成された層間絶縁膜２６により互いに絶縁されている。また、浮遊ゲート電極２５ＦＧは、導体膜２５からなり、互いに隣接する補助ゲート配線１０の間であって、基板１Ｓとワード線ＷＬとの対向面間に形成されている。浮遊ゲート電極２５ＦＧと基板１Ｓとは、その間に形成されたゲート絶縁膜７ｅにより互いに絶縁されている。また、浮遊ゲート電極２５ＦＧと補助ゲート配線１０とは、その間に形成されたサイドウォール２２により互いに絶縁されている。すなわち、浮遊ゲート電極２５ＦＧは、他の部材から電気的に分離された状態で形成されている。

このようにしてメモリセルＭＣを形成する。メモリセルＭＣは、補助ゲート配線１０の一部で形成された補助ゲート電極１０ＡＧと、浮遊ゲート電極２５ＦＧと、ワード線ＷＬの一部（浮遊ゲート電極２５Ｆの上部）で形成された制御ゲート電極２８ＣＧとの３つの電極を有している。

次いで、図２７および図２８は、図２５および図２６に続く半導体装置の同一製造工程時の基板１Ｓの要部断面図である。この工程では、メモリ周辺領域および周辺回路領域における絶縁膜１８、導体膜１０ｂおよび半導体膜１０ａをリソグラフィ工程およびドライエッチング工程によりパターニングする。これにより、ゲート電極１０Ｇ１，１０Ｇ２，１０Ｇ３を同時に形成する。ゲート電極１０Ｇ１〜１０Ｇ３は、導体膜１０ｂおよび半導体膜１０ａの積層膜により形成されている。

次いで、図２９および図３０は、図２７および図２８に続く半導体装置の同一製造工程時の基板１Ｓの要部断面図である。この工程では、基板１Ｓのｎチャネル型のＭＩＳ・ＦＥＴ形成領域に、例えばリン（Ｐ）をイオン注入法により選択的に導入することにより、ｎ⁻型の半導体領域３５ａを形成する。続いて、基板１Ｓのｐチャネル型のＭＩＳ・ＦＥＴ形成領域に、例えば二フッ化ホウ素（ＢＦ_２）をイオン注入法により選択的に導入することにより、ｐ⁻型の半導体領域３６ａを形成する。その後、基板１Ｓの主面上に、例えば酸化シリコンからなる絶縁膜３７をＣＶＤ法等により堆積した後、これをエッチバックすることにより、ゲート電極１０Ｇ１〜１０Ｇ３の側面にサイドウォール３７ａを形成するとともに、浮遊ゲート電極２５ＦＧの隣接間およびワード線ＷＬの隣接間に絶縁膜３７ｂを埋め込む。その後、基板１Ｓのｎチャネル型のＭＩＳ・ＦＥＴ形成領域に、例えばヒ素（Ａｓ）をイオン注入法により選択的に導入することにより、ｎ^＋型の半導体領域３５ｂを形成する。続いて、基板１Ｓのｐチャネル型のＭＩＳ・ＦＥＴ形成領域に、例えば二フッ化ホウ素（ＢＦ_２）をイオン注入法により選択的に導入することにより、ｐ^＋型の半導体領域３６ｂを形成する。

このようにしてｎチャネル型のＭＩＳ・ＦＥＴＱＮ１，ＱＨＮ，ＱＬＮを形成するとともに、ｐチャネル型のＭＩＳ・ＦＥＴＱＨＰ，ＱＬＰを形成する。上記ｎ⁻型の半導体領域３５ａおよびｎ^＋型の半導体領域３５ｂは、ｎチャネル型のＭＩＳ・ＦＥＴＱＮ１，ＱＨＮ，ＱＬＮのソース・ドレイン用の半導体領域である。チャネル側のｎ⁻型の半導体領域３５ａの不純物濃度は、ｎ^＋型の半導体領域３５ｂの不純物濃度よりも低く設定されている。一方、上記ｐ⁻型の半導体領域３６ａおよびｐ^＋型の半導体領域３６ｂは、ｐチャネル型のＭＩＳ・ＦＥＴＱＨＰ，ＱＬＰのソース・ドレイン用の半導体領域である。チャネル側のｐ⁻型の半導体領域３６ａの不純物濃度は、ｐ^＋型の半導体領域３６ｂの不純物濃度よりも低く設定されている。

次いで、図３１および図３２は、図２９および図３０に続く半導体装置の同一製造工程時の基板１Ｓの要部断面図である。この工程では、絶縁膜３８，３９をＣＶＤ法等により下層から順に堆積した後、その上部をＣＭＰ法により研磨して絶縁膜３９の上面を平坦にする。続いて、リソグラフィ工程およびドライエッチング工程により、コンタクトホールＣＴを形成した後、基板１Ｓの主面上にバリアメタル膜をスパッタリング法等により堆積する。バリアメタル膜は、例えばチタン（Ｔｉ）膜とその上に堆積された窒化チタン（ＴｉＮ）膜との積層膜により形成されている。その後、基板１Ｓの主面上に、例えばタングステン（Ｗ）からなる導体膜４０をＣＶＤ法等により堆積した後、絶縁膜３９上の導体膜４０をＣＭＰ法等により研磨（除去）し、コンタクトホール内のみに上記バリアメタル膜と導体膜４０とが残るようにする。これにより、プラグＰＬを形成する。その後、基板１Ｓの主面上に、例えばタングステンからなる導体膜４１をスパッタリング法等により堆積した後、これをリソグラフィ工程およびドライエッチング工程によりパターニングすることにより第１層配線ＭＬ１を形成する。なお、この段階では導体膜１０ｂ中の不純物が半導体膜１０ａ中に拡散しており、半導体膜１０ａは導体膜として機能するようになっている。これ以降は通常の配線工程および組立工程を経てフラッシュメモリを製造する。

次に、本実施の形態１のフラッシュメモリのメモリセルＭＣの動作の一例を図３３により説明する。図３３はデータ書き込み動作時のメモリ領域の基板１Ｓの要部拡大断面図を示している。なお、符号ＴＡＧ１，ＴＡＧ２は補助ゲート配線に接続された電極、符号ＴＷＬはワード線ＷＬに接続された電極、符号ＴＤ１，ＴＤ２はデータ線用のｎ型の半導体領域に接続された電極、符号ＴＷはｐ型のウエルＰＷに電気的に接続された電極を示している。

メモリセルＭＣへのデータ書き込みは、選択ワード線ＷＬ（電極ＴＷＬ）に、例えば１３Ｖ、一方のデータ線（電極ＴＤ１）に、例えば０Ｖ、他方のデータ線（電極ＴＤ２）に、例えば５Ｖ、一方の補助ゲート電極（電極ＴＡＧ１）に、例えば０．６Ｖ、他方の補助ゲート電極（電極ＴＡＧ２）に、例えば０Ｖを印加することにより、基板１Ｓに生じたホットエレクトロンを浮遊ゲート電極２５ＦＧに注入することにより行う。この際、一方のメモリセルＭＣにデータを書き込んでいる間、他方の補助ゲート電極（電極ＴＡＧ２）を０Ｖに固定し、他方のメモリセルＭＣでのチャネル形成を抑制する。すなわち、補助ゲート配線１０は、書き込みゲートとしてだけではなく、フィールドアイソレーションとしても機能する。これにより、メモリ領域には、溝型の分離部ＴＩが不要となり、データ線間のピッチの縮小が可能となっている。また、選択ワード線ＷＬの印加時間を変化させることで、浮遊ゲート電極２５ＦＧに蓄える電荷量を制御させることができる。これによって、メモリセルＭＣに多値記憶させることができる。

また、上記電圧印加条件により、電極ＴＡＧ１に接続された補助ゲート電極１０ＡＧ下のチャネルは弱反転、選択メモリセルＭＣの浮遊ゲート電極２５ＦＧ下のチャネルは完全に空乏化するので、電極ＴＡＧ１に接続された補助ゲート電極１０ＡＧ下の基板１Ｓ部分と、選択メモリセルＭＣの浮遊ゲート電極２５ＦＧ下の基板１Ｓ部分との境界部において大きなポテンシャルドロップが生じる。これにより、上記境界部のチャネル横方向電界を増大させることができるので、効率良くホットエレクトロンを生成することができる。

データの消去動作時では、選択ワード線ＷＬに負電圧−１８Ｖ、一方のデータ線（電極ＴＤ１）に例えば１．０Ｖ、他方のデータ線（電極ＴＤ２）に例えば２．０Ｖ、一方の補助ゲート電極（電極ＴＡＧ１）に例えば１．０Ｖ、他方の補助ゲート電極（電極ＴＡＧ２）に例えば２．０Ｖを印加することにより、浮遊ゲート電極２５ＦＧから基板１ＳへのＦ−Ｎ（Fowler Nordheim）トンネル放出により行う。

データ読み出し動作では、選択メモリセルＭＣの浮遊ゲート電極２５ＦＧを挟む一対のデータ線（ｎ型の半導体領域２１，２１）の一方のデータ線（電極ＴＤ１）に例えば１．２Ｖ、他方のデータ線（電極ＴＤ２）に例えば０Ｖ、一方の補助ゲート電極（電極ＴＡＧ１）に例えば３．５Ｖ、他方の補助ゲート電極（電極ＴＡＧ２）に例えば０Ｖを印加し、一対のデータ線間に読み出し電流を流すようにする。この時、浮遊ゲート電極２５ＦＧの蓄積電荷の状態で、選択メモリセルＭＣのしきい値電圧が変わるので、選択ワード線ＷＬ（電極ＴＷＬ）に例えば２．４Ｖ、３．５Ｖ、４．６Ｖ等の電圧を印加することで、上記読み出し電流の状況で、選択メモリセルＭＣのデータを判断できる。すなわち、メモリセルＭＣの多値読み出しが可能となる。

また、本実施の形態で示した周辺回路領域のＭＩＳ・ＦＥＴのうち、高耐圧部のＭＩＳ・ＦＥＴは、例えば電源電圧から数倍の電圧を生成する昇圧回路、昇圧用クロック発生回路、電圧クランプ回路、行や列を選択するカラムデコーダやロウデコーダ、カラムラッチ回路およびＷＥＬＬ制御回路などを構成する素子である。

また、本実施の形態で示した周辺回路領域のＭＩＳ・ＦＥＴのうち、低耐圧部のＭＩＳ・ＦＥＴは、メモリアレイの書き換え制御回路として形成されており、設定回路、通常用書き換えクロック生成回路、高速用書き換えクロック生成回路および書き換えタイミング制御回路等を有する回路等を構成する素子である。

（実施の形態２）
本実施の形態２の補助ゲート電極を持つフラッシュメモリは、例えば８Ｇｂ（ギガビット）のＡＮＤ型のフラッシュメモリである。図３４は本実施の形態２のフラッシュメモリのメモリ領域およびメモリ周辺領域の基板１Ｓの断面図、図３５は本実施の形態２のフラッシュメモリの周辺回路領域の基板１Ｓの断面図である。

メモリ領域以外の構成は、前記実施の形態１と同じである。例えば本実施の形態２の場合も、メモリ周辺領域および周辺回路領域の溝型の分離部ＴＩの溝１３は、前記実施の形態１と同様に、ゲート絶縁膜７ａ〜７ｄの形成後、補助ゲート配線１０の一部を構成する半導体膜１０ａおよび絶縁膜１１（図１２参照）のパターンをエッチングマスクとして形成されている。

異なるのは、メモリ領域の構成である。すなわち、本実施の形態２では、メモリセルＭＣの互いに隣接する補助ゲート電極１０ＡＧの間に２つの浮遊ゲート電極２５ＦＧが配置されている。この２つの浮遊ゲート電極２５ＦＧは、各々の間に介在された絶縁膜４５により互いに電気的に分離された状態で、互いに隣接する補助ゲート電極１０ＡＧの側壁にサイドウォール２２を介して設けられている。また、データ線を形成するｎ型の半導体領域２１は、互いに隣接する補助ゲート配線１０の間に補助ゲート配線１０の延在方向に沿って延在した状態で形成されている。なお、ｎ型の半導体領域２１の外周にはｐ型の半導体領域４９が形成されている。

また、メモリ周辺領域および周辺回路領域のゲート電極１０Ｇ１，１０Ｇ２，１０Ｇ３上には、例えば酸化シリコンからなる絶縁膜４６が形成されている。ゲート電極１０Ｇ１，１０Ｇ２，１０Ｇ３と絶縁膜４６との積層パターンの側壁には、例えば酸化シリコンからなるサイドウォール４７が形成されている。これら以外の構成は、前記実施の形態１と同じなので説明を省略する。

次に、本実施の形態２のフラッシュメモリの製造方法例を説明する。

図３６は本実施の形態２のフラッシュメモリの製造工程中のメモリ領域およびメモリ周辺領域の基板１Ｓの要部断面図、図３７は図３６と同一工程時の周辺回路領域の基板１Ｓの要部断面図を示している。メモリ領域には、前記実施の形態１の図３〜図２０で説明したのと同様の工程を経て補助ゲート配線１０が形成されている。ここでは、例えば窒化シリコンからなる絶縁膜５０のパターンをエッチングマスクとして、絶縁膜１８および補助ゲート配線１０をパターニングしている。続いて、基板１Ｓ（半導体ウエハ）の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等によって堆積した後、これを異方性のドライエッチングによりエッチバックすることにより、補助ゲート配線１０および絶縁膜１８の側面にサイドウォール２２を形成する。

次いで、図３８および図３９は、図３６および図３７に続く半導体装置の同一製造工程時の基板１Ｓの要部断面図である。この工程では、互いに隣接する補助ゲート配線１０の間の基板１Ｓ主面上のゲート絶縁膜７ｂを除去した後、互いに隣接する補助ゲート配線１０の間の基板１Ｓ主面上にゲート絶縁膜７ｅを熱酸化法により形成する。続いて、基板１Ｓの主面上に、例えば低抵抗な多結晶シリコンからなる導体膜をＣＶＤ法等によって堆積した後、これをエッチングすることにより、補助ゲート配線１０および絶縁膜１８の側面にサイドウォール２２を介して浮遊ゲート電極形成用の導体膜２５のパターンを形成する。互いに隣接する補助ゲート配線１０間の導体膜２５は互いに分離されている。

次いで、図４０および図４１は、図３８および図３９に続く半導体装置の同一製造工程時の基板１Ｓの要部断面図である。この工程では、導体膜２５の露出表面に絶縁膜５３を形成した後、基板１Ｓに、例えばホウ素（Ｂ）およびヒ素（Ａｓ）を順にイオン注入することにより、互いに隣接する補助ゲート配線１０の隣接間にｎ型の半導体領域２１とそれを内包するｐ型の半導体領域４９とを形成する。続いて、基板１Ｓの主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等によって堆積した後、これをＣＭＰ法により研磨しエッチングすることにより互いに隣接する導体膜２５の間に絶縁膜４５（図３４参照）を形成する。この絶縁膜４５の形成工程の間に、絶縁膜５０もエッチング除去する。これ以降は、前記実施の形態１とほぼ同じなので説明を省略する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。

例えば前記実施の形態１，２においては、半導体膜１０ａへの不純物導入は、その上層の導体膜１０ｂ中の不純物を拡散することにより行っていたが、これに限定されるものではなく、例えば絶縁膜１１の除去後、導体膜１０ｂの堆積前に、露出された半導体膜１０ａに所望の不純物をイオン注入法により導入するようにしても良い。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である単体のフラッシュメモリの製造方法に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えばフラッシュメモリとマイクロプロセッサ等のような論理回路とを同一基板に設けている他の半導体装置の製造方法にも適用できる。

本発明は、補助ゲート電極を持つ不揮発性メモリを有する半導体装置の製造業に適用できる。

左側は本発明者が検討した補助ゲート電極を持つフラッシュメモリの周辺回路領域の半導体基板の要部断面図、右側は左側の領域Ａの拡大断面図である。 左側はセット酸化処理をした場合の半導体基板の要部断面図、右側は左側の領域Ａの拡大断面図である。 本発明の一実施の形態である半導体装置の製造工程時のメモリ領域およびメモリ周辺領域の半導体基板の要部断面図である。 図３と同一の製造工程時の周辺回路領域の半導体基板の要部断面図である。 図３および図４に続く半導体装置の製造工程時の半導体基板のメモリ領域およびメモリ周辺領域の要部断面図である。 図５と同一の製造工程時の周辺回路領域の半導体基板の要部断面図である。 図５および図６に続く半導体装置の製造工程時の半導体基板のメモリ領域およびメモリ周辺領域の要部断面図である。 図７と同一の製造工程時の周辺回路領域の半導体基板の要部断面図である。 図７および図８に続く半導体装置の製造工程時の半導体基板のメモリ領域およびメモリ周辺領域の要部断面図である。 図９と同一の製造工程時の周辺回路領域の半導体基板の要部断面図である。 図９および図１０に続く半導体装置の製造工程時の半導体基板のメモリ領域およびメモリ周辺領域の要部断面図である。 図１１と同一の製造工程時の周辺回路領域の半導体基板の要部断面図である。 図１１および図１２に続く半導体装置の製造工程時の半導体基板のメモリ領域およびメモリ周辺領域の要部断面図である。 図１３と同一の製造工程時の周辺回路領域の半導体基板の要部断面図である。 左側は図１４の周辺回路領域の半導体基板の要部拡大断面図、右側は同図の左側の領域Ａの拡大断面図である。 図１３および図１４に続く半導体装置の製造工程時の半導体基板のメモリ領域およびメモリ周辺領域の要部断面図である。 図１６と同一の製造工程時の周辺回路領域の半導体基板の要部断面図である。 図１７の周辺回路領域の半導体基板の要部拡大断面図である。 図１６および図１７に続く半導体装置の製造工程時の半導体基板のメモリ領域およびメモリ周辺領域の要部断面図である。 図１１９と同一の製造工程時の周辺回路領域の半導体基板の要部断面図である。 図１９および図２０に続く半導体装置の製造工程時の半導体基板のメモリ領域およびメモリ周辺領域の要部断面図である。 図２１と同一の製造工程時の周辺回路領域の半導体基板の要部断面図である。 図２１および図２２に続く半導体装置の製造工程時の半導体基板のメモリ領域およびメモリ周辺領域の要部断面図である。 図２３と同一の製造工程時の周辺回路領域の半導体基板の要部断面図である。 図２３および図２４に続く半導体装置の製造工程時の半導体基板のメモリ領域およびメモリ周辺領域の要部断面図である。 図２５と同一の製造工程時の周辺回路領域の半導体基板の要部断面図である。 図２５および図２６に続く半導体装置の製造工程時の半導体基板のメモリ領域およびメモリ周辺領域の要部断面図である。 図２７と同一の製造工程時の周辺回路領域の半導体基板の要部断面図である。 図２７および図２８に続く半導体装置の製造工程時の半導体基板のメモリ領域およびメモリ周辺領域の要部断面図である。 図２９と同一の製造工程時の周辺回路領域の半導体基板の要部断面図である。 図２９および図３０に続く半導体装置の製造工程時の半導体基板のメモリ領域およびメモリ周辺領域の要部断面図である。 図３１と同一の製造工程時の周辺回路領域の半導体基板の要部断面図である。 本発明の一実施の形態である半導体装置のデータ書き込み動作時のメモリ領域の半導体基板の要部拡大断面図である。 本発明の他の実施の形態である半導体装置のメモリ領域およびメモリ周辺領域の半導体基板の要部断面図である。 図３４の半導体装置の周辺回路領域の半導体基板の要部断面図である。 図３４および図３５の半導体装置の製造工程中のメモリ領域およびメモリ周辺領域の半導体基板の要部断面図である。 図３６と同一の製造工程時の周辺回路領域の半導体基板の要部断面図である。 図３６および図３７に続く半導体装置の製造工程時の半導体基板のメモリ領域およびメモリ周辺領域の要部断面図である。 図３８と同一の製造工程時の周辺回路領域の半導体基板の要部断面図である。 図３８および図３９に続く半導体装置の製造工程時の半導体基板のメモリ領域およびメモリ周辺領域の要部断面図である。 図４０と同一の製造工程時の周辺回路領域の半導体基板の要部断面図である。

符号の説明

１Ｓ 半導体基板
２ 絶縁膜
３，３ａ，３ｂ ゲート絶縁膜
４ ゲート電極
６ 絶縁膜
７ａ〜７ｄ ゲート絶縁膜（第１ゲート絶縁膜）
７ｅ ゲート絶縁膜（第２ゲート絶縁膜）
１０ 補助ゲート配線
１０ＡＧ 補助ゲート電極
１０Ｇ１〜１０Ｇ３ ゲート電極
１０ａ 半導体膜（第１膜）
１０ｂ 導体膜（第２膜）
１１ 絶縁膜（第１絶縁膜）
１３ 溝
１５ａ 絶縁膜（第２絶縁膜）
１５ｂ 絶縁膜（第２絶縁膜）
１５ｃ 絶縁膜（第２絶縁膜）
１８ 絶縁膜（第３絶縁膜）
２０ チャネルストッパ領域
２１ ｎ型の半導体領域
２２ サイドウォール（側壁絶縁膜）
２５ 導体膜
２５ＦＧ 浮遊ゲート電極
２６ 層間絶縁膜
２８ａ，２８ｂ 導体膜
２８ＣＧ 制御ゲート電極
２９ 絶縁膜
３５ａ ｎ⁻型の半導体領域
３５ｂ ｎ^＋型の半導体領域
３６ａ ｐ⁻型の半導体領域
３６ｂ ｐ^＋型の半導体領域
３７ 絶縁膜
３８ 絶縁膜
３９ 絶縁膜
４０ 導体膜
４１ 導体膜
４５ 絶縁膜
４６ 絶縁膜
４７ サイドウォール
４９ ｐ型の半導体領域
５０ 絶縁膜
５３ 絶縁膜
Ｂ 窪み
ＴＩ 溝型の分離部
ＮＩＳＯ ｎ型の埋込領域
ＰＷ，ＨＰＷ，ＬＰＷ ｐ型のウエル
ＨＮＷ，ＬＮＷ ｎ型のウエル
ＭＥ，Ｅ ｐ型の半導体領域
ＭＤ ｎ型の半導体領域
ＲＰ１ フォトレジストパターン
ＷＬ ワード線
ＱＮ１ ｎチャネル型のＭＩＳ・ＦＥＴ
ＱＨＮ ｎチャネル型のＭＩＳ・ＦＥＴ
ＱＬＮ ｎチャネル型のＭＩＳ・ＦＥＴ
ＱＨＰ ｐチャネル型のＭＩＳ・ＦＥＴ
ＱＬＰ ｐチャネル型のＭＩＳ・ＦＥＴ
ＴＡＧ１，ＴＡＧ２ 電極
ＴＷＬ 電極
ＴＤ１，ＴＤ２ 電極
ＴＷ 電極
ＣＴ コンタクトホール
ＰＬ プラグ

Claims (9)

1. 以下の工程を有する半導体装置の製造方法：
   （ａ）ウエハを用意する工程、
   （ｂ）前記ウエハを構成する半導体基板の主面上に第１ゲート絶縁膜を形成する工程、
   （ｃ）前記第１ゲート絶縁膜上に、後に補助ゲート配線となる第１膜を堆積する工程、
   （ｄ）前記第１膜上に第１絶縁膜を堆積する工程、
   （ｅ）前記第１膜および前記第１絶縁膜をパターニングすることにより、前記半導体基板の主面上に、メモリ領域と、前記メモリ領域の外部領域の活性領域とを覆い、かつ、前記外部領域の分離領域が露出されるようなマスキングパターンを形成する工程、
   （ｆ）前記マスキングパターンをエッチングマスクとして、前記マスキングパターンから露出する前記半導体基板をエッチングすることにより、前記分離領域の前記半導体基板に溝を形成する工程、
   （ｇ）前記溝を埋め込むように前記半導体基板の主面上に第２絶縁膜を堆積した後、前記第２絶縁膜が前記溝内に残されるように、かつ、前記第１膜が露出されるように、前記第２絶縁膜および前記第１絶縁膜を除去することにより、前記溝内に前記第２絶縁膜により形成される溝型の分離部を形成する工程、
   （ｈ）前記（ｇ）工程後、前記半導体基板の主面上に、前記補助ゲート配線となる第２膜を前記第１膜上に接するように堆積する工程、
   （ｉ）前記第２膜上に第３絶縁膜を堆積する工程、
   （ｊ）前記第３絶縁膜、前記第２膜および前記第１膜をパターニングすることにより、前記メモリ領域の前記半導体基板の主面上に、前記第１膜と前記第２膜との積層膜で形成され、前記半導体基板の主面に沿って第１方向に延在した状態で形成される複数の前記補助ゲート配線を形成する工程、
   （ｋ）前記補助ゲート配線の側壁に側壁絶縁膜を形成する工程、
   （ｌ）前記複数の補助ゲート配線の隣接間の前記第１ゲート絶縁膜を除去し、代わりに前記複数の補助ゲート配線の隣接間の前記半導体基板の主面上に第２ゲート絶縁膜を形成する工程、
   （ｍ）前記複数の補助ゲート配線の隣接間の前記第２ゲート絶縁膜上に、後に浮遊ゲート電極となる浮遊ゲート電極形成膜を形成する工程、
   （ｎ）前記浮遊ゲート電極形成膜上に層間絶縁膜を堆積する工程、
   （ｏ）前記（ｎ）工程後の前記半導体基板の主面上に、後にワード線となるワード線形成膜を堆積する工程、
   （ｐ）前記ワード線形成膜、前記層間絶縁膜および前記浮遊ゲート電極形成膜をパターニングすることにより、前記ワード線形成膜により形成され前記半導体基板の主面に沿って前記第１方向に交差する第２方向に延在した状態で形成される複数のワード線と、前記浮遊ゲート電極形成膜により形成され他の部材から電気的に分離された状態で形成される複数の浮遊ゲート電極とを形成する工程。
2. 請求項１記載の半導体装置の製造方法において、前記（ａ）工程後、前記（ｂ）工程前に前記外部領域の前記半導体基板にウエルを形成する工程を有することを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、前記（ｃ）工程における前記第１膜は不純物が含有されていない多結晶シリコンにより形成されていることを特徴とする半導体装置の製造方法。
4. 請求項３記載の半導体装置の製造方法において、前記（ｇ）工程における前記第２膜は不純物が含有された多結晶シリコンにより形成されていることを特徴とする半導体装置の製造方法。
5. 請求項１記載の半導体装置の製造方法において、前記第２絶縁膜は、熱酸化膜、熱ＣＶＤ膜およびプラズマＣＶＤ膜を下層から順に堆積することにより形成されていることを特徴とする半導体装置の製造方法。
6. 請求項１記載の半導体装置の製造方法において、前記第３絶縁膜、前記第２膜および前記第１膜をパターニングすることにより、前記外部領域の前記半導体基板の主面上に、前記第１膜と前記第２膜との積層膜で形成されるゲート電極を形成する工程を有することを特徴とする半導体装置の製造方法。
7. （ａ）メモリ領域と前記メモリ領域の外部領域とを有する半導体基板と、
   （ｂ）前記メモリ領域において前記半導体基板の主面上に第１ゲート絶縁膜を介して形成され、前記半導体基板の主面に沿って第１方向に延在した状態で形成された複数の補助ゲート配線と、
   （ｃ）前記補助ゲート配線上に形成された絶縁膜と、
   （ｄ）前記補助ゲート配線の側壁に形成された側壁絶縁膜と、
   （ｅ）前記複数の補助ゲート配線の隣接間において、前記側壁絶縁膜により前記第１ゲート電極とは電気的に絶縁された状態で形成され、かつ、前記半導体基板の主面上に第２ゲート絶縁膜を介して形成された浮遊ゲート電極と、
   （ｆ）前記絶縁膜および前記浮遊ゲート電極を覆うように形成された層間絶縁膜と、
   （ｇ）前記層間絶縁膜上に、前記半導体基板の主面に沿って前記第１方向に対して交差する第２方向に延在した状態で形成された複数のワード線と、
   （ｈ）前記外部領域の分離領域において、前記半導体基板に形成された溝内に絶縁膜を埋め込むことにより形成された溝型の分離部とを有し、
   前記複数の補助ゲート配線は、第１導体膜と第２導体膜との積層膜により形成されていることを特徴とする半導体装置。
8. 請求項７記載の半導体装置において、前記溝型の分離部を構成する絶縁膜は、熱酸化膜、熱ＣＶＤ膜およびプラズマＣＶＤ膜の積層膜により形成されていることを特徴とする半導体装置。
9. 請求項７記載の半導体装置において、前記外部領域の電界効果トランジスタのゲート電極は、前記メモリ領域の補助ゲート配線と同じ構成とされていることを特徴とする半導体装置。

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