TWI480982B - 垂直記憶體單元 - Google Patents

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Description

垂直記憶體單元
本發明概言之係關於半導體記憶體裝置及方法，且更特定而言，係關於垂直記憶體單元結構、裝置及形成方法。
本申請案係關於2010年3月2日提出申請且題目為「SEMICONDUCTOR-METAL-ON-INSULATOR STRUCTURES,METHODS OF FORMING SUCH STRUCTURES,AND SEMICONDUCTOR DEVICES INCLUDING SUCH STRUCTURES」之同在申請中之美國專利申請案系列號12/715,704，此美國專利申請案之揭示內容以全文引用的方式併入本文中。
記憶體裝置通常提供為電腦或其他電子裝置中之內部半導體積體電路。存在諸多不同類型之記憶體，包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、電阻性記憶體及快閃記憶體以及其他記憶體。電阻性記憶體之類型包含可程式化導體記憶體及電阻性隨機存取記憶體(RRAM)以及其他記憶體。
記憶體裝置係用作需要高記憶體密度、高可靠性及在無電力之情況下的資料保留之一寬廣範圍之電子應用之非揮發性記憶體。舉例而言，非揮發性記憶體可用於個人電腦、可攜式記憶體卡、固態磁碟機(SSD)、數位相機、蜂巢式電話、可攜式音樂播放器(諸如MP3播放器)、電影播 放器及其他電子裝置。
一垂直記憶體單元可包含毗鄰控制閘極之一電浮動主體區域。電浮動主體區域可儲存電荷。儲存於電浮動主體區域中之電荷之存在或不存在可分別表示一邏輯高或二進制「1」資料狀態或者一邏輯低或二進制「0」資料狀態。
一般而言，電浮動主體區域之體積越大，其中可儲存之電荷越多。然而，在以較小標度製造垂直記憶體單元時，電浮動主體區域之體積亦減小。電荷可(舉例而言)跨越電容洩漏路徑(其跨越涉及電浮動主體區域及其他摻雜材料之接面)自電浮動主體區域之體積洩漏。存在採用進階積體電路及/或使用改良效能、減少洩漏電流及增強總體比例調整之技術、材料及裝置來製造進階積體電路之一持續趨勢。隨著電浮動主體區域之體積減小，控制自電浮動主體區域之體積之電荷洩漏變得越來越重要，此乃因所儲存電荷之總量隨著裝置大小變小而減少。
本發明提供與一垂直記憶體單元相關聯之形成方法、裝置及設備。一種形成一垂直記憶體單元之實例方法可包含在一導體線上方形成一半導體結構。該半導體結構可具有一第一區域，該第一區域包含第一摻雜材料與第二摻雜材料之間的一第一接面。在該第一區域上面之半導體結構之一第一對側壁上形成一蝕刻保護材料。在一第一維度上相對於半導體結構之一主體區域減小第一區域之一體積。
如本發明中所闡述，具有毗鄰一主體區域之一減小體積 之各種區域之一垂直記憶體單元將因而亦具有減小之接面橫截面積。各種區域之體積減小以及接面橫截面積減小係相對於垂直記憶體單元之主體區域而減小。減小接面橫截面積會降低跨越各別接面之電容，藉此減少所儲存電荷遠離主體區域之洩漏。
在本發明之以下詳細說明中，參考形成本發明之一部分之隨附圖式，且在隨附圖式中以圖解說明之方式展示可如何實踐本發明之一或多個實施例。充分詳細地闡述此等實施例以使熟習此項技術者能夠實踐本發明之實施例，且應理解，可利用其他實施例且可在不背離本發明之範疇之前提下作出程序、電及/或結構改變。
本文中之圖遵循一編號慣例，其中第一個數字或前幾個數字對應於圖式之圖編號，且其餘數字識別圖式中之一元件或組件。不同圖之間的類似元件或組件可藉由使用類似數字來識別。如將瞭解，本文中可添加、交換及/或消除各種實施例中所展示之元件以便提供本發明之若干個額外實施例。另外，圖中所提供之元件之比例及相對標度意欲圖解說明本發明之各種實施例且並不用於一限定意義。
圖1圖解說明一先前技術垂直記憶體單元之一剖視圖。圖1展示一基於垂直閘流體之1T動態隨機存取記憶體(DRAM)單元100，其具有一N+摻雜材料102、一P-摻雜材料104、一N-摻雜材料106、一P+摻雜材料108、一接觸材料114及一導電(例如，金屬)材料116。舉例而言，金屬材 料116可係一資料線(例如，位元線)。一接面103在N+摻雜材料102與P-摻雜材料104之間。一接面105在P-摻雜材料104與N-摻雜材料106之間。一接面107在N-摻雜材料106與P+摻雜材料108之間。
毗鄰P-摻雜材料104之一部分形成一閘極結構，該閘極結構包含藉由一閘極絕緣體材料112與P-摻雜材料104分離之一導電材料110。毗鄰該閘極結構之P-摻雜材料104之部分稱為一主體區域120。主體區域120具有在一第一維度上之一寬度118，及在一第二維度上之一深度(進出圖1之平面延伸，正交於寬度118)。主體區域120具有等於寬度118乘以該深度之主體區域120之一橫截面積。主體區域120亦具有等於主體區域120之橫截面積乘以高度之一體積。
接面103具有等於在一第一維度上之一寬度122與在第二維度上之一深度之一橫截面積。類似地，接面105具有等於在一第一維度上之一接面寬度122與在第二維度上之一深度之一橫截面積。基於垂直閘流體之1T DRAM 100展示為經製造以具有等於主體區域之寬度118之一接面寬度103及接面寬度105。因此，在接面103與接面105之深度亦一致之情況下，每一接面之橫截面積等於主體區域120之橫截面積。
圖2A至圖2B圖解說明根據本發明之實施例之垂直記憶體單元之剖視圖。圖2A展示根據一或多個實施例之一垂直記憶體單元225。舉例而言，垂直記憶體單元225可係一基於閘流體之1T DRAM。垂直記憶體單元225可具有配置成 一垂直結構之一N+摻雜材料232、一P-摻雜材料234、一N-摻雜材料236、一P+摻雜材料238、一接觸材料244及一導電(例如，金屬)材料246。舉例而言，金屬材料246可係一位元線。一接面233在N+摻雜材料232與P-摻雜材料234之間。一接面235在P-摻雜材料234與N-摻雜材料236之間。一接面237在N-摻雜材料236與P+摻雜材料238之間。
可毗鄰P-摻雜材料234之一部分形成一或多個控制閘極結構，包含藉由一閘極絕緣體材料242與P-摻雜材料234分離之一導電材料240。舉例而言，導電材料240可係垂直記憶體單元之存取線(例如，字線)或可耦合至該等存取線。本發明中所提及之導電材料可包含低電阻材料，其包含但不限於：一相變材料、鈦、矽化鈦、氧化鈦、氮化鈦、鉭、矽化鉭、氧化鉭、氮化鉭、鎢、矽化鎢、氧化鎢、氮化鎢、其他金屬、金屬矽化物、金屬氧化物或金屬氮化物材料或包含多種不同導電材料之其組合。
毗鄰控制閘極結構之P-摻雜材料234之部分稱為一主體區域227。控制閘極結構下面的包含接面233之垂直記憶體單元225之一部分稱為一第一區域226。控制閘極結構上面的包含接面235且可包含接面237之垂直記憶體單元225之一部分稱為一第二區域228。
主體區域227具有在一第一維度上之一寬度248及在一第二維度上之一深度(進出圖2A之平面延伸，正交於寬度248)。主體區域227具有等於寬度248乘以主體區域深度之一橫截面積。主體區域227亦具有等於主體區域227之橫截 面積乘以主體區域227之高度之一體積。
接面233具有等於在一第一維度上之一寬度252與在第二維度上之一深度之一橫截面積。類似地，接面235具有等於在一第一維度上之一接面寬度254與在第二維度上之一深度之一橫截面積。垂直記憶體單元225展示為經製造以具有小於主體區域227之寬度248之一接面寬度252。因此，接面233之橫截面積可小於主體區域227之橫截面積(對於一致之接面233及主體區域227深度而言)。
垂直記憶體單元225展示為經製造以具有可小於寬度248之一接面寬度254。因此，接面235之橫截面積可小於主體區域227之橫截面積(對於一致之接面235及主體區域227深度而言)。垂直記憶體單元225亦展示為經製造以具有可小於接面寬度252之一接面寬度254。因此，接面235之橫截面積可小於接面235之橫截面積(對於一致之接面233及接面235深度而言)。然而，本發明之實施例並不如此受限定。例如，接面寬度254可相同於、等於或大於接面寬度252。接面235之橫截面積可相同於、等於或大於接面233之橫截面積。
垂直記憶體單元225展示為經製造以具有一接面237，接面237具有類似於接面235之寬度254之一寬度。接面237亦可具有在第二維度上之與接面235之深度相同之一深度。因此，接面237之橫截面積可等於接面235之橫截面積。然而，本發明之實施例並不如此受限定，且接面237之橫截面積可相同於或大於第一接面233及/或第二接面235之橫 截面積。
垂直記憶體單元225之主體區域227可電浮動且可儲存電荷。舉例而言，儲存於主體區域227中之電荷之存在可表示一種邏輯資料狀態，例如「1」。舉例而言，電浮動主體區域227中之電荷之不存在可表示另一種邏輯資料狀態，例如「0」。
可儲存於主體區域227中之電荷之數量與主體區域227之體積相關。主體區域227之體積與主體區域之高度、寬度248及深度成比例。然而，電荷可(舉例而言)經由跨越毗鄰該主體區域之接面(諸如接面233及/或235)之電容洩漏路徑自主體區域227之體積洩漏。一般而言，一體積之尺寸越大，涉及該體積之一接面之橫截面積越大。一接面之橫截面積越大，接面電容越大，且儲存於主體區域227之體積中之電荷可洩漏得越快。
提供具有一足夠體積234之主體區域227之一垂直記憶體單元(亦即，提供具有大尺寸之一主體區域)以支援改良之電荷儲存能力可與提供涉及主體區域227之接面(例如，接面233及接面235)之小橫截面積相衝突。然而，本發明之技術同時地滿足提供一大體積之主體區域227以及針對一既定垂直記憶體單元大小減小主體區域227之接面橫截面積。可看出，圖2A中所展示之垂直記憶體單元225藉由相對於主體區域227之寬度248(及橫截面積)減小接面233及235之寬度(及橫截面積)而滿足此等同時約束。藉由(例如)關於圖3A至圖3H所闡述之技術可相對於主體區域227之寬 度248(及橫截面積)減小接面233及235之寬度(及橫截面積)。
一基於垂直閘流體之DRAM(諸如垂直記憶體單元225)之保留係基於接面233及235之橫截面積，如上文所論述，例如，減少所儲存電荷洩漏會改良電荷保留，且因此改良資料及/或邏輯狀態保留。可藉由相對於跨越接面233及235之電容來提供跨越控制閘極結構(亦即，跨越閘極介電質242)之一大電容而改良一基於垂直閘流體之DRAM(諸如垂直記憶體單元225)之效能。因此，與先前垂直記憶體單元(諸如，圖1中所展示之單元100)相比，提供減小寬度且因此減小橫截面積之接面233及235。
圖2B展示根據本發明之一或多個實施例之一垂直記憶體單元245。舉例而言，垂直記憶體單元245可係一基於閘流體之1T DRAM。垂直記憶體單元245可具有配置成一垂直結構之一N+摻雜材料202、一P-摻雜材料204、一N-摻雜材料206、一P+摻雜材料208、一接觸材料244及一導電(例如，金屬)材料246。舉例而言，金屬材料246可係一位元線或可耦合至一位元線。一接面239在N+摻雜材料202與P-摻雜材料204之間。一接面241在P-摻雜材料204與N-摻雜材料206之間。一接面243在N-摻雜材料206與P+摻雜材料208之間。
可毗鄰P-摻雜材料204之一部分形成一或多個控制閘極結構，該一或多個控制閘極結構包含藉由一閘極絕緣體材料242與P-摻雜材料204分離之一導電材料240。舉例而 言，導電材料240可係垂直記憶體單元之字線或可耦合至該等字線。毗鄰控制閘極結構之P-摻雜材料204之部分稱為一主體區域227。控制閘極結構下面的包含接面239之垂直記憶體單元245之一部分稱為一第一區域226。控制閘極結構上面的包含接面241(且可包含接面243)之垂直記憶體單元245之一部分稱為一第二區域228。
主體區域227具有在一第一維度上之一寬度248，及在一第二維度上之一深度(進出圖2B之平面延伸，正交於寬度248)。主體區域227具有等於主體區域之寬度248乘以深度之一橫截面積。主體區域227亦具有等於主體區域227之橫截面積乘以主體區域227之高度之一體積。
接面239具有等於在一第一維度上之寬度239與在第二維度上之第一接面之一深度之一橫截面積。接面241具有等於在一第一維度上之寬度241與在第二維度上之一深度之一橫截面積。垂直記憶體單元245展示為經製造以具有小於寬度248之寬度239。寬度239因氧化材料201而減小。可藉由氧化第一區域226形成氧化材料201，以使得消耗某一體積之N+摻雜材料202及P-摻雜材料204，藉此減小N+摻雜材料202與P-摻雜材料204之間的寬度及橫截面積(亦即，接面239)。接面239之橫截面積可經製造以小於主體區域227之橫截面積。
垂直記憶體單元245展示為經製造以具有可小於主體區域227之寬度248之接面241之一寬度。因此，接面241之橫截面積可小於主體區域227之橫截面積(對於一致之接面 241及主體區域227深度而言)。垂直記憶體單元245亦展示為經製造以具有可小於接面239之寬度之接面241之寬度。因此，接面241之橫截面積可小於接面239之橫截面積(對於一致之接面239及接面241深度而言)。然而，本發明之實施例並不如此受限定。接面241之寬度(及橫截面積)可相同於、等於或大於接面239之寬度(及橫截面積)。
垂直記憶體單元245亦展示為經製造以具有一接面243，接面243具有類似於接面241之寬度之一寬度。接面243亦可具有在第二維度上之與接面241之深度相同之一深度。因此，接面243之橫截面積可等於接面241之橫截面積。然而，本發明之實施例並不如此受限定，且接面237之橫截面積可相同於、小於或大於接面239及/或241之橫截面積。
接面241及/或接面243之寬度可因氧化材料209而減小。可藉由氧化第二區域228形成氧化材料209，以使得消耗某一體積之N-摻雜材料206及P+摻雜材料208，藉此減小N-摻雜材料206與P+摻雜材料208之間的寬度及橫截面積(亦即，接面241及接面243)。接面241及243之橫截面積可小於主體區域227之橫截面積。
垂直記憶體單元245之主體區域227可電浮動且儲存電荷。儲存於主體區域227中之電荷之數量可表示各種邏輯資料狀態。如關於圖2A所詳細論述，可藉由關於圖3A至圖3H所闡述之技術(包含各種氧化程序以消耗各別接面附近之各種半導體材料)相對於主體區域227之寬度248(及橫 截面積)減小接面(例如，239、241及/或243)之寬度(及橫截面積)。
圖3A至圖3H圖解說明根據本發明之實施例與形成一垂直記憶體相關聯之程序階段。圖3A展示形成一垂直記憶體單元結構356之一早期階段。在形成圖3A中所示之垂直記憶體單元結構356中已提前發生某一材料處理，如下文所論述。垂直記憶體單元結構356可包含一埋入氧化物372、埋入氧化物372上方之一接合材料373、接合材料373上方之一導電材料374及導電材料374上方之一半導體結構。
半導體結構可包含可經摻雜之材料332及334。接合材料373及導電材料374已經圖案化且形成為埋入氧化物372上之各種線。根據某些實施例，導電材料374可係一埋入陰極線。半導體材料(諸如材料332及334)可經沈積、圖案化及形成為對應於導電材料374之線之半導體結構。根據各種實施例，材料332可係一N+摻雜材料且材料334可係一P-摻雜材料。一接面333位於材料332與材料334之間。根據某些實施例，N+摻雜材料332可係一垂直記憶體單元之一陰極。
可藉由各種技術形成本文中所闡述之材料，該等技術包含但不限於旋塗、毯覆式塗佈、化學汽相沈積(「CVD」)(諸如低壓CVD或電漿增強CVD)、電漿增強化學汽相沈積(「PECVD」)、原子層沈積(「ALD」)、電漿增強ALD、物理汽相沈積(「PVD」)、熱分解及/或熱生長及其他技術。另一選擇係，材料可係原位生長。儘管本文中所闡述 及圖解說明之材料可形成為若干層，但材料並不受限於此且可以其他三維組態形成。
摻雜材料332及334可係(舉例而言)鍺(Ge)、矽(S)、碳化矽(SiC)及/或氮化鎵(GaN)以及各種其他半導體材料或其組合中之至少一者。根據某些實施例，可單獨地沈積材料332及材料334。根據某些實施例，可沈積一前體半導體材料且隨後用一原子物種(atomic species)進行植入以形成一特定摻雜區域。
圖3A中所示之垂直記憶體單元結構356可係諸如於2010年3月2日提出申請之題目為「SEMICONDUCTOR-METAL-ON-INSULATOR STRUCTURES,METHODS OF FORMING SUCH STRUCTURES，AND SEMICONDUCTOR DEVICES INCLUDING SUCH STRUCTURES」之同在申請中之美國專利申請案系列號12/715,704中所闡述的一絕緣體上半導體(SOI)或絕緣體上半導體-金屬(SMOI)及其他組態。
一SMOI結構之埋入氧化物372可包含(舉例而言)一半導體基板上之一絕緣體材料。半導體基板可係半導體材料(諸如矽、砷化鎵、磷化銦等)之一完全或部分晶圓、一完全或部分絕緣體上矽-金屬(SMOI)型基板(諸如一玻璃上矽(SOG)、陶瓷上矽(SOC)或藍寶石上矽(SOS)基板)或其他適合的製造基板。如本文中所使用，術語「晶圓」包含習用晶圓以及其他整塊半導體基板。絕緣體材料可係限定包含(以非限定性實例之方式)二氧化矽、硼磷矽酸玻璃(BPSG)、硼矽酸玻璃(BSG)、磷矽酸玻璃(PSG)或諸如此類 之一介電材料。
接合材料373可係接合至絕緣體材料之一非晶矽材料，其中導電材料374形成於非晶矽材料上方且一半導體基板材料形成於導電材料374上方。半導體基板材料可經圖案化且形成為圖3A中所示之半導體結構。
根據本發明之各種實施例所形成之SMOI結構可包含一非晶矽材料，該非晶矽材料放熱結晶或與絕緣體材料及/或導電材料374發生反應，此允許矽原子重排(silicon atom rearrangement)。此矽原子重排可改良在非晶矽材料、絕緣體材料及/或導電材料之間的界面處之接合強度。因此，在非晶矽材料與絕緣體材料及/或導電材料374之間形成之接合可實質上強於在兩種絕緣體材料(諸如兩種氧化物材料)之間形成之一接合。
如圖3A中所示，SMOI結構可導致導電材料374安置於埋入氧化物372之絕緣體材料與半導體結構之間。亦即，導電材料374埋入於該半導體結構下方。在某些實施例中，導電材料374可用於形成一互連件(諸如一字線或一位元線)或用於形成一金屬條帶。此一互連件可用於促進接達最終由該半導體結構形成之一半導體裝置。本發明之實施例並不限於導電材料374之任一特定組態，包含SOI及/或SMOI組態。亦即，可利用各種方法及/或組態來製造在半導體結構下方之一埋入導體。
垂直記憶體單元結構356可包含形成於埋入氧化物372上方之接合材料373、導電材料374及一半導體結構之多個例 項，如圖3A中所示。此等例項之數目並不限於圖3A中所示之三個(出於簡化及圖解說明本發明製造技術之目的而在數量上加以限定)且可包含更多例項。形成於埋入氧化物372上方之接合材料373、導電材料374及半導體結構之替代例項可沿一個方向彼此偏移，如在圖3A之左側處以由方括號379指示之一距離所示。儘管在圖3A中未展示，但為了展示內部組態，形成於埋入氧化物372上方之接合材料373、導電材料374及半導體結構之例項可在每一結構之一右側上沿同一方向彼此偏移。此偏移可用於諸如藉由一額外導電材料結構(例如)而將某些或所有替代例項可連通地耦合至一共同連通路徑。
可藉由以下程序形成圖3A中所示之垂直記憶體單元結構356：(舉例而言)形成在埋入氧化物372上方形成之接合材料373、導電材料374及一半導體結構之例項，然後在其上沈積塊狀材料332及材料334，及對應於導電材料374之例項將材料332及334圖案化及蝕刻成半導體結構。用以形成半導體結構之蝕刻程序可包含數個單獨蝕刻程序。
垂直記憶體單元結構356展示在半導體結構之側壁上之一蝕刻保護材料375，諸如一聚合物或氧化物襯裡)。一圖案化遮罩376(諸如氮化物蓋帽)展示為在每一半導體結構(例如，矽線)之頂部上。蝕刻保護材料375亦位於材料334與圖案化遮罩376之間。
圖3A中所示之垂直記憶體單元結構356可由沈積於接合材料373及導電材料374之例項上方之塊狀材料332及334形 成。舉例而言，可對應於導電材料374之各別例項將溝渠圖案化及蝕刻至材料334中。該等溝渠可被蝕刻至材料334中達恰在接面333上面之一深度。將溝渠蝕刻至材料334中可藉由(舉例而言)停止於接面333附近之一反應離子蝕刻而達成。然後可將蝕刻保護材料375沈積於經蝕刻材料334上方使得其覆蓋材料334之側壁及頂部。然後可將圖案化遮罩376沈積於材料334之頂部上之蝕刻保護材料375上方之半導體結構頂部上。
可使用對埋入氧化物372之另一蝕刻(例如，反應性鐵蝕刻)而將其餘塊狀材料332及334進一步蝕刻成圖3A中所示之半導體結構。圖案化遮罩376用作一圖案，且蝕刻保護材料375保護材料334之側壁之部分，在對埋入氧化物372之後續蝕刻期間該部分係由蝕刻保護材料375覆蓋。根據某些實施例，蝕刻保護材料375覆蓋材料334之側壁至對應於將形成未來的控制閘極結構之一底部邊緣之位置的一位置。換言之，蝕刻保護材料375覆蓋除包含於第一區域(例如，在圖2A之226處)中之材料334之部分以外之材料334之側壁。
對埋入氧化物372之後續蝕刻不僅移除不對應於各別導電材料374之塊狀材料332及334，而且移除對應於各別導電材料374之塊狀材料332及334之某些體積。亦即，對埋入氧化物372之後續蝕刻可相對於主體區域(在對埋入氧化物372之後續蝕刻期間由蝕刻保護材料375覆蓋)減小第一區域之一體積。對埋入氧化物372之後續蝕刻在一個維度 上(例如，進出圖3A之平面定向且對應於關於圖2A及圖2B所闡述之第二維度之維度)有效地底切半導體結構之材料332及334。第一維度(如亦關於圖2A及圖2B所闡述)係沿跨越圖3A之一水平方向。
在圖3A中之377處展示相對於主體區域減小之第一區域之體積，其出現於半導體結構之每一例項之相對側壁上，如自每一所圖解說明之半導體結構之右端處可見。以此方式相對於主體區域減小第一區域之體積起著減小接面333(例如，一P-N接面)之橫截面積之作用，此乃因第一區域並不受蝕刻保護材料375保護且包含接面333。相對於主體區域減小第一區域之體積會減小與接面333之橫截面積相關聯之尺寸中之一者(例如，接面333之深度)。在保護塊狀材料334之側壁之後，藉由對埋入氧化物372之後續蝕刻而相對於主體區域減小第一區域之體積並不趨於減小材料334之主體區域(例如，在圖2A之227處)中之體積。
類似於上文關於圖2B所提供之闡述，可藉由氧化第一區域以使得消耗某一體積之材料332及334來減小接面333之寬度。此一氧化可結合某種蝕刻(例如，反應離子蝕刻)出現。舉例而言，起初可使用一反應離子蝕刻來移除不對應於一各別導電材料374之塊狀材料332及334。此後，半導體結構之曝露材料332及334可經氧化以消耗對應於一各別導電材料374之某一體積之材料332及334，藉此減小接面333之寬度及橫截面積。
另一選擇係，氧化可發生於處理中的後期某一時間處， 舉例而言，與藉由氧化而形成一絕緣體材料間隔件385(例如，如圖3D中所示)之時同時，或在藉由蝕刻而形成溝渠390之後(但在材料332及334之任一底切之前，藉此如圖3F中所示)，以使得可藉由氧化而在兩個維度上同時減小第一區域之體積。
圖3B展示在形成圖3A中所示之垂直記憶體單元結構356之後形成一垂直記憶體單元之另一階段。圖3B展示一垂直記憶體單元結構358。根據某些實施例，垂直記憶體單元結構358包含圖3A中所示之垂直記憶體單元結構356，其中在該半導體結構周圍的空間(例如，溝渠及體積377)填充有一絕緣體材料380。絕緣體材料380及本文中所闡述之其他絕緣材料可係一高-k介電材料，其可由(舉例而言)二氧化矽、氧化鉿及其他氧化物、矽酸鹽或者鋯、鋁、鑭、鍶、鈦之鋁酸鹽或其組合(包含但不限於Ta2 O5 、ZrO2 、HfO2 、TiO2 、Al2 O3 、Y2 O3 、La2 O3 、HfSiOX 、ZrSiOX 、LaSiOX 、YSiOX 、ScSiOX 、CeSiOX 、HfLaSiOX 、HfAlOX 、ZrAlOX 及/或LaAlOX )組成。另外，可使用多金屬氧化物(諸如氮氧化鉿、氮氧化銥及/或呈單一或複合組合形式之其他高-k介電材料)。
舉例而言，絕緣體材料380可沈積於垂直記憶體單元結構356上方，其中藉由一後沈積程序(諸如化學-機械拋光(CMP))移除過量絕緣體材料380。絕緣體材料380可形成為(舉例而言)氧化物及/或其他絕緣材料。出於例示性目的，接面333附近之材料332及334之體積377(藉以減小第一區 域)未展示為填充有絕緣體材料380，但垂直記憶體單元結構358之端視圖展示絕緣體材料380可如何在每一側壁上佔據減小之體積377。
圖3C展示在形成圖3B中所示之垂直記憶體單元結構358之後形成一垂直記憶體單元之另一階段。圖3C展示一垂直記憶體單元結構360。根據某些實施例，垂直記憶體單元結構360包含形成於垂直記憶體單元結構358(如圖3B中所示)內之溝渠381。溝渠381穿過材料334及絕緣體材料380而形成。若需要，可對應於將不被移除之材料334及絕緣體材料380之區來添加額外硬遮罩，材料334及絕緣體材料380又對應於溝渠以便圖案化及蝕刻如所示之溝渠。
溝渠381垂直於半導體結構之一最長維度定向，如圖3A中所示。因此，溝渠381垂直於體積377定向。溝渠381平行於第二維度定向，如上文所闡述，以使得半導體結構之材料334之一部分形成為柱結構，其中在柱之間具有在第二維度上毗鄰之絕緣體材料380。
可將溝渠381蝕刻至對應於一控制閘極結構之一上部邊緣(亦即，主體區域227之上部邊界，稍後將在此處定義控制閘極結構)之一深度382。因此，溝渠381移除塊狀材料334以定義一垂直記憶體單元之第二區域(例如，在圖2A之228處)。溝渠381可經配置以使得柱結構具有所期望之第二區域尺寸。第二及第三接面(例如，分別在圖2A之235及237處)位於第二區域(例如，在圖2A之228處)內。因此，溝渠381可經配置以使得柱結構具有期望用於將隨後形成 之第二接面及第三接面之尺寸。舉例而言，溝渠381可經配置以使得柱結構具有使得第二及第三接面之橫截面積大於、等於及/或小於將形成接面333之一橫截面積之尺寸。
圖3D展示在形成圖3C中所示之垂直記憶體單元結構360之後形成一垂直記憶體單元之另一階段。圖3D展示一垂直記憶體單元結構362。根據某些實施例，垂直記憶體單元結構362包含沈積於溝渠381之側壁上至對應於形成溝渠381之深度的深度382之一絕緣體材料間隔件385。舉例而言，絕緣體材料間隔件385可係氧化物且可相同於或不同於絕緣體材料380。
根據一或多個替代實施例，溝渠381之側壁可經氧化以形成絕緣體材料間隔件385。此替代氧化程序可經控制以便亦消耗材料334之某一部分以減小隨後形成之393及395(見圖3G)之尺寸。亦即，絕緣體材料間隔件385可對應於圖2B中所示之氧化材料209。
在將間隔件385沈積於溝渠381之側壁上之後，可諸如藉由將另一溝渠384蝕刻至溝渠381之底部中而使材料334及絕緣體材料380進一步凹陷。可將溝渠384蝕刻至對應於隨後形成之控制閘極結構之一下部邊緣及在圖2A中之227處所示之主體區域之下部邊界之一深度383。亦即，蝕刻溝渠384定義主體區域之尺寸，深度382與深度383之間的距離389對應於定義控制閘極結構高度之主體區域之垂直維度。溝渠384之寬度及/或位置定義主體區域之一寬度(例如，在圖2A之234處)，隨後將在此處定義控制閘極結構。 因此，溝渠384移除塊狀材料334以定義一垂直記憶體單元之主體區域(例如，在圖2A之227處)。
圖3E展示在形成圖3D中所示之垂直記憶體單元結構362之後形成一垂直記憶體單元之另一階段。圖3E展示一垂直記憶體單元結構364。根據某些實施例，垂直記憶體單元結構364包含一閘極介電質386，其形成於(例如，沈積於)蝕刻至溝渠381之底部中之溝渠384(見圖3D)之側壁及底面上。亦即，閘極介電材料386可沈積於藉由溝渠384之形成而曝露之材料334上方(包含沈積於溝渠384之底面上方)，如圖3E中所示。根據一替代實施例，藉由溝渠384之形成而曝露之材料334可經氧化以在溝渠384之側壁及底面上形成一閘極介電材料386。
在將閘極介電材料386形成於溝渠384之側壁上之後，一導電材料387可在閘極介電材料386上方在溝渠384之側壁上沈積一導電材料387。根據某些實施例，導電材料387可係一金屬。例如，導電材料387可係組態為用於垂直記憶體單元之一字線之一控制閘極電極。導電材料387之沈積可致使導電材料387亦沈積於溝渠384之底面上(例如，在亦沈積於溝渠384之底面上之任一閘極介電材料386上方)。可使用一間隔件蝕刻以將溝渠384之側壁上之導電材料387彼此隔離，例如，以便將溝渠384之毗鄰側壁上之閘極字線彼此分離。
導電材料387在溝渠384之側壁上之閘極介電材料386上之形成(例如，沈積)可藉由沈積某一導電材料387高於深度 382(圖3C中所示)而致使導電材料387與沈積於溝渠381之側壁上之絕緣體材料間隔件385之間的某一重疊388。此重疊388並不增加控制閘極高度，此乃因控制閘極結構由閘極介電材料386之位置定義，該位置由於絕緣體材料間隔件385之絕緣性質及厚度並不有效地支援朝向額外電荷儲存之控制閘極操作而保持在溝渠384之高度389(圖3D中所示)處。
圖3F展示在形成圖3E中所示之垂直記憶體單元結構364之後形成一垂直記憶體單元之另一階段。圖3F展示一垂直記憶體單元結構366。根據某些實施例，藉由將一額外溝渠390蝕刻至溝渠384之底部中而形成垂直記憶體單元結構366。圖案化遮罩376(例如，氮化物蓋帽)、絕緣體材料380(例如，氧化物)、絕緣體材料間隔件385(例如，氧化物)及導電材料387(例如，金屬)皆用作用於蝕刻溝渠390之一硬遮罩。蝕刻溝渠390定義第一區域(在圖2A之226處)中之半導體柱之材料332及334之尺寸。
類似於關於形成圖3A中所示之半導體結構所闡述之蝕刻，可藉由(舉例而言)對導電材料374及/或導電材料374之例項之間的埋入氧化物372之一蝕刻(例如，反應離子蝕刻)而達成用以形成溝渠390之蝕刻。保護半導體柱之材料334之彼等部分以免蝕刻至對應於控制閘極結構之一底部邊緣(例如，導電材料387之下部邊緣)之一位置。換言之，圖案化遮罩376、絕緣體材料380、絕緣體材料間隔件385及導電材料387保護第一區域(例如，在圖2A之226處)外側之材 料334之部分。
與溝渠390之形成相關聯之導電材料374及/或埋入氧化物372之蝕刻不僅移除不對應於各別導電材料374之塊狀材料332及334，而且移除對應於各別導電材料374之某一體積之塊狀材料332及334。亦即，對導電材料374及/或埋入氧化物372之反應離子蝕刻可相對於被覆蓋及被保護之主體區域減小第一區域之一體積。對埋入氧化物372之反應離子蝕刻在垂直於移除體積377(圖3A所示)之維度之一維度上底切半導體結構之材料332及334。圖3F指示一第一維度399及一第二維度398之定向。維度399經定向以對應於沿著其在圖2A中展示寬度248、252及254之方向。
因此，在溝渠390之形成中對導電材料374及/或埋入氧化物372之反應離子蝕刻在維度399上移除對應於一各別導電材料374之材料332及334之一體積，底切在第一區域中之材料332及334。在圖3F中之391處展示相對於主體區域而減小之第一區域之體積。此體積減小可出現於半導體柱之每一例項之相對側壁上。以此方式相對於主體區域減小第一區域之體積391起著減小接面333(例如，一P-N接面)之橫截面積的作用，此乃因第一區域包含接面333。根據某些實施例，接面333係用於一垂直記憶體單元之P-基質主體材料與陰極材料之間的一接面。
相對於主體區域減小第一區域之體積391減小與接面333之橫截面積相關聯之維度中之另一維度(例如對應於圖2A中所示之寬度252)，而不減小主體區域(例如，在圖2A之 227處)之體積。如在圖3F中可見，可藉由本發明所闡述之技術而在橫截面之每一維度上減小第一區域之體積(及因此接面333之橫截面積)。
圖3G展示在形成圖3F中所示之垂直記憶體單元結構366之後形成一垂直記憶體單元之另一階段。圖3G展示一垂直記憶體單元結構368。根據某些實施例，垂直記憶體單元結構368反映以下處理：移除圖案化遮罩376(例如，氮化物蓋帽)，及植入摻雜物以將材料334之一部分轉變成摻雜材料392且將另一部分轉變成摻雜材料394。舉例而言，可執行一N-基質植入程序以毗鄰輕微摻雜P-基質材料334形成一基於N之摻雜材料392，其間具有接面393。可執行一P+植入程序以毗鄰基於N之摻雜材料392形成一P+摻雜材料394，其間具有接面395。根據某些實施例，摻雜材料394可係一垂直記憶體單元之一陽極。在植入上文所闡述之摻雜物之後，可達成摻雜之啟動。
圖3H展示在形成圖3G中所示之垂直記憶體單元結構368之後形成一垂直記憶體單元之另一階段。圖3H展示一垂直記憶體單元結構370。根據某些實施例，垂直記憶體單元結構370包含在摻雜材料394(在圖2A中之244處展示)及一導電(例如，金屬)材料396上形成一接觸材料(例如，在圖2A中展示為244)。根據各種實施例，導電材料396可係一垂直記憶體單元之一陽極線。接觸材料可形成於摻雜材料394與導電材料396之間。
一垂直記憶體單元可具有毗鄰一主體區域之接面，該等 接面具有小於主體之一橫截面積之橫截面積。以此方式，跨越該(等)接面之電容可減小(相對於具有與主體區域相同之一橫截面積之一接面)。跨越一接面之較低電容可減小儲存於主體區域中之電荷跨越接面經由電容洩漏路徑丟失之一量，藉此改良垂直記憶體單元之保留特性。此外，以此方式相對於閘極電容減小接面電容亦改良垂直記憶體單元之操作效能。在垂直記憶體單元之形成期間，可藉由減小接面附近之半導體材料之體積來減小毗鄰主體區域之一區域中之一接面之橫截面積。
雖然本文中已圖解說明及闡述特定實施例，但熟習此項技術者將瞭解，可以經計算以達成相同結果之一配置來取代所展示之特定實施例。本發明意欲涵蓋對本發明之各種實施例之調適或變化形式。應理解，以一圖解說明方式而非一限定定性方式作出以上闡述。在檢視以上闡述後，熟習此項技術者將明瞭以上實施例與本文中未特定闡述之其他實施例之組合。本發明之各種實施例之範疇包含其中使用以上結構及方法之其他應用。因此，本發明之各種實施例之範疇應參考隨附申請專利範圍以及授權此等申請專利範圍之等效物之全部範圍來判定。
在前述詳細闡述中，出於簡化本發明之目的，將各種特徵一起集合在一單個實施例中。本發明之此方法不應視為反映本發明之所揭示實施例必須使用比明確陳述於每一請求項中更多特徵之意圖。而是，如以下申請專利範圍反映，發明性標的物在於少於一單個所揭示實施例之所有特 徵中。因此，將以下申請專利範圍併入實施方式中，其中每一申請專利範圍本身獨立作為一單獨實施例。
100‧‧‧基於垂直閘流體之1T動態隨機存取記憶體單元/單元
102‧‧‧N+摻雜材料
103‧‧‧接面/接面寬度
104‧‧‧P-摻雜材料
105‧‧‧接面/接面寬度
106‧‧‧N-摻雜材料
107‧‧‧接面
108‧‧‧P+摻雜材料
110‧‧‧導電材料
112‧‧‧閘極絕緣體材料
114‧‧‧接觸材料
116‧‧‧導電材料/金屬材料
118‧‧‧寬度
120‧‧‧主體區域
122‧‧‧寬度/接面寬度
201‧‧‧氧化材料
202‧‧‧N+摻雜材料
204‧‧‧P-摻雜材料
206‧‧‧N-摻雜材料
208‧‧‧P+摻雜材料
209‧‧‧氧化材料
225‧‧‧垂直記憶體單元
226‧‧‧第一區域
227‧‧‧主體區域/電浮動主體區域
228‧‧‧第二區域
232‧‧‧N+摻雜材料
233‧‧‧接面/第一接面
234‧‧‧P-摻雜材料/足夠體積
235‧‧‧接面/第二接面
236‧‧‧N-摻雜材料
237‧‧‧接面/第三接面
238‧‧‧P+摻雜材料
239‧‧‧接面/寬度
240‧‧‧導電材料
241‧‧‧接面/寬度
242‧‧‧閘極絕緣體材料/閘極介電質
243‧‧‧接面
244‧‧‧接觸材料
245‧‧‧垂直記憶體單元
246‧‧‧導電材料/金屬材料
248‧‧‧寬度
252‧‧‧寬度/接面寬度
254‧‧‧寬度/接面寬度
332‧‧‧N+摻雜材料/材料/摻雜材料/塊狀材料
333‧‧‧接面
334‧‧‧材料/塊狀材料/輕微摻雜P-基質材料/經蝕刻材料
356‧‧‧垂直記憶體單元結構
358‧‧‧垂直記憶體單元結構
360‧‧‧垂直記憶體單元結構
362‧‧‧垂直記憶體單元結構
364‧‧‧垂直記憶體單元結構
366‧‧‧垂直記憶體單元結構
368‧‧‧垂直記憶體單元結構
370‧‧‧垂直記憶體單元結構
372‧‧‧埋入氧化物
373‧‧‧接合材料
374‧‧‧導電材料
375‧‧‧蝕刻保護材料
376‧‧‧圖案化遮罩
377‧‧‧體積/減小之體積
379‧‧‧方括號
380‧‧‧絕緣體材料
381‧‧‧溝渠
382‧‧‧深度
383‧‧‧深度
384‧‧‧溝渠
385‧‧‧絕緣體材料間隔件/間隔件
386‧‧‧閘極介電質/閘極介電材料
387‧‧‧導電材料
388‧‧‧重疊
389‧‧‧距離/高度
390‧‧‧溝渠
391‧‧‧體積
392‧‧‧摻雜材料/基於N之摻雜材料
394‧‧‧摻雜材料/P+摻雜材料
395‧‧‧接面
396‧‧‧導電材料
398‧‧‧第二維度
399‧‧‧第一維度/維度
圖1圖解說明一先前技術之垂直記憶體單元之一剖視圖。
圖2A至圖2B圖解說明根據本發明之實施例之垂直記憶體單元之剖視圖。
圖3A至圖3H圖解說明根據本發明之實施例與形成一垂直記憶體單元相關聯之程序階段。
332‧‧‧N+摻雜材料/材料/摻雜材料/塊狀材料
333‧‧‧接面
334‧‧‧材料/塊狀材料/輕微摻雜P-基質材料
370‧‧‧垂直記憶體單元結構
372‧‧‧埋入氧化物
373‧‧‧接合材料
374‧‧‧導電材料
375‧‧‧蝕刻保護材料
377‧‧‧體積/減小之體積
380‧‧‧絕緣體材料
385‧‧‧絕緣體材料間隔件/間隔件
386‧‧‧閘極介電質/閘極介電材料
387‧‧‧導電材料
392‧‧‧摻雜材料/基於N之摻雜材料
394‧‧‧摻雜材料/P+摻雜材料
395‧‧‧接面
396‧‧‧導電材料

Claims (31)

  1. 一種形成一垂直記憶體單元之方法，其包括：在一導體線上方形成一半導體結構，該半導體結構具有在一主體區域正下方之一第一區域，該第一區域包含第一摻雜材料與第二摻雜材料之間的一第一接面；在該第一區域上面之該半導體結構之一第一對側壁上形成一蝕刻保護材料；及相對於該主體區域之一橫截面積減小該第一區域之一橫截面積，其中在一第一維度上該第一區域小於該主體區域；及形成毗鄰該主體區域之一閘極結構。
  2. 如請求項1之方法，其進一步包括相對於該主體區域之該橫截面積減小該第一區域之該橫截面積，其中在一第二維度上該第一區域小於該主體區域，其中該第二維度正交於該第一維度。
  3. 如請求項2之方法，其中在該第一維度及該第二維度中之至少一者上相對於該主體區域減小該第一區域之該橫截面積包含藉由一反應離子蝕刻來蝕刻。
  4. 如請求項2之方法，其中在該第一維度及該第二維度中之至少一者上相對於該主體區域減小該第一區域之該橫截面積包含藉由氧化來消耗該該第一區域之該橫截面積。
  5. 如請求項2之方法，其進一步包括：在該第一區域上面之該半導體結構之一第二對側壁上 形成一蝕刻保護導電材料；及在該第二維度上相對於該半導體結構之該主體區域減小該第一區域之該橫截面積。
  6. 如請求項5之方法，其中在該第一維度及該第二維度中之至少一者上相對於該主體區域減小該第一區域之該橫截面積包含藉由一反應離子蝕刻來蝕刻。
  7. 如請求項5之方法，其中在該第一維度及該第二維度中之至少一者中相對於該主體區域減小該第一區域之該橫截面積包含藉由氧化來消耗該第一區域之該橫截面積。
  8. 如請求項5之方法，其進一步包括：植入該半導體結構以在一第二區域中產生第二摻雜材料與第三摻雜材料之間的一第二接面；及在該第一維度上相對於該半導體結構之該主體區域減小該第二區域之一橫截面積。
  9. 如請求項5之方法，其進一步包括在該第一維度上相對於該半導體結構之該主體區域減小該第二區域之一橫截面積。
  10. 如請求項9之方法，其中在該第一維度及/或該第二維度上相對於該主體區域減小該第二區域之該橫截面積包含藉由一反應離子蝕刻來蝕刻及藉由氧化來消耗該第二區域之該橫截面積中之一者。
  11. 一種垂直記憶體單元，其包括：一半導體結構，其形成在一導體線上方，該半導體結構具有在一主體區域正下方之一第一區域，其中該第一 區域包含第一摻雜材料與第二摻雜材料之間的一第一接面；一蝕刻保護材料，其形成在該第一區域上面之該半導體結構之一第一對側壁上，其中相對於該主體區域之一橫截面積減小該第一區域之一橫截面積，其中在一第一維度上該第一區域小於該主體區域；及一閘極結構，其形成毗鄰該主體區域。
  12. 一種形成一垂直記憶體單元之方法，其包括：在一導體線上方形成一半導體結構，該半導體結構具有包含第一摻雜材料與第二摻雜材料之間的一第一接面之一第一區域；在該第一區域上面之該半導體結構之一第一對側壁上形成一蝕刻保護材料；相對於該半導體結構之一主體區域之一橫截面減小該第一區域之一橫截面積，其中在一第一維度上該第一區域小於該主體區域；自該半導體結構形成複數個半導體柱；及相對於該主體區域之該橫截面積減小該第一區域之該橫截面積，其中在一第二維度上該第一區域小於該主體區域，其中該第二維度正交於該第一維度，其中該第一區域在該主體區域正下方且較該主體區域接近該導體線。
  13. 如請求項12之方法，其中自該半導體結構形成複數個半導體柱包含： 藉助一絕緣體材料填充該半導體結構周圍之空間；蝕刻該半導體結構及絕緣體材料以形成實質上垂直於該半導體結構定向之一第一溝渠，該第一溝渠在一第二區域中延伸至對應於一第一閘極邊緣之一深度；在該第一溝渠之側壁上沈積一絕緣體材料間隔件；蝕刻該半導體結構以在該第一溝渠之一底部處形成一第二溝渠，該第二溝渠在該主體區域中且延伸至一第二閘極邊緣之一深度；在該第二溝渠之側壁上形成一閘極介電質；在該第二溝渠之側壁上之該閘極介電質上方沈積一導電材料；及蝕刻該半導體結構以在該第二溝渠之一底部處形成一第三溝渠，該第三溝渠在該第一區域中且延伸至該導體線。
  14. 如請求項13之方法，其中蝕刻該半導體結構及絕緣體材料以形成一第一溝渠包含在該第二維度上相對於該主體區域減小該第二區域之一體積。
  15. 如請求項14之方法，其中相對於該主體區域減小該第一區域之該體積及相對於該主體區域減小該第二區域之該體積中之至少一者包含氧化以消耗該半導體結構之一部分。
  16. 如請求項13之方法，其中蝕刻該半導體結構及絕緣體材料以形成一第一溝渠包含在該第二維度上相對於該第一區域減小該第二區域之一體積。
  17. 如請求項13之方法，其進一步包括：植入該半導體結構以在該第二區域中之該第二摻雜材料上面形成一第三摻雜材料；及植入該半導體以在該第二區域中之該第三摻雜材料上面形成一第四摻雜材料，其中該第一摻雜材料係一N+摻雜材料，該第二摻雜材料係一摻雜P-基質材料，該第三摻雜材料係一N-基質材料，且該第四摻雜材料係一P+摻雜材料。
  18. 一種垂直記憶體單元，其包括：一半導體材料，其位於兩個電極之間，該半導體材料具有複數個摻雜區域及在每一對毗鄰摻雜區域之間的一接面；及一閘極導體，其毗鄰該等摻雜區域中之一者形成，其中每一接面之一橫截面積小於具有毗鄰於該摻雜區域形成之一閘極導體之該摻雜區域之一橫截面積。
  19. 如請求項18之垂直記憶體單元，其中涉及具有毗鄰於該摻雜區域形成之一閘極導體之該摻雜區域之一側之一接面之一橫截面積小於涉及具有毗鄰於該摻雜區域形成之一閘極導體之該摻雜區域之一相對側之一接面之一橫截面積。
  20. 如請求項18之垂直記憶體單元，其中涉及具有在較接近於一陰極處毗鄰於該摻雜區域形成之一閘極導體之該摻雜區域之一側之一接面之一橫截面積小於涉及具有在較接近於一陽極處毗鄰於該摻雜區域形成之一閘極導體之 該摻雜區域之一相對側之一接面之一橫截面積。
  21. 如請求項18之垂直記憶體單元，其中一接面橫截面積之一個維度相對於具有毗鄰於該摻雜區域形成之一閘極導體之該摻雜區域之該橫截面積之一維度而減小。
  22. 如請求項18之垂直記憶體單元，其中一接面橫截面積之兩個維度相對於具有毗鄰於該摻雜區域形成之一閘極導體之該摻雜區域之該橫截面積之維度而減小。
  23. 如請求項22之垂直記憶體單元，其中該第一接面之該橫截面積在一第二維度上藉由在形成該至少一個閘極結構之後的一反應離子蝕刻而減小。
  24. 一種垂直記憶體單元，其包括：一N+摻雜半導體陰極區域，其形成於一陰極導體上；一摻雜P-型半導體P-基質區域，其形成於該N+摻雜半導體陰極區域上，其間具有一第一接面；一N-型半導體區域，其形成於該摻雜P-型半導體P-基質區域上，其間具有一第二接面；一P+摻雜半導體陽極區域，其形成於該N-型半導體區域上，其間具有一第三接面；及至少一個閘極結構，其毗鄰該摻雜P-型半導體P-基質區域形成，該至少一個閘極結構包含藉由一閘極介電質自該摻雜P-型半導體P-基質區域偏移之導電材料，其中該第一接面、該第二接面及該第三接面中之至少一者之一橫截面積小於該摻雜P型半導體P-基質區域之一橫截面積。
  25. 如請求項24之垂直記憶體單元，其中該第一接面之該橫截面積小於該摻雜P-型半導體P-基質區域之該橫截面積。
  26. 如請求項25之垂直記憶體單元，其中該第一接面之該橫截面積大於該第二接面及該第三接面中之每一者之該橫截面積。
  27. 如請求項24之垂直記憶體單元，其中該第二接面之該橫截面積小於該摻雜P型半導體P-基質區域之該橫截面積。
  28. 如請求項24之垂直記憶體單元，其中該第三接面之該橫截面積小於該摻雜P-型半導體P-基質區域之該橫截面積。
  29. 如請求項28之垂直記憶體單元，其中該第一接面之該橫截面積在一第一維度上藉由在形成該至少一個閘極結構之前的一反應離子蝕刻而減小。
  30. 如請求項24之垂直記憶體單元，其中該第一接面、該第二接面及該第三接面中之每一者之該橫截面積小於該摻雜P-型半導體P-基質區域之該橫截面積，且該第二接面及該第三接面中之每一者之該橫截面積小於該第一接面之該橫截面積。
  31. 如請求項24之垂直記憶體單元，其中該第一接面、該第二接面及該第三接面中之每一者之該橫截面積在至少一第一維度上藉由氧化該第一接面、該第二接面及該第三接面附近之各別半導體而減小。
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