KR101928629B1 - 2단자 수직형 1t-디램 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 2단자 수직형 1T-디램 및 그 제조 방법을 개시한다. 본 발명의 일실시 예에 따르면, 2단자 수직형 1T-디램은 제1 타입의 고농도 반도체층으로 형성되는 음극(cathode)층; 상기 음극층 상에 형성되는 제2 타입의 저농도 반도체층 및 상기 제2 타입의 저농도 반도체층 상에 형성되는 제1 타입의 저농도 반도체층을 포함하는 베이스 영역; 및 상기 제1 타입의 저농도 반도체층 상에 제2 타입의 고농도 반도체층으로 형성되는 양극(anode)층을 포함한다.

Description

2단자 수직형 1T-디램 및 그 제조 방법{TWO-TERMINAL VERTICAL 1-T DRAM AND MANUFACTURING METHOD THEREOF}
본 발명은 2단자 수직형 1T-디램 및 그 제조 방법에 관한 것으로, 보다 상세하게, 제1 타입의 저농도 반도체층과 제2 타입의 저농도 반도체층을 포함하는 베이스 영역의 도핑 농도를 조절함으로써, 베이스 영역의 도핑 농도에 따라 메모리 동작을 수행하는 사이리스터 기반의 2단자 수직형 1T-디램 및 그 제조 방법에 관한 것이다.
종래 기술에 따른 디램(dynamic random access memory, DRAM) 메모리 셀은 1개의 n-MOSFET(Metal Oxide Silicon Field Effect Transistor)와 1개의 실린더형(cylinder type) 커패시터(capacitor)로 이루어져 있으며, 디램 메모리 셀 트랜지스터의 디자인 룰(예: 게이트 길이)이 20nm급에 이르렀고, 실린더형 커패시터의 높이가 약 1.5um로서 현재 64 기가바이트(Giga Byte)까지의 집적도를 달성하였다.
다만, 디램 메모리 셀 집적도가 1 테라(Tera) 비트가 되기 위해서는 트랜지스터의 디자인 룰이 10nm급 이하로 형성될 필요가 있고, 커패시터의 높이가 약 2.0um 이상이 되면 실린더형 커패시터 간 브릿지(bridge) 현상이 발생하는 물리적 한계에 직면할 수 있다.
특히, 메모리 반도체의 성능 가속화 요구는 지금까지 주 메모리 반도체인 디램에 있어 매년 평균 2nm의 스케일링 다운(scaling down)이 추진되고 있으나, 이러한 경향을 따르면 2020년도에는 10nm급 대역으로 스케일링 다운되어 물리적 한계에 도달할 수 있다.
해결 방안으로 알려진 기술 중 하나인 3단자 사이리스터(thyristor) 기반 1-T 디램의 경우 p-n-p-n 구조에서 양 단에 애노드(anode)와 캐소드(cathode) 2단자 그리고 가운데 베이스(base) 영역 중 한 곳에 게이트 1단자로 총 3단자로 구성되고, SOI(silicon on insulator) 기판을 기반으로 수평 구조로 형성된다.
3단자 사이리스터 기반 1T-디램은 애노드에 높은 전압을 인가한 경우 사이리스터에 흐르는 전류가 높아지고 p-베이스 영역의 게이트 전기 용량(capacitance)가 p-베이스 영역의 양쪽에 위치하는 n영역과의 접합(junction) 전기 용량의 합보다 작아져 p-베이스 영역의 포텐셜(potential)이 높아지는 "1" 상태가 될 수 있다.
3단자 사이리스터 기반 1T-디램은 애노드에 낮은 전압을 인가한 경우 사이리스터에 흐르는 전류가 낮아지고 p-베이스 영역의 게이트 전기 용량이 양쪽 n영역과의 접합 전기 용량의 합보다 매우 높아져 p-베이스 영역의 포텐셜이 낮아지는 "0" 상태가 된다.
3단자 사이리스터 기반 1T-디램은 베이스 영역의 "0" 또는 "1" 상태를 이용하여 메모리 동작을 수행한다.
또한, 3단자 사이리스터 기반 1T-디램은 읽기상태에서 p-베이스 영역이 하이(high) 상태인 경우, 래치-업을 유발하여 "1"이 되고, p-베이스 영역이 로우(low)인 경우 차단(blocking)을 유발하여 "0"이 될 수 있다.
종래 기술에 따른 3단자 사이리스터 기반 1-T 디램은 베이스 영역에 전류를 인가하기 위한 게이트단을 요구하고, 수평으로 형성되어 요구되는 면적이 넓어 스케일링 다운의 한계를 포함하고 있다.
따라서, 상술한 물리적 한계를 극복하기 위한 2단자 수직형 1-T 디램 및 그 제조 방법이 제안될 필요성이 있다.
한국등록특허 제10-1201853호, "커패시터리스 디램 셀 및 그 제조방법" 한국공개특허 제10-2016-0035601호, "사이리스터 메모리 셀 집적회로" 한국등록특허 제10-1085155호, "터널링 전계효과 트랜지스터를 이용한 1T 디램 셀 소자"
본 발명은 2단자 수직형 1T-디램 및 그 제조 방법을 제공하고자 한다.
본 발명은 1타입의 저농도 반도체층 및 2타입의 저농도 반도체층에 불순물을 첨가하여, 1타입의 저농도 반도체층 및 2타입의 저농도 반도체층을 포함하는 베이스 영역의 도핑 농도를 조절하는 2단자 수직형 1T-디램 및 그 제조 방법을 제공하고자 한다.
본 발명은 베이스 영역의 도핑 농도를 1 x 1018 cm-3에서 1 x 1019 cm-3까지 증가 시키고, 베이스 영역의 도핑 농도를 증가시킴에 따라 래치-업을 발생시키고, 래치-업 전압을 증가시키고, 래치-업 전압의 증가에 따라 베이스 영역에 하이 상태를 기록하거나 읽는 2단자 수직형 1T-디램 및 그 제조 방법을 제공하고자 한다.
본 발명은 베이스 영역의 도핑 농도를 1 x 1016 cm-3에서 1 x 1017 cm-3까지 증가 시키고, 베이스 영역의 도핑 농도의 증가에 따라 래치-업을 유발하지 않고, 베이스 영역에 로우 상태를 기록하거나 읽는 2단자 수직형 1T-디램 및 그 제조 방법을 제공하고자 한다.
본 발명은 제1 타입의 저농도 반도체층 및 제2 타입의 저농도 반도체층 각각의 두께를 80nm 보다 크거나 같도록 형성하는 2단자 수직형 1T-디램 및 그 제조 방법을 제공하고자 한다.
본 발명의 일실시 예에 따르면, 2단자 수직형 1T-디램은 제1 타입의 고농도 반도체층으로 형성되는 음극(cathode)층; 상기 음극층 상에 형성되는 제2 타입의 저농도 반도체층 및 상기 제2 타입의 저농도 반도체층 상에 형성되는 제1 타입의 저농도 반도체층을 포함하는 베이스 영역; 및 상기 제1 타입의 저농도 반도체층 상에 제2 타입의 고농도 반도체층으로 형성되는 양극(anode)층을 포함한다.
본 발명의 일실시 예에 따르면, 상기 제1 타입의 고농도 반도체층은 n+형 반도체층 및 p+형 반도체층 중 하나를 포함하고, 상기 제2 타입의 고농도 반도체층은 n+형 반도체층 및 p+형 반도체층 중 하나를 포함하고, 상기 제1 타입의 고농도 반도체층이 n+형 반도체층일 경우, 상기 제2 타입의 고농도 반도체층은 p+형 반도체층이고, 상기 제1 타입의 고농도 반도체층이 p+형 반도체층일 경우, 상기 제2 타입의 고농도 반도체층은 n+형 반도체층이다.
본 발명의 일실시 예에 따르면, 상기 제1 타입의 저농도 반도체층은 p형 반도체층 및 n형 반도체층 중 하나를 포함하고, 상기 제2 타입의 저농도 반도체층은 p형 반도체층 및 n형 반도체층 중 하나를 포함하고, 상기 제1 타입의 저농도 반도체층이 p형 반도체층일 경우, 상기 제2 타입의 저농도 반도체층은 n형 반도체층이고, 상기 제1 타입의 저농도 반도체층이 n형 반도체층일 경우, 상기 제2 타입의 저농도 반도체층은 p형 반도체층이다.
본 발명의 일실시 예에 따르면, 상기 베이스 영역의 도핑 농도는, 불순물 첨가 정도에 따라 1 x 1016 cm-3에서 1 x 1017 cm-3까지 증가되거나, 1 x 1018 cm-3에서 1 x 1019 cm-3까지 증가된다.
본 발명의 일실시 예에 따르면, 상기 베이스 영역은, 상기 베이스 영역의 도핑 농도가 1 x 1018 cm-3에서 1 x 1019 cm- 3로 증가할 경우, 래치-업(latch-up)을 발생시킴에 따라 래치-업 전압을 증가시키고, 상기 래치-업 전압의 증가에 따라 상기 베이스 영역의 상태가 하이로 결정된다.
본 발명의 일실시 예에 따르면, 상기 베이스 영역은, 상기 베이스 영역의 도핑 농도가 1 x 1016 cm-3에서 1 x 1017 cm- 3로 증가할 경우, 상기 베이스 영역의 상태가 로우로 결정된다.
본 발명의 일실시 예에 따르면, 상기 음극층은, 상기 제1 타입의 고농도 반도체층을 형성하기 위한 이온의 농도를 1 x 1020 cm-3으로 고정 주입하여 형성된다.
본 발명의 일실시 예에 따르면, 상기 양극층은, 상기 제2 타입의 고농도 반도체층을 형성하기 위한 이온의 농도를 1 x 1020 cm-3으로 고정 주입하여 형성된다.
본 발명의 일실시 예에 따르면, 상기 제1 타입의 저농도 반도체층 및 상기 제2 타입의 저농도 반도체층은, 두께를 80nm 보다 크거나 같도록 형성된다.
본 발명의 일실시 예에 따르면, 2단자 수직형 1T-디램의 제조 방법은 제1 타입의 고농도 반도체층으로 형성되는 음극층을 형성하는 단계; 상기 음극층 상에 형성되는 제2 타입의 저농도 반도체층 및 상기 제2 타입의 저농도 반도체층 상에 형성되는 제1 타입의 저농도 반도체층을 포함하는 베이스 영역을 형성하는 단계; 및 상기 제1 타입의 저농도 반도체층 상에 제2 타입의 고농도 반도체층으로 형성되는 양극층을 형성하는 단계를 포함한다.
본 발명의 일실시 예에 따르면, 상기 베이스 영역을 형성하는 단계는 불순물 첨가 정도에 따라 1 x 1016 cm-3에서 1 x 1017 cm-3까지 증가시키거나, 1 x 1018 cm-3에서 1 x 1019 cm-3까지 증가되도록 상기 베이스 영역의 도핑 농도를 조절하는 단계를 포함한다.
본 발명의 일실시 예에 따르면, 상기 베이스 영역의 도핑 농도를 1 x 1018 cm-3에서 1 x 1019 cm-3까지 증가 시키는 단계는 상기 베이스 영역의 도핑 농도를 증가시킴에 따라 래치-업을 발생시키고, 래치-업 전압을 증가시키는 단계; 및 상기 래치-업 전압의 증가에 따라 상기 베이스 영역의 상태가 하이로 결정되는 단계를 포함한다.
본 발명의 일실시 예에 따르면, 상기 베이스 영역의 도핑 농도를 1 x 1016 cm-3에서 1 x 1017 cm-3까지 증가 시키는 단계는 상기 베이스 영역의 도핑 농도를 증가시킴에 상기 베이스 영역의 상태가 로우로 결정되는 단계를 포함한다.
본 발명의 일실시 예에 따르면, 상기 제1 타입의 저농도 반도체층 및 상기 제2 타입의 저농도 반도체층은 두께를 80nm 보다 크거나 같도록 형성된다.
본 발명의 일실시 예에 따르면, 2단자 수직형 1T-디램은 음극 단자, 양극 단자를 포함하고, 게이트단을 포함하지 않는 2단자로 구성되며, 제1 타입의 고농도 반도체층, 제2 타입의 저농도 반도체층, 제1 타입의 저농도 반도체층 및 제2 타입의 고농도 반도체층을 수직으로 적층하여 형성하고, 제1 타입의 저농도 반도체층 및 제2 타입의 저농도 반도체층을 포함하는 베이스 영역의 도핑 농도를 변경함으로써, 도핑 농도를 최적화할 수 있다.
또한, 본 발명의 일실시 예에 따르면, 2단자 수직형 1T-디램에서 베이스 영역의 도핑 농도를 최적화함으로써, 게이트단 없이 1-T 디램의 읽기 및 쓰기 동작을 수행할 수 있다.
또한, 본 발명의 일실시 예에 따르면, 2단자 수직형 1T-디램에서 베이스 영역의 도핑 농도를 최적화함으로써, 1-T 디램의 두께를 감소시킬 수 있다.
또한, 본 발명의 일실시 예에 따르면, 2단자 수직형 1T-디램에서 베이스 영역의 도핑 농도를 최적화함으로써, 2단자 수직형 1T-디램으로 10nm급의 디램을 대체할 수 있다.
또한, 본 발명의 일실시 예에 따르면, 2단자 수직형 1T-디램에서 베이스 영역의 도핑 농도를 최적화함으로써, 종래 디램 기술의 물리적 한계를 극복할 수 있다.
도 1은 본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램을 도시한 것이다.
도 2는 본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램의 제조 방법을 도시한 흐름도이다.
도 3은 본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램의 어레이를 도시한 것이다.
도 4는 본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램의 소자 특성을 나타내는 그래프들을 도시한 것이다.
이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다.
실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시 예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.
"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
도 1은 본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램을 도시한 것이다.
구체적으로, 도 1은 본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램의 적층 구조를 예시한다.
도 1을 참고하면, 2단자 수직형 1-T 디램(100)은 기판 위에 에피택시얼(epitaxial) 방식을 이용하여 수직으로 적층된 제1 타입의 고농도 음극층(110), 제2 타입의 저농도 반도체층(120), 제1 타입의 저농도 반도체층(130), 제2 타입의 고농도 반도체층(140) 및 양극층을 포함한다.
다른 실시 예에 따라, 2단자 수직형 1-T 디램(100)은 기판과 제1 타입의 고농도 음극층(110) 사이에 매립 절연 산화막을 포함할 수 있다.
예를 들어, 매립 절연 산화막은 공정 시 기판으로부터 발생하는 불순물로부터 기판을 보호하기 위하여 형성될 수 있다.
2단자 수직형 1-T 디램(100)은 제1 타입의 고농도 반도체층을 음극층으로 포함할 수 있다.
다시 말해, 제1 타입의 고농도 음극층(110)은 제1 타입의 고농도 반도체층을 형성하기 위한 이온을 주입하여 형성된 음극층일 수 있다.
본 발명의 일실시 예에 따르면, 제1 타입의 고농도 음극층(110) 상에 적층되어 형성되는 제2 타입의 저농도 반도체층(120) 및 제2 타입의 저농도 반도체층(120)상에 적층되어 형성되는 제1 타입의 저농도 반도체층(130)은 2단자 수직형 1-T 디램(100)의 베이스 영역에 포함된다.
본 발명의 일실시 예에 따르면, 2단자 수직형 1-T 디램(100)의 베이스 영역은 첨가되는 불순물의 농도에 따라 도핑 농도가 변경될 수 있다.
본 발명의 일실시 예에 따르면, 2단자 수직형 1-T 디램(100)에서 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 1 x 1016 cm-3에서 1 x 1017 cm-3까지 증가되거나, 1 x 1018 cm-3에서 1 x 1019 cm-3까지 증가될 수 있다.
본 발명의 일실시 예에 따르면, 2단자 수직형 1-T 디램(100)은 베이스 영역의 도핑 농도가 1 x 1018 cm-3에서 1 x 1019 cm- 3로 증가할 경우, 래치-업(latch-up)을 발생시킴에 따라 래치-업 전압을 증가시키고, 상기 래치-업 전압의 증가에 따라 베이스 영역의 상태를 하이로 결정할 수 있다.
본 발명의 일실시 예에 따르면, 2단자 수직형 1-T 디램(100)은 베이스 영역의 도핑 농도가 1 x 1016 cm-3에서 1 x 1017 cm- 3로 증가할 경우, 베이스 영역의 상태를 로우로 결정할 수 있다.
다시 말해, 2단자 수직형 1-T 디램(100)은 래치-업 전압의 증가 유무에 따라 베이스 영역의 상태를 하이 또는 로우로 결정하여 베이스 영역에 하이 또는 로우를 기록하거나, 베이스 영역으로부터 하이 또는 로우를 읽을 수 있다.
즉, 2단자 수직형 1-T 디램(100)은 2단자 수직형 1-T 디램(100)의 베이스 영역에서 래치-업 전압의 증가 유무에 따라 메모리 동작을 수행할 수 있다.
본 발명의 다른 실시 예에 따르면, 2단자 수직형 1-T 디램(100)은 래치-업 전압의 증가 유무에 따라 변동되는 전압이 기준값 이상일 경우 베이스 영역의 상태를 하이로 결정할 수 있고, 래치-업 전압의 증가 유무에 따라 변동되는 전압이 기준값 이하일 경우 베이스 영역의 상태를 로우로 결정할 수 있다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램(100)은 2단자 수직형 1-T 디램(100)의 베이스 영역의 도핑 농도가 증가할 경우, 접합 배리어(junction barrier)가 증가하고, 접합 배리어의 증가에 따라 래치-업 전압이 증가할 수 있다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램(100)은 제1 타입의 저농도 반도체층(130) 상에 적층된 제2 타입의 고농도 반도체층(140)을 포함한다. 예를 들어, 2단자 수직형 1-T 디램은 p+형 반도체층(140)을 양극층(150)으로서 포함할 수 있다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램(100)은 제2 타입의 저농도 반도체층(120) 및 제1 타입의 저농도 반도체층(130)을 포함하는 베이스 영역의 도핑 농도의 조절에 따라 메모리 동작을 수행함으로써, 캐소드단에 해당하는 음극층, 애노드단에 해당하는 양극층을 포함할 뿐, 게이트단을 포함하지 않는 2단자 구조로 구성될 수 있다.
다시 말해, 본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램(100)은 제2 타입의 저농도 반도체층(120) 및 제1 타입의 저농도 반도체층(130)을 포함하는 베이스 영역의 도핑 농도의 조절에 따라 메모리 동작을 위한 전압을 변동함으로, 베이스 영역의 전압을 변경하기 위한 게이트단을 제외하고, 메모리 동작을 수행할 수 있다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램(100)은 양극층(150) 상에 워드 라인을 형성하고, 워드 라인 상에 비트 라인을 적층하는 구조로 형성될 수 있다.
본 발명의 일실시 예에 따른 제1 타입의 고농도 반도체층(110)은 n+형 반도체층 및 p+형 반도체층 중 하나를 포함하고, 제2 타입의 고농도 반도체층(140)은 n+형 반도체층 및 p+형 반도체층 중 하나를 포함한다.
다시 말해, 제1 타입의 고농도 반도체층(110)이 n+형 반도체층일 경우, 제2 타입의 고농도 반도체층(140)은 p+형 반도체층일 수 있다. 반대로, 제1 타입의 고농도 반도체층(110)이 p+형 반도체층일 경우, 제2 타입의 고농도 반도체층(140)은 n+형 반도체층일 수 있다.
본 발명의 일실시 예에 따른 제1 타입의 저농도 반도체층(130)은 p형 반도체층 및 n형 반도체층 중 하나를 포함하고, 제2 타입의 저농도 반도체층(120)은 p형 반도체층 및 n형 반도체층 중 하나를 포함할 수 있다.
다시 말해, 제1 타입의 저농도 반도체층(130)이 p형 반도체층일 경우, 제2 타입의 저농도 반도체층(120)은 n형 반도체층일 수 있다. 반대로, 제1 타입의 저농도 반도체층(130)이 n형 반도체층(130)일 경우, 제2 타입의 저농도 반도체층(120)은 p형 반도체층일 수 있다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램은 제1 타입의 고농도 반도체층(110), 제2 타입의 저농도 반도체층(120), 제1 타입의 저농도 반도체층(130) 및 제2 타입의 고농도 반도체층(140)으로 구성된 실리콘 채널을 포함할 수 있다.
본 발명의 일실시 예에 따르면, 하이는 "1"을 의미할 수 있고, 로우는 "0"을 의미할 수 있다.
다시 말해, 2단자 수직형 1T-디램의 베이스 영역의 상태는 베이스 영역의 도핑 농도에 따라 "1"로 결정되거나 "0"으로 결정될 수 있다.
도 2는 본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램의 제조 방법을 도시한 흐름도이다.
구체적으로, 도 2는 본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램을 에피택시얼 방식을 이용하여 사이리스터 기반의 2단자 수직형 구조로 제조하기 위한 공정 절차를 예시한다.
도 2를 참고하면, 단계 201에서 2단자 수직형 1-T 디램의 제조 방법은 기판 상에 매립 절연산화막(insulated oxide film)을 형성한다.
예를 들어, 기판은 절연층 매몰 실리콘(silicon on insulator, SOI) 웨이퍼, 절연층 매몰 게르마늄(germanium on insulator, GOI) 웨이퍼, 절연층 매몰 스트레인드 게르마늄(strained germanium on insulator, SGOI) 웨이퍼, 또는 절연층 매몰 스트레인드 실리콘(strained silicon on insulator, SSOI) 웨이퍼 중에서 어느 하나를 포함할 수 있다.
예를 들어, 매립 절연산화막은 절연성이 높고 화학적으로 안정되어 있어서 트랜지스터 제작 시 실리콘 결정에 함유된 각종 불순물의 확산을 방지할 수 있고, 공정 시 발생하는 불순물로부터 웨이퍼를 보호할 수 있다.
단계 203에서 2단자 수직형 1-T 디램의 제조 방법은 제1 타입의 고농도 반도체층을 음극층으로서 형성한다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램의 제조 방법은 매립 절연산화막 상에 제1 타입의 고농도 반도체층을 형성하기 위한 이온을 주입하고, 제1 타입의 고농도 반도체층을 음극층으로서 형성한다.
예를 들어, 2단자 수직형 1-T 디램의 제조 방법은 음극층을 형성하기 위한 물질로서 실리콘(silicon), 저머늄(germanium), 실리콘-저머늄(silicon- germanium), 실리콘-카바이드(silicon-carbide), 갈륨 비소(gallium arsenide), 인듐-갈륨-비소(indium-gallium-arsenide) 및 갈륨 질소(gallium nitrogen)를 이용할 수 있다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램의 제조 방법은 제1 타입의 고농도 반도체층을 형성하기 위한 이온의 농도를 1 x 1020 cm-3으로 고정 주입하여 음극층을 형성할 수 있다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램의 제조 장비는 제1 타입의 고농도 반도체층의 도핑 농도를 1 x 1020 cm-3으로 고정할 수 있다.
단계 205에서 2단자 수직형 1-T 디램의 제조 방법은 제2 타입의 저농도 반도체층 및 제1 타입의 저농도 반도체층을 형성한다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램의 제조 방법은 음극층 상에 제2 타입의 저농도 반도체층을 형성하기 위한 이온을 주입하여, 제2 타입의 저농도 반도체층을 형성하고, 제2 타입의 저농도 반도체층 상에 제1 타입의 저농도 반도체층을 형성하기 위한 이온을 주입하여, 제1 타입의 저농도 반도체층을 형성한다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램의 제조 방법은 제2 타입의 저농도 반도체층을 형성하기 위한 이온의 농도 및 제1 타입의 저농도 반도체층을 형성하기 위한 이온의 농도를 불순물을 이용하여 조절하여, 제2 타입의 저농도 반도체층 및 제1 타입의 저농도 반도체층을 포함하는 베이스 영역의 도핑 농도를 조절할 수 있다.
예를 들어, 불순물은 반도체층을 형성하는 결정의 물성을 변화시키거나 전도율을 증가시키기 위해서 사용될 수 있다.
다시 말해, 2단자 수직형 1-T 디램의 제조 방법은 제2 타입의 저농도 반도체층 및 제1 타입의 저농도 반도체층에 불순물을 첨가하여, 베이스 영역의 도핑 농도를 조절할 수 있다.
본 발명의 일실시 예에 따른 베이스 영역의 도핑 농도는 제1 타입의 저농도 반도체층의 이온 농도를 제2 타입의 저농도 반도체층의 이온농도로 나눈 값일 수 있다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램의 제조 방법은 2단자 수직형 1-T 디램에서 베이스 영역의 도핑 농도를 불순물을 이용하여 1 x 1016 cm-3에서 1 x 1017 cm-3까지 증가 시키거나 베이스 영역의 도핑 농도를 1 x 1018 cm-3에서 1 x 1019 cm-3까지 증가 시킬 수 있다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램의 제조 방법은 베이스 영역의 도핑 농도를 1 x 1018 cm-3에서 1 x 1019 cm-3까지 증가 시킬 경우, 2단자 수직형 1T-디램에서 베이스 영역의 도핑 농도가 증가됨에 따라 2단자 수직형 1T-디램은 래치-업을 발생시키고, 래치-업 전압을 증가시킨다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램에서 래치-업 전압의 증가에 따라 베이스 영역의 상태가 하이로 결정될 수 있다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램의 제조 방법은 베이스 영역의 도핑 농도를 1 x 1016 cm-3에서 1 x 1017 cm-3까지 증가시킬 경우, 2단자 수직형 1T-디램에서 베이스 영역의 도핑 농도가 증가함에 따라 래치-업을 유발하지 않고, 베이스 영역의 상태가 로우로 결정될 수 있다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램은 베이스 영역의 상태가 하이일 경우 전류를 많이 통과시키고, 베이스 영역의 상태가 로우일 경우 전류를 적게 통과시킨다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램의 제조 방법은 제2 타입의 저농도 반도체층 및 제1 타입의 저농도 반도체층의 두께를 80nm 보다 크거나 같도록 형성할 수 있다.
단계 207에서 2단자 수직형 1-T 디램의 제조 방법은 제2 타입의 고농도 반도체층을 양극층으로 형성한다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램의 제조 방법은 제1 타입의 저농도 반도체층 상에 제2 타입의 고농도 반도체층을 형성하기 위한 이온을 주입하여 제2 타입의 고농도 반도체층을 양극층으로서 형성한다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램의 제조 방법은 제2 타입의 고농도 반도체층을 형성하기 위한 이온의 농도를 1 x 1020 cm-3으로 고정 주입하여 양극층을 형성할 수 있다.
예를 들어, 2단자 수직형 1-T 디램의 제조 방법은 양극층 상에 워드 라인을 형성할 수 있다.
예를 들어, 2단자 수직형 1-T 디램의 제조 방법은 베이스 영역의 도핑 농도를 1 x 1016 cm-3에서 1 x 1019 cm-3까지 변화 시키면서 2단자 수직형 1-T 디램의 사이리스터 특성을 확인할 수 있다.
본 발명의 일실시 예에 따른 제1 타입의 고농도 반도체층은 n+형 반도체 및 p+형 반도체층 중 하나를 포함한다.
본 발명의 일실시 예에 따른 제2 타입의 고농도 반도체층은 n+형 반도체층 및 p+형 반도체층 중 하나를 포함한다.
다시 말해, 제1 타입의 고농도 반도체층이 n+형 반도체층일 경우, 제2 타입의 고농도 반도체층은 p+형 반도체층일 수 있다.
반대로, 제1 타입의 고농도 반도체층이 p+형 반도체층일 경우, 제2 타입의 고농도 반도체층은 n+형 반도체층일 수 있다.
본 발명의 일실시 예에 따른 제1 타입의 저농도 반도체층은 p형 반도체층 및 n형 반도체층 중 하나를 포함할 수 있다.
본 발명의 일실시 예에 따른 제2 타입의 저농도 반도체층은 p형 반도체층 및 n형 반도체층 중 하나를 포함할 수 있다.
다시 말해, 제1 타입의 저농도 반도체층이 p형 반도체층일 경우, 제2 타입의 저농도 반도체층은 n형 반도체층일 수 있다.
반대로, 제1 타입의 저농도 반도체층이 n형 반도체층일 경우, 제2 타입의 저농도 반도체층은 p형 반도체층일 수 있다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램은 제1 타입의 고농도 반도체층, 제2 타입의 저농도 반도체층, 제1 타입의 저농도 반도체층 및 제2 타입의 고농도 반도체층으로 구성된 실리콘 채널을 포함할 수 있다.
본 발명의 일실시 예에 따르면 제1 타입의 고농도 반도체층, 제2 타입의 고농도 반도체층, 제1 타입의 저농도 반도체층 및 제2 타입의 저농도 반도체층 등을 형성하기 위한 이온은 실리콘, 저머늄, 실리콘-저머늄, 실리콘-카바이드, 갈륨 비소, 인듐-갈륨-비소 및 갈륨 질소 중 어느 하나를 포함할 수 있다.
도 3은 본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램의 어레이를 도시한 것이다.
구체적으로 도 3은 본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램들로 구성된 어레이(array)를 예시한다.
도 3을 참고하면, 2단자 수직형 1-T 디램의 어레이는 2단자 수직형 1-T 디램의 음극층에 해당하는 제1 타입의 고농도 반도체층(310)이 그라운드에 연결되고, 양극층에 해당하는 제2 타입의 고농도 반도체층(340)의 상에는 비트라인(350)이 형성될 수 있다. 또한, 도 3에서는 미 도시 하나, 제2 타입의 고농도 반도체층(340) 및 비트라인(350) 사이에 워드 라인이 형성될 수 있다.
다시 말해, 제2 타입의 고농도 반도체층(340) 상에 워드 라인이 형성될 수 있다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램은 기판상에서 수직으로 형성되고, 그라운드 위에 순차적으로 적층 또는 형성되는 제1 타입의 고농도 반도체층(310), 제2 타입의 저농도 반도체층(320), 제1 타입의 저농도 반도체층(330) 및 제2 타입의 고농도 반도체층을 포함하는 사이리스터 기반의 수직형 구조를 포함할 수 있다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램은 제2 타입의 저농도 반도체층 및 제1 타입의 저농도 반도체층을 포함하는 베이스 영역의 도핑 농도를 조절하여 메모리 동작을 수행할 수 있다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램은 적어도 하나 이상의 다른 2단자 수직형 1-T 디램과 그라운드 또는 비트라인(350)을 통하여 연결될 수 있다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램은 제2 타입의 고농도 반도체층 위에 수직으로 워드 라인을 포함할 수 있다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램은 제1 타입의 고농도 반도체층(310)을 통하여 그라운드에 연결될 수 있다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램은 게이트단을 사용하지 않고, 베이스 영역의 도핑 농도의 조절에 따라 메모리 동작을 수행할 수 있다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램의 어레이는 포함하는 2단자 수직형 1-T 디램의 개수가 증가할수록 효율성이 증가될 수 있다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램의 어레이에 포함되는 2단자 수직형 1-T 디램의 베이스 영역은 두께가 80nm 이상으로 형성될 수 있다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램은 n+형-p형-n형-p+형 반도체 접합구조를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 2단자 수직형 1-T 디램은 p+형-n형-p형-n+형 반도체 접합구조를 포함할 수 있다.
본 발명의 일실시 예에 따르면 제1 타입의 고농도 반도체층(310)은 n+형 반도체층 및 p+형 반도체층 중 하나를 포함하고, 제2 타입의 고농도 반도체층(340)은 n+형 반도체층 및 p+형 반도체층 중 하나하고, 제1 타입의 저농도 반도체층(330)은 n형 반도체층 및 p형 반도체층 중 하나를 포함하고, 제2 타입의 저농도 반도체층(320)은 n형 반도체층 및 p형 반도체층 중 하나를 포함한다.
본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램은 제1 타입의 고농도 반도체층(310), 제2 타입의 저농도 반도체층(320), 제1 타입의 저농도 반도체층(330) 및 제2 타입의 고농도 반도체층(340)으로 구성된 실리콘 채널을 포함할 수 있다.
도 4는 본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램의 소자 특성을 나타내는 그래프들을 도시한다.
구체적으로, 도 4는 본 발명의 일실시 예에 따른 2단자 수직형 1-T 디램의 베이스 영역의 도핑 농도 변화에 따른 소자의 특성을 예시하고, 도 4의 (a), (b) 및 (c)를 통하여 다수의 도핑 농도에 따른 2단자 수직형 1-T 디램 내의 양극 전류 변화에 따른 양극 전압 변화를 확인할 수 있다.
도 4의 (a), (b) 및 (c)에 도시된 그래프의 세로축은 양극 전류를 나타내고, 가로축은 양극 전압을 나타낸다.
도 4의 (a)를 참고하면, 그래프에서 범례(410)는 베이스 영역의 도핑 농도를 1 x 1017 cm-3 내지 9 x 1017 cm- 3를 포함한다.
도 4의 (a)에 도시된 그래프에 따르면, 2단자 수직형 1-T 디램은 베이스 영역의 도핑농도가 1 x 1016 cm-3 로부터 1 x 1017 cm-3 내지 9 x 1017 cm-3까지 증가될 경우, 단안정(mono-stable)한 I-V 특성을 나타낼 수 있다.
즉, 본 발명의 일실시예에 따른 2단자 수직형 1-T 디램은 베이스 영역의 도핑 농도가 1 x 1016 cm-3 로부터 1 x 1017 cm-3 내지 9 x 1017 cm-3까지 증가될 경우, 단안정 I-V특성을 나타내고, 래치-업을 발생하지 않을 수 있다.
도 4의 (b)를 참고하면, 그래프에서 범례(420)는 베이스 영역의 도핑 농도를 1 x 1018 cm-3 내지 9 x 1018 cm-3를 포함한다.
도 4의 (b)에 도시된 그래프는 2단자 수직형 1-T 디램에서 베이스 영역의 도핑 농도가 1 x 1017 cm- 3로부터 1 x 1018 cm-3 내지 9 x 1018 cm-3까지 증가될 경우를 예시한다.
베이스 영역의 도핑 농도가 3 x 1018 cm-3 내지 9 x 1018 cm-3의 도핑 농도에 해당할 경우, 양극 전류 구간 1 x 10-12A와 1 x 10-16A 사이에서 양극 전압이 약 1V 내지 2V로 증가하는 경향을 나타낼 수 있다.
도 4의 (c)를 참고하면, 그래프에서 범례(430)는 베이스 영역의 도핑 농도를 1 x 1019 cm-3 내지 9 x 1019 cm-3를 포함한다.
도 4의 (c)에 도시된 그래프는 2단자 수직형 1-T 디램에서 베이스 영역의 도핑 농도가 1 x 1018 cm-3에서 1 x 1019 cm-3 내지 9 x 1019 cm-3까지 증가될 경우를 예시한다.
도 4의 (c)에 도시된 그래프에 따르면, 2단자 수직형 1-T 디램은 베이스 영역의 도핑 농도가 1 x 1018 cm-3에서 1 x 1019 cm-3까지 증가될 경우, 쌍안정(bi-stable)한 I-V 특성을 나타내고, 래치-업이 발생함에 따라 양극 전류 구간 1 x 10-13A와 1 x 10-16A 사이에서 양극 전압이 0.47V에서 2.10V로 증가하는 경향을 나타낼 수 있다.
또한, 2단자 수직형 1-T 디램은 베이스 영역의 도핑 농도가 1 x 1018 cm-3에서 1 x 1019 cm-3까지 증가함에 따라 n+형-p형-n형-p+형 반도체 접합구조 또는 p+형-n형-p형-n+형 반도체 접합구조에서 접합 배리어가 증가하여 양극 전압(예: 래치-업 전압)이 증가될 수 있다.
상술한 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
100: 2단자 수직형 1-T 디램 110: 제1 타입의 고농도 음극층
120: 제2 타입의 저농도 반도체층 130: 제1 타입의 저농도 반도체층
140: 제2 타입의 고농도 반도체층 150: 양극층
310: 제1 타입의 고농도 반도체층 320: 제2 타입의 저농도 반도체층
330: 제1 타입의 저농도 반도체층 340: 제2 타입의 고농도 반도체층
350: 비트라인

Claims (14)

  1. 제1 타입의 고농도 반도체층으로 형성되는 음극(cathode)층;
    상기 음극층 상에 형성되는 제2 타입의 저농도 반도체층 및 상기 제2 타입의 저농도 반도체층 상에 형성되는 제1 타입의 저농도 반도체층을 포함하는 베이스 영역; 및
    상기 제1 타입의 저농도 반도체층 상에 제2 타입의 고농도 반도체층으로 형성되는 양극(anode)층을 포함하고,
    상기 베이스 영역의 도핑 농도는, 불순물 첨가 정도에 따라 1 x 1016 cm-3에서 1 x 1017 cm-3까지 증가되거나, 1 x 1018 cm-3에서 1 x 1019 cm-3까지 증가되며,
    상기 베이스 영역은, 상기 베이스 영역의 도핑 농도가 1 x 1018 cm-3에서 1 x 1019 cm-3로 증가할 경우, 래치 업(latch-up)을 발생시킴에 따라 래치 업 전압을 증가시키고, 상기 래치 업 전압의 증가에 따라 상기 베이스 영역의 상태가 하이로 결정되는
    2단자 수직형 1T 디램.
  2. 제1 항에 있어서,
    상기 제1 타입의 고농도 반도체층은 n+형 반도체층 및 p+형 반도체층 중 하나를 포함하고,
    상기 제2 타입의 고농도 반도체층은 n+형 반도체층 및 p+형 반도체층 중 하나를 포함하고,
    상기 제1 타입의 고농도 반도체층이 n+형 반도체층일 경우, 상기 제2 타입의 고농도 반도체층은 p+형 반도체층이고,
    상기 제1 타입의 고농도 반도체층이 p+형 반도체층일 경우, 상기 제2 타입의 고농도 반도체층은 n+형 반도체층인
    2단자 수직형 1T 디램.
  3. 제1 항에 있어서,
    상기 제1 타입의 저농도 반도체층은 p형 반도체층 및 n형 반도체층 중 하나를 포함하고,
    상기 제2 타입의 저농도 반도체층은 p형 반도체층 및 n형 반도체층 중 하나를 포함하고,
    상기 제1 타입의 저농도 반도체층이 p형 반도체층일 경우, 상기 제2 타입의 저농도 반도체층은 n형 반도체층이고,
    상기 제1 타입의 저농도 반도체층이 n형 반도체층일 경우, 상기 제2 타입의 저농도 반도체층은 p형 반도체층인
    2단자 수직형 1T 디램.
  4. 삭제
  5. 삭제
  6. 제1 타입의 고농도 반도체층으로 형성되는 음극(cathode)층;
    상기 음극층 상에 형성되는 제2 타입의 저농도 반도체층 및 상기 제2 타입의 저농도 반도체층 상에 형성되는 제1 타입의 저농도 반도체층을 포함하는 베이스 영역; 및
    상기 제1 타입의 저농도 반도체층 상에 제2 타입의 고농도 반도체층으로 형성되는 양극(anode)층을 포함하고,
    상기 베이스 영역의 도핑 농도는, 불순물 첨가 정도에 따라 1 x 1016 cm-3에서 1 x 1017 cm-3까지 증가되거나, 1 x 1018 cm-3에서 1 x 1019 cm-3까지 증가되며,
    상기 베이스 영역은, 상기 베이스 영역의 도핑 농도가 1 x 1016 cm-3에서 1 x 1017 cm-3로 증가할 경우, 상기 베이스 영역의 상태가 로우로 결정되는
    2단자 수직형 1T 디램.
  7. 제1 항에 있어서,
    상기 음극층은, 상기 제1 타입의 고농도 반도체층을 형성하기 위한 이온의 농도를 1 x 1020 cm-3으로 고정 주입하여 형성되는
    2단자 수직형 1T 디램.
  8. 제1 항에 있어서,
    상기 양극층은, 상기 제2 타입의 고농도 반도체층을 형성하기 위한 이온의 농도를 1 x 1020 cm-3으로 고정 주입하여 형성되는
    2단자 수직형 1T 디램.
  9. 제1 항에 있어서,
    상기 제1 타입의 저농도 반도체층 및 상기 제2 타입의 저농도 반도체층은, 두께를 80nm 보다 크거나 같도록 형성되는
    2단자 수직형 1T 디램.
  10. 제1 타입의 고농도 반도체층으로 형성되는 음극(cathode)층을 형성하는 단계;
    상기 음극층 상에 형성되는 제2 타입의 저농도 반도체층 및 상기 제2 타입의 저농도 반도체층 상에 형성되는 제1 타입의 저농도 반도체층을 포함하는 베이스 영역을 형성하는 단계; 및
    상기 제1 타입의 저농도 반도체층 상에 제2 타입의 고농도 반도체층으로 형성되는 양극(anode)층을 형성하는 단계를 포함하고,
    상기 베이스 영역을 형성하는 단계는,
    불순물 첨가 정도에 따라 1 x 1016 cm-3에서 1 x 1017 cm-3까지 증가시키거나, 1 x 1018 cm-3에서 1 x 1019 cm-3까지 증가되도록 상기 베이스 영역의 도핑 농도를 조절하는 단계를 포함하며,
    상기 베이스 영역의 도핑 농도를 1 x 1018 cm-3에서 1 x 1019 cm-3까지 증가 시키는 단계는,
    상기 베이스 영역의 도핑 농도를 증가시킴에 따라 래치 업(latch-up)을 발생시키고, 래치 업 전압을 증가시키는 단계; 및
    상기 래치 업 전압의 증가에 따라 상기 베이스 영역의 상태가 하이로 결정되는 단계를 포함하는
    2단자 수직형 1T 디램의 제조 방법.
  11. 삭제
  12. 삭제
  13. 제1 타입의 고농도 반도체층으로 형성되는 음극(cathode)층을 형성하는 단계;
    상기 음극층 상에 형성되는 제2 타입의 저농도 반도체층 및 상기 제2 타입의 저농도 반도체층 상에 형성되는 제1 타입의 저농도 반도체층을 포함하는 베이스 영역을 형성하는 단계; 및
    상기 제1 타입의 저농도 반도체층 상에 제2 타입의 고농도 반도체층으로 형성되는 양극(anode)층을 형성하는 단계를 포함하고,
    상기 베이스 영역을 형성하는 단계는,
    불순물 첨가 정도에 따라 1 x 1016 cm-3에서 1 x 1017 cm-3까지 증가시키거나, 1 x 1018 cm-3에서 1 x 1019 cm-3까지 증가되도록 상기 베이스 영역의 도핑 농도를 조절하는 단계를 포함하며,
    상기 베이스 영역의 도핑 농도를 1 x 1016 cm-3에서 1 x 1017 cm-3까지 증가 시키는 단계는,
    상기 베이스 영역의 도핑 농도를 증가시킴에 따라 상기 베이스 영역의 상태가 로우로 결정되는 단계를 포함하는
    2단자 수직형 1T 디램의 제조 방법.
  14. 제10 항에 있어서,
    상기 제1 타입의 저농도 반도체층 및 상기 제2 타입의 저농도 반도체층은, 두께를 80nm 보다 크거나 같도록 형성되는
    2단자 수직형 1T 디램의 제조 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102304793B1 (ko) * 2018-11-08 2021-09-27 한양대학교 산학협력단 2단자 사이리스터 메모리 소자의 제조방법
KR102156685B1 (ko) * 2018-11-27 2020-09-16 한양대학교 산학협력단 2단자 수직형 사이리스터 기반 1t 디램
KR102207204B1 (ko) * 2019-11-29 2021-01-26 한양대학교 산학협력단 2단자 수직형 사이리스터 기반 크로스 포인트 메모리
KR102579907B1 (ko) * 2021-07-12 2023-09-18 한양대학교 산학협력단 전하 플라즈마에 기초하는 사이리스터 및 이를 포함하는 크로스-포인트 메모리 어레이

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004153189A (ja) * 2002-11-01 2004-05-27 Furukawa Electric Co Ltd:The ＧａＮ系ＩＩＩ−Ｖ族窒化物半導体スイッチング素子

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05160408A (ja) * 1991-12-04 1993-06-25 Toshiba Corp 電界効果トランジスタおよびこれを用いたダイナミック型半導体記憶装置
US5308782A (en) * 1992-03-02 1994-05-03 Motorola Semiconductor memory device and method of formation
US7052941B2 (en) 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
US7655973B2 (en) 2005-10-31 2010-02-02 Micron Technology, Inc. Recessed channel negative differential resistance-based memory cell
JP2008034576A (ja) 2006-07-28 2008-02-14 Sony Corp 半導体装置および半導体装置の製造方法
KR100806128B1 (ko) 2006-12-11 2008-02-22 삼성전자주식회사 반도체 소자의 배선 구조물 및 이의 형성방법
KR100894683B1 (ko) 2007-08-28 2009-04-24 경북대학교 산학협력단 고성능 단일 트랜지스터 플로팅 바디 ｄｒａｍ 소자 및 그제조 방법
KR101163711B1 (ko) 2010-06-15 2012-07-09 서울대학교산학협력단 함몰된 바디에 두개의 게이트를 갖는 1ｔ 디램 소자와 그 동작방법 및 제조방법
US8552435B2 (en) * 2010-07-21 2013-10-08 Cree, Inc. Electronic device structure including a buffer layer on a base layer
KR101201853B1 (ko) 2010-07-26 2012-11-15 한국과학기술원 커패시터리스 디램 셀 및 그 제조방법
KR101085155B1 (ko) 2010-11-16 2011-11-18 서강대학교산학협력단 터널링 전계효과 트랜지스터를 이용한 1ｔ 디램 셀 소자
US8609492B2 (en) * 2011-07-27 2013-12-17 Micron Technology, Inc. Vertical memory cell
JP2013165220A (ja) 2012-02-13 2013-08-22 Elpida Memory Inc 半導体装置及びその製造方法
US8947925B2 (en) 2012-08-17 2015-02-03 The University Of Connecticut Thyristor memory cell integrated circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004153189A (ja) * 2002-11-01 2004-05-27 Furukawa Electric Co Ltd:The ＧａＮ系ＩＩＩ−Ｖ族窒化物半導体スイッチング素子

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