KR102304793B1 - 2단자 사이리스터 메모리 소자의 제조방법 - Google Patents
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Abstract
2단자 사이리스터 메모리 소자의 제조방법에 관한 것으로서, 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 P+형 도핑된 애노드층을 포함하는 사이리스터 구조체를 형성하는 단계와, 사이리스터 구조체 상에 포토 레지스트를 코팅하는 단계와, 포토 레지스트가 코팅된 사이리스터 구조체 상에 식각 마스크를 형성하는 단계 및 식각 마스크가 형성된 사이리스터 구조체를 수산화 칼륨(KOH) 수용액으로 식각(etching)하여 2단자 수직형 사이리스터 메모리 소자를 형성하는 단계를 포함할 수 있으며, 사이리스터 구조체는 P+형 도핑된 애노드층을 식각 정지층으로 이용할 수 있다.
Description
2단자 사이리스터 메모리 소자의 제조방법에 관한 것으로, 보다 상세하게는 n+/p/n/p+ 사이리스터 구조를 기반으로 애노드와 캐소드 2개의 단자를 가지면서 캐패시터가 존재하지 않는 1-트랜지스터 구조의 메모리 소자를 향성하는 기술적 사상에 관한 것이다.
현재 쓰이고 있는 DRAM 메모리 반도체는 실리콘(Si) 기반의 1T-1C 구조를 갖고 있으며, 메모리의 특성은 크게 메모리 소자가 동작하는 속도와 특정 공간 안에 얼마만큼의 메모리 셀을 넣을 수 있는지를 나타내는 집적도에 따라 달라질 수 있다.
현재 1T-1C 구조의 DRAM에서는 커패시터의 존재 때문에 집적도를 향상시키는데 엄청난 공정비용이 소모되고 있다. 이를 대체하기 위하여 1T-Capacitorless 구조의 메모리 및 2D 물질을 이용한 메모리 소자 등이 연구되고 있다.
한편, 각종 메모리 소자를 제작하기 위해서는 식각 공정이 필요하게 되는데, 식각은 크게 이온을 이용하는 건식 식각과 수용액을 이용한 습식 식각으로 나눌 수 있다.
건식 식각은 물리적 식각과 화학적 식각으로 나눌 수 있고, 대표적으로 Ar, SF6, O2, CF4 등의 기체를 플라즈마로 만들어서 이 두 가지 성격을 모두 가지는 RIE 식각이 널리 사용되고 있다.
RIE 식각의 경우 라디오 주파수(RF)를 가지는 전압을 인가하여, 기체를 이온화 시켜서 플라즈마를 만든 후 한 쪽 웨이퍼(wafer)에 플라즈마와 반대 전압을 인가하여 이온이 박막과 충돌하여 식각을 진행하는 형태이다. 이 뿐 아니라 플라즈마가 형성될 때 생성된 중성자들이 표면과 반응하여 화학적 에칭도 동시에 진행된다.
이 때 RIE 식각의 문제점은 실리콘 표면을 물리적으로 충격을 가하기 때문에 표면의 데미지(damage)가 커서 일정 수준 이상의 깊이에 대하여 에칭을 진행할 때에는 무리가 있고, 습식 에칭에 비하여 선택도(selectivity)가 떨어지는 것이 있다. 또한, 결정적으로 장비의 가동에 있어서 비용이 많이 발생하는 단점이 존재한다.
한편, 습식 에칭은 등방성, 비등방성 성격을 가지는 에칭 용액이 존재한다.
습식 에칭의 경우 비등방성 수용액이 많이 사용되는데, 비등방성 수용액의 경우 비용이 저렴하고 대량 생산을 하는데 있어서 유리한 측면이 있지만, 전적으로 실리콘과 수용액 사이의 화학적인 반응으로 에칭이 진행되기 때문에 실리콘의 도펀트(dopant)의 종류 및 양에 따라서 식각율(etch rate)이 심하게 변하는 경향성을 가지고 있다.
이 때 인(phosphorous)의 양이 증가할수록 식각율은 빨라지고, 붕소(boron)의 양이 증가할수록 식각율은 느려지는데, 기존의 사이리스터 소자의 경우 p+/n/p/n+ 구조로 이루어져 있어서 맨 밑에 n+ 영역의 에칭율이 굉장히 빨라서 원하는 깊이만큼의 에칭 결과를 얻기가 어렵다는 문제가 있다.
본 발명은 수산화 칼륨(KOH) 수용액을 기반으로 하는 습식 식각 공정으로 2단자 수직형 사이리스터 기반의 메모리 소자를 형성할 수 있는 사이리스터 메모리 소자의 제조방법을 제공하고자 한다.
또한, 본 발명은 P+형 도핑된 애노드층의 도핑 농도, 식각 수용액의 농도 및 식각 온도를 최적화하여 n+형 도핑된 캐소드층으로부터 n형 도핑된 베이스층까지 원하는 에칭 깊이로 식각 공정을 진행함으로써, 공정 시간 및 메모리 소자의 표면 거칠기에 따른 특성을 최적화할 수 있는 사이리스터 메모리 소자의 제조방법을 제공하고자 한다.
일실시예에 따른 사이리스터 메모리 소자의 제조방법은 P+형 도핑된 애노드층을 포함하는 사이리스터 구조체를 형성하는 단계와, 사이리스터 구조체 상에 포토 레지스트를 코팅하는 단계와, 포토 레지스트가 코팅된 사이리스터 구조체 상에 식각 마스크를 형성하는 단계 및 식각 마스크가 형성된 사이리스터 구조체를 수산화 칼륨(KOH) 수용액으로 식각(etching)하여 2단자 수직형 사이리스터 메모리 소자를 형성하는 단계를 포함할 수 있으며, 사이리스터 구조체는 P+형 도핑된 애노드층을 식각 정지층으로 이용할 수 있다.
일측에 따르면, 사이리스터 구조체를 형성하는 단계는 기판 상에 P+형 도핑된 애노드층을 형성하는 단계와, P+형 도핑된 애노드층 상에 n형 도핑된 베이스층을 형성하는 단계와, n형 도핑된 베이스층 상에 p형 도핑된 베이스층을 형성하는 단계 및 p형 도핑된 베이스층 상에 n+형 도핑된 캐소드층을 형성하는 단계를 더 포함할 수 있다.
일측에 따르면, 기판은 실리콘(Si, silicon), 산화실리콘(SiO2, silicon oxide), 산화알루미늄(Al2O3, aluminium oxide), 산화마그네슘(MgO, magnesium oxide), 탄화실리콘(SiC, silicon carbide), 질화실리콘(SiN, silicon nitride), 유리(glass), 석영(quartz), 사파이어(sapphire), 그래파이트(graphite), 그래핀(graphene), 폴리이미드(PI, polyimide), 폴리에스테르(PE, polyester), 폴리에틸렌 나프탈레이트(PEN, poly(2,6-ethylenenaphthalate)), 폴리메틸 메타크릴레이트(PMMA, polymethyl methacrylate), 폴리우레탄(PU, polyurethane), 플루오르폴리머(FEP, fluoropolymers) 및 폴리에틸렌 테레프탈레이트(polyethyleneterephthalate, PET) 중 적어도 하나를 포함할 수 있다.
일측에 따르면, P+형 도핑된 애노드층은 1019/cm3 내지 3 Х 1020/cm3의 농도로 도펀트(dopant)가 도핑될 수 있다.
일측에 따르면, P+형 도핑된 애노드층은 붕소(boron) 도펀트가 도핑될 수 있다.
일측에 따르면, 식각 마스크는 산화실리콘(SiO2, silicon oxide) 물질을 포함할 수 있다.
일측에 따르면, 메모리 소자를 형성하는 단계는 10 M의 몰농도를 갖는 수산화 칼륨 수용액을 이용하여 식각 마스크가 형성된 사이리스터 구조체를 식각할 수 있다.
일측에 따르면, 메모리 소자를 형성하는 단계는 4분 내지 9분의 시간동안 식각 마스크가 형성된 사이리스터 구조체를 식각할 수 있다.
일측에 따르면, 메모리 소자를 형성하는 단계는 51.5oC 내지 53oC의 온도에서 식각 마스크가 형성된 사이리스터 구조체를 식각할 수 있다.
일측에 따르면, 메모리 소자를 형성하는 단계는 BOE(buffered oxide etchant) 용액을 이용하여 식각된 사이리스터 구조체에서 포토 레지스트 및 식각 마스크를 제거하는 단계를 더 포함할 수 있다.
일실시예에 따르면, 수산화 칼륨(KOH) 수용액을 기반으로 하는 습식 식각 공정으로 2단자 수직형 사이리스터 기반의 메모리 소자를 형성할 수 있다.
일실시예에 따르면, P+형 도핑된 애노드층의 도핑 농도, 식각 수용액의 농도 및 식각 온도를 최적화하여 n+형 도핑된 캐소드층으로부터 n형 도핑된 베이스층까지 원하는 에칭 깊이로 식각 공정을 진행함으로써, 공정 시간 및 메모리 소자의 표면 거칠기에 따른 특성을 최적화할 수 있다.
도 1a 내지 도 1e는 일실시예에 따른 사이리스터 메모리 소자의 제조방법을 설명하기 위한 도면이다.
도 2a는 일실시예에 따른 사이리스터 메모리 소자의 식각 공정에서 사용되는 교반기를 설명하기 위한 도면이다.
도 2b는 일실시예에 따른 사이리스터 구조체의 레이어별 프로파일을 설명하기 위한 도면이다.
도 3a 내지 3b는 일실시예에 따른 사이리스터 메모리 소자의 제조방법에서 온도 조건 및 도펀트 농도 조건에 따른 식각율의 변화를 설명하기 위한 도면이다.
도 4a 내지 도 4b는 일실시예에 따른 사이리스터 메모리 소자의 제조방법에서 식각 용액의 농도 조건에 따른 식각율과 식각 표면에서의 표면 거칠기 특성을 설명하기 위한 도면이다.
도 5는 일실시예에 따른 사이리스터 메모리 소자의 제조방법을 통해 형성되는 소자 패턴의 형상을 설명하기 위한 도면이다.
도 6은 일실시예에 따른 사이리스터 메모리 소자의 등가회로 및 밴드 다이어그램을 설명하기 위한 도면이다.
도 7a 내지 도 7c는 일실시예에 따른 사이리스터 메모리 소자의 전류-전압 특성을 설명하기 위한 도면이다.
도 8은 일실시예에 따른 사이리스터 메모리 소자의 균형 상태에서의 밴드 다이어그램 특성을 설명하기 위한 도면이다.
도 9는 일실시예에 따른 사이리스터 메모리 소자의 셀 사이즈에 따른 동작 전압의 특성을 설명하기 위한 도면이다.
도 2a는 일실시예에 따른 사이리스터 메모리 소자의 식각 공정에서 사용되는 교반기를 설명하기 위한 도면이다.
도 2b는 일실시예에 따른 사이리스터 구조체의 레이어별 프로파일을 설명하기 위한 도면이다.
도 3a 내지 3b는 일실시예에 따른 사이리스터 메모리 소자의 제조방법에서 온도 조건 및 도펀트 농도 조건에 따른 식각율의 변화를 설명하기 위한 도면이다.
도 4a 내지 도 4b는 일실시예에 따른 사이리스터 메모리 소자의 제조방법에서 식각 용액의 농도 조건에 따른 식각율과 식각 표면에서의 표면 거칠기 특성을 설명하기 위한 도면이다.
도 5는 일실시예에 따른 사이리스터 메모리 소자의 제조방법을 통해 형성되는 소자 패턴의 형상을 설명하기 위한 도면이다.
도 6은 일실시예에 따른 사이리스터 메모리 소자의 등가회로 및 밴드 다이어그램을 설명하기 위한 도면이다.
도 7a 내지 도 7c는 일실시예에 따른 사이리스터 메모리 소자의 전류-전압 특성을 설명하기 위한 도면이다.
도 8은 일실시예에 따른 사이리스터 메모리 소자의 균형 상태에서의 밴드 다이어그램 특성을 설명하기 위한 도면이다.
도 9는 일실시예에 따른 사이리스터 메모리 소자의 셀 사이즈에 따른 동작 전압의 특성을 설명하기 위한 도면이다.
이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다.
실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시 예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.
"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
상술한 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
도 1a 내지 도 1e는 일실시예에 따른 사이리스터 메모리 소자의 제조방법을 설명하기 위한 도면이다.
도 1a 내지 도 1e를 참조하면, 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 수산화 칼륨(KOH) 수용액을 기반으로 하는 습식 식각 공정으로 2단자 수직형 사이리스터 기반의 메모리 소자를 형성할 수 있다.
또한, 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 P+형 도핑된 애노드층의 도핑 농도, 식각 수용액의 농도 및 식각 온도를 최적화하여 n+형 도핑된 캐소드층으로부터 n형 도핑된 베이스층까지 원하는 에칭 깊이로 식각 공정을 진행함으로써, 공정 시간 및 메모리 소자의 표면 거칠기에 따른 특성을 최적화할 수 있다.
구체적으로, 110 단계에서 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 P+형 도핑된 애노드층(p-anode)을 포함하는 사이리스터 구조체(111)를 형성할 수 있다.
일측에 따르면, 110 단계에서 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 기판(substrate) 상에 P+형 도핑된 애노드층(p-anode)을 형성하는 단계와, P+형 도핑된 애노드층(p-anode) 상에 n형 도핑된 베이스층(n-base)을 형성하는 단계와, n형 도핑된 베이스층(n-base) 상에 p형 도핑된 베이스층(p-base)을 형성하는 단계 및 p형 도핑된 베이스층(p-base) 상에 n+형 도핑된 캐소드층(n-cathode)을 형성하는 단계를 더 포함할 수 있다.
다시 말해, 일실시예에 따른 사이리스터 구조체는 n+/p/n/p+ 구조를 기반으로 하는 사이리스터 구조체일 수 있으며, 사이리스터 구조체의 각 층은 기판(substrate) 상에 에피텍셜(epitaxial) 성장법을 통해 형성될 수 있다.
바람직하게는, 일실시예에 따른 사이리스터 구조체는 기판(substrate) 상에서 메모리 동작 구현이 가능하도록 설계되는 n+/p/n/p+ 구조를 갖는 실리콘(Si)층일 수 있다.
일측에 따르면, 기판(substrate)은 실리콘(Si, silicon), 산화실리콘(SiO2, silicon oxide), 산화알루미늄(Al2O3, aluminium oxide), 산화마그네슘(MgO, magnesium oxide), 탄화실리콘(SiC, silicon carbide), 질화실리콘(SiN, silicon nitride), 유리(glass), 석영(quartz), 사파이어(sapphire), 그래파이트(graphite), 그래핀(graphene), 폴리이미드(PI, polyimide), 폴리에스테르(PE, polyester), 폴리에틸렌 나프탈레이트(PEN, poly(2,6-ethylenenaphthalate)), 폴리메틸 메타크릴레이트(PMMA, polymethyl methacrylate), 폴리우레탄(PU, polyurethane), 플루오르폴리머(FEP, fluoropolymers) 및 폴리에틸렌 테레프탈레이트(polyethyleneterephthalate, PET) 중 적어도 하나를 포함할 수 있다.
바람직하게는, 일실시예에 따른 기판(substrate)은 벌크 실리콘(bulk Si) 기판일 수 있다.
다음으로, 120 단계에서 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 사이리스터 구조체 상에 포토 레지스트(photo resist)를 코팅할 수 있다.
다시 말해, 120 단계에서 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 사이리스터 구조체를 기설정된 사이즈 별로 복수의 소자로 분할하기 위하여 포토 레지스트(photo resist)를 이용한 리소그래피(lithography) 패터닝을 진행할 수 있다.
일측에 따르면, 120 단계에서 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 리소그래피 패터닝을 수행하기 전, 전처리 공정으로 사이리스터 구조체에 대한 세척 작업을 수행할 수 있다.
구체적으로, 120 단계에서 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 초음파를 이용한 소니케이터 배스(sonicator bath)에서 아세톤, 메탄올, 정제수(de-ionized water)의 순서로 공정 과정에서 영향을 끼칠 수 있는 유기물 및 결함(defect)들을 제거할 수 있다.
또한, 이후 습식 식각 공정에서 영향을 줄 수 있는 native oxide SiO2를 제거하기 위하여 BOE(buffered oxide etchant) 6:1 용액에 사이리스터 구조체를 기설정된 시간동안 담가 놓은 후, 정제수에 세척하는 과정을 수행할 수 있다.
이때 습식 용액을 이용한 세척 작업 이후에는 사이리스터 표면에 흡수된 수분의 대부분을 증발시키기 위하여 핫 플레이트(hot plate)를 이용한 건조 작업을 더 수행할 수 있다.
일측에 따르면, 120 단계에서 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 상술한 전처리 공정이 종료된 사이리스터 구조체를 대상으로 포토 레지스트(photo resist)를 표면에 코팅시키기 위하여 스핀 코팅(spin coating) 공정을 수행할 수 있으며, 스핀 코팅은 원활한 두께로 포토 레지스트(photo resist)를 표면에 코팅시키기 위해 2500 RPM 및 45초 동안 회전시키는 조건으로 진행될 수 있다.
일측에 따르면, 120 단계에서 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 표면에 포토 레지스트(photo resist)를 완벽하게 도포 시킨 후, 포토 레지스트(photo resist)에 포함된 용매(solvent)를 제거하기 위하여 소프트 베이크(soft bake) 공정을 진행할 수 있으며, 소프트 베이크는 핫플레이트에서 95oC의 온도 조건으로 1 분동안 진행될 수 있다.
이후, 120 단계에서 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 각 사이즈별 소자의 패터닝을 만들기 위하여 정렬(alignment) 후 노출(exposure) 공정을 진행할 수 있다.
일측에 따르면, 120 단계에서 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 네거티브(negative) 포토 레지스트를 이용한 리소그래피(lithography) 방법을 수행할 수 있으며, 이 때 광 소스로는 수은 아크 램프를 사용할 수 있다.
또한, 120 단계에서 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 노출이 끝난 후에는 PEB(post exposure bake)를 수행하고, 현상(develop) 공정을 진행할 수 있다.
여기서, 현상 공정을 통해 현상액에 담가 놓은 사이리스터 구조체는 빛에 노출되면, 빛에 노출된 부분이 교차결합(crosslinks) 되어, 현상액에 녹지 않게 되고, 빛에 노출되지 않은 부분이 용해되면서 원하는 패턴을 형성할 수 있다.
다음으로, 130 단계에서 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 포토 레지스트(photo resist)가 코팅된 사이리스터 구조체 상에 식각 마스크(mask)를 형성할 수 있다.
예를 들면, 식각 공정의 진행 과정에서 메모리 셀을 보호하기 위한 식각 마스크(mask)는 산화실리콘(SiO2) 물질 및 질화실리콘(Si3N4) 물질 중 적어도 하나를 포함할 수 있다. 바람직하게는, 식각 마스크(mask)는 산화실리콘(SiO2) 물질을 포함할 수 있다.
일측에 따르면, 식각 마스크(mask)는 RF 스퍼터(sputter) 또는 LPCVD를 통해 식각 마스크(mask)로서 산화실리콘(SiO2) 박막 및 질화실리콘(Si3N4) 박막 중 적어도 하나의 박막을 증착할 수 있다.
예를 들면, 130 단계에서 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 약 10sccm에서 아르곤(Ar) 가스 유동을 사용하는 첫번째 증착 공정을 진행하고, 소정의 배기 시간의 경과 후 아르곤(Ar)과 산소(O2) 가스를 약 10 sccm : 2 sccm의 비율로 사용하는 두번째 증착 공정을 진행하여 식각 마스크(mask)를 증착할 수 있다.
다음으로, 140 내지 150 단계에서 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 식각 마스크(mask)가 형성된 사이리스터 구조체를 수산화 칼륨(KOH) 수용액으로 식각(etching)하여 2단자 수직형 사이리스터 메모리 소자를 형성할 수 있다.
일측에 따르면, 140 단계에서 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 10M의 몰농도를 갖는 수산화 칼륨 수용액을 이용하여 식각 마스크(mask)가 형성된 사이리스터 구조체를 식각할 수 있다.
또한, 140 단계에서 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 4분 내지 9분의 시간동안 식각 마스크(mask)가 형성된 사이리스터 구조체를 식각할 수 있다.
또한, 140 단계에서 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 51.5oC 내지 53oC의 온도에서 식각 마스크(mask)가 형성된 사이리스터 구조체를 식각할 수 있다.
바람직하게는, 140 단계에서 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 10 M의 몰농도와, 52oC의 온도 조건에서 식각 마스크(mask)가 형성된 사이리스터 구조체를 식각할 수 있다.
예를 들면, 140 단계에서 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 리프트 오프(lift off)를 통하여 원치 않는 포토 레지스트(photo resist) 코팅을 제거한 후 교반기에서 마그네틱 바(magnetic bar)가 용액을 휘저어 주는 조건에서 52oC의 온도와 300rpm를 일정하게 유지해주면서 식각을 진행할 수 있다.
다시말해, 140 단계에서 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 교반기의 마그네틱 바를 이용한 식각 용액의 교반을 통해 일정한 에칭 결과를 얻고 전체 공정 동안 실리콘 표면에 수소 버블이 부착되는 것을 방지할 수 있다.
일측에 따르면, 사이리스터 구조체의 P+형 도핑된 애노드층(p-anode)은 1019/cm3 내지 3 Х 1020/cm3의 농도로 도펀트(dopant)가 도핑될 수 있다. 또한, P+형 도핑된 애노드층(p-anode)은 붕소(boron) 도펀트가 도핑될 수 있다.
또한, 사이리스터 구조체는 P+형 도핑된 애노드층(p-anode)을 식각 정지층으로 이용할 수 있다.
다시 말해, 일실시예에 따른 사이리스터 구조체의 P+형 도핑된 애노드층(p-anode)는 1019/cm3 내지 3 Х 1020/cm3의 농도로 붕소 도펀트가 도핑되어 식각 정지층으로 사용됨으로써, 사이리스터 구조체를 n+형 도핑된 캐소드층(n-cathode)으로부터 n형 도핑된 베이스층(n-base)까지 원하는 깊이만큼 식각 공정을 진행할 수 있다.
구체적으로, 수산화 칼륨(KOH) 수용액을 이용한 사이리스터 구조체의 에칭에는 크게 온도 조건, 수산화 칼륨(KOH) 수용액의 농도 및 사이리스터 구조체의 도펀트의 종류 및 도핑된 농도에 따라서 달라질 수 있다.
이때, 수산화칼륨 수용액의 온도가 증가할수록 식각율이 빨라지며, 식각 된 구조체 표면의 거칠기에 영향을 줄 수 있다.
이에, 140 단계에서 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 식각율과 표면 거칠기 특성을 고려하여, 최적의 식각 온도인 52oC의 온도 조건으로 용액 온도를 유지한 상태에서 식각 공정을 진행할 수 있다.
또한, 실리콘(Si)의 도펀트 종류 및 농도에 따라서 식각 속도가 달라지는데, n-타입(n-type) 도펀트 인(Phosphorous)의 경우 도핑 농도가 증가할수록 에칭 속도는 빨라지게 되고, p-타입(p-type) 도펀트 붕소(boron)의 경우 농도가 증가할수록 식각 속도는 느려지게 되며, 수산화칼륨 수용액의 농도에 따라서도 식각 속도의 증감폭이 달라질 수 있다.
이에, 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 도펀트의 종류, 농도 및 수산화칼륨 수용액의 농도 특성을 고려하여 n+/p/n/p+ 구조의 사이리스터 구조체에서 맨 밑에 위치해 있는 P+형 도핑된 애노드층(p-anode)에 포함되는 붕소 도펀트의 도핑 농도를 1019/cm3 이상으로 최적화하고, 10M의 수산화칼륨 수용액을 이용하여 식각 공정을 진행할 수 있다.
일측에 따르면, 150 단계에서 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 BOE(buffered oxide etchant) 용액을 이용하여 식각된 사이리스터 구조체에서 포토 레지스트(photo resist) 및 식각 마스크(mask)를 제거할 수 있다.
다시 말해, 150 단계에서 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 포토 레지스트(photo resist) 및 식각 마스크(mask)를 BOE(buffered oxide etchant) 6:1 용액으로 제거하여 2 단자 수직형 사이리스터 메모리 소자를 완성할 수 있다.
도 2a는 일실시예에 따른 사이리스터 메모리 소자의 식각 공정에서 사용되는 교반기를 설명하기 위한 도면이다.
도 2a를 참조하면, 참조부호 210은 도 1을 통해 설명한 일실시예에 따른 사이리스터 메모리 소자의 제조방법에서 교반기를 사용하는 예시를 나타낸다.
참조부호 210에 따르면, 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 교반기의 마그네틱 바를 이용하여 식각 용액의 교반을 수행하는 환경에서 51.5oC 내지 52.5oC의 온도와 300rpm를 일정하게 유지하며 식각 공정을 진행할 수 있으며, 바람직하게는 52oC의 온도 조건하에서 식각 공정이 진행될 수 있다.
다시 말해, 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 교반기의 마그네틱 바를 이용한 식각 용액의 교반을 통해 일정한 식각 결과를 얻고 전체 공정 동안 실리콘 표면에 수소 버블이 부착되는 것을 방지할 수 있다.
한편, 참조부호 210에서 웨이퍼 킷(wafer kit)은 화학적으로 안정성이 있는 테플론 소재가 사용될 수 있다.
도 2b는 일실시예에 따른 사이리스터 구조체의 레이어별 프로파일을 설명하기 위한 도면이다.
도 2b를 참조하면, 참조부호 220은 도 1을 통해 설명한 일실시예에 따른 사이리스터 구조체의 도펀트(boron 및 phosphorus) 프로파일을 SIMS(secondary ion mass spectrometry)를 통해 측정한 결과를 나타낸다.
참조부호 220에 따르면, 일실시예에 따른 사이리스터 메모리 소자의 제조방법을 통해 제조되고 메모리 동작을 함과 동시에 수산화칼륨(KOH) 수용액을 통해 습식 에칭에 최적화된 사이리스터 구조체의 최적화된 도펀트 프로파일은 하기 표1과 같이 표현될 수 있다.
여기서 핵심은, 일실시예에 따른 사이리스터 구조체를 n+/p/n/p+ 구조로 하면서, 사이리스터 구조체의 맨 하단에 형성되는 P+형 도핑된 애노드층(p-anode)의 도핑 농도(dopant concentration)를 1019/cm3 이상으로 성장시킨다는 것이다.
구체적으로, 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 사이리스터 구조체의 P+형 도핑된 애노드층(p-anode)가 1019/cm3 내지 3Х1020/cm3의 농도로 붕소(boron) 도펀트로 도핑되어 식각 정지층으로 사용됨으로써, 사이리스터 구조체를 n+형 도핑된 캐소드층(n-cathode)으로부터 n형 도핑된 베이스층(n-base)까지 원하는 깊이만큼 식각 공정을 진행할 수 있다.
바람직하게는 일실시예에 따른 사이리스터 메모리 소자의 제조방법은 사이리스터 구조체를 n+형 도핑된 캐소드층(n-cathode) 영역으로부터 n형 도핑된 베이스층(n-base) 영역에 해당하는 약 470nm 내지 560 nm 깊이까지 식각할 수 있다.
도 3a 내지 3b는 일실시예에 따른 사이리스터 메모리 소자의 제조방법에서 온도 조건 및 도펀트 농도 조건에 따른 식각율의 변화를 설명하기 위한 도면이다.
다시 말해, 도 3a 내지 3b는 도 1 내지 도 2b를 통해 설명한 일실시예에 따른 사이리스터 메모리 소자의 제조방법에 관한 예시를 설명하기 위한 도면으로, 이후 도 3a 내지 도 3b를 통해 설명하는 내용 중 일실시예에 따른 사이리스터 메모리 소자의 제조방법을 통해 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 3a 내지 도 3b를 참조하면, 참조부호 310은 수산화칼륨(KOH)이 42%인 용액 조건에서 온도에 따른 식각율(etch rate)의 변화를 나타내고, 참조부호 320은 수산화칼륨(KOH)이 42%인 용액 조건에서 붕소 도펀트(boron dopant)의 농도에 따른 식각율의 변화를 나타낸다.
참조부호 310 내지 320에 따르면, 수산화칼륨(KOH) 수용액의 온도가 증가할수록 식각 속도가 빨라지며, 식각된 사이리스터 구조체 표면의 거칠기에 영향을 줄 수 있다.
이에, 일실시예에 따른 사이리스터 메모리 소자의 제조방법에서는 상술한 두가지 영향을 모두 고려하여 식각 공정의 최적화를 위한 온도 조건으로, 51.5oC 내지 53oC의 온도 조건을 도출하였으며, 도출된 온도 조건으로 식각 공정을 진행하였다.
구체적으로, 사이리스터 구조체를 구성하는 실리콘(Si)의 도펀트 종류 및 농도에 따라서도 식각율이 달라지는데, n-타입(n-type) 도펀트 인(Phosphorous)의 경우 도핑 농도가 증가할수록 식각 속도가 빨라지게 되고, p-타입(p-type) 도펀트 붕소(boron)의 경우 농도가 증가할수록 식각 속도가 느려질 수 있다.
이때, 수산화칼륨(KOH) 수용액의 농도에 따라서 에칭 속도의 증감폭이 결정되는데, p-타입(p-type) 도펀트인 붕소의 양에 따른 KOH 수용액의 실리콘(Si) 식각율의 변화는 참조부호 320과 같다.
이와 관련하여, 수산화칼륨(KOH) 수용액이 실리콘(Si)과 만나서 일어나는 화학반응은 하기 수학식1로 표현될 수 있다.
[수학식1]
수학식 1의 1-1에서 보는것과 같이 표면에서 실리콘(Si)의 원자와 수산화이온(OH-)이 반응하게 되고 이 과정에서 실리콘(Si)이 산화해서, 각각의 실리콘(Si) 원자에서 4 개의 전자(e-) 들이 전도대(conduction band)로 방출된다.
이어서 1-2에서 처럼 수산화칼륨(KOH)에 들어있는 물과 4개의 전자가 반응하여 수소를 방출하면서 수산화이온을 형성한다. 이후에 1-3에서 Si(OH)22+와 수산화이온이 반응하여 수용성의 특성을 가지는 SiO2(OH)22-과 함께 물을 형성하게 된다. 이들을 모두 종합하면, 실리콘(Si)과 수산화칼륨(KOH)의 최종식은 1-4와 같이 표현될 수 있다.
이 때, p-타입 실리콘(p-type Si)의 경우에는 도핑 농도가 높아질수록 정공(hole)의 양이 점점 증가하고, 이로 인하여 실리콘(Si)과 수산화이온(OH-) 사이의 반응을 통하여 생기는 전자가 부족해지기 때문에 식각율이 점점 감소하는 결과를 불러온다. 추가적으로, 이 때 화학적인 반응으로 인하여 발생하는 수소(H2)는 그대로 놔두면 식각을 할 때 표면 거칠기를 증가시킬 수 있기 때문에 용액을 지속적으로 휘저어 주는 조건에서 식각 공정이 진행되어야만 한다.
도 4a 내지 도 4b는 일실시예에 따른 사이리스터 메모리 소자의 제조방법에서 식각 용액의 농도 조건에 따른 식각율과 식각 표면에서의 표면 거칠기 특성을 설명하기 위한 도면이다.
다시 말해, 도 4a 내지 4b는 도 1 내지 도 3b를 통해 설명한 일실시예에 따른 사이리스터 메모리 소자의 제조방법에 관한 예시를 설명하기 위한 도면으로, 이후 도 4a 내지 4b를 통해 설명하는 내용 중 일실시예에 따른 사이리스터 메모리 소자의 제조방법을 통해 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 4a 내지 도 4b를 참조하면, 참조부호 410의 (a) 내지 (d)는 비등방성 식각 용액인 수산화칼륨(KOH) 수용액의 몰 농도별(3M, 5M, 75.M, 10M) 식각 시간(eth time)에 따른 식각 깊이(etched depth)를 나타내고, 참조부호 410의 (e)은 등방성 식각 용액(126HNO3 + 60H2O +5NH4F, isotropic etchant)의 식각 시간(eth time)에 따른 식각 깊이(etched depth)를 나타낸다.
또한, 참조부호 420은 비등방성 식각 용액 수산화칼륨(KOH) 및 등방성 식각 용액(126HNO3 + 60H2O +5NH4F, isotropic etchant)을 이용한 식각 공정에서 정상 식각이 이루어진 시간 구간에서의 식각된 표면의 표면 거칠기 특성(average surface roughness, Ra)을 나타낸다.
참조부호 410 내지 420에 따르면, KOH(3M,5M,7.5M,10M) 및 등방성 식각 용액에 대하여 모두 정상적인 메모리 특성이 나오는 조건을 확보하였으며, 그래프에 표시된 'memory operation'은 해당 용액에서 원하는 만큼의 식각을 하는데 필요한 시간을 나타낸다.
이 때 특이한 점은, 저농도인 3M KOH의 조건에서는 p+ anode 영역 이전까지는 식각이 가장 빠르게 나타나서 대략 2분 정도만에 p+ 영역에 도달한 반면, 이 후에는 식각 정지(etch stop) 현상이 가장 두드러지게 나타나서, 14분 이후에 기판에 도달하는 것으로 확인할 수 있다.
5M KOH의 경우에도 3분부터 10분까지 식각 정지가 일어났고, 7.5M KOH의 경우에는 3분부터 8분까지, 10M KOH의 경우 4분부터 9분까지 p+ anode 영역이 유지되어 메모리 동작을 정상적으로 하는 것으로 확인 되었다. 등방성 식각 용액은 KOH와 비교했을 때에는 식각 되는 속도가 굉장히 빨라서, 60초부터 80초 까지 20초 동안 p+ anode 영역이 유지되는 것으로 파악되었다.
한편, KOH와 등방성 식각액을 사용하면 식각 시간에 따라 평균 식각 표면 거칠기가 증가할 수 있다. 구체적으로, KOH의 경우 표면 거칠기(Ra) 값은 시간의 경과에 따라 3M,10M,7.5M, 5M 순으로 낮은 것으로 확인 되었다.
즉, 참조부호 410 내지 420에 따른 결과를 종합 했을 때, KOH 3M이 최적의 조건이라고 말할 수 있으나, 저농도 KOH에서는 식각을 한 후 불규칙적으로 실리콘(Si) 표면에 불용성 침전물이 발생하게 되고, 7.5M 및 10M의 농도 조건에서는 불용성 침전물이 발생되지 않는 것을 확인할 수 있다.
결론적으로, 일실시예에 따른 사이리스터 메모리 소자의 제조방법에서 식각 시간 및 표면 거칠기에 따른 특성을 최적화할 수 있는 KOH의 농도는 10M인 것을 확인할 수 있다.
도 5는 일실시예에 따른 사이리스터 메모리 소자의 제조방법을 통해 형성되는 소자 패턴의 형상을 설명하기 위한 도면이다.
다시 말해, 도 5는 도 1 내지 도 4b를 통해 설명한 일실시예에 따른 사이리스터 메모리 소자의 제조방법에 관한 예시를 설명하기 위한 도면으로, 이후 도 5를 통해 설명하는 내용 중 일실시예에 따른 사이리스터 메모리 소자의 제조방법을 통해 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 5를 참조하면, 도 5의 (a) 내지 (d) 각각은 비등방성 식각 용액인 수산화칼륨(KOH) 수용액의 각각의 몰 농도(3M, 5M, 75.M, 10M)에 따른 소자 패턴의 SEM 이미지를 나타내고, 도 5의 (e)는 등방성 식각 용액(isotropic etchant)에 따른 소자 패턴의 SEM 이미지를 나타낸다.
참조부호 500에 따르면, 식각 공정에서 표면 상태만큼 식각을 할 때 고려해야 하는 것이 바로 식각 프로파일이다. 이는 식각된 특성의 측벽 형태 (side view)를 나타내는 것으로, 이상적으로는 마스크 경계면에서 수직으로 완벽하게 90o로 깎여 들어가서 측면에서 보았을 때 그 형상이 수직 식각 프로파일을 가지는 것이 선호된다.
구체적으로, 도 5의 (a) 부터 (d)와 (e)는 완벽하게 그 식각 되는 형상이 다르게 나타났다. KOH 를 이용한 사이리스터에서는 모두 평면에 대하여 일정 각을 지니고 뾰족하게 파여 들어간 형상들이 연속적으로 나타났고, 등방성 식각의 경우에는 둥글게 파인 듯한 모양이 형성이 되었는데 이는 일반적으로 발생하는 것으로 알려진 언더컷(undercut)과는 반대 현상으로 생각할 수 있는 덜 깎인(less etched) 현상인 것으로 확인 되었다.
도 6은 일실시예에 따른 사이리스터 메모리 소자의 등가회로 및 밴드 다이어그램을 설명하기 위한 도면이다.
다시 말해, 도 6은 도 1 내지 도 5를 통해 설명한 일실시예에 따른 사이리스터 메모리 소자의 제조방법으로 형성되는 메모리 소자에 관한 예시를 설명하기 위한 도면으로, 이후 도 6을 통해 설명하는 내용 중 일실시예에 따른 사이리스터 메모리 소자의 제조방법을 통해 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 6을 참조하면, 참조부호 600은 n+/p/n/p+ 구조의 사이리스터 메모리 소자의 등가회로 및 양전압(positive voltage)의 애노드 전압(anode voltage)을 인가하였을 때 밴드 다이어그램을 나타낸다.
참조부호 600에 따르면, 등가회로에서 포지티브 피드백(positive feedback)에 의하여 애노드(anode)에 흐르는 전류의 양은 하기 수학식2와 같이 표현될 수 있다.
[수학식2]
여기서, IA는 애노드(anode)에 흐르는 전류, ICO1, ICO2 는 각각의 콜렉터(collector) 와 베이스(base) 사이에서 흐르는 누설전류, α1, α2 값은 각각 공통 베이스 전류 이득값(common base current gain)일 수 있다.
구체적으로, 래치-업 전압(latch-up voltage)에 도달한 경우 α1, α2 값이 점점 1에 수렴하게 되어 래치-업 현상으로 인해 '1' state에 도달할 수 있다.
도 7a 내지 도 7c는 일실시예에 따른 사이리스터 메모리 소자의 전류-전압 특성을 설명하기 위한 도면이다.
다시 말해, 도 7a 내지 도 7c는 도 1 내지 도 6를 통해 설명한 일실시예에 따른 사이리스터 메모리 소자의 제조방법으로 형성되는 메모리 소자에 관한 예시를 설명하기 위한 도면으로, 이후 도 7a 내지 도 7c를 통해 설명하는 내용 중 일실시예에 따른 사이리스터 메모리 소자의 제조방법을 통해 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 7a 내지 도 7c를 참조하면, 참조부호 710은 비등방성 식각 용액인 수산화칼륨(KOH)의 10M 농도 조건에서 식각 시간별(3 min 내지 10 min) 메모리 소자의 전류(Anode current)-전압(Anode voltage) 그래프를 나타낸다.
또한, 참조부호 720은 비등방성 식각 용액인 수산화칼륨(KOH)의 10M 농도 조건에서 메모리 소자의 사이즈(10μm, 20μm, 50μm, 100μm, 200μm)에 따른 메모리 소자의 전류(Anode current)-전압(Anode voltage) 그래프를 나타낸다.
또한, 참조부호 730은 등방성 식각 용액을 통해 형성되는 메모리 소자의 사이즈(10μm, 20μm, 50μm, 100μm, 200μm)에 따른 메모리 소자의 전류(Anode current)-전압(Anode voltage) 그래프를 나타낸다.
참조부호 710에 따르면, 원하는 깊이만큼 에칭이 되지 못한 3분의 조건의 경우에는 메모리 특성이 나오지 않았고, 원하는 깊이 이상으로 에칭이 된 10분의 조건 경우에도 역시 메모리 특성이 나오지 않은 것을 확인할 수 있다.
반면, 4분 내지 9분 사이에 1분 간격으로 에칭을 진행하였을 때 사이리스터의 메모리 특성이 나타나는 것을 확인할 수 있다.
기본적으로 사이리스터는 양의 전압에서 동작을 하게 되는데, 래치-업 전압(Latch-up voltage) 전까지 고저항 상태(high resistance state, "0" state)를 유지하다가 전압이 올라감에 따라서 n-cathode에서 전자가 p-base에 형성된 에너지 장벽에서의 확산(diffusion)을 통하여 n-base로 도달하게 되고, 마찬가지로 p-anode에서 정공(hole)이 n-base에 형성된 에너지 장벽을 넘어 p-base로 도달할 수 있다.
이 과정에서 p-base 와 n-base 사이에서 포지티브 피드백(positive feedback)이 일어나서 에너지 밴드 상에서 cathode/베이스base 및 base/anode 사이의 에너지 장벽의 구별이 사라지게 될 수 있다. 전압이 래치-업 전압(latch-up voltage) 에 도달하게 되면, 래치-업이 일어나게 되어 전류가 급격하게 흐르게 되고, 저-저항 상태(low-resistance state, "1" state )에 도달할 수 있다.
이 때 전압을 다시 낮추었을 때 전류 그래프는 전압을 올렸을 때의 전류 변화를 그대로 따라서 내려가지 않고, 일정 전압 이상까지는 "1" state를 유지하다가 급격하게 전류가 낮아져서 "0" state 에 도달할 수 있으며, 이때가 바로 래치-업 전압(latch-down voltage) 지점을 의미할 수 있다.
사이리스터 기반의 메모리 소자는 홀딩 전압(holding voltage)에서 "0" 및 "1" 상태(state) 에서의 전류의 차이를 감지하여 메모리로써 활용하게 되는데, 일실시예에 따른 사이리스터 메모리 소자의 제조방법에서 설명한 대로 10M KOH의 식각 용액을 이용한 습식 에칭 공정으로 형성된 메모리 소자의 Ion 대 Ioff의 비율은 2x104 수준으로 나타났다.
참조부호 720 내지 730에 따르면, KOH 10M의 식각 용액으로 형성된 소자는 래치-업(latch up) 전압, 즉, 메모리의 턴-온(turn-on) 전압이 사이즈에 관계없이 2.5~3.0 V 안에서 형성이 된 반면, 등방성 식각 용액으로 형성된 소자는 200 μm, 100 μm 크기의 소자의 경우에는 동작 전압이 이전과 비교하여 비슷한 수준인 2.5~3.0 V 안에서 형성이 되다가, 50μm 부터 래치-업 전압이 증가하기 시작하고, 10 μm 소자 크기일 때에는 4.40 V까지 증가하는 것을 확인할 수 있다.
이는, 소자를 형성함에 있어서 식각 효과(etch effect)가 나타났다는 것을 의미할 수 있다.
다시 말해, 식각을 진행할 때, 이상적인 것은 마스크가 있는 경계면에서 수직으로 측벽의 형상이 나타나는 것인데, KOH의 경우에는 평면과 평면이 이루는 각이 약 54o를 이루는 상태로 식각이 진행이 되었고, 등방성 식각 용액의 경우에는 기존의 실리콘에서의 식각에서 알려진 것처럼 마스크 밑으로 식각이 일어나는 언더컷(undercut) 현상과 반대되는, 마스크 경계면 밖으로 1μm 사이즈의 덜깎이는(unetched) 현상을 확인할 수 있다. 또한, 마스크와 맞닿는 부분까지 식각을 진행하기 위해서 식각 시간을 늘리면, 사이리스터 특성이 나오지 않음을 확인할 수 있었다.
도 8은 일실시예에 따른 사이리스터 메모리 소자의 균형 상태에서의 밴드 다이어그램 특성을 설명하기 위한 도면이다.
다시 말해, 도 8는 도 1 내지 도 7c를 통해 설명한 일실시예에 따른 사이리스터 메모리 소자의 제조방법으로 형성되는 사이리스터 메모리 소자에 관한 예시를 설명하기 위한 도면으로, 이후 도 8을 통해 설명하는 내용 중 일실시예에 따른 사이리스터 메모리 소자의 제조방법을 통해 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 8을 참조하면, 참조부호 800은 일실시예에 따른 사이리스터 메모리 소자의 제조방법을 통해 형성되는 n+/p/n/p+ 구조 기반 사이리스터 메모리 소자의 균형 상태(equilibrium state)에서의 밴드 다이어그램을 나타낸다.
참조부호 800에 따르면, 사이리스터 메모리 소자의 에너지 상태(energy state)는 하기 수학식 3을 통해 도출될 수 있다.
[수학식3]
이 때, 균형 상태(equilibrium state)에서는 넷 일렉트론(net electron), 정공 전류(hole current) 값이 0이기 때문에 페르미 에너지(fermi energy) Ef가 사이리스터 전 구간에서 일정해야 한다. 이를 이용하여 내부 확산 전위(built-in potential) 
을 구하여 사이리스터에서의 p-n 접합(p-n junction)에서의 공핍 영역(depletion region)의 두께를 하기 수학식4를 통해 도출할 수 있다.
[수학식4]
여기서, 
는 전도대(conduction band)와 가전자대(valance band) 사이의 1/2Eg 인 Ei에서의 Ef 사이에 존재하는 에너지(Energy) 차이를 나타낼 수 있다.
구체적으로, 애노드(anode)와 캐소드(cathode) 영역에서는 도핑 농도가 1020 cm-3 수준의 디제너레이트(degenerate)된 상태에 있으므로, 수학식 3의 3-1을 이용하여 Ef와 Ec, Ev의 에너지 차이를 구할 수 있고, p-base 영역, n-base 영역은 넌-디제너레이트(non-degenerate) 일 때의 Ef와 Ec, Ev의 에너지 차이를 구하는 식 3-2을 이용할 수 있다.
또한, 도핑 농도에 따라 밴드 갭 협소화(band gap narrowing)가 되는 근사값을 3-3을 통해 구할 수 있고, 이에 따라서 양 쪽의 애노드 및 캐소드 영역은 intrinsic 실리콘에 비하여 0.113 eV, 베이스(base) 영역은 0.04 eV 만큼 밴드갭이 작아지는 것을 확인할 수 있다.
이를 통해 공핍 영역(depletion region)을 구하는 수학식 4의 4-2 및 4-3을 통해 각각의 접합에서의 공핍 영역의 두께를 각각 구할 수 있으며, 예를 들면 공핍 영역의 두께는 W1 = 18 nm, W2 = 23 nm, W3 = 17 nm일 수 있다.
이 때 상대적으로 얇은 공핍 영역은 포워드 블로킹(forward blocking) 상황에서 p-base와 n-base 사이의 J2에서 베리어(barrier) 사이로 캐리어의 BTBT(band to band tunneling)가 발생될 수 있다.
이러한 누설 프로세스(leakage process)에 의해서 전압이 커짐에 따라서 오프-상태(off-state)임에도 불구하고 상대적으로 높은 전류 값이 측정될 수 있다.
또한 애노드와 캐소드의 이러한 누설 전류(leakage current)를 줄일 수 있는 근본적인 방법은 사이리스터 각 층의 도핑 농도를 조금씩 낮추는 방법이 있다.
이러한 경향은 TCAD를 통한 시뮬레이션에서도 나타났는데, 특히 베이스(base) 농도가 상대적으로 높은 영역에서 보여준 전류-전압 측정에서도 비슷한 경향성을 확인할 수 있었다.
도 9는 일실시예에 따른 사이리스터 메모리 소자의 셀 사이즈에 따른 동작 전압의 특성을 설명하기 위한 도면이다.
다시 말해, 도 9는 도 1 내지 도 8를 통해 설명한 일실시예에 따른 사이리스터 메모리 소자의 제조방법으로 형성되는 메모리 소자에 관한 예시를 설명하기 위한 도면으로, 이후 도 9를 통해 설명하는 내용 중 일실시예에 따른 사이리스터 메모리 소자의 제조방법을 통해 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 9를 참조하면, 참조부호 900은 비등방성 식각 용액(KOH etched) 및 등방성 식각 용액(isotropic etched)을 이용한 식각 공정을 통해 형성되는 메모리 소자의 셀 사이즈(cell size)에 따른 동작 전압(operation voltage)의 변화를 나타낸다.
참조부호 900에 따르면, 소자가 작아질수록 동작 전압의 차이가 점점 커지고, 이러한 경향성은 소자를 형성하는데 있어서 식각 효과가 소자 크기가 감소함으로써 극대화 되는 것 때문에 발생한다고 이해할 수 있다.
결론적으로, 2단자 사이리스터 메모리 소자를 만들 때, 비등방성 식각 용액인 KOH 수용액을 이용하는 것이 등방성 식각 용액을 이용하는 것과 비교하여 안정적인 메모리 특성을 보이는 것을 확인할 수 있다.
결국, 본 발명을 이용하면, 수산화 칼륨(KOH) 수용액을 기반으로 하는 습식 식각 공정으로 2단자 수직형 사이리스터 기반의 메모리 소자를 형성할 수 있다.
또한, 본 발명을 이용하면, P+형 도핑된 애노드층의 도핑 농도, 식각 수용액의 농도 및 식각 온도를 최적화하여 n+형 도핑된 캐소드층으로부터 n형 도핑된 베이스층까지 원하는 에칭 깊이로 식각 공정을 진행함으로써, 공정 시간 및 메모리 소자의 표면 거칠기에 따른 특성을 최적화할 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
110: 사이리스터 구조체 형성 단계
120: 포토 레지스트 코팅 단계
130: 식각 마스크 형성 단계
140: 사이리스터 구조체 식각 단계
150: 포토 레지스트 및 식각 마스크 제거 단계
120: 포토 레지스트 코팅 단계
130: 식각 마스크 형성 단계
140: 사이리스터 구조체 식각 단계
150: 포토 레지스트 및 식각 마스크 제거 단계
Claims (10)
- P+형 도핑된 애노드층을 포함하는 사이리스터 구조체를 형성하는 단계;
상기 사이리스터 구조체 상에 포토 레지스트를 코팅하는 단계;
상기 포토 레지스트가 코팅된 사이리스터 구조체 상에 식각 마스크를 형성하는 단계 및
상기 식각 마스크가 형성된 사이리스터 구조체를 수산화 칼륨(KOH) 수용액으로 식각(etching)하여 2단자 수직형 사이리스터 메모리 소자를 형성하는 단계
를 포함하고,
상기 사이리스터 구조체는,
1019/cm3 내지 3 X 1020/cm3의 농도로 붕소 도펀트(boron dopant)가 도핑되는 상기 P+형 도핑된 애노드층을 식각 정지층으로 이용하는 사이리스터 메모리 소자의 제조방법. - 제1항에 있어서,
상기 사이리스터 구조체를 형성하는 단계는,
기판 상에 상기 P+형 도핑된 애노드층을 형성하는 단계;
상기 P+형 도핑된 애노드층 상에 n형 도핑된 베이스층을 형성하는 단계;
상기 n형 도핑된 베이스층 상에 p형 도핑된 베이스층을 형성하는 단계 및
상기 p형 도핑된 베이스층 상에 n+형 도핑된 캐소드층을 형성하는 단계
를 더 포함하는 사이리스터 메모리 소자의 제조방법. - 제2항에 있어서,
상기 기판은 실리콘(Si, silicon), 산화실리콘(SiO2, silicon oxide), 산화알루미늄(Al2O3, aluminium oxide), 산화마그네슘(MgO, magnesium oxide), 탄화실리콘(SiC, silicon carbide), 질화실리콘(SiN, silicon nitride), 유리(glass), 석영(quartz), 사파이어(sapphire), 그래파이트(graphite), 그래핀(graphene), 폴리이미드(PI, polyimide), 폴리에스테르(PE, polyester), 폴리에틸렌 나프탈레이트(PEN, poly(2,6-ethylenenaphthalate)), 폴리메틸 메타크릴레이트(PMMA, polymethyl methacrylate), 폴리우레탄(PU, polyurethane), 플루오르폴리머(FEP, fluoropolymers) 및 폴리에틸렌 테레프탈레이트(polyethyleneterephthalate, PET) 중 적어도 하나를 포함하는
사이리스터 메모리 소자의 제조방법. - 삭제
- 삭제
- 제1항에 있어서,
상기 식각 마스크는 산화실리콘(SiO2, silicon oxide) 물질을 포함하는
사이리스터 메모리 소자의 제조방법. - 제1항에 있어서,
상기 메모리 소자를 형성하는 단계는,
10 M의 몰농도를 갖는 상기 수산화 칼륨 수용액을 이용하여 상기 식각 마스크가 형성된 사이리스터 구조체를 식각하는
사이리스터 메모리 소자의 제조방법. - 제1항에 있어서,
상기 메모리 소자를 형성하는 단계는,
4분 내지 9분의 시간동안 상기 식각 마스크가 형성된 사이리스터 구조체를 식각하는
사이리스터 메모리 소자의 제조방법. - 제1항에 있어서,
상기 메모리 소자를 형성하는 단계는,
51.5oC 내지 53oC의 온도에서 상기 식각 마스크가 형성된 사이리스터 구조체를 식각하는
사이리스터 메모리 소자의 제조방법. - 제1항에 있어서,
상기 메모리 소자를 형성하는 단계는,
BOE(buffered oxide etchant) 용액을 이용하여 상기 식각된 사이리스터 구조체에서 상기 포토 레지스트 및 상기 식각 마스크를 제거하는 단계
를 더 포함하는 사이리스터 메모리 소자의 제조방법.
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