CN102122635B - 沟槽阵列的形成方法 - Google Patents
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Abstract
本发明提供了一种沟槽阵列的形成方法，包括步骤：提供半导体基底，在所述半导体基底上具有掩膜层；图案化掩膜层，形成具有阵列排列的条形开口的掩膜图案；利用掩膜图案做掩膜，用含有NF3和HBr的刻蚀气体对所述半导体基底第一刻蚀；利用掩膜图案做掩膜，用含有NF3和HBr、O2的刻蚀气体对所述半导体基底第二刻蚀；利用掩膜图案做掩膜，用含有NF3和HBr、O2的刻蚀气体对所述半导体基底第三刻蚀，其中第一刻蚀的NF3流量小于第二刻蚀及第三刻蚀中的NF3流量，第二刻蚀中的氧气流量小于第三刻蚀中的氧气流量。本发明能够将沟槽的CD进一步减小，深宽比进一步增大。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种沟槽阵列的形成方法。
背景技术
PCRAM(相变存储器)是基于相变材料的可逆相变，利用其非晶态时的半导体高阻特性与多晶态时的半金属低阻特性实现存储的技术。随着集成电路技术的发展，特别是光刻等微纳加工技术水平的迅速提高，利用纳米尺度相变材料的电阻特性实现非挥发的存储技术引起了工业界的重视。
针对高密度PCRAM，器件制备尺寸的物理极限的研究又是一个研究热点。最新研发的PCRAM(存储单元尺寸为3nmx2Gnm)显示出了其替代计算机硬盘的潜力，模拟结果认为其存储单元的尺寸可以小到帕nm。因此，PCRAM技术在高密度存储方面具有很大的发展空间。这些小尺寸存储器件的尺寸降低是非常关键和重要的，尺寸降低可以实现密度的增大，从而实现同样的面积下更高容量的存储。
相变存储器器件单元的相变过程最终要与MOS管或二极管的开关效应构成存储单元，例如在申请号为“200810033926.5”的中国专利文献中提供了一种高密度相变存储器的结构与制备的工艺。图1所示为一种现有的PCRAM的结构示意图，如图1所示，字线6与位线(未图示)在不同平面交叉排布，两者交叉点处排布相变存储单元8和二极管10的串联结构。这样一条字线6与一条位线即确定了唯一的操作相变存储单元8。当字线6为高电平时，二极管10处于反向截止状态，外围电路11无法对相变存储单元操作8；当字线6为低电平时，位线电平如果高于二极管10阀值电压，那么二极管10处于正向导通状态，外围电路11发出的电流由位线通孔9向上流至位线，又经过相变存储单元8和二极管10流入处于低电平的字线6，通过逻辑控制电路5回到外围电路11中，从而形成一条电流回路，实现了对存储单元的操作。
从图1中可以看出，在PCRAM的制作过程中需要对半导体基底上的外延层进行刻蚀形成深槽，从而刻蚀形成阵列排列的沟槽。然后进行N型和P型掺杂，形成N型掺杂层及所述N型掺杂层上的P型掺杂层。随着器件特征尺寸的减小，所需的沟槽特征尺寸(CD)越来越小，沟槽之间的距离也越来越小，而现有的工艺制造受到特征尺寸的限制，无法进一步的将沟槽的CD减小，也无法达到所需的沟槽深宽比，从而使得相变存储器器件的发展受到限制。
发明内容
本发明解决的技术问题是提供一种沟槽阵列的形成方法，从而将沟槽的CD进一步减小，且沟槽的深宽比增大。
为了解决上述问题，本发明提供了一种沟槽阵列的形成方法，包括步骤：
提供半导体基底，在所述半导体基底上具有掩膜层；
图案化掩膜层，形成具有阵列排列的条形开口的掩膜图案；
利用掩膜图案做掩膜，用含有NF3和HBr的刻蚀气体对所述半导体基底第一刻蚀；
利用掩膜图案做掩膜，用含有NF3和HBr、O2的刻蚀气体对所述半导体基底第二刻蚀；
利用掩膜图案做掩膜，用含有NF3和HBr、O2的刻蚀气体对所述半导体基底第三刻蚀，
其中第一刻蚀的NF3流量小于第二刻蚀及第三刻蚀中的NF3流量，第二刻蚀中的氧气流量小于第三刻蚀中的氧气流量。
优选的，第一刻蚀中NF3流量为20sccm～30sccm，HBr的流量为170sccm～200sccm。
优选的，第二刻蚀中NF3流量为20sccm～40sccm，HBr的流量为170sccm～200sccm，O2的流量为8sccm～13sccm。
优选的，第三刻蚀中NF3流量为20sccm～40sccm，HBr的流量为170sccm～200sccm，O2的流量为8sccm～13sccm。
优选的，第一刻蚀的主要刻蚀参数为：腔室压力75mT～85mT，偏置功率340W～360W，电源功率330W～350W，腔室温度55℃～65℃，刻蚀磁场强度为27GHZ至32GHZ，刻蚀时间为3s～7s。
优选的，第二刻蚀的主要刻蚀参数为：腔室压力90mT～110mT，偏置功率810W～1000W，电源功率690W～750W，腔室温度55℃～65℃，刻蚀磁场强度为27GHZ至32GHZ，刻蚀时间为35s～45s。
优选的，第三刻蚀的主要刻蚀参数为：腔室压力90mT～110mT，偏置功率810W～1000W，电源功率690W～750W，腔室温度55℃～65℃，刻蚀磁场强度为30GHZ，刻蚀时间为20s～30s。
优选的，在第三刻蚀后形成的沟槽宽度为0.1um～0.3um，深度为1.0um～3.0um。
优选的，所述半导体基底包括硅外延层。
优选的，在第三刻蚀步骤后还包括：对外延层掺杂，形成垂直于半导体基底表面方向的PN结。
与现有技术相比，本发明主要具有以下优点：
本发明利用在半导体基底上形成具有阵列排列的条形开口的掩膜图案，然后经过三步刻蚀，第一步刻蚀的刻蚀气体主要打开半导体基底的氧化物层，第二步刻蚀的刻蚀气体增大在深度方向的垂直刻蚀的作用，并且利用氧气对侧壁进行保护，第三步刻蚀在第二步刻蚀的基础上增大氧气流量，提高刻蚀过程中对侧壁的保护。从而在经过刻蚀后形成了宽度为0.1um～0.3um，深度为1.0um～3.0um的沟槽。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1为一种现有的PCRAM的结构示意图；
图2为本发明的沟槽阵列的形成方法的流程图；
图3～图4为本发明的沟槽阵列的形成方法的示意图。
具体实施方式
由背景技术可知，在PCRAM的制作过程中需要对半导体基底上的外延层进行刻蚀形成深槽，从而刻蚀形成阵列排列的沟槽。然后进行N型和P型掺杂，形成所述N型掺杂层上的P型掺杂层。随着器件特征尺寸的减小，所需的沟槽特征尺寸(CD)越来越小，沟槽之间的距离也越来越小，而现有的工艺制造受到特征尺寸的限制，无法进一步的将沟槽的CD及沟槽之间的距离减小，也无法达到所需的沟槽深宽比。因此，本发明的发明人经过大量的实验研究，对工艺制程为0.11um或0.14um的DRAM制造中，材料公司的HART机台的深孔蚀刻制程进行改进，从而可以刻蚀形成CD更小，深宽比更大的沟槽阵列，从而使得相变存储器能够脱颖而出，更具有发展前景。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图2为本发明的沟槽阵列的形成方法的流程图，图3～图4为本发明的沟槽阵列的形成方法的示意图。下面结合图2至图4对本发明进行说明。本发明的沟槽阵列的形成方法包括步骤：
在本实施例中，所述第一步至第三步刻蚀采用材料公司的HART基台。
步骤S10，提供半导体基底，在所述半导体基底上具有掩膜层。
具体的参考图3，半导体基底100可以为单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)，还可以包括其它的材料，例如锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。
例如在本实施例中，在半导体基底100可以包括在其上通过常规的外延技术形成的硅外延层100a。
在半导体基底100上具有掩膜层120，掩膜层120可以包括硬掩膜层120a，例如BSG，和位于硬掩膜层120a上的光掩膜层120b。
具体的，在硅外延层100a上利用化学气相淀积的方法形成氮化硅层和位于氮化硅层上的BSG，例如氮化硅层的厚度可以为1300埃至1700埃，BSG的厚度可以为4300埃至4700埃。在BSG上利用旋涂(spin on)工艺涂布光刻胶层(PR)。
步骤S20，图案化掩膜层120，形成具有阵列排列的条形开口的掩膜图案。
继续参考图3，具体的，通过曝光将掩膜版上的与沟槽阵列相对应的图形转移到光掩膜层120a上，然后利用显影液将相应部位的光掩膜层去除，以形成具有阵列排列的条形开口的光掩膜层图案，然后在在光掩膜层120b的掩膜下进行刻蚀，在掩膜层120的硬掩膜层120a中形成开口，暴露下层的硅外延层。
步骤S30，利用掩膜图案做掩膜，用含有NF3和HBr的刻蚀气体对所述半导体基底第一刻蚀。
参考图4，具体的，第一刻蚀可以采用本领与技术人员熟知的刻蚀方法，例如等离子体刻蚀。第一刻蚀中的刻蚀气体包括NF3、HBr及其它惰性气体，例如He，其中NF3流量为20sccm～30sccm，HBr的流量为180sccm～210sccm。由于第二刻蚀和第三刻蚀对硅的刻蚀速率大于对氧化物的刻蚀速率，因此为了避免硅外延层表面被氧化而在后续刻蚀步骤中难于去除，因此利用第一刻蚀去除在硅外延层的氧化物。
优选的，第一刻蚀的主要刻蚀参数为：腔室压力75mT～85mT，偏置功率340W～360W，电源功率330W～350W，腔室温度55℃～65℃，刻蚀磁场强度为27GHZ至32GHZ，刻蚀时间为3s～7s。
例如在一具体的实施例中，第一刻蚀的刻蚀参数为：NF3流量为28sccm，HBr的流量为190sccm，腔室压力80mT，偏置功率350W，电源功率340W、腔室温度55℃，刻蚀磁场强度为29GHZ，刻蚀时间为5s。
步骤S40，利用掩膜图案做掩膜，用含有NF3和HBr、O2的刻蚀气体对所述半导体基底第二刻蚀。
继续参考图4，具体的，第二刻蚀可以采用本领与技术人员熟知的刻蚀方法，例如等离子体刻蚀。
第二刻蚀中的刻蚀气体包括NF3、HBr、O2及其它惰性气体，例如He，其中，NF3流量大于第一刻蚀中NF3流量。第二步刻蚀的刻蚀气体增大在深度方向的垂直刻蚀的作用，并且利用氧气对侧壁进行保护。
优选的，第二刻蚀中NF3流量为20sccm～40sccm，HBr的流量为170sccm～200sccm，O2的流量为8sccm～13sccm。
优选的，第二刻蚀的主要刻蚀参数为：腔室压力90mT～110mT，偏置功率810W～1000W，电源功率690W～750W，腔室温度55℃～65℃，刻蚀磁场强度为27GHZ至32GHZ，刻蚀时间为35s～45s。
例如在一具体的实施例中，第二刻蚀的刻蚀参数为：NF3流量为30sccm，HBr的流量为190sccm，氧气的流量为9sccm，腔室压力95mT，偏置功率950W，电源功率730W、腔室温度60℃，刻蚀磁场强度为29GHZ，刻蚀时间为42s。
步骤S50，利用掩膜图案做掩膜，用含有NF3和HBr、O2的刻蚀气体对所述半导体基底第三刻蚀。
继续参考图4，具体的，第三刻蚀可以采用本领与技术人员熟知的刻蚀方法，例如等离子体刻蚀。
第三刻蚀中的刻蚀气体包括NF3、HBr、O2及其它惰性气体，例如He，其中，NF3流量大于第一刻蚀中NF3流量。第三步刻蚀在第二步刻蚀的基础上增大氧气流量，由于氧气在刻蚀过程中易生成聚合物，因此可以起到对刻蚀沟槽侧壁保护的作用，随着刻蚀深度的增加，提高刻蚀过程中对侧壁的保护。
优选的，第三刻蚀中NF3流量为20sccm～40sccm，HBr的流量为170sccm～200sccm，O2的流量为8sccm～13sccm。
优选的，第三刻蚀的主s要刻蚀参数为：腔室压力90mT～110mT，偏置功率810W～1000W，电源功率690W～750W，腔室温度55℃～65℃，刻蚀磁场强度为27GHZ至32GHZ，刻蚀时间为20s～30s。
例如在一具体的实施例中，第三刻蚀的刻蚀参数为：NF3流量为30sccm，HBr的流量为190sccm，氧气的流量为12sccm，腔室压力95mT，偏置功率950W，电源功率730W、腔室温度60℃，刻蚀磁场强度为29GHZ，刻蚀时间为42s。
在形成沟槽阵列后，进一步的可以对外延层掺杂，形成垂直于半导体基底表面方向的PN结。具体的，可以利用本领域熟知的离子注入等掺杂方法，不再赘述。
因为NF3沿垂直与半导体基底表面方向的刻蚀作用较大，HBr为沿沟槽侧壁方向刻蚀的作用较大，因此将两者很好的结合起来，使得在经过第一至第三步的刻蚀步骤后，在半导体基底中形成沟槽阵列，其中沟槽的CD为0.1um～0.3um，深度为1.0um～3.0um，从而使得沟槽的深宽比可以达到10∶1左右，从而使得相变存储器能够脱颖而出，更具有发展前景。并且本发明程式步骤简单，适用于深槽蚀刻工艺，为更高的深宽比制程的研发也有指导作用。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种沟槽阵列的形成方法，其特征在于，包括步骤：
提供半导体基底，在所述半导体基底上具有掩膜层；
图案化掩膜层，形成具有阵列排列的条形开口的掩膜图案；
利用掩膜图案做掩膜，用含有NF3和HBr的刻蚀气体对所述半导体基底第一刻蚀，以去除在半导体基底表面的氧化物；
利用掩膜图案做掩膜，用含有NF3和HBr、O2的刻蚀气体对所述半导体基底第二刻蚀，第二刻蚀中的NF3流量大于第一刻蚀的NF3流量，以增大在深度方向的垂直刻蚀的作用，并且利用氧气对侧壁进行保护；
利用掩膜图案做掩膜，用含有NF3和HBr、O2的刻蚀气体对所述半导体基底第三刻蚀，第三刻蚀中的NF3流量大于第一刻蚀的NF3流量，第三刻蚀中的氧气流量大于第二刻蚀中的氧气流量，以提高刻蚀过程中对侧壁的保护。
2.根据权利要求1所述的沟槽阵列的形成方法，其特征在于，第一刻蚀中NF3流量为20sccm~30sccm，HBr的流量为180sccm~210sccm。
3.根据权利要求2所述的沟槽阵列的形成方法，其特征在于，第二刻蚀中NF3流量为20sccm~40sccm，HBr的流量为170sccm~200sccm，O2的流量为8sccm~13sccm。
4.根据权利要求3所述的沟槽阵列的形成方法，其特征在于，第三刻蚀中NF3流量为20sccm~40sccm，HBr的流量为170sccm~200sccm，O2的流量为8sccm~13sccm。
5.根据权利要求4所述的沟槽阵列的形成方法，其特征在于，第一刻蚀的主要刻蚀参数为：腔室压力75mT~85mT，偏置功率340W~360W，电源功率330W~350W，腔室温度55℃~65℃，刻蚀磁场强度为27GHZ至32GHZ，刻蚀时间为3s~7s。
6.根据权利要求4所述的沟槽阵列的形成方法，其特征在于，第二刻蚀的主要刻蚀参数为：腔室压力90mT~110mT，偏置功率810W~1000W，电源功率690W~750W，腔室温度55℃~65℃，刻蚀磁场强度为27GHZ至32GHZ，刻蚀时间为35s~45s。
7.根据权利要求4所述的沟槽阵列的形成方法，其特征在于，第三刻蚀的主要刻蚀参数为：腔室压力90mT~110mT，偏置功率810W~1000W，电源功率690W~750W，腔室温度55℃~65℃，刻蚀磁场强度为27GHZ至32GHZ，刻蚀时间为20s~30s。
8.根据权利要求4所述的沟槽阵列的形成方法，其特征在于，在第三刻蚀后形成的沟槽特征尺寸宽度为0.1um~0.3um，深度为1.0um~3.0um。
9.根据权利要求1所述的沟槽阵列的形成方法，其特征在于，所述半导体基底包括硅外延层。
10.根据权利要求1所述的沟槽阵列的形成方法，其特征在于，在第三刻蚀步骤后还包括：对硅外延层掺杂，形成垂直于半导体基底表面方向的PN结。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2010100225878A CN102122635B (zh) | 2010-01-08 | 2010-01-08 | 沟槽阵列的形成方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2010100225878A CN102122635B (zh) | 2010-01-08 | 2010-01-08 | 沟槽阵列的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102122635A CN102122635A (zh) | 2011-07-13 |
| CN102122635B true CN102122635B (zh) | 2013-12-04 |
Family
ID=44251153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2010100225878A Active CN102122635B (zh) | 2010-01-08 | 2010-01-08 | 沟槽阵列的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102122635B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102437026B (zh) * | 2011-11-29 | 2017-07-11 | 上海华虹宏力半导体制造有限公司 | 沟槽刻蚀方法以及半导体器件制造方法 |
| CN106289535A (zh) * | 2016-11-04 | 2017-01-04 | 中国计量大学 | 一种对称分布式空腔阵列 |
| CN108751124B (zh) * | 2018-05-21 | 2020-05-12 | 赛莱克斯微系统科技（北京）有限公司 | 一种制作带有沟道或空腔的半导体结构的方法 |
| CN109767980B (zh) * | 2019-01-22 | 2021-07-30 | 上海华虹宏力半导体制造有限公司 | 超级结及其制造方法、超级结的深沟槽制造方法 |
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| CN1797716A (zh) * | 2004-12-22 | 2006-07-05 | 联华电子股份有限公司 | 减少微尘产生的等离子蚀刻方法 |
-
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- 2010-01-08 CN CN2010100225878A patent/CN102122635B/zh active Active
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| CN1490849A (zh) * | 2002-09-06 | 2004-04-21 | ���������ƴ���ʽ���� | Si蚀刻方法及蚀刻装置 |
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| Publication number | Publication date |
|---|---|
| CN102122635A (zh) | 2011-07-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING (BEIJING) INTERNATIONA Effective date: 20121102 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20121102 Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation Applicant after: Semiconductor Manufacturing International (Beijing) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |