CN109786219A - 半导体装置的制作方法 - Google Patents

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Abstract

半导体装置的制作方法包括形成硬掩模层于基板上。多层光致抗蚀剂形成于硬掩模层上。蚀刻多层光致抗蚀剂，形成多个开口于多层光致抗蚀剂中，以露出部分硬掩模层。依角度方向性地提供离子至多层光致抗蚀剂，使离子主要接触多层光致抗蚀剂中的开口侧壁而非硬掩模层。在一实施例中，通过依角度导向的蚀刻离子，可方向性地蚀刻多层光致抗蚀剂，且蚀刻离子主要接触多层光致抗蚀剂中的开口侧壁而非硬掩模层。在另一实施例中，通过依角度导向的注入离子，可方向性地注入多层光致抗蚀剂，且注入离子主要接触多层光致抗蚀剂中的开口侧壁而非硬掩模层。

Description

半导体装置的制作方法
技术领域
本公开实施例涉及半导体装置，更特别涉及对基板进行的方向性工艺。
背景技术
半导体集成电路产业已经历快速成长。集成电路材料与设计的技术进步缩小装置尺寸，其中集成电路的几何尺寸如结构尺寸及间距缩小。然而缩小结构尺寸与间距常导致用于形成集成电路的光致抗蚀剂结构崩溃。
随着结构尺寸缩小，集成电路的复杂度增加。双镶嵌内连线结构包含平坦的内连线结构与多个内连线层，其增加装置整合的复杂度。低介电常数的介电材料用于搭配铜双镶嵌内连线结构。一些低介电常数材料为孔洞状，因此难以适当地控制蚀刻工艺，特别是在双镶嵌结构与其形成工艺。
在形成几何尺寸缩小且复杂度增加的进阶集成电路时，亟需改良移除层状物与材料中的工艺、材料、以及结构。
发明内容
本公开一实施例提供的半导体装置的制作方法，其中半导体装置位于基板上，且基板具有多层光致抗蚀剂于硬掩模层上，包括：蚀刻多层光致抗蚀剂，形成多个开口于多层光致抗蚀剂中，以露出部分硬掩模层；以及依角度方向性地提供多个离子至多层光致抗蚀剂，使离子主要接触多层光致抗蚀剂中的开口其侧壁而非硬掩模层。
附图说明
图1是一些实施例中，采用方向性工艺移除形成于基板上的层状物或材料的方法。
图2A至图2C是一些实施例中，以图1或图3的方法对基板进行工艺的附图。
图3是一些实施例中，对基板进行方向性蚀刻的附图。
图4是一些实施例中，采用方向性工艺移除形成于基板上的层状物或材料的另一方法。
图5A是一些实施例中，对基板进行方向性注入的附图。
图5B是一些实施例中，对基板进行灰化的附图。
图6是一些实施例中，采用方向性工艺移除形成于基板上的层状物或材料的又一方法。
图7A至图7D是一些实施例中，以图6的方法对基板进行工艺的附图。
图8是一些实施例中，采用方向性工艺移除形成于基板上的层状物或材料的再一方法。
图9A至图9C是一些实施例中，以图8的方法对基板进行工艺的附图。
附图标记说明：
100、400、600、800 方法
110、120、130、140、410、420、430、440、450、610、620、810、820、830 步骤
202、702、902 基板
204 硬掩模层
205 多层光致抗蚀剂
206 底层
208 中间层
210 顶层
212、218、226 开口
302、502、712、932 角度
704、914 第一区
705、707、915、917 厚度
706、916 第二区
710 抗反射涂层
904 介电层
906 中间介电层
908 高介电常数层
910 光致抗蚀剂层
920 反向材料
具体实施方式
下述公开内容提供许多不同实施例或实例以实施本公开的不同结构。下述特定构件与排列的实施例是用以简化本公开而非局限本公开。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本公开的多个实例可采用重复标号和/或符号使说明简化及明确，但这些重复不代表多种实施例中相同标号的元件之间具有相同的对应关系。
此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
图1是采用方向性工艺，移除形成于基板上的层状物或材料的方法100的一实施例。基板可为半导体基板如硅、锗、硅锗、碳化硅、砷化镓、砷化铟、磷化铟、和/或其他合适材料。基板可为非半导体基板如玻璃、氧化硅、石英、铝、蓝宝石、氮化铝、和/或其他合适材料。基板可为绝缘层上硅基板。基板可包含多个层状物(比如导电层、半导体层、绝缘层、或其他合适层状物)和/或结构(比如掺杂区或井、源极/漏极区、隔离区、浅沟槽隔离结构、栅极结构、内连线线路、通孔、或其他合适结构)形成于基板之中和/或之上。多个层状物和/或结构用于形成半导体装置与集成电路。基板亦可包含后续形成于基板之中和/或之上的材料，如方法的方块图与本公开实施例的其他附图所示。
图2A是以图1的方法100对基板202进行工艺的一实施例的附图。基板202包含一或多个层状物和/或结构形成其中，其由形成于基板202上的硬掩模层204所保护。硬掩模层204可定义图案，其于后续工艺中将转移至基板202。硬掩模层204的组成可为金属层、金属氧化物层、金属氮化物层(如氮化钛层)、氮化物层(如氮氧化硅层)、氧化物层(如氧化硅层)、或上述的多层结构。硬掩模层204的沉积方法可为化学气相沉积如低压化学气相沉积或等离子体增强化学气相沉积、原子层沉积、或物理气相沉积。硬掩模层204可沉积至任何合适厚度，比如介于约至约之间。
硬掩模层204的功用之一为沉积于低介电常数的介电层上，使低介电常数介电层中的图案化线路与通孔维持完整(或避免其图案崩塌)。硬掩模层204的另一功用为提供关键尺寸的线宽控制以及通孔的覆盖对准。硬掩模层204的功用之一为帮助达到小结构尺寸，比如40nm或更小的结构尺寸。硬掩模层204的功用之一为提供高蚀刻选择性，以帮助转移图案至硬掩模层。
在方法100的步骤110中，形成多层光致抗蚀剂205于硬掩模层204上。多层光致抗蚀剂205包含底层206、形成于底层206上的中间层208、以及形成于中间层208上的顶层210。接着图案化(比如曝光与显影)顶层210，以形成多个开口212于顶层210中。
如图2A所示，顶层210包含光致抗蚀剂层。采用多层光致抗蚀剂且顶层210包含光致抗蚀剂层的功用之一，是蚀刻光致抗蚀剂层下的层状物所产生的胺毒化光致抗蚀剂层的现象降低。
多层光致抗蚀剂205的实施例之一包含碳氢氧材料组成的底层206、碳氢氧化硅材料组成的中间层208、以及第二碳氢氧材料与光敏单元(如光酸产生剂和/或光碱产生剂)组成的顶层210。在另一实施例中，多层光致抗蚀剂205包含富硅氧化物和/或碳氧化硅组成的底层206、硅为主材料(如氮化硅、氮氧化硅、和/或氧化硅)组成的中间层208、以及光致抗蚀剂层组成的顶层210。光致抗蚀剂材料可包含聚甲基丙烯酸甲酯、聚甲基戊二酰亚胺、硅氧烷聚合物、酚醛树脂(DNQ/Novolac)、SU-8光致抗蚀剂、其他合适的正型光致抗蚀剂材料、或其他合适的负型光致抗蚀剂材料。
在光刻工艺中，被入射射线撞击的光致抗蚀剂区其化学性质改变的方式，取决于所用的光致抗蚀剂型态。举例来说，光致抗蚀剂层可为合适的正型光致抗蚀剂或合适的负型光致抗蚀剂。当正型光致抗蚀剂材料曝光至射线(一般为紫外线)时，其将转变为可溶于显影剂中。当负型光致抗蚀剂材料曝光至射线(一般为紫外线)时，其将转变为不溶于显影剂中。
多层光致抗蚀剂205的层状物其沉积方法可为旋转涂布、化学气相沉积、原子层沉积、蒸镀、或任何合适的沉积技术。多层光致抗蚀剂205的层状物可沉积至任何合适厚度如介于至之间，端视需填入的结构与所需的光刻工艺而定。此外，可对多层光致抗蚀剂205的一或多层进行烘烤工艺，比如移除沉积采用的溶剂的软烘烤工艺，和/或提升粘着性和/或曝光诱导的交联的曝光后烘烤工艺。
多层光致抗蚀剂205其每一层的材料选择取决于所需的光刻工艺。在其他实施例中，多层光致抗蚀剂的任何一或多层可包含光敏单元。应理解的是在其他实施例中，可省略多层光致抗蚀剂205的一或多层，或提供额外层作为多层光致抗蚀剂205的一部分。虽然图2A所示的多层光致抗蚀剂205为三层光致抗蚀剂，但多层光致抗蚀剂可为四层光致抗蚀剂、五层光致抗蚀剂、六层光致抗蚀剂、或超过六层的光致抗蚀剂。
在方法100的步骤120中，通过顶层210的开口移除中间层208。如图2B所示，顶层210作为蚀刻工艺的掩模，可在形成开口218于中间层208中时避免蚀刻部分的中间层208。蚀刻工艺可关于等离子体工艺如感应耦合等离子体、平行板等离子体、离子束蚀刻、或反应性离子束蚀刻等离子体工艺。蚀刻工艺包含蚀刻气体如氧气、氮气、氩气、六氟乙烷、四氟化碳、氟仿、二氟化碳、八氟丙烷、八氟环丁烷、六氟化硫、三氟化氮、氯气、氯化氢、三氟化硼、其他合适的反应性气体、或上述的组合。蚀刻工艺可为各向异性蚀刻，其形成中间层208中的开口218其垂直侧壁。举例来说，可在蚀刻时施加偏压至基板，和/或可将离子束蚀刻或反应性离子束蚀刻中的蚀刻离子垂直地导向基板，以达各向异性蚀刻。其他蚀刻工艺参数包含等离子体源功率、蚀刻腔室压力、蚀刻剂气体流速、基板温度、与其他合适的工艺参数。蚀刻工艺亦可移除顶层210。
在方法100的步骤130中，可通过中间层208的开口218蚀刻底层206。如图2C所示，中间层208作为蚀刻工艺的掩模，可在形成开口226于底层206中时避免蚀刻部分的底层206。蚀刻工艺采用的蚀刻化学品，其对底层206的蚀刻选择性可大于对中间层208。由于蚀刻工艺对底层206的蚀刻选择性，可保留部分的中间层208。蚀刻工艺可关于等离子体工艺如感应耦合等离子体、平行板等离子体、离子束蚀刻、或反应性离子束蚀刻等离子体工艺。蚀刻工艺包含蚀刻气体如氧气、氮气、氩气、六氟乙烷、四氟化碳、氟仿、二氟化碳、八氟丙烷、八氟环丁烷、六氟化硫、三氟化氮、氯气、氯化氢、三氟化硼、其他合适的反应性气体、或上述的组合。蚀刻工艺可为各向异性蚀刻，其形成底层206中的开口226其垂直侧壁。
在方法100的步骤140中，进行方向性蚀刻以移除中间层208。如图3所示，方向性蚀刻时依角度302导向蚀刻离子，使底层206提供遮荫(shadowing)效应以降低蚀刻离子撞击硬掩模层204的数量。举例来说，角度302可介于2度至75度之间。方向性蚀刻的角度302可依底层206中的开口226其深宽比(深度对宽度的比例)而定。若深宽比高，则方向性蚀刻时可依小的角度302(比如介于5度至30度之间)导向蚀刻离子。若深宽比低，则方向性蚀刻时可依大的角度302(比如介于30度至60度之间)导向蚀刻离子。
可采用离子束蚀刻或反应性离子束蚀刻工艺进行方向性蚀刻。适于进行离子束蚀刻或反应性离子束蚀刻工艺中的方向性蚀刻的蚀刻腔室之一，为来自Veeco仪器公司(总部位于Plainview,NY)的NEXUS离子束蚀刻系统。离子束蚀刻工艺可包含惰性气体如氩气，以产生平行(collimated)且可导向基板的离子。反应性离子束蚀刻工艺可包含搭配或不搭配惰性气体的反应性气体。反应性的蚀刻剂气体包含但不限于氧、六氟乙烷、四氟化碳、氟仿、二氟化碳、八氟丙烷、八氟环丁烷、六氟化硫、三氟化氮、氯气、氯化氢、三氯化硼、其他合适的反应性气体、或上述的组合。
通过倾斜基板202相对于离子源(如平行离子束源)的角度，可控制离子束蚀刻工艺或反应性离子束蚀刻工艺中离子的角度302。基板可相对于离子源旋转，使沿着z轴的角度302导向的蚀刻离子可均匀地蚀刻基板202。
在这些实施例中，方向性蚀刻可移除中间层，且可减少对硬掩模层204的伤害。由于底层206的遮蔽效应，依角度302导向的蚀刻离子主要撞击中间层208与底层206而非硬掩模层204。用于移除中间层208的干式或湿式非方向性蚀刻工艺，可轻易损伤硬掩模层204。举例来说，中间层208可包括含硅的光致抗蚀剂层，而硬掩模层204可包括含硅的硬掩模层。如此一来，中间层208与硬掩模层204之间的蚀刻对比或选择性差，造成各向异性蚀刻中间层208时损伤硬掩模层。在各向异性蚀刻中间层208时，依角度302导向蚀刻离子，且底层206提供遮蔽效应以降低蚀刻离子碰撞硬掩模层204的蚀刻离子量，以减少损伤硬掩模层204。即使蚀刻化学品对中间层208与硬掩模层204均具有蚀刻性，方向性蚀刻仍可让中间层208对硬掩模层204具有高蚀刻选择性。在移除中间层208后，底层206可用于图案化硬掩模层204和/或形成集成电路工艺中的额外结构。
在方法100中，可在相同腔室中原位(in-situ)进行一或多个步骤。举例来说，蚀刻中间层208的步骤120，以及蚀刻底层206的步骤130可在相同腔室中进行。举例来说，自步骤120中的蚀刻步骤转换至步骤130中的蚀刻步骤时，可改变化学品及或其他蚀刻工艺条件(比如等离子体源功率、蚀刻腔室压力、蚀刻剂气体流速、和/或基板偏压)。在另一例子中，步骤130中底层的蚀刻工艺以及步骤140中的方向性蚀刻，可原位进行于相同腔室中，其可由依0度的角度导向的蚀刻离子进行第一蚀刻，并由依大于0度的角度302导向的蚀刻离子进行第二蚀刻。
图4是采用方向性工艺移除形成于基板上的层状物或材料的方法400的另一实施例。图2A亦显示以图4的方法400对基板202进行工艺的一实施例。
在方法400的步骤410中，形成多层光致抗蚀剂205于硬掩模层204上。多层光致抗蚀剂205包含底层206、形成于底层206上的中间层208、以及形成于中间层208上的顶层210。图案化(如曝光与显影)顶层210，可形成多个开口212于顶层210中。
在方法400的步骤420中，可通过顶层210的开口212蚀刻中间层208。同样如图2B所示，顶层210作为蚀刻工艺的掩模，可在形成开口218于中间层208中时避免蚀刻部分的中间层208。蚀刻工艺可关于等离子体工艺如感应耦合等离子体、平行板等离子体、离子束蚀刻、或反应性离子束蚀刻等离子体工艺。蚀刻工艺包含蚀刻气体如氧气、氮气、氩气、六氟乙烷、四氟化碳、氟仿、二氟化碳、八氟丙烷、八氟环丁烷、六氟化硫、三氟化氮、氯气、氯化氢、三氟化硼、其他合适的反应性气体、或上述的组合。蚀刻工艺可为各向异性蚀刻，其形成中间层208中的开口218其垂直侧壁。蚀刻工艺亦可移除顶层210。
在方法400的步骤430中，通过中间层208的开口蚀刻底层206。同样如图2C所示，中间层208作为蚀刻工艺中的掩模，可在形成开口226于底层206中时避免蚀刻部分的底层206。蚀刻工艺采用的蚀刻化学品，其对底层206的蚀刻选择性可大于对中间层208。由于蚀刻工艺对底层206的蚀刻选择性，可保留部分的中间层208。蚀刻工艺可关于等离子体工艺如感应耦合等离子体、平行板等离子体、离子束蚀刻、或反应性离子束蚀刻等离子体工艺。蚀刻工艺包含蚀刻气体如氧气、氮气、氩气、六氟乙烷、四氟化碳、氟仿、二氟化碳、八氟丙烷、八氟环丁烷、六氟化硫、三氟化氮、氯气、氯化氢、三氟化硼、其他合适的反应性气体、或上述的组合。蚀刻工艺可为各向异性蚀刻，其形成底层206中的开口226其垂直侧壁。
在步骤440中，进行方向性注入。如图5A所示，方向性注入时依角度502导向注入离子，使中间层208提供遮蔽效应以降低注入离子撞击底层206与硬掩模层204的数量。举例来说，角度502可介于2度至75度之间。方向性注入的角度502可依中间层208中的开口218其深宽比(深度对宽度的比例)而定。若深宽比高，则方向性注入时可依小的角度502(比如介于5度至30度之间)导向注入离子。若深宽比低，则方向性注入时可依大的角度502(比如介于30度至60度之间)导向注入离子。由于中间层208的遮蔽效应，只有少量甚至没有注入离子可撞击底层206。如此一来，底层206的材料特性不变。在对硬掩模层204进行后续工艺时，底层206可作为掩模。
通过可倾斜与旋转基板使入射的掺质种类达到预定角度的离子注入设备，可实施方向性注入。合适的方向性注入腔室之一为来自Axcelis科技公司(总部位于Becerly,MA)的Purion注入腔室。方向性注入可包含掺质的注入种类，比如硼、砷、磷、三氟化硼、锑化铟、砷化铟、和/或非掺质的注入种类如锗、硅、碳、氮、或上述的组合。离子注入的电压(能量)取决于所需的注入深度与掺杂密度。在这些实施例中，注入电压可介于约500eV至1MeV之间。
方向性注入时的离子其角度502，其控制方法可为倾斜基板202相对于离子注入源的角度。基板202可相对于注入离子源旋转，以均匀地注入中间层208。在其他实施例中，可通过施加至离子注入离子的电场控制方向性注入时的离子其角度502。举例来说，可依正的角度502偏向离子一段时间，并依负的角度502偏向离子一段时间，以一致地注入中间层208。在一实施例中，方向性注入时可自条状离子束提供注入离子。可相对于基板202扫描条状离子束，比如在电场中使条状离子束偏离或相对地移动基板。在其他实施例中，可自导向基板202其整个表面的基体离子束，提供方向性注入时的注入离子。
方向性注入可改变中间层208的性质。举例来说，方向性注入可软化中间层208，或使中间层208易于蚀刻。在方向性注入工艺中，可控制与调整注入离子的入射角，使注入离子接触中间层208而非底层208与硬掩模层204。
在步骤450中，进行轻蚀刻(mild etch)移除中间层208，以形成图5B所示的基板202。举例来说，进行轻蚀刻灰化工艺可使中间层208暴露至氧气等离子体，以将碳组成的中间层208转变成二氧化碳的干蚀刻副产物。在另一例中，可进行轻湿式蚀刻剥除工艺以移除中间层208，其采用硫酸与双氧水的溶液将碳组成的中间层208转变成二氧化碳的湿蚀刻副产物。
轻蚀刻可移除中间层208，并减少对硬掩模层204的损伤。由于步骤440在方向性注入时的中间层208具有遮蔽效应，依角度502导向的注入离子主要撞击中间层208而非底层206与硬掩模层204。用以移除未注入的中间层208的干式或湿式蚀刻工艺，易于损伤硬掩模层204。举例来说，中间层208可包括含硅光致抗蚀剂层，而硬掩模层204可包括含硅硬掩模层。如此一来，未进行方向性注入的中间层208与硬掩模层204之间的蚀刻对比或选择性差，造成移除中间层208的步骤会损伤硬掩模层。在方向性注入中间层208时，步骤440依角度502导向注入离子，因此中间层208可提供遮蔽效应以降低撞击底层206与硬掩模层204的注入离子数量。方向性注入可软化中间层208或改变中间层208的特性，以提供中间层208对硬掩模层204的高蚀刻选择性。在步骤450的轻蚀刻中，可移除软化的中间层208，并减少损伤硬掩模层204。在这些实施例中，由于未注入底层206与硬掩模层204，因此中间层206与硬掩模层204可抵抗步骤450中的轻蚀刻。在移除中间层208之后，底层206可用于图案化硬掩模层204和/或形成集成电路工艺中的额外结构。
图6是采用方向性工艺，移除形成于基板上的层状物或材料的方法600的又一实施例。图7A是采用图6的方法600对基板702进行工艺的一实施例的附图。在步骤610中，沉积抗反射涂层710于基板702上。基板702包含第一区704与第二区706，以提供底层或抗反射涂层710的不同微负载。举例来说，第一区704可包含高密度的结构(如孔洞、通孔、沟槽、或开口)，而第二区706可包含低密度的结构(如孔洞、通孔、沟槽、或开口)。在另一例中，第一区704可具有较大宽度的一或多个结构(如一或多个孔洞、通孔、或沟槽)，其宽度大于第二区706中的结构宽度。第一区704与第二区706上的抗反射涂层710的不同微负载，导致抗反射涂层710具有不同形貌，其于第一区704上的厚度705小于第二区706上的厚度707。抗反射涂层710的一致性受到其下的结构形貌影响。抗反射涂层710可为有机层如聚合物层，或无机层如氮氧化硅层。抗反射涂层710的沉积方法可为旋转涂布、化学气相沉积、原子层沉积、蒸镀、或任何合适的沉积技术。抗反射涂层可为底抗反射涂层，其可用于减少光刻工艺时的反射。
在步骤620中，对抗反射涂层710进行方向性蚀刻，以自基板702的上表面移除抗反射涂层，如图7B所示。方向性蚀刻对第一区704上较小厚度705的抗反射涂层710的移除速率，大于对第二区706上较大厚度707的抗反射涂层710的移除速率。如图7B与图7C所示，可控制方向性蚀刻时的蚀刻离子其角度712，使第一区704中的结构开口与第二区706中的结构开口提供遮蔽效应，以限制到达结构底部的蚀刻离子数量。方向性蚀刻的角度712可依结构的开口其深宽比(深度对宽度的比例)而定。举例来说，角度712可介于2度至75度之间。方向性蚀刻的角度712可依到达结构中的蚀刻离子的所需深度而定。在这些实施例中，角度712可介于10度至60度之间。
可采用离子束蚀刻或反应性离子束蚀刻工艺进行方向性蚀刻。离子束蚀刻工艺可包含惰性气体如氩气，以产生平行且可导向基板的离子。反应性离子束蚀刻工艺可包含搭配或未搭配惰性气体的反应性气体。反应性的蚀刻剂气体包含但不限于氧、六氟乙烷、四氟化碳、氟仿、二氟化碳、八氟丙烷、八氟环丁烷、六氟化硫、三氟化氮、氯气、氯化氢、三氯化硼、其他合适的反应性气体、或上述的组合。通过倾斜基板702相对于离子束(如平行离子束源)的角度，可控制离子束蚀刻工艺或反应性离子束蚀刻工艺时的离子其角度712。基板可相对于离子源旋转，使沿着z轴的角度712导向的蚀刻离子可均匀地蚀刻基板702。
抗反射涂层710具有不一致的负载及不一致的形貌，但方向性蚀刻可让第一区704的结构与第二区706的结构中的抗反射涂层蚀刻至相同高度，如图7D所示。方法600在移除填入结构的层状物时，不需因额外光掩模增加成本及工艺复杂度，即可解决负载问题与形貌问题。
图8是采用方向性工艺移除形成于基板上的层状物或材料的方法800的再一实施例。图9A是以图8的方法800对基板902进行工艺的一实施例的附图。举例来说，介电层904可为化学气相沉积、原子层沉积、或搭配其他前驱物或承载气体的可流动的四乙氧基硅烷所形成的氧化硅层。在介电层904上，可形成及图案化层间介电物或中间介电层906。高介电常数层908(如氧化钛层)可形成于中间介电层906上。
光致抗蚀剂层910如底抗反射涂层，可形成于高介电常数层908上。基板902包含第一区914与第二区916，其具有光致抗蚀剂层910的不同微负载。举例来说，第一区914可包含高密度的结构(如孔洞、通孔、沟槽、或开口)，而第二区916可包含低密度的结构(如孔洞、通孔、沟槽、或开口)。在另一例中，第一区914可具有较大宽度的一或多个结构(如一或多个沟槽)，其宽度大于第二区916中的结构宽度。第一区914与第二区916上的光致抗蚀剂层910的不同微负载，导致光致抗蚀剂层910具有不同形貌，其于第一区914上的厚度915小于第二区916上的厚度917。光致抗蚀剂层910经图案化以形成多个开口。反向材料920沉积于图案化的光致抗蚀剂层910上。由于图案化的光致抗蚀剂层910在第一区914上的厚度915与在第二区916上的厚度917不同，因此基板902上的反向材料920具有不一致的形貌。
在步骤810中，回蚀刻反向材料920以保留反相材料的多种部分于基板902的第一区914与第二区916上，如图9B所示。蚀刻工艺可关于等离子体工艺如感应耦合等离子体、平行板等离子体、离子束蚀刻、或反应性离子束蚀刻等离子体工艺。蚀刻工艺包含蚀刻气体如氧气、氮气、氩气、六氟乙烷、四氟化碳、氟仿、二氟化碳、八氟丙烷、八氟环丁烷、六氟化硫、三氟化氮、氯气、氯化氢、三氟化硼、其他合适的反应性气体、或上述的组合。回蚀刻工艺亦可移除光致抗蚀剂层910以形成图9B的基板902，其中反向材料920保留于基板902的上表面上以及基板902的结构中。
在步骤820中，可视情况进行灰化工艺，以移除光致抗蚀剂层910。上述步骤可形成图9B所示的基板902，其中反向材料920保留于基板902的上表面上与基板902的结构中。举例来说，灰化工艺可包括将光致抗蚀剂层910暴露至氧气等离子体。
在步骤830中，对反向材料920进行方向性蚀刻，以自基板902的上表面移除反向材料920，如图9C所示。控制方向性蚀刻时的蚀刻离子其角度932，可让第一区914中结构的开口与第二区916中结构的开口提供遮蔽效应，以限制到达结构底部的蚀刻离子数量。方向性蚀刻的角度932可取决于结构的开口深宽比(深度对宽度的比例)。举例来说，角度932可介于2度至75度之间。方向性蚀刻的角度932可依蚀刻离子注入至结构中的所需深度而定。在这些实施例中，角度932可介于10度至60度之间。
可采用离子束蚀刻或反应性离子束蚀刻工艺进行方向性蚀刻。离子束蚀刻工艺可包含惰性气体如氩气，以产生平行且可导向基板的离子。反应性离子束蚀刻工艺可包含搭配或不搭配惰性气体的反应性气体。反应性的蚀刻剂气体包含但不限于氧、六氟乙烷、四氟化碳、氟仿、二氟化碳、八氟丙烷、八氟环丁烷、六氟化硫、三氟化氮、氯气、氯化氢、三氯化硼、其他合适的反应性气体、或上述的组合。通过倾斜基板902相对于离子源(如平行离子束源)的角度，可控制离子束蚀刻工艺或反应性离子束蚀刻工艺中离子的角度932。基板可相对于离子源旋转，使沿着z轴的角度932导向的蚀刻离子可均匀地蚀刻基板902。虽然光致抗蚀剂层910的高度不一致导致反向材料920的形貌不一致，但方向性蚀刻可让第一区914的结构与第二区916的结构中的反向材料蚀刻至相同高度。
本公开实施例采用方向性工艺如方向性蚀刻与方向性注入，以利用固有的遮蔽效应使基板上或基板的结构(如孔洞、通孔、沟槽、开口、或类似物)中的层状物或材料被移除时具有一致性。方向性蚀刻或方向性注入加蚀刻，可用以移除材料而不损伤其下的层状物。方向性蚀刻或方向性注入加蚀刻，可用以移除基板上多种形貌的材料，而不需采用额外光掩模和/或图案化步骤的成本。在方向性工艺时通过结构固有的遮蔽效应，可控制z方向的蚀刻轮廓，以增进半导体工艺与整合稳定度。举例来说，在切割金属工艺中具有不同负载的光致抗蚀剂，其可通过方向性工艺达到蚀刻一致性。
其他方向性工艺技术亦可用于本公开的实施例，比如方向性硬化(比如采用快速热退火灯的加热腔室)、方向性沉积(比如采用平行物理气相沉积的溅镀腔室)、或其他方向性工艺技术。
一实施例提供半导体装置的制作方法，包括形成硬掩模层于基板上。多层光致抗蚀剂形成于硬掩模层上。蚀刻多层光致抗蚀剂，形成多个开口于多层光致抗蚀剂中，以露出部分硬掩模层。依角度方向性地提供多个离子至多层光致抗蚀剂，使离子主要接触多层光致抗蚀剂中的开口侧壁而非硬掩模层。方向性地提供离子的角度，可取决于开口的深宽比。
在一实施例中，依角度导向蚀刻离子，以方向性地蚀刻多层光致抗蚀剂。蚀刻离子主要接触多层光致抗蚀剂中的开口侧壁而非硬掩模层。方向性蚀刻工艺的一例包括离子束蚀刻或其他合适的蚀刻工艺。
在另一实施例中，半导体装置的制作方法包括形成硬掩模层于基板上。形成多层光致抗蚀剂于硬掩模层上。蚀刻多层光致抗蚀剂，形成多个开口于多层光致抗蚀剂中，以露出部分硬掩模层。依角度导向注入离子以方向性地注入多层光致抗蚀剂，使注入离子主要接触多层光致抗蚀剂中的开口侧壁而非硬掩模层。
在又一实施例中，半导体装置的制作方法包括沉积抗反射涂层于基板上。基板包括具有多个结构的第一区与具有多个结构的第二区。抗反射涂层在第一区与第二区上具有不同厚度。方向性蚀刻抗反射涂层，使第一区的结构与第二区的结构中的抗反射涂层蚀刻至相同高度。举例来说，方向性蚀刻抗反射涂层的步骤包括依角度导向蚀刻离子至抗反射涂层。
在另一实施例中，半导体装置的制作方法包括回蚀刻基板上的反向材料。基板包括具有多个结构的第一区与具有多个结构的第二区。方向性蚀刻反向材料，使第一区的结构与第二区的结构中的反向材料蚀刻至相同高度。
在一实施例中，半导体装置的结构包括牺牲结构形成于基板上。牺牲结构包括多层光致抗蚀剂、抗反射涂层、反向材料、或其他合适结构。多个开口形成于基板或牺牲结构中。多个开口提供遮蔽效应，以限制依角度导向的离子到达开口底部。
一实施例提供半导体装置的制作方法，其中半导体装置位于基板上，且该基板具有多层光致抗蚀剂于硬掩模层上，包括：蚀刻多层光致抗蚀剂，形成多个开口于多层光致抗蚀剂中，以露出部分硬掩模层；以及依角度方向性地提供多个离子至多层光致抗蚀剂，使所述多个离子主要接触该多层光致抗蚀剂中的开口其侧壁而非硬掩模层。
在一实施例中，上述方法的开口提供遮蔽效应以限制方向性地提供的离子接触硬掩模层。
在一实施例中，上述方法中方向性地提供离子的步骤为方向性蚀刻工艺。
在一实施例中，上述方法的多层光致抗蚀剂包括底层、形成于底层上的中间层、与形成于中间层上的顶光致抗蚀剂层，其中中间层与硬掩模层对方向性蚀刻工艺的蚀刻化学品具有类似的蚀刻选择性。
在一实施例中，上述方法还包括图案化顶光致抗蚀剂层，以形成顶光致抗蚀剂层掩模；以及通过顶光致抗蚀剂层掩模蚀刻中间层，以形成中间层掩模。
在一实施例中，上述方法蚀刻多层光致抗蚀剂以形成多个开口于多层光致抗蚀剂中的步骤，包括通过中间层掩模蚀刻底层，以形成多个开口于底层中；且方向性蚀刻工艺移除中间层掩模。
在一实施例中，上述方法的方向性蚀刻工艺包括导向蚀刻离子，使蚀刻离子主要接触中间层与底层的侧壁而非硬掩模层。
在一实施例中，上述方法中方向性地提供离子的步骤为方向性注入工艺。
在一实施例中，上述方法蚀刻多层光致抗蚀剂以形成多个开口于多层光致抗蚀剂中的步骤，包括通过中间层掩模蚀刻底层，以形成多个开口于底层中；且方向性注入工艺包括导向注入离子，使注入离子主要接触中间层掩模的侧壁而非底层与硬掩模层。
在一实施例中，上述方法蚀刻多层光致抗蚀剂以形成多个开口于多层光致抗蚀剂中的步骤，包括通过中间层掩模蚀刻底层，以形成多个开口于底层中；且方向性注入工艺软化中间层掩模。
在一实施例中，上述方法还包括软性蚀刻多层光致抗蚀剂以移除中间层掩模。
在一实施例中，半导体装置的制作方法包括沉积抗反射涂层于基板上。基板包括具有多个结构的第一区与具有多个结构的第二区。抗反射涂层在第一区与第二区上具有不同厚度。方向性蚀刻抗反射涂层，使第一区的结构与第二区的结构中的抗反射涂层蚀刻至相同高度，其中方向性蚀刻抗反射涂层的步骤包括依角度导向蚀刻离子至基板。
在一实施例中，上述方法的多个结构提供遮蔽效应，以限制蚀刻离子到达第一区的结构底部与第二区的结构底部。
在一实施例中，上述方法中第一区内的结构数目大于第二区内的结构数目。
在一实施例中，上述方法的第一区内的结构的多个开口与第二区内的结构的多个开口，提供遮蔽效应至方向性蚀刻的蚀刻离子。
在一实施例中，上述方法的抗反射涂层包括底抗反射涂层。
在一实施例中，半导体装置的制作方法包括回蚀刻基板上的反向材料。基板包括具有多个结构的第一区与具有多个结构的第二区。方向性蚀刻反向材料，使第一区的结构与第二区的结构中的反向材料蚀刻至相同高度。方向性蚀刻包括依角度导向蚀刻离子至基板。
在一实施例中，上述方法的多个结构提供遮蔽效应，以限制蚀刻离子到达第一区的结构底部与第二区的结构底部。
在一实施例中，上述方法的反向材料形成于图案化的光致抗蚀剂层上。
在一实施例中，上述方法在回蚀刻反向材料之后，还包括灰化图案化的光致抗蚀剂层。
本公开已以数个实施例公开如上，以利于本领域普通技术人员理解本公开。本领域普通技术人员可采用本公开为基础，设计或调整其他工艺与结构，用以实施实施例的相同目的，和/或达到实施例的相同优点。本领域普通技术人员应理解上述等效置换并未偏离本公开的构思与范畴，并可在未偏离本公开的构思与范畴下进行这些不同的改变、置换、与调整。

Claims (1)

1.一种半导体装置的制作方法，其中该半导体装置位于一基板上，且该基板具有一多层光致抗蚀剂于一硬掩模层上，包括：
蚀刻该多层光致抗蚀剂，形成多个开口于该多层光致抗蚀剂中，以露出部分该硬掩模层；以及
依一角度方向性地提供多个离子至该多层光致抗蚀剂，使所述多个离子主要接触该多层光致抗蚀剂中的所述多个开口其侧壁而非该硬掩模层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111564410A (zh) * 2020-05-18 2020-08-21 南京诚芯集成电路技术研究院有限公司 一种提高后段金属线通孔的工艺窗口的方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11171089B2 (en) 2018-10-31 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Line space, routing and patterning methodology
US10840333B2 (en) * 2018-10-31 2020-11-17 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of manufacture
US11796922B2 (en) * 2019-09-30 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices
US11448891B2 (en) 2019-10-17 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Multifunctional collimator for contact image sensors
US11454820B2 (en) * 2019-10-17 2022-09-27 Taiwan Semiconductor Manufacturing Co., Ltd. Multifunctional collimator for contact image sensors
CN113097056A (zh) * 2019-12-23 2021-07-09 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
JP2022146813A (ja) * 2021-03-22 2022-10-05 キオクシア株式会社 半導体装置の製造方法およびイオンビーム照射装置
US11942532B2 (en) * 2021-08-30 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor and method of forming the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5190887A (en) * 1991-12-30 1993-03-02 Intel Corporation Method of making electrically erasable and electrically programmable memory cell with extended cycling endurance
US7279269B2 (en) * 2003-12-12 2007-10-09 Headway Technologies, Inc. CPP head with parasitic shunting reduction
US8912097B2 (en) 2009-08-20 2014-12-16 Varian Semiconductor Equipment Associates, Inc. Method and system for patterning a substrate
US8673788B2 (en) 2010-07-28 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a layer on a semiconductor substrate having a plurality of trenches
TWI492298B (zh) * 2011-08-26 2015-07-11 Applied Materials Inc 雙重圖案化蝕刻製程
US9159581B2 (en) * 2012-11-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a semiconductor device using a bottom antireflective coating (BARC) layer
US9146469B2 (en) 2013-03-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Middle layer composition for trilayer patterning stack
US9530674B2 (en) * 2013-10-02 2016-12-27 Applied Materials, Inc. Method and system for three-dimensional (3D) structure fill
US9159561B2 (en) 2013-12-26 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method for overcoming broken line and photoresist scum issues in tri-layer photoresist patterning
US9337316B2 (en) 2014-05-05 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for FinFET device
US9536748B2 (en) * 2014-10-21 2017-01-03 Lam Research Corporation Use of ion beam etching to generate gate-all-around structure
CN106298500B (zh) * 2015-06-02 2020-07-21 联华电子股份有限公司 降低微负载效应的蚀刻方法
US9761488B2 (en) 2015-07-17 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method for cleaning via of interconnect structure of semiconductor device structure
KR20180082851A (ko) * 2017-01-11 2018-07-19 삼성전자주식회사 반도체 소자의 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US10553354B2 (en) * 2017-03-10 2020-02-04 International Business Machines Corporation Method of manufacturing inductor with ferromagnetic cores
US11127593B2 (en) * 2018-05-18 2021-09-21 Varian Semiconductor Equipment Associates, Inc. Techniques and apparatus for elongation patterning using angled ion beams

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111564410A (zh) * 2020-05-18 2020-08-21 南京诚芯集成电路技术研究院有限公司 一种提高后段金属线通孔的工艺窗口的方法
CN111564410B (zh) * 2020-05-18 2023-08-11 南京诚芯集成电路技术研究院有限公司 一种提高后段金属线通孔的工艺窗口的方法

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