JP2022146813A - 半導体装置の製造方法およびイオンビーム照射装置 - Google Patents
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- 238000010884 ion-beam technique Methods 0.000 title claims abstract description 211
- 239000004065 semiconductor Substances 0.000 title claims abstract description 104
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 53
- 238000000034 method Methods 0.000 title abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 87
- 230000001678 irradiating effect Effects 0.000 claims abstract description 20
- 150000002500 ions Chemical class 0.000 claims description 34
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 32
- 235000012239 silicon dioxide Nutrition 0.000 claims description 13
- 239000000377 silicon dioxide Substances 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 229910004469 SiHx Inorganic materials 0.000 claims description 4
- 238000005530 etching Methods 0.000 abstract description 11
- 239000010410 layer Substances 0.000 description 199
- 239000012212 insulator Substances 0.000 description 103
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 21
- 239000000463 material Substances 0.000 description 16
- 230000002093 peripheral effect Effects 0.000 description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 230000001133 acceleration Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 241000894007 species Species 0.000 description 4
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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Abstract
【課題】製造効率を向上した半導体装置の製造方法およびイオンビーム照射装置を提供する。【解決手段】 半導体装置の製造方法は、半導体基板に配置され、第1の領域および第1の領域より半導体基板からの高さが低い第2の領域を含む段差構造体を準備し、第1の領域および第2の領域にイオンビームを照射することで段差構造体をエッチングし、第1の領域に照射するイオンビームの照射量は第2の領域に照射するイオンビームの照射量より大きいこと、を含む。【選択図】図5
Description
本開示の実施形態は、半導体装置の製造方法およびイオンビーム照射装置に関する。
半導体装置としてのNAND型フラッシュメモリを用いた半導体パッケージが知られている。このようなNAND型フラッシュメモリを大容量化するために、多くのメモリセルを積層した構成をとる3次元NAND型フラッシュメモリが実用化されている。それぞれのメモリセルに接続される複数の導電層は基板上に積層され、駆動回路などに接続される。
本開示に係る実施形態は、製造効率を向上した半導体装置の製造方法およびイオンビーム照射装置を提供する。
一実施形態に係る半導体装置の製造方法は、半導体基板に配置され、第1の領域および第1の領域より半導体基板からの高さが低い第2の領域を含む段差構造体を準備し、第1の領域および第2の領域にイオンビームを照射することで段差構造体をエッチングし、第1の領域に照射するイオンビームの照射量は第2の領域に照射するイオンビームの照射量より大きいこと、を含む。
以下、本実施形態に係る半導体装置の製造方法およびイオンビーム照射装置について図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する要素について、同一符号又は同一符号の後にアルファベットが追加された符号が付されており、必要な場合にのみ重複して説明する。以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示する。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定されない。実施形態の技術的思想は、特許請求の範囲に対して、種々の変更を加えたものであってもよい。
図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図面において、既出の図面に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
同一のプロセスにより形成された複数の膜は、同一の層構造を有し、かつ、同一の材料で構成される。本明細書においては、複数の膜がそれぞれ異なる機能又は役割を果たす場合であっても、このように同一のプロセスにより形成された複数の膜は、それぞれ同一の層に存在する膜として扱う。
本発明の各実施の形態において、基板からメモリセルに向かう方向を上方という。逆に、メモリセルから基板に向かう方向を下方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、基板とメモリセルとの上下関係が図示と逆になるように配置されてもよい。また、以下の説明で、例えば基板上のメモリセルという表現は、上記のように基板とメモリセルとの上下関係を説明しているに過ぎず、基板とメモリセルとの間に他の部材が配置されていてもよい。
本明細書において「αはA、B又はC」を含む、「αはA,B及びCのいずれか」を含む、「αはA,B及びCからなる群から選択される一つ」を含む、といった表現は、特に明示が無い限り、αがA~Cの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
以下の各実施形態では、半導体装置としてメモリセルアレイを例示して説明するが、本開示の技術をメモリセルアレイ以外の半導体装置(例えば、CPU、ディスプレイ、インターポーザなど)に適用することができる。
<第1実施形態>
[半導体装置の全体構成]
本実施形態に係る半導体装置の全体構成について、図1を用いて説明する。図1は本実施形態にかかる半導体装置10の各要素の配置を示した斜視図である。
[半導体装置の全体構成]
本実施形態に係る半導体装置の全体構成について、図1を用いて説明する。図1は本実施形態にかかる半導体装置10の各要素の配置を示した斜視図である。
半導体装置10はNAND型フラッシュメモリ装置であり、3次元配置されたメモリセルを含む。具体的には、半導体基板11の表面に対して垂直方向にソース側セレクトゲートトランジスタ、多数(例えば64個)のメモリセルトランジスタ、及びドレイン側セレクトゲートトランジスタが直列に接続されてメモリストリングを構成している。なお、直列に接続された多数のメモリセルトランジスタの両端、または多数のメモリセルトランジスタ間のうちの一部の間に、ダミーセルトランジスタを含んでも良い。
半導体装置10は半導体基板11上に形成される。半導体基板11上にはメモリセル領域MCR、引き出し領域HURが区画されている。メモリセル領域MCRには3次元に積層された複数のメモリセルを含むメモリセルアレイ16が形成されている。メモリセルアレイ16は、複数の導電層及び複数の絶縁層が交互に積層された積層体を有する。この複数の導電層がメモリストリングの各トランジスタに接続されたソース側セレクトゲート線、ワード線、ドレイン側セレクトゲート線となる。複数の導電層及び複数の絶縁層は引き出し領域HURに延在して積層配線構造体17が形成されている。メモリセルアレイ16上には、図示しないビット線が設けられ、周辺回路18に接続される。積層配線構造体17上には、図示しない配線が設けられ、周辺回路18に接続される。
半導体基板11上はさらに周辺回路領域PERが区画されている。周辺回路領域PERには周辺回路18が形成される。周辺回路18は、多数のCMOSトランジスタを有する。周辺回路18は、メモリセルに接続された各ワード線を駆動する駆動回路、各ワード線を選択するデコーダ回路、読出時にビット線電位をセンスするセンスアンプ、及び書込時にビット線に電圧を供給するビット線電位制御回路を含むカラム系回路等を有する。なお、図1において周辺回路領域PERの配線は省略する。半導体基板11は、チップ外部と信号のやりとりや電源の供給をうけるところのパッド列19を有する。
[メモリセル領域MCR及び引き出し領域HURの構成]
図2は本実施形態に係る半導体装置のメモリセル領域MCRと引き出し領域HURの構成を示す斜視図である。図が錯綜するのを防ぐため、導電性を有する部材を示し、図中のハッチングを省略してある。図2で部材が示されていない部分には、二酸化シリコン等の絶縁材料を用いて絶縁されている。
図2は本実施形態に係る半導体装置のメモリセル領域MCRと引き出し領域HURの構成を示す斜視図である。図が錯綜するのを防ぐため、導電性を有する部材を示し、図中のハッチングを省略してある。図2で部材が示されていない部分には、二酸化シリコン等の絶縁材料を用いて絶縁されている。
メモリセル領域MCRには、シリコン単結晶を用いた半導体基板11上にメモリセルアレイ16が形成されている。メモリセルアレイ16は、半導体基板11の表面に対して平行に伸びる絶縁層、導電層71、絶縁層、導電層72、絶縁層、導電層73、絶縁層、導電層74、絶縁層を有する。メモリセルアレイ16は、これら複数の絶縁層と複数の導電層とが交互に積層された積層体を有する。図中では導電層が4層しか示されていないが、33層、65層というようにさらに多数の層が積層される。これら導電層はトランジスタに接続されたソース側セレクトゲート線、ワード線、またはドレイン側セレクトゲート線に対応する。
メモリセル領域MCRには、複数の絶縁層と複数の導電層を貫通するメモリピラー40が形成される。メモリピラー40は円筒状であり、外周側から中心側に向かって、二酸化シリコン膜を含むブロック絶縁膜、窒化シリコン膜を含む電荷蓄積膜、二酸化シリコン膜を含むトンネル絶縁膜、アモルファス又は多結晶シリコン膜を含む半導体チャネル、二酸化シリコン膜が積層されている。導電層71、72、73、74(セレクトゲート線、またはワード線に対応する)に囲まれた部分は、窒化シリコン膜にキャリアをトラップする不揮発性のメモリセルの一部として機能する。
引き出し領域HURには、シリコン単結晶を用いた半導体基板11上に積層配線構造体17が形成されている。引き出し領域HURにも、メモリセル領域MCRから延在する複数の絶縁層と複数の導電層とが形成されている。積層配線構造体17は、半導体基板11の表面に対して平行に伸びる絶縁層、導電層71、絶縁層、導電層72、絶縁層、導電層73、絶縁層、導電層74、絶縁層を有する。積層配線構造体17は、これら複数の絶縁層と複数の導電層が交互に積層された積層体を有する。図中では導電層が4層しか示されていないが、33層、65層というようにさらに多数の層が積層されることは前述したとおりである。そして、これら導電層は引き出し領域HURにおいては、ワード線、ソース側セレクトゲート線、またはドレイン側セレクトゲート線から引き出された配線に対応する。
引き出し領域HURにおいて、複数の導電層71、72、73、74(セレクトゲート線、またはワード線から引き出された配線に対応する)は、下層の導電層の一部を露出するように階段構造に形成されている。導電層71、72、73、74は、階段構造で露出される領域においてそれぞれ対応するコンタクトプラグ51、52、53、54(ここでコンタクトプラグ51、52、53、54を区別しないときにはコンタクトプラグ50とする)に接続される。各コンタクトプラグ50は、図示しない絶縁体を貫通するコンタクトホールを介して積層配線構造体17の上に引き出される。
コンタクトプラグ50は、メモリピラー40よりも直径が大きく、断面積が大きい。また、コンタクトプラグ50は、メモリピラー40よりも配置密度が小さい。言い換えると、コンタクトプラグ50は、メモリピラー40のように狭い面積に高密度に配置する必要がない。
[積層配線構造体の構成]
図3は、積層配線構造体17の構成を示す(A)上面図及び(B)断面図である。積層配線構造体17は、半導体基板11上に積層された複数の導電層71、72、73、74、75、76、77(ここで複数の導電層71~77を区別しないときには導電層70とする)を有する。複数の導電層71、72、73、74、75、76、77は、複数の絶縁層31、32、33、34、35、36、37(ここで複数の絶縁層31~37を区別しないときには絶縁層30とする)と交互に、半導体基板11の主面に対して垂直な方向(積層方向)に周期的に積層されている。図中では導電層が7層しか示されていないが、33層、65層というようにさらに多数の層が積層されることは前述したとおりである。各々の導電層70は単層である。つまり、1つの導電層70について断面形状を観察した場合、導電層70の膜厚方向(Z方向)に単一の材料が連続していてよい。また、1つの導電層70内部に界面は存在しなくてよい。導電層70の材料は例えばタングステンであってもよい。
図3は、積層配線構造体17の構成を示す(A)上面図及び(B)断面図である。積層配線構造体17は、半導体基板11上に積層された複数の導電層71、72、73、74、75、76、77(ここで複数の導電層71~77を区別しないときには導電層70とする)を有する。複数の導電層71、72、73、74、75、76、77は、複数の絶縁層31、32、33、34、35、36、37(ここで複数の絶縁層31~37を区別しないときには絶縁層30とする)と交互に、半導体基板11の主面に対して垂直な方向(積層方向)に周期的に積層されている。図中では導電層が7層しか示されていないが、33層、65層というようにさらに多数の層が積層されることは前述したとおりである。各々の導電層70は単層である。つまり、1つの導電層70について断面形状を観察した場合、導電層70の膜厚方向(Z方向)に単一の材料が連続していてよい。また、1つの導電層70内部に界面は存在しなくてよい。導電層70の材料は例えばタングステンであってもよい。
積層方向に隣接する導電層70と導電層70との間に、絶縁層30が形成されている。半導体基板11と最下層の導電層71との間にも絶縁層31が形成されている。積層方向に隣接する導電層70は互いに絶縁されていればよく、絶縁層30の材料は例えば二酸化シリコン(SiO2)、TEOS(Tetra Ethyl Ortho Silicate)などの酸化シリコンであってもよい。絶縁層30は例えばCVD(Chemical Vapor Deposition)装置を用いて堆積される。
複数の導電層70および複数の絶縁層30はそれぞれ、下層の導電層70の一部を露出するように階段構造に形成されている。積層体の階段構造の上には階段構造を包埋する絶縁体90が形成されている。絶縁体90の材料は例えば二酸化シリコン(SiO2)、TEOS(Tetra Ethyl Ortho Silicate)などの酸化シリコンであってもよい。
図3には示さなかったが、絶縁体90には、複数のコンタクトホールCHが形成されている。コンタクトホールCHは、対応する導電層70まで、絶縁体90を貫通して形成されている。コンタクトホールCHは、階段構造において対応する導電層70を底部に露出する。すなわち、コンタクトホールCHはそれぞれ、半導体装置上面からの深さが異なる。
コンタクトホールCHにはコンタクトプラグ50が形成されている。コンタクトプラグ50はコンタクトホールCHの底部において導電層70と接続されている。すなわち、コンタクトプラグ50はそれぞれ、積層配線構造体17上面からの長さが異なる。コンタクトプラグ50はいずれも円柱形であり、コンタクトプラグ50の材料は例えばタングステンなどの金属であってもよい。
[積層配線構造体の製造方法]
図4~図8を参照して、本実施形態に係る積層配線構造体17の製造方法について説明する。
図4~図8を参照して、本実施形態に係る積層配線構造体17の製造方法について説明する。
まず図4に示すように、半導体基板11上に、絶縁層31(TEOS膜)、犠牲層21(SiN膜)、絶縁層32(TEOS膜)、犠牲層22(SiN膜)、絶縁層33(TEOS膜)、犠牲層23(SiN膜)、絶縁層34(TEOS膜)、犠牲層24(SiN膜)、絶縁層35(TEOS膜)、犠牲層25(SiN膜)、絶縁層36(TEOS膜)、犠牲層26(SiN膜)、絶縁層37(TEOS膜)、犠牲層27(SiN膜)を順に成膜して、積層体を形成する。これら絶縁層31、32、33、34、35、36、37(TEOS膜)および犠牲層21、22、23、24、25、26、27(SiN膜、ここで犠牲層21、22、23、24、25、26、27を区別しないときには犠牲層20とする)は例えばCVD装置を用いて堆積される。交互に積層された絶縁層30と犠牲層20とは互いに接するように形成される。複数の犠牲層20および複数の絶縁層30はそれぞれ、下層の犠牲層20の一部を露出するように階段構造に形成する。本実施形態において絶縁層30の材料はTEOS膜を例示したが、絶縁層30の材料はこれに限定されず、例えば二酸化シリコン(SiO2)であってもよい。本実施形態において犠牲層20の材料は窒化シリコン膜(SiN)を例示したが、犠牲層20の材料はこれに限定されず、例えばシリコンであってもよく、タングステンなどの金属であってもよい。
積層体の上には、積層体の階段構造を包埋する絶縁体90を成膜して、段差構造体を形成する。絶縁体90は略均一の厚みを有することから、階段構造の大きな段差を反映する。すなわち、段差構造体の上面(絶縁体90の上面)は、絶縁層31の上面から犠牲層27の上面までの大きな段差を有する。ここで、図4においては、絶縁体90の上面は、各層の階段構造の小さな段差が緩和され大きな段差をつなぐ斜面が形成されている。しかしながらこれに限定されず、絶縁体90の上面は、各層の階段構造の小さな段差の少なくとも一部が反映されていてもよい。絶縁体90は、その上面の最も低い部分(矢印)が犠牲層27の上面より高くなるように形成する。すなわち、絶縁体90は、階段構造の大きな段差(絶縁層31の上面から犠牲層27の上面まで)よりも厚く形成する。絶縁体90は例えばCVD装置を用いて堆積される。絶縁体90の材料は例えば二酸化シリコン(SiO2)、TEOS(Tetra Ethyl Ortho Silicate)などの酸化シリコンであってもよい。
段差を有する段差構造体の表面形状(絶縁体90の表面形状)は、原子間力顕微鏡(AFM:Atomic Force Microscope)などによって測定する。基板上の段差構造体の表面形状を測定することで、基板上の3次元マップを作製する。基板上の3次元マップからは、絶縁体90上面の段差情報を得ることができる。絶縁体90上面の段差情報に基づいて、半導体基板11から絶縁体90の上面までの高さによって、後述する複数の領域(領域A~C)に区画する。
図5~7に示すように、段差構造体の段差(絶縁体90の段差)は、後述するイオンビーム照射装置を用いて特定の領域にイオンビームを照射することによりエッチングをすることで平坦化する。まず図5に示すように、半導体基板11から絶縁体90の上面までの高さが最も高い領域A(犠牲層27の上)にイオンビームを照射することにより、領域A内の段差構造体の絶縁体90をエッチングする。絶縁体90が酸化シリコンを含む場合、イオンビームに含まれるイオン種はHを含まないCxFy+イオンであることが好ましい。CxFy+イオンとしては例えば、C3F5+イオンであってもよく、C4F6+イオンであってもよい。このようなイオン種を含むイオンビームを照射することにより、絶縁体90をエッチングすることができる。また、犠牲層27が窒化シリコン、シリコン、又はタングステン含む場合、犠牲層27がエッチングストッパとなり、絶縁体90を選択的にエッチングすることもできる。
領域Aに照射するイオンビームの照射量は、絶縁体90上面の最も低い部分(矢印)から絶縁体90の上面までの高さ(a)に応じて適宜調整することができる。イオンビームの照射量は、イオンビームの走査速度、走査回数、密度によって制御することができる。イオンビームの照射量は、イオンビームの走査速度、走査回数によって制御することが好ましい。ここで、図5においては、犠牲層27の上面まで絶縁体90をエッチングした。しかしながらこれに限定されず、絶縁体90は一部残してもよい。絶縁体90は、その上面の最も低い部分から犠牲層27の上面の間までエッチングすればよい。
図6に示すように、半導体基板11から絶縁体90の上面までの高さが領域Aの次に高い領域B(階段構造の上半分の上)にイオンビームを照射することにより、領域B内の段差構造体の絶縁体90をエッチングする。領域Bは、領域Aより半導体基板11から絶縁体90の上面までの高さが低く、領域Aを含まない。
領域Bに照射するイオンビームの照射量は、絶縁体90上面の最も低い部分(矢印)から絶縁体90の上面までの高さ(b)に応じて適宜調整することができる。領域Bに照射するイオンビームの照射量は、領域Aに照射するイオンビームの照射量より小さい。領域Bに照射するイオンビームの走査速度は、領域Aに照射するイオンビームの走査速度より大きくてもよい。領域Bに照射するイオンビームの走査回数は、領域Aに照射するイオンビームの走査回数より少なくてもよい。領域Bに照射するイオンビームの密度は、領域Aに照射するイオンビームの密度より小さくてもよい。ここで、図6においては、絶縁体90上面の最も低い部分まで絶縁体90をエッチングした。しかしながらこれに限定されず、絶縁体90は、その上面の最も低い部分から犠牲層27の上面の間までエッチングすればよい。
図7に示すように、半導体基板11から絶縁体90の上面までの高さが領域Bの次に高い領域C(階段構造の下半分の上)にイオンビームを照射することにより、領域C内の段差構造体の絶縁体90をエッチングする。領域Cは、領域Bより半導体基板11から絶縁体90の上面までの高さが低く、領域AおよびBを含まない。
領域Cに照射するイオンビームの照射量は、絶縁体90上面の最も低い部分(矢印)から絶縁体90の上面までの高さ(c)に応じて適宜調整することができる。領域Cに照射するイオンビームの照射量は、領域Bに照射するイオンビームの照射量より小さい。領域Cに照射するイオンビームの走査速度は、領域Bに照射するイオンビームの走査速度より大きくてもよい。領域Cに照射するイオンビームの走査回数は、領域Bに照射するイオンビームの走査回数より少なくてもよい。領域Cに照射するイオンビームの密度は、領域Bに照射するイオンビームの密度より小さくてもよい。ここで、図7においては、絶縁体90上面の最も低い部分まで絶縁体90をエッチングした。しかしながらこれに限定されず、絶縁体90は、その上面の最も低い部分から犠牲層27の上面の間までエッチングすればよい。
本実施形態においては、大きな段差を有する段差構造体を半導体基板11からの高さに応じて異なる3つの領域(領域A~C)にわけてエッチングすることで簡単に略平坦化する方法を示した。しかしながらこれに限定されず、半導体基板11からの高さによる領域の区画をさらに細分化することで、より微調整が可能となる。本実施形態においては、半導体基板11からの高さが高い領域Aから半導体基板11からの高さが低い領域Cの順に段差構造体をエッチングすることで略平坦化する方法を示した。しかしながらこれに限定されず、半導体基板11からの高さが低い領域Cから半導体基板11からの高さが高い領域Aの順に段差構造体をエッチングしてもよい。
上述のように本実施形態に係る半導体装置の製造方法は、特定の領域に特定の照射量のイオンビームを照射することによりエッチングすることで、大きな段差を有する段差構造体を略平坦化することができ、半導体装置の製造効率を向上することができる。
図8に示すように、絶縁体90の上面は、化学機械研磨(CMP:chemical mechanical polishing)によって犠牲層27の上面まで研磨して平坦化してもよい。
絶縁体90および犠牲層27の上には、絶縁膜91を成膜する。さらに、積層体の所定領域に図示しないスリットを掘り下げ、そのスリットより、積層体に含まれる犠牲層20を一括して除去する。その結果、犠牲層20が存在していた部分に空洞が生じる。そして、その空洞にタングステン等の金属を埋め込むことによって、図3に示す導電層70が形成される。
上述のように本実施形態に係る半導体装置の製造方法は、特定の領域に特定の照射量のイオンビームを照射することによりエッチングすることで、大きな段差を有する段差構造体を容易に略平坦化することができる。ウェットエッチングによって複数工程を駆使する必要がなく、半導体装置の製造効率を向上することができる。
[イオンビーム照射装置の構成]
図9は、イオンビーム照射装置の構成を示す模式図である。図9に示すイオンビーム照射装置100は、ECR(Electron Cyclotron Resonance)プラズマ型であり、プラズマ生成室200と、ビームライン300と、ビーム照射室400と、を備える。
図9は、イオンビーム照射装置の構成を示す模式図である。図9に示すイオンビーム照射装置100は、ECR(Electron Cyclotron Resonance)プラズマ型であり、プラズマ生成室200と、ビームライン300と、ビーム照射室400と、を備える。
プラズマ生成室200は、真空チャンバ内で磁界を発生させてマイクロ波を導入することでプラズマを発生する。プラズマが発生した状態でガスを導入して、加速電極に所定の加速電圧を印加すると、イオンビームを生成する。プラズマ生成室200は、例えば、C4F6ガスおよびO2ガスを用いて、絶縁体90をエッチングするC3F5+イオンまたはC4F6+イオンを含むイオンビームを生成してもよい。このときのイオンエネルギーは例えば1000eV以上であることが好ましい。プラズマ生成室200は、イオンビームの密度を制御することができる。
プラズマ生成室200で生成されたイオンビームは、マスセレクタ210、シャッタ220を介してビームライン300に到達する。マスセレクタ210は、目的イオンを分離して引き出す。例えば、真空チャンバ内で、炭素元素およびフッ素元素を含むCF系のプラズマを発生させた後、マスセレクタ210でC3F5+イオンまたはC4F6+イオンを抽出することができる。シャッタ220は、例えばファラデーカップでありイオンビームを遮蔽する。シャッタ制御部230は、シャッタ220の開閉を制御する。
ビームライン300は、プラズマ生成室200で生成されたイオンビームを、コンデンサレンズ310、絞り320、偏向器330、対物レンズ340を介してビーム照射室400まで到達させる。イオンビームは、コンデンサレンズ310、絞り320、対物レンズ340で集束することによってイオンビームのスポットサイズを制御することができる。イオンビームのスポットサイズ(半値全幅)は例えばナノメートルオーダーからマイクロメートルオーダーであってもよい。
偏向器330は、イオンビームを一定の順序で走査したり、任意の位置に偏向することができる。偏向器制御部350は、イオンビームの走査速度および走査回数を制御することができる。偏向器制御部350は、基板上の3次元マップから得られる段差構造体の段差情報に基づいて、絶縁体90上面の最も低い部分(矢印)から絶縁体90の上面までの高さに応じて、イオンビームの走査速度および走査回数を制御する。このような構成を有することで、特定の照射領域に特定の照射量のイオンビームを照射することができる。
ビーム照射室400は、基板を固定するステージ410と、ステージ410とイオンビームの相対位置を制御する相対位置制御部420と、を備える。相対位置制御部420は、例えばステージ410を動かすことによってイオンビームの照射領域を制御することができる。相対位置制御部420は、基板上の3次元マップから得られる段差構造体の段差情報に基づいて、半導体基板11から絶縁体90の上面までの高さに応じて、複数の照射領域(例えば、上述の領域A~C)に区画する。このような構成を有することで、イオンビームを照射する領域を制御することができる。
上述のように本実施形態に係るイオンビーム照射装置は、特定の領域に特定の照射量のイオンビームを照射することによりエッチングすることで、大きな段差を有する段差構造体を容易に略平坦化することができる。ウェットエッチングによって複数工程を駆使する必要がなく、半導体装置の製造効率を向上することができる。
<変形例>
本変形例に係る積層配線構造体の構成は、第1実施形態に係る積層配線構造体の構成と同じである。本実施形態に係る積層配線構造体の製造方法は、イオンビームの照射領域以外、第1実施形態に係る積層配線構造体の製造方法と同じである。第1実施形態と同じである説明は省略し、ここでは第1実施形態に係る積層配線構造体の製造方法と相違する部分について説明する。
本変形例に係る積層配線構造体の構成は、第1実施形態に係る積層配線構造体の構成と同じである。本実施形態に係る積層配線構造体の製造方法は、イオンビームの照射領域以外、第1実施形態に係る積層配線構造体の製造方法と同じである。第1実施形態と同じである説明は省略し、ここでは第1実施形態に係る積層配線構造体の製造方法と相違する部分について説明する。
[積層配線構造体の製造方法]
図10~12を参照して、本実施形態に係る積層配線構造体17の製造方法について説明する。
図10~12を参照して、本実施形態に係る積層配線構造体17の製造方法について説明する。
まず図4で説明した方法によって、段差構造体が形成される。段差を有する段差構造体の表面形状(絶縁体90の表面形状)は、AFMなどによって測定する。基板上の段差構造体の表面形状を測定することで、基板上の3次元マップを作製する。基板上の3次元マップからは、絶縁体90上面の段差情報を得ることができる。絶縁体90上面の段差情報に基づいて、半導体基板11から絶縁体90の上面までの高さによって、後述する複数の領域(領域A’~C’)に区画する。
図10~12に示すように、段差構造体の段差(絶縁体90の段差)は、イオンビーム照射装置を用いて特定の領域にイオンビームを照射することによりエッチングをすることで平坦化する。まず図10に示すように、半導体基板11から絶縁体90の上面までの高さが高い領域A’にイオンビームを照射することにより、領域A’内の段差構造体の絶縁体90の一部をエッチングする。
領域A’に照射するイオンビームの照射量は、絶縁体90上面の最も低い部分(矢印)から絶縁体90の上面までの高さ(a)に応じて適宜調整することができる。イオンビームの照射量は、イオンビームの走査速度、走査回数、密度によって制御することができる。ここで、図10においては、絶縁体90上面の最も低い部分(矢印)から絶縁体90の上面までの高さ(a)の2/3の高さ(b)まで絶縁体90をエッチングした。
図11に示すように、領域A’と半導体基板11から絶縁体90の上面までの高さが領域A’の次に高い領域B’(領域A’+B’)にイオンビームを照射することにより、領域A’+B’内の段差構造体の絶縁体90の一部をエッチングする。領域B’は、領域A’より半導体基板11から絶縁体90の上面までの高さが低く、領域A’を含まない。
領域A’+B’に照射するイオンビームの照射量は、絶縁体90上面の最も低い部分(矢印)から絶縁体90の上面までの高さ(b)に応じて適宜調整することができる。領域A’+B’に照射するイオンビームの照射量は、図10で領域A’に照射したイオンビームの照射量と同じである。領域A’+B’に照射するイオンビームの走査速度は、図10で領域A’に照射したイオンビームの走査速度と同じであってもよい。領域A’+B’に照射するイオンビームの走査回数は、図10で領域A’に照射したイオンビームの走査回数と同じであってもよい。領域A’+B’に照射するイオンビームの密度は、図10で領域A’に照射したイオンビームの密度と同じであってもよい。ここで、図11においては、絶縁体90上面の最も低い部分(矢印)から絶縁体90の上面までの高さ(b)の1/2の高さ(c)まで絶縁体90をエッチングした。
図12に示すように、領域A’+B’と半導体基板11から絶縁体90の上面までの高さが領域B’の次に高い領域C’(領域A’+B’+C’)にイオンビームを照射することにより、領域A’+B’+C’内の段差構造体の絶縁体90の一部をエッチングする。領域C’は、領域B’より半導体基板11から絶縁体90の上面までの高さが低く、領域A’およびB’を含まない。
領域A’+B’+C’に照射するイオンビームの照射量は、絶縁体90上面の最も低い部分(矢印)から絶縁体90の上面までの高さ(c)に応じて適宜調整することができる。領域A’+B’+C’に照射するイオンビームの照射量は、図11で領域A’+B’に照射したイオンビームの照射量と同じである。領域A’+B’+C’に照射するイオンビームの走査速度は、図11で領域A’+B’に照射したイオンビームの走査速度と同じであってもよい。領域A’+B’+C’に照射するイオンビームの走査回数は、図11で領域A’+B’に照射したイオンビームの走査回数と同じであってもよい。領域A’+B’+C’に照射するイオンビームの密度は、図11で領域A’+B’に照射したイオンビームの密度と同じであってもよい。ここで、図12においては、絶縁体90上面の最も低い部分まで絶縁体90をエッチングした。しかしながらこれに限定されず、絶縁体90は、その上面の最も低い部分から犠牲層27の上面の間までエッチングすればよい。
本実施形態においては、大きな段差を有する段差構造体を半導体基板11からの高さに応じて異なる3つの領域(領域A’~C’)にわけ、半導体基板11からの高さが高い領域を重畳してエッチングすることで簡単に略平坦化する方法を示した。3回のイオンビームの照射によって、領域A’に照射したイオンビームの照射量は領域B’に照射したイオンビームの照射量より大きく、領域B’に照射したイオンビームの照射量は領域C’に照射したイオンビームの照射量より大きい。領域A’に照射したイオンビームの走査回数は領域B’に照射したイオンビームの走査回数より多く、領域B’に照射したイオンビームの走査回数は領域C’に照射したイオンビームの走査回数より多い。
本実施形態においては、大きな段差を有する段差構造体を半導体基板11からの高さに応じて異なる3つの領域(領域A’~C’)にわけた。しかしながらこれに限定されず、半導体基板11からの高さによる領域の区画をさらに細分化することで、より微調整が可能となる。本実施形態においては、半導体基板11からの高さが高い領域A’から領域A’+B’、領域A’+B’+C’の順に段差構造体をエッチングすることで略平坦化する方法を示した。しかしながらこれに限定されず、領域A’+B’+C’から領域A’+B’、領域A’の順に段差構造体をエッチングしてもよい。
上述のように本実施形態に係る半導体装置の製造方法は、特定の領域に特定の照射量のイオンビームを照射することによりエッチングすることで、大きな段差を有する段差構造体を略平坦化することができ、半導体装置の製造効率を向上することができる。
次に図8で説明した方法によって、図3に示す積層配線構造体17が形成される。
<第2実施形態>
本実施形態に係る積層配線構造体の構成は、複数の導電層および複数の絶縁層の数以外、第1実施形態に係る積層配線構造体の構成と同じである。本実施形態に係る積層配線構造体の製造方法は、イオンビームを照射してエッチングする代わりに、イオンビームを照射して成膜すること以外、第1実施形態に係る積層配線構造体の製造方法と同じである。第1実施形態と同じである説明は省略し、ここでは第1実施形態に係る積層配線構造体の製造方法と相違する部分について説明する。
本実施形態に係る積層配線構造体の構成は、複数の導電層および複数の絶縁層の数以外、第1実施形態に係る積層配線構造体の構成と同じである。本実施形態に係る積層配線構造体の製造方法は、イオンビームを照射してエッチングする代わりに、イオンビームを照射して成膜すること以外、第1実施形態に係る積層配線構造体の製造方法と同じである。第1実施形態と同じである説明は省略し、ここでは第1実施形態に係る積層配線構造体の製造方法と相違する部分について説明する。
[積層配線構造体の構成]
図13は、積層配線構造体17の構成を示す(A)上面図及び(B)断面図である。図中では導電層が4層しか示されていないが、33層、65層というようにさらに多数の層が積層されることは前述したとおりである。本実施形態に係る積層配線構造体の構成は、複数の導電層および複数の絶縁層の数以外、第1実施形態に係る積層配線構造体の構成と同じであることから、ここでは説明は省略する。
図13は、積層配線構造体17の構成を示す(A)上面図及び(B)断面図である。図中では導電層が4層しか示されていないが、33層、65層というようにさらに多数の層が積層されることは前述したとおりである。本実施形態に係る積層配線構造体の構成は、複数の導電層および複数の絶縁層の数以外、第1実施形態に係る積層配線構造体の構成と同じであることから、ここでは説明は省略する。
[積層配線構造体の製造方法]
図14~図19を参照して、本実施形態に係る積層配線構造体17の製造方法について説明する。
図14~図19を参照して、本実施形態に係る積層配線構造体17の製造方法について説明する。
まず図14に示すように、半導体基板11上に、絶縁層31(TEOS膜)、犠牲層21(SiN膜)、絶縁層32(TEOS膜)、犠牲層22(SiN膜)、絶縁層33(TEOS膜)、犠牲層23(SiN膜)、絶縁層34(TEOS膜)、犠牲層24(SiN膜)を順に成膜して、積層体(段差構造体)を形成する。これら絶縁層31、32、33、34(TEOS膜、ここで絶縁層31、32、33、34を区別しないときには絶縁層30とする)および犠牲層21、22、23、24(SiN膜、ここで犠牲層21、22、23、24を区別しないときには犠牲層20とする)は例えばCVD装置を用いて堆積される。交互に積層された絶縁層30と犠牲層20とは互いに接するように形成される。複数の犠牲層20および複数の絶縁層30はそれぞれ、下層の犠牲層20の一部を露出するように階段構造に形成する。本実施形態において絶縁層30の材料はTEOS膜を例示したが、絶縁層30の材料はこれに限定されず、例えば二酸化シリコン(SiO2)であってもよい。本実施形態において犠牲層20の材料は窒化シリコン膜(SiN)を例示したが、犠牲層20の材料はこれに限定されず、例えばシリコンであってもよく、タングステンなどの金属であってもよい。
段差を有する段差構造体の表面形状(積層体の表面形状)は、原子間力顕微鏡(AFM:Atomic Force Microscope)などによって測定する。基板上の段差構造体の表面形状を測定することで、基板上の3次元マップを作製する。基板上の3次元マップからは、絶縁層31および犠牲層21、22、23、24上面の段差情報を得ることができる。絶縁層31および犠牲層21、22、23、24上面の段差情報に基づいて、半導体基板11から絶縁層31および犠牲層21、22、23、24の上面までの高さによって、後述する複数の領域(領域D~G)に区画する。
図15~18に示すように、段差構造体の段差(積層体の段差)は、後述するイオンビーム照射装置を用いて特定の領域にイオンビームを照射することにより成膜をすることで平坦化する。まず図15に示すように、半導体基板11から積層体の上面までの高さが最も低い領域D(絶縁層31が露出する領域)にイオンビームを照射することにより、領域Dの絶縁層31上に絶縁体90を成膜する。領域Dに成膜する絶縁体90は、半導体基板11から積層体の上面までの高さが2番目に低い領域E(犠牲層21が露出する領域)の高さより高くなるように成膜する。すなわち、領域Dに成膜する絶縁体90の厚さは、領域Dと領域Eの段差(犠牲層21の厚さ)dより大きく形成する。領域Dに成膜する絶縁体90の厚さは、領域Dと領域Eの段差(犠牲層21の厚さ)dの110%以上130%以下であることが好ましい。
絶縁体90が二酸化シリコン(SiO2)を含む場合、イオンビームに含まれるイオン種は、SiHx+イオンとO2+イオンであることが望ましい。例えば、SiH4+イオンであってもよく、SiH2+イオンであってもよい。このようなイオン種を含むイオンビームを照射することにより、絶縁体90を成膜することができる。
領域Dに照射するイオンビームの照射量は、領域Dと領域Eの段差(犠牲層21の厚さ)dに応じて適宜調整することができる。イオンビームの照射量は、イオンビームの走査速度、走査回数、密度によって制御することができる。イオンビームの照射量は、イオンビームの走査速度によって制御することが好ましい。
図16に示すように、領域Dと半導体基板11から積層体の上面までの高さが領域Dの次に低い領域E(領域D+E)にイオンビームを照射することにより、領域D+Eの段差構造体上に絶縁体90を成膜する。領域Eは、領域Dより半導体基板11から積層体の上面までの高さが高く、領域Dを含まない。
領域D+Eに成膜する絶縁体90は、半導体基板11から積層体の上面までの高さが3番目に低い領域F(犠牲層22が露出する領域)の高さより高くなるように成膜する。すなわち、領域D+Eに成膜する絶縁体90の厚さは、領域Eと領域Fの段差(絶縁層32と犠牲層22の厚さ)eより大きく形成する。領域D+Eに成膜する絶縁体90の厚さは、領域Eと領域Fの段差(絶縁層32と犠牲層22の厚さ)eの110%以上130%以下であることが好ましい。
領域D+Eに照射するイオンビームの照射量は、領域Eと領域Fの段差(絶縁層32と犠牲層22の厚さ)eに応じて適宜調整することができる。領域D+Eに照射するイオンビームの照射量は、図15で領域Dに照射したイオンビームの照射量より大きくてもよい。領域D+Eに照射するイオンビームの走査速度は、図15で領域Dに照射したイオンビームの走査速度より小さくてもよい。領域D+Eに照射するイオンビームの走査回数は、図15で領域Dに照射したイオンビームの走査回数より多くてもよい。領域D+Eに照射するイオンビームの密度は、図15で領域Dに照射したイオンビームの密度より大きくてもよい。
図17に示すように、領域D+Eと半導体基板11から積層体の上面までの高さが領域Eの次に低い領域F(領域D+E+F)にイオンビームを照射することにより、領域D+E+Fの段差構造体上に絶縁体90を成膜する。領域Fは、領域Eより半導体基板11から積層体の上面までの高さが高く、領域DおよびEを含まない。
領域D+E+Fに成膜する絶縁体90は、半導体基板11から積層体の上面までの高さが4番目に低い領域G(犠牲層23が露出する領域)の高さより高くなるように成膜する。すなわち、領域D+E+Fに成膜する絶縁体90の厚さは、領域Fと領域Gの段差(絶縁層33と犠牲層23の厚さ)fより大きく形成する。領域D+E+Fに成膜する絶縁体90の厚さは、領域Fと領域Gの段差(絶縁層33と犠牲層23の厚さ)fの110%以上130%以下であることが好ましい。
領域D+E+Fに照射するイオンビームの照射量は、領域Fと領域Gの段差(絶縁層33と犠牲層23の厚さ)fに応じて適宜調整することができる。領域D+E+Fに照射するイオンビームの照射量は、図16で領域D+Eに照射したイオンビームの照射量と同じであってもよい。領域D+E+Fに照射するイオンビームの走査速度は、図16で領域D+Eに照射したイオンビームの走査速度と同じであってもよい。領域D+E+Fに照射するイオンビームの走査回数は、図16で領域D+Eに照射したイオンビームの走査回数と同じであってもよい。領域D+E+Fに照射するイオンビームの密度は、図16で領域D+Eに照射するイオンビームの密度と同じであってもよい。
図18に示すように、領域D+E+Fと半導体基板11から積層体の上面までの高さが領域Fの次に低い領域G(領域D+E+F+G)にイオンビームを照射することにより、領域D+E+F+Gの段差構造体上に絶縁体90を成膜する。領域Gは、領域Fより半導体基板11から積層体の上面までの高さが高く、領域D、EおよびFを含まない。
領域D+E+F+Gに成膜する絶縁体90は、半導体基板11から積層体の上面までの高さが5番目に低い犠牲層24が露出する領域の高さより高くなるように成膜する。すなわち、領域D+E+F+Gに成膜する絶縁体90の厚さは、領域Gと犠牲層24が露出する領域の段差(絶縁層34と犠牲層24の厚さ)gより大きく形成する。領域D+E+F+Gに成膜する絶縁体90の厚さは、領域Gと犠牲層24が露出する領域の段差(絶縁層34と犠牲層24の厚さ)gの110%以上130%以下であることが好ましい。
領域D+E+F+Gに照射するイオンビームの照射量は、領域Gと犠牲層24が露出する領域の段差(絶縁層34と犠牲層24の厚さ)gに応じて適宜調整することができる。領域D+E+F+Gに照射するイオンビームの照射量は、図17で領域D+E+Fに照射したイオンビームの照射量より大きくてもよい。領域D+E+F+Gに照射するイオンビームの走査速度は、図17で領域D+E+Fに照射したイオンビームの走査速度より小さくてもよい。領域D+E+F+Gに照射するイオンビームの走査回数は、図17で領域D+E+Fに照射したイオンビームの走査回数より多くてもよい。領域D+E+F+Gに照射するイオンビームの密度は、図17で領域D+E+Fに照射するイオンビームの密度より大きくてもよい。
本実施形態においては、大きな段差を有する段差構造体(積層体)を半導体基板11からの高さに応じて異なる4つの領域(領域D~G)にわけ、導体基板11からの高さが低い領域を重畳して成膜することで簡単に略平坦化する方法を示した。4回のイオンビームの照射によって、領域Dに照射したイオンビームの照射量は領域Eに照射したイオンビームの照射量より大きく、領域Eに照射したイオンビームの照射量は領域Fに照射したイオンビームの照射量より大きく、領域Fに照射したイオンビームの照射量は領域Gに照射したイオンビームの照射量より大きい。領域Dに照射したイオンビームの走査回数は領域Eに照射したイオンビームの走査回数より多く、領域Eに照射したイオンビームの走査回数は領域Fに照射したイオンビームの走査回数より多く、領域Fに照射したイオンビームの走査回数は領域Gに照射したイオンビームの走査回数より多い。
本実施形態においては、大きな段差を有する段差構造体(積層体)を半導体基板11からの高さに応じて異なる4つの領域(領域D~G)にわけた。しかしながらこれに限定されず、半導体基板11からの高さによる領域の区画をさらに細分化することで、より微調整が可能となる。本実施形態においては、半導体基板11からの高さが低い領域Dから領域D+E、領域D+E+F、領域D+E+F+Gの順に段差構造体を成膜することで略平坦化する方法を示した。しかしながらこれに限定されず、領域D+E+F+Gから領域D+E+F、領域D+E、領域Dの順に段差構造体を成膜してもよい。
本実施形態においては、それぞれの段差よりも大きな膜厚の絶縁体90を成膜した。絶縁体90の厚さをそれぞれの段差より大きく形成することで、絶縁体90の成膜ムラに対応することができる。
上述のように本実施形態に係る半導体装置の製造方法は、特定の領域に特定の照射量のイオンビームを照射することにより成膜することで、大きな段差を有する段差構造体を略平坦化することができ、半導体装置の製造効率を向上することができる。
絶縁体90および犠牲層27の上には、絶縁膜91を成膜する。さらに、積層体の所定領域に図示しないスリットを掘り下げ、そのスリットより、積層体に含まれる犠牲層20を一括して除去する。その結果、犠牲層20が存在していた部分に空洞が生じる。そして、その空洞にタングステン等の金属を埋め込むことによって、図13に示す導電層70が形成される。
上述のように本実施形態に係る半導体装置の製造方法は、特定の領域に特定の照射量のイオンビームを照射することにより成膜することで、大きな段差を有する段差構造体を容易に略平坦化することができ、半導体装置の製造効率を向上することができる。
[イオンビーム照射装置の構成]
本実施形態に係るイオンビーム照射装置の構成は、ガスの種類とエネルギー以外、第1実施形態に係るイオンビーム照射装置の構成と同じである。第1実施形態と同じである説明は省略し、ここでは第1実施形態に係るイオンビーム照射装置の構成と相違する部分について説明する。
本実施形態に係るイオンビーム照射装置の構成は、ガスの種類とエネルギー以外、第1実施形態に係るイオンビーム照射装置の構成と同じである。第1実施形態と同じである説明は省略し、ここでは第1実施形態に係るイオンビーム照射装置の構成と相違する部分について説明する。
プラズマ生成室200は、真空チャンバ内で磁界を発生させてマイクロ波を導入することでプラズマを発生する。プラズマが発生した状態でガスを導入して、加速電極に所定の加速電圧を印加すると、イオンビームを生成する。プラズマ生成室200は、例えば、SiH4ガスおよびO2ガスを用いて、二酸化シリコンを成膜するSiH4+イオンとO2+イオンを含むイオンビームを生成してもよい。SiH2ガスおよびNOガスを用いて、SiH2+イオンとNO+イオンを含むイオンビームを生成してもよい。SiH2ガスおよびN2Oガスを用いて、SiH2+イオンとN2O+イオンを含むイオンビームを生成してもよい。SiH2Cl2ガスおよびH2Oガスを用いて、SiHx+イオンを含むイオンビームを生成してもよい。SiH2Cl2ガスおよびH2Oガスを用いて、SiH2Cl2+ガスおよびH2O+ガスを含むイオンビームを生成してもよい。SiH4ガスおよびCO2、H2ガスを用いて、SiH4+イオンとCO2+イオンとH2+イオンを含むイオンビームを生成してもよい。
このときのイオンエネルギーは例えば300eV以下であることが好ましい。
このときのイオンエネルギーは例えば300eV以下であることが好ましい。
10:半導体装置、11:半導体基板、16:メモリセルアレイ、17:半導体装置、18:周辺回路、19:パッド列、20:犠牲層、30:絶縁層、40:メモリピラー、50:コンタクトプラグ、70:導電層、91:絶縁膜、100:イオンビーム照射装置、200:プラズマ生成室、210:マスセレクタ、220:シャッタ、230:シャッタ制御部、300:ビームライン、310:コンデンサレンズ、330:偏向器、340:対物レンズ、350:偏向器制御部、400:ビーム照射室、410:ステージ、420:相対位置制御部
Claims (17)
- 半導体基板に配置され、第1の領域および前記第1の領域より前記半導体基板からの高さが低い第2の領域を含む段差構造体を準備し、
前記第1の領域および前記第2の領域にイオンビームを照射することで前記段差構造体をエッチングし、前記第1の領域に照射するイオンビームの照射量は前記第2の領域に照射するイオンビームの照射量より大きいこと、
を含む、半導体装置の製造方法。 - 前記第1の領域に照射するイオンビームの走査速度は前記第2の領域に照射するイオンビームの走査速度より小さい、
請求項1に記載の半導体装置の製造方法。 - 前記第1の領域に照射するイオンビームの走査回数は前記第2の領域に照射するイオンビームの走査回数より多い、
請求項1または2に記載の半導体装置の製造方法。 - 前記段差構造体は酸化シリコンを含み、
前記イオンビームはCxFy+イオンを含む、
請求項1乃至3の何れか1項に記載の半導体装置の製造方法。 - 半導体基板に配置され、第1の領域および前記第1の領域より前記半導体基板からの高さが低い第2の領域を含む段差構造体を準備し、
前記第1の領域および前記第2の領域にイオンビームを照射することで前記段差構造体に成膜し、前記第1の領域に照射するイオンビームの照射量は前記第2の領域に照射するイオンビームの照射量より小さいこと、
を含む半導体装置の製造方法。 - 前記第1の領域に照射するイオンビームの走査速度は前記第2の領域に照射するイオンビームの走査速度より大きい、
請求項5に記載の半導体装置の製造方法。 - 前記第1の領域に照射するイオンビームの走査回数は前記第2の領域に照射するイオンビームの走査回数より少ない、
請求項5または6に記載の半導体装置の製造方法。 - 前記イオンビームはSiHx+イオンを含み、
二酸化シリコンを含む膜を形成する、
請求項5乃至7の何れか1項に記載の半導体装置の製造方法。 - イオンビームを生成するプラズマ生成室と、
前記イオンビームを走査または偏向する偏向器と、
前記偏向器による前記イオンビームの走査速度または走査回数を制御する偏向器制御部と、
基板を固定するステージと、前記ステージと前記イオンビームの相対位置を制御する相対位置制御部と、を含むビーム照射室と、を備え、
前記相対位置制御部は、前記基板上の段差構造体の段差情報を基に第1の領域および前記第1の領域とは前記基板からの高さが異なる第2の領域を決定し、
前記偏向器制御部は、前記第1の領域および前記第2の領域に異なる照射量のイオンビームを照射する、イオンビーム照射装置。 - 前記第1の領域の前記基板からの高さが前記第2の領域の前記基板からの高さより高いとき、
前記偏向器制御部は、前記第1の領域に前記第2の領域より大きい照射量のイオンビームを照射する、請求項9に記載のイオンビーム照射装置。 - 前記段差構造体が酸化シリコンを含むとき、
前記プラズマ生成室はCxFy+イオンを含むイオンビームを生成する、
請求項10に記載のイオンビーム照射装置。 - 前記偏向器制御部は、前記第1の領域に照射するイオンビームの走査速度を前記第2の領域に照射するイオンビームの走査速度より小さくする、
請求項10または11に記載のイオンビーム照射装置。 - 前記偏向器制御部は、前記第1の領域に照射するイオンビームの走査回数を前記第2の領域に照射するイオンビームの走査回数より多くする、
請求項10乃至12の何れか1項に記載のイオンビーム照射装置。 - 前記第1の領域の前記基板からの高さが前記第2の領域の前記基板からの高さより高いとき、
前記偏向器制御部は、前記第1の領域に前記第2の領域より小さい照射量のイオンビームを照射する、請求項9に記載のイオンビーム照射装置。 - 前記プラズマ生成室はSiHxを含むイオンビームを生成する、
請求項14に記載のイオンビーム照射装置。 - 前記偏向器制御部は、前記第1の領域に照射するイオンビームの走査速度を前記第2の領域に照射するイオンビームの走査速度より大きくする、
請求項14または15に記載のイオンビーム照射装置。 - 前記偏向器制御部は、前記第1の領域に照射するイオンビームの走査回数を前記第2の領域に照射するイオンビームの走査回数より少なくする、
請求項14乃至16の何れか1項に記載のイオンビーム照射装置。
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Application Number | Priority Date | Filing Date | Title |
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TW110127368A TWI794906B (zh) | 2021-03-22 | 2021-07-26 | 半導體裝置之製造方法及離子束照射裝置 |
CN202110971244.4A CN115117076A (zh) | 2021-03-22 | 2021-08-20 | 半导体装置的制造方法及离子束照射装置 |
US17/472,444 US12040155B2 (en) | 2021-03-22 | 2021-09-10 | Method of manufacturing semiconductor device and ion beam irradiation apparatus |
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---|---|
JP2022146813A true JP2022146813A (ja) | 2022-10-05 |
Family
ID=83284125
Family Applications (1)
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---|---|---|---|
JP2021047982A Pending JP2022146813A (ja) | 2021-03-22 | 2021-03-22 | 半導体装置の製造方法およびイオンビーム照射装置 |
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---|---|
US (1) | US12040155B2 (ja) |
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CN (1) | CN115117076A (ja) |
TW (1) | TWI794906B (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2021
- 2021-03-22 JP JP2021047982A patent/JP2022146813A/ja active Pending
- 2021-07-26 TW TW110127368A patent/TWI794906B/zh active
- 2021-08-20 CN CN202110971244.4A patent/CN115117076A/zh active Pending
- 2021-09-10 US US17/472,444 patent/US12040155B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
TW202238954A (zh) | 2022-10-01 |
US20220301809A1 (en) | 2022-09-22 |
US12040155B2 (en) | 2024-07-16 |
CN115117076A (zh) | 2022-09-27 |
TWI794906B (zh) | 2023-03-01 |
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