TWI817158B - 半導體裝置之製造方法、積層配線構造體之製造方法 - Google Patents

半導體裝置之製造方法、積層配線構造體之製造方法 Download PDF

Info

Publication number
TWI817158B
TWI817158B TW110125248A TW110125248A TWI817158B TW I817158 B TWI817158 B TW I817158B TW 110125248 A TW110125248 A TW 110125248A TW 110125248 A TW110125248 A TW 110125248A TW I817158 B TWI817158 B TW I817158B
Authority
TW
Taiwan
Prior art keywords
layer
ion beam
mentioned
ion
manufacturing
Prior art date
Application number
TW110125248A
Other languages
English (en)
Other versions
TW202249261A (zh
Inventor
橋本惇一
佐佐木俊行
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202249261A publication Critical patent/TW202249261A/zh
Application granted granted Critical
Publication of TWI817158B publication Critical patent/TWI817158B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/42—Bombardment with radiation
    • H01L21/423—Bombardment with radiation with high-energy radiation
    • H01L21/425—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32412—Plasma immersion ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/02—Details
    • H01J37/04—Arrangements of electrodes and associated parts for generating or controlling the discharge, e.g. electron-optical arrangement, ion-optical arrangement
    • H01J37/08—Ion sources; Ion guns
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32192—Microwave generated discharge
    • H01J37/32201—Generating means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32357—Generation remote from the workpiece, e.g. down-stream
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32422—Arrangement for selecting ions or species in the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/3266—Magnetic control means
    • H01J37/32678—Electron cyclotron resonance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/06—Sources
    • H01J2237/08—Ion sources
    • H01J2237/0815—Methods of ionisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/06—Sources
    • H01J2237/08—Ion sources
    • H01J2237/0822—Multiple sources
    • H01J2237/0827—Multiple sources for producing different ions sequentially
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/30—Electron or ion beam tubes for processing objects
    • H01J2237/317—Processing objects on a microscale
    • H01J2237/31701—Ion implantation
    • H01J2237/31706—Ion implantation characterised by the area treated
    • H01J2237/3171—Ion implantation characterised by the area treated patterned
    • H01J2237/31711—Ion implantation characterised by the area treated patterned using mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/30—Electron or ion beam tubes for processing objects
    • H01J2237/317—Processing objects on a microscale
    • H01J2237/31701—Ion implantation
    • H01J2237/31706—Ion implantation characterised by the area treated
    • H01J2237/3171—Ion implantation characterised by the area treated patterned
    • H01J2237/31713—Focused ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching
    • H01J2237/3343—Problems associated with etching
    • H01J2237/3348—Problems associated with etching control of ion bombardment energy

Abstract

半導體裝置之製造方法包含以下步驟：於半導體基板上準備積層體，該積層體於第1方向上依序積層第1層、第2層、第3層、第4層，且包含第1區域及不同於第1區域之第2區域；藉由向第1及第2區域照射離子束，對第1及第2區域之第4層進行蝕刻而露出第3層，於第1區域中露出第3層之狀態下，向第2區域照射離子束，對第2區域之第3層及第2層進行蝕刻而露出第1層。

Description

半導體裝置之製造方法、積層配線構造體之製造方法
本發明之實施方式係關於一種半導體裝置之製造方法、積層配線構造體之製造方法、及離子束照射裝置。
已知有一種半導體封裝，其使用作為半導體裝置之NAND型快閃記憶體。為了使此種NAND型快閃記憶體大容量化，已開發出將複數個記憶胞積層而構成之三維NAND型快閃記憶體。將連接各記憶胞之複數個導電層積層於基板上，並連接於驅動電路等。
本發明之實施方式提供一種提高製造效率且提高可靠性之半導體裝置之製造方法、積層配線構造體之製造方法、及離子束照射裝置。
一實施方式之半導體裝置之製造方法包含以下步驟：於半導體基板上準備積層體，上述積層體於第1方向上依序積層第1層、第2層、第3層、第4層，且包含第1區域及不同於第1區域之第2區域，藉由向第1及第2區域照射離子束，對第1及第2區域之第4層進行蝕刻而露出第3層，於第1區域中露出第3層之狀態下，向第2區域照射離子束，從而對第2區域之第3層及第2層進行蝕刻而露出第1層。
根據上述構成，可提供一種提高製造效率且提高可靠性之 半導體裝置之製造方法、積層配線構造體之製造方法、及離子束照射裝置。
11:半導體基板
16:記憶胞陣列
17:積層配線構造體
17a:積層配線構造體
18:周邊電路
19:焊墊排
20:犧牲層
21:犧牲層
22:犧牲層
23:犧牲層
24:犧牲層
30:絕緣層
31:絕緣層
31b:絕緣層
32:絕緣層
32b:絕緣層
33:絕緣層
33b:絕緣層
34:絕緣層
34b:絕緣層
35:絕緣層
35b:絕緣層
40:記憶體柱
51:接觸插塞
51a:接觸插塞
51b:接觸插塞
52:接觸插塞
52a:接觸插塞
52b:接觸插塞
53:接觸插塞
53a:接觸插塞
53b:接觸插塞
54:接觸插塞
54a:接觸插塞
54b:接觸插塞
60:絕緣膜
70:導電層
71:導電層
71b:導電層
72:導電層
72b:導電層
73:導電層
73b:導電層
74:導電層
74b:導電層
80:遮罩
90b:絕緣體
100:離子束照射裝置
100a:離子束照射裝置
100b:離子束照射裝置
200:電漿產生室
200a:電漿產生室
200b:電漿產生室
210a:質量選擇器
210b:質量選擇器
220:電漿產生室
220a:快門
220b:快門
230:快門控制部
300:光束線
300a:光束線
300b:光束線
310:聚光鏡
310a:聚光鏡
310b:聚光鏡
320:光圈
320a:光圈
320b:光圈
330:偏向器
330a:偏向器
330b:偏向器
340:物鏡
340a:物鏡
340b:物鏡
400:光束照射室
410:載台
420:相對位置控制部
CH1:接觸孔
CH1a:接觸孔
CH1b:接觸孔
CH2:接觸孔
CH2a:接觸孔
CH2b:接觸孔
CH3:接觸孔
CH3a:接觸孔
CH3b:接觸孔
CH4:接觸孔
CH4a:接觸孔
CH4b:接觸孔
HUR:引出區域
MCR:記憶胞區域
圖1是表示一實施方式之半導體裝置之整體構成之立體圖。
圖2是表示一實施方式之半導體裝置之記憶胞區域MCR及引出區域HUR之構成之立體圖。
圖3(A)、(B)是表示一實施方式之半導體裝置之積層配線構造體之構成之俯視圖及剖視圖。
圖4(A)、(B)是表示一實施方式之積層配線構造體之製造方法之俯視圖及剖視圖。
圖5(A)、(B)是表示一實施方式之積層配線構造體之製造方法之俯視圖及剖視圖。
圖6(A)、(B)是表示一實施方式之積層配線構造體之製造方法之俯視圖及剖視圖。
圖7(A)、(B)是表示一實施方式之積層配線構造體之製造方法之俯視圖及剖視圖。
圖8(A)、(B)是表示一實施方式之積層配線構造體之製造方法之俯視圖及剖視圖。
圖9(A)、(B)是表示一實施方式之積層配線構造體之製造方法之俯視圖及剖視圖。
圖10(A)、(B)是表示一實施方式之積層配線構造體之製造方法之俯視圖及剖視圖。
圖11是表示一實施方式之離子束照射裝置之構成之模式圖。
圖12(A)、(B)是表示一實施方式之積層配線構造體之製造方法之俯視圖及剖視圖。
圖13(A)、(B)是表示一實施方式之積層配線構造體之製造方法之俯視圖及剖視圖。
圖14(A)、(B)是表示一實施方式之半導體裝置之積層配線構造體之構成之俯視圖及剖視圖。
圖15(A)、(B)是表示一實施方式之積層配線構造體之製造方法之俯視圖及剖視圖。
圖16(A)、(B)是表示一實施方式之半導體裝置之積層配線構造體之構成之俯視圖及剖視圖。
圖17(A)、(B)是表示一實施方式之積層配線構造體之製造方法之俯視圖及剖視圖。
圖18是表示一實施方式之離子束照射裝置之構成之模式圖。
圖19是表示一變化例之離子束照射裝置之構成之模式圖。
以下，參照圖式來具體說明本實施方式之半導體裝置之製造方法、積層配線構造體之製造方法、及離子束照射裝置。於以下說明中，對具有大體相同功能及構成之要素附加相同符號或者於相同符號後追加字母之符號，僅於必要時重複說明。以下所示之各實施方式例示用於將本實施方式之技術思想具體化之裝置、方法。實施方式之技術思想並非將構成零件之材質、形狀、構造、配置等特定為下述記載。實施方式之技術思想亦可對申請專利範圍施加各種變更。
為了更明確地進行說明，圖式中有相較實際形態而模式性 表示各部分之寬度、厚度、形狀等之情況，但僅為一個示例，並不限定本發明之解釋。本說明書及各圖式中，對具備與已敘圖式之說明相同之功能之要素附加相同符號，並且有時省略重複說明。
藉由相同工藝形成之複數個膜具有相同層構造，且由相同材料構成。於本說明書中，複數個膜分別發揮不同功能或作用時，該等藉由相同工藝形成之複數個膜亦被視作存在於同一層之膜進行處理。
於本發明之各實施方式中，自基板朝向記憶胞之方向為上方。相反，自記憶胞朝向基板之方向為下方。如此，為了方便說明而使用了上方或下方等用語，但例如亦可將基板與記憶胞之上下關係設為與圖示相反地配置。又，於以下說明中，例如基板上之記憶胞等表達如上所述僅係為了說明基板與記憶胞之上下關係，亦可於基板與記憶胞之間配置其它構件。
於本說明書中，"α包含A、B或C"、"α包含A、B及C之任一個"、"α包含選自由A、B及C組成之群之一個"等表達於未特別說明之情形時，並不排除α包含A~C之複數個組合之情況。進而，該等表達亦不排除α包含其它要素之情況。
只要技術上不產生矛盾，可將以下各實施方式相互組合。
於以下各實施方式中，例示記憶胞陣列作為半導體裝置進行說明，但本發明之技術亦可應用於記憶胞陣列以外之半導體裝置(例如CPU、顯示器、插入器等)。
<第1實施方式>[半導體裝置之整體構成]使用圖1來說明本實施方式之半導體裝置之整體構成。圖1係表示本實施方式之半導體裝置10之各要素之配置之立體圖。
半導體裝置10係NAND型快閃記憶體裝置，包含三維配置之記憶胞。具體而言，於與半導體基板11之表面垂直之方向上串聯連接源極側選擇閘極電晶體、複數個(例如64個)記憶胞電晶體、及汲極側選擇閘極電晶體而構成記憶體串。再者，亦可於串聯連接之複數個記憶胞電晶體之兩端、或複數個記憶胞電晶體間之一部分之間包含虛設胞電晶體。
半導體裝置10形成於半導體基板11上。半導體基板11上劃分了記憶胞區域MCR、引出區域HUR。記憶胞區域MCR內形成包含三維積層之複數個記憶胞之記憶胞陣列16。記憶胞陣列16具有由複數個導電層及複數個絕緣層交替積層之積層體。上述複數個導電層連接記憶體串之各電晶體而形成源極側選擇閘極線、字元線、汲極側選擇閘極線。複數個導電層及複數個絕緣層於引出區域HUR中延伸而形成積層配線構造體17。記憶胞陣列16上設置有未圖示之位元線，連接於周邊電路18。積層配線構造體17上設置有未圖示之配線，連接於周邊電路18。
半導體基板11上進而劃分了周邊電路區域PER。周邊電路區域PER內形成周邊電路18。周邊電路18具有複數個CMOS電晶體。周邊電路18具有縱列系電路等，包含驅動連接記憶胞之各字元線之驅動電路、選擇各字元線之解碼器電路、讀出時感測位元線電位之感測放大器、及寫入時向位元線供給電壓之位元線電位控制電路。再者，於圖1中，省略了周邊電路區域PER之配線。半導體基板11具有焊墊排19，用於與晶片外部交換信號及接受電源供給。
[記憶胞區域MCR及引出區域HUR之構成]圖2係表示本實施方式之半導體裝置之記憶胞區域MCR及引出區域HUR之構成之立體圖。為了防止圖變得複雜，表示具有導電性之構件，省略圖中之影線。圖 2中未表示構件之部分係使用二氧化矽等絕緣材料進行了絕緣。
於記憶胞區域MCR內，在使用單晶矽之半導體基板11上形成有記憶胞陣列16。記憶胞陣列16具有相對於半導體基板11之表面平行延伸之絕緣層、導電層71、絕緣層、導電層72、絕緣層、導電層73、絕緣層、導電層74、絕緣層。記憶胞陣列16具有由上述複數個絕緣層及複數個導電層交替積層之積層體。於圖中，導電層僅表示了4層，但亦可積層更多層，如33層、65層等。該等導電層對應於與電晶體連接之源極側選擇閘極線、字元線、或汲極側選擇閘極線。
於記憶胞區域MCR內，形成有貫穿複數個絕緣層及複數個導電層之記憶體柱40。記憶體柱40為圓筒狀，自外周側朝向中心側積層有包含二氧化矽膜之阻擋絕緣膜、包含氮化矽膜之電荷蓄積膜、包含二氧化矽膜之穿隧絕緣膜、包含非晶或多晶矽膜之半導體通道、二氧化矽膜。由導電層71、72、73、74(對應於選擇閘極線、或字元線)包圍之部分作為將載子捕捉到氮化矽膜之非揮發性記憶胞之一部分發揮功能。
於引出區域HUR內，在使用單晶矽之半導體基板11上形成有積層配線構造體17。於引出區域HUR內，亦形成有自記憶胞區域MCR延伸之複數個絕緣層及複數個導電層。積層配線構造體17具有相對於半導體基板11之表面平行地延伸之絕緣層、導電層71、絕緣層、導電層72、絕緣層、導電層73、絕緣層、導電層74、絕緣層。積層配線構造體17具有將上述複數個絕緣層與複數個導電層交替積層之積層體。於圖中，導電層僅表示了4層，但如上所述亦可積層更多層，如33層、65層等。並且，上述複數個導電層於引出區域HUR內對應於自字元線、源極側選擇閘極線、或汲極側選擇閘極線引出之配線。
於引出區域HUR內，導電層71、72、73、74(對應於自選擇閘極線、或字元線引出之配線)分別連接於對應之接觸插塞51、52、53、54(此處，不區分接觸插塞51、52、53、54時稱為接觸插塞50)。各接觸插塞50經由貫穿複數個絕緣層及複數個導電層之接觸孔而向積層配線構造體17之上方引出。
接觸插塞50之直徑及剖面積均大於記憶體柱40。又，接觸插塞50之配置密度小於記憶體柱40。換言之，接觸插塞50無需如記憶體柱40般於狹小面積內高密度地配置。
[積層配線構造體之構成]圖3係表示積層配線構造體17之構成之俯視圖(A)及剖視圖(B)。積層配線構造體17具有積層於半導體基板11上之複數個導電層71、72、73、74(此處，不區分複數個導電層71、72、73、74時稱為導電層70)。複數個導電層71、72、73、74與複數個絕緣層31、32、33、34、35(此處，不區分複數個絕緣層31、32、33、34、35時稱為絕緣層30)交替地於與半導體基板11之主面垂直之方向(積層方向)上週期性積層。各導電層70為單層。即，觀察一個導電層70之剖面形狀時，導電層70之膜厚方向(Z方向)上單一材料連續即可。又，一個導電層70內部亦可不存在界面。導電層70之材料例如亦可為鎢。
於積層方向相鄰之導電層70與導電層70之間形成有絕緣層30。於半導體基板11與最下層之導電層71之間亦形成有絕緣層31。於積層方向相鄰之導電層70只要彼此絕緣即可，絕緣層30之材料例如亦可為二氧化矽(SiO2)、正矽酸四乙酯(TEOS，Tetra Ethyl Ortho Silicate)等氧化矽。絕緣層30例如使用化學氣相沈積(CVD，Chemical Vapor Deposition)裝置來沈積。
接觸孔CH1、CH2、CH3、CH4(此處，不區分接觸孔CH1、CH2、CH3、CH4時稱為接觸孔CH)貫穿上層相互積層之複數個導電層70及複數個絕緣層30，而形成至對應之導電層71、72、73、74為止。接觸孔CH1以導電層71為底部，共通地形成於導電層72、73、74及絕緣層32、33、34、35。接觸孔CH2以導電層72為底部，共通地形成於導電層73、74及絕緣層33、34、35。接觸孔CH3以導電層73為底部，共通地形成於導電層74及絕緣層34、35。接觸孔CH4以導電層74為底部形成於絕緣層35。即，接觸孔CH1、CH2、CH3、CH4距積層配線構造體17上表面之深度各不相同。本實施方式中，接觸孔CH由絕緣層35包圍之上部之直徑、與連接對應導電層之底部之直徑大體相同。但，並不限定於該等，接觸孔CH上部之直徑與底部之直徑亦可不同，上部與底部之間之中間部之直徑亦可大於上部或底部之直徑。
於接觸孔CH上形成有接觸插塞50。接觸插塞51與接觸孔CH1底部之導電層71連接。接觸插塞52與接觸孔CH2底部之對應之導電層72連接。接觸插塞53與接觸孔CH3底部之導電層73連接。接觸插塞54與接觸孔CH4底部之對應之導電層74連接。即，接觸插塞51、52、53、54距積層配線構造體17上表面之長度各不相同。接觸插塞50均為圓柱形，接觸插塞50之材料亦可為例如鎢等金屬。
接觸插塞50與接觸孔CH貫穿之上層導電層70絕緣。於接觸孔CH之側面形成有圓筒狀之絕緣膜60。即，接觸插塞50之側面被絕緣膜60覆蓋。絕緣膜60之材料例如亦可為二氧化矽(SiO2)、TEOS等氧化矽。
[積層配線構造體之製造方法]參照圖4~圖10，來說明本實施方式之積層配線構造體17之製造方法。
首先，如圖4所示，於半導體基板11上依序形成絕緣層31(TEOS膜)、犧牲層21(SiN膜)、絕緣層32(TEOS膜)、犧牲層22(SiN膜)、絕緣層33(TEOS膜)、犧牲層23(SiN膜)、絕緣層34(TEOS膜)、犧牲層24(SiN膜)、絕緣層35(TEOS膜)，來形成積層體。上述絕緣層31、32、33、34、35(TEOS膜)及犧牲層21、22、23、24(SiN膜，此處不區分犧牲層21、22、23、24時，稱為犧牲層20)係例如使用CVD裝置進行沈積。交替積層之絕緣層30與犧牲層20係彼此相接地形成。於本實施方式中，絕緣層30之材料例示了TEOS膜，但絕緣層30之材料並不限定於此，例如亦可為二氧化矽(SiO2)。本實施方式中，犧牲層20之材料例示了氮化矽膜(SiN)，但犧牲層20之材料並不限定於此，例如亦可為矽、鎢等金屬。
於積層體之上形成有具有接觸孔CH之圖案之遮罩80。遮罩80較佳為硬質遮罩，遮罩80之材料例如可為碳。遮罩80之材料可包含兩種以上不同組成之材料，於此情形時，遮罩80亦可具有包含兩層以上之層之積層構造，上述層包含不同組成之材料。遮罩80例如使用CVD裝置進行沈積。遮罩80之圖案係使用抗蝕劑遮罩形成者，該抗蝕劑遮罩係藉由對抗蝕劑進行光微影而形成。遮罩80之圖案係於形成接觸孔CH之區域，具有露出絕緣層35之開口。
如圖5~8所示，接觸孔CH係藉由使用後述離子束照射裝置，隔著遮罩80向特定區域照射離子束進行蝕刻而形成。首先，如圖5所示，藉由向包含形成接觸孔CH1、CH2、CH3、CH4之所有區域之區域A(第1~第4區域)照射離子束，而將區域A內之未被遮罩80遮蔽之積層體之絕緣層35選擇性蝕刻。區域A可為整個引出區域HUR，亦可為包含應形成接觸孔CH1、CH2、CH3、CH4之所有區域之最小區域。為了選擇性蝕 刻絕緣層35，離子束較佳包含對絕緣層35之選擇比高於犧牲層24之離子種類。當絕緣層35包含氧化矽，犧牲層24包含氮化矽、矽或鎢時，離子種類較佳為不含H之CxFy+離子。作為CxFy+離子，例如可為C3F5+離子，亦可為C4F6+離子。藉由照射包含該等離子種類之離子束，犧牲層24變成蝕刻終止層，從而能夠選擇性蝕刻絕緣層35。藉由選擇性蝕刻積層體之絕緣層35，露出犧牲層24而形成接觸孔CH4。
如圖6所示，藉由向包含應形成接觸孔CH1、CH2、CH3之所有區域之區域B(第2~第4區域)照射離子束，選擇性蝕刻區域B內之未被遮罩80遮蔽之積層體之犧牲層24。區域B係區域A之一部分。區域B不包含形成接觸孔CH4之區域即可，可為包含形成有接觸孔CH1、CH2、CH3之所有區域之最小區域。為了選擇性蝕刻犧牲層24，離子束較佳包含對犧牲層24之選擇比高於對絕緣層34之離子種類。當絕緣層34包含氧化矽，犧牲層24包含氮化矽或矽時，離子種類較佳為含H之CxHyFz+離子。作為CxHyFz+離子，例如亦可為CHF2+離子或CH2F+離子。當絕緣層34包含氧化矽，犧牲層24包含金屬、例如鎢時，離子種類較佳為選自由含大量F之NFx離子(x>2)、SFx離子(x>3)、CFx離子(x>3)組成之群中之一種。此時之離子能量較佳為較低，例如為500eV以下等，如此容易設置與絕緣層34之選擇比。藉由照射包含如此之離子種類之離子束，絕緣層34變成蝕刻終止層，從而能夠選擇性蝕刻犧牲層24。藉由選擇性蝕刻積層體之犧牲層24，而露出絕緣層34。
接著向區域B照射離子束，而選擇性蝕刻區域B內之未被遮罩80遮蔽之積層體之絕緣層34。為了選擇性蝕刻絕緣層34，離子束較佳包含對絕緣層34之選擇比高於犧牲層23之離子種類。當絕緣層34包含氧 化矽，犧牲層23包含氮化矽、矽或鎢時，離子種類較佳為不含H之CxFy+離子。作為CxFy+離子，例如亦可為C3F5+離子或C4F6+離子。藉由照射包含如此之離子種類之離子束，犧牲層23變成蝕刻終止層，從而能夠選擇性蝕刻絕緣層34。藉由選擇性蝕刻積層體之絕緣層34，露出犧牲層23而形成接觸孔CH3。
如圖7所示，藉由向包含形成接觸孔CH1、CH2之所有區域之(第3及第4區域)照射離子束，而選擇性蝕刻區域C內之未被遮罩80遮蔽之積層體之犧牲層23。區域C係區域A之一部分，且係區域B之一部分。區域C不包含形成接觸孔CH3、CH4之區域即可，亦可為包含形成接觸孔CH1、CH2之所有區域之最小區域。如上所述，為了選擇性蝕刻犧牲層23，離子束較佳包含對犧牲層23之選擇比高於對絕緣層33之離子種類。當絕緣層33包含氧化矽，犧牲層23包含氮化矽或矽時，離子種類較佳為含H之CxHyFz+離子。作為CxHyFz+離子，例如亦可為CHF2+離子或CH2F+離子。當絕緣層33包含氧化矽，犧牲層23包含金屬、例如鎢時，離子種類較佳為選自由含大量F之NFx離子(x>2)、SFx離子(x>3)、CFx離子(x>3)組成之群中之一種。此時之離子能量較佳為較低，例如為500eV以下等，如此容易設置與絕緣層33之選擇比。藉由照射包含如此之離子種類之離子束，絕緣層33變成蝕刻終止層，從而能夠選擇性蝕刻犧牲層23。藉由選擇性蝕刻積層體之犧牲層23，絕緣層33露出。
接著向區域C照射離子束，從而選擇性蝕刻區域C內之未被遮罩80遮蔽之積層體之絕緣層33。如上所述，為了選擇性蝕刻絕緣層33，離子束較佳包含對絕緣層33之選擇比高於犧牲層22之離子種類。當絕緣層33包含氧化矽，犧牲層22包含氮化矽、矽或鎢時，離子種類較佳 為不含H之CxFy+離子。作為CxFy+離子，例如可為C3F5+離子，亦可為C4F6+離子。藉由照射包含如此之離子種類之離子束，犧牲層22變成蝕刻終止層，從而能夠選擇性蝕刻絕緣層33。藉由選擇性蝕刻積層體之絕緣層33，犧牲層22露出而形成接觸孔CH2。
如圖8所示，藉由向包含形成接觸孔CH1之區域之區域D(第4區域)照射離子束，而選擇性蝕刻區域D內之未被遮罩80遮蔽之積層體之犧牲層22。區域D係區域A之一部分，且係區域B及區域C之一部分。區域D不包含形成接觸孔CH2、CH3、CH4之區域即可，亦可為包含形成接觸孔CH1之區域之最小區域。如上所述，為了選擇性蝕刻犧牲層22，離子束較佳包含對犧牲層22之選擇比高於對絕緣層32之離子種類。當絕緣層32包含氧化矽，犧牲層22包含氮化矽或矽時，離子種類較佳為含H之CxHyFz+離子。作為CxHyFz+離子，例如可為CHF2+離子或CH2F+離子。當絕緣層32包含氧化矽，犧牲層22包含金屬、例如鎢時，離子種類較佳為選自由含大量F之NFx離子(x>2)、SFx離子(x>3)、CFx離子(x>3)組成之群中之一種。此時之離子能量較佳為較低，例如為500eV以下等，如此容易設置與絕緣層32之選擇比。藉由照射包含如此之離子種類之離子束，絕緣層32變成蝕刻終止層，從而能夠選擇性蝕刻犧牲層22。藉由選擇性蝕刻積層體之犧牲層22，露出絕緣層32。
接著向區域D照射離子束，而選擇性蝕刻區域D內之未被遮罩80遮蔽之積層體之絕緣層32。如上所述，為了選擇性蝕刻絕緣層32，離子束較佳包含對絕緣層32之選擇比高於犧牲層21之離子種類。當絕緣層32包含氧化矽，犧牲層21包含氮化矽、矽或鎢時，離子種類較佳為不含H之CxFy+離子。作為CxFy+離子，例如可為C3F5+離子或者C4F6+離 子。藉由照射包含如此之離子種類之離子束，犧牲層21變成蝕刻終止層，從而能夠選擇性蝕刻絕緣層32。藉由選擇性蝕刻積層體之絕緣層32，犧牲層21露出而形成接觸孔CH1。
於本實施方式中，表示了露出不同之4層犧牲層21、22、23、24之接觸孔CH1、CH2、CH3、CH4之形成方法。但並不限定於此，當積層更多層時，可向形成對應接觸孔之每個區域切換含特定離子種類之離子束反覆進行照射，利用上述方法形成更多深度不同之接觸孔CH。於本實施方式中，表示了自較大之區域A至較小之區域D依序縮小照射區域之方法。但並不限定於此，圖6至圖8所示之使用區域B、C、D之工序不同。本實施方式中，將引出區域HUR之大體整個面按各接觸孔CH分割而形成各個照射區域。但並不限定於此，照射區域之面積可縮小為接觸孔CH之面積之約2倍。藉由縮小照射區域，可縮短離子束之照射時間，從而能夠提高積層配線構造體之製造效率。
如上所述，本實施方式之積層配線構造體之製造方法藉由向特定區域照射含特定離子種類之離子束，來選擇性蝕刻特定之層，從而可控制接觸孔CH距積層體上表面之深度，能夠提高積層配線構造體之可靠性。
如圖9所示，去除遮罩80後，於積層體之上表面、接觸孔CH之內側面及底部形成絕緣膜60。絕緣膜60例如可為氧化矽，使用CVD裝置沈積。絕緣膜60亦形成於接觸孔CH之底部即犧牲層20上。因此，如圖10所示，進行RIE之類之各向異性蝕刻，去除積層體之上表面及接觸孔底部之絕緣膜60。接觸孔CH之內側面殘留絕緣膜60。
向露出與底部對應之犧牲層20之接觸孔CH內例如嵌入鎢等 金屬，從而形成接觸插塞50。進而，於積層體之既定區域挖出未圖示之狹縫，自狹縫處將積層體所含之犧牲層20統括地去除。結果，存在犧牲層20之部分產生空腔。然後，向上述空腔內嵌入鎢等金屬，從而形成圖3所示之導電層70。
如上所述，本實施方式之積層配線構造體之製造方法係藉由向特定區域照射含特定離子種類之離子束而形成距積層體上表面之深度不同之接觸孔CH1、CH2、CH3、CH4，從而可容易地形成與積層體內之各導電層連接之接觸插塞50。無需多次使用光微影，便能提高積層配線構造體之製造效率。
[離子束照射裝置之構成]圖11係表示離子束照射裝置之構成之模式圖。圖11所示之離子束照射裝置100係電子迴旋共振(ECR，Electron Cyclotron Resonance)電漿型，具備電漿產生室200、光束線300、光束照射室400。
電漿產生室200使真空腔室內產生磁場並導入微波從而產生電漿。於產生電漿之狀態下導入氣體，並對加速電極施加既定加速電壓時，產生離子束。本實施方式之離子束照射裝置100具備產生含不同離子種類之離子束之兩個電漿產生室200a、200b(此處，不區分電漿產生室200a、200b時稱為電漿產生室200)。電漿產生室200a例如可產生包含使用C4F6氣體選擇性蝕刻絕緣層30(TEOS膜)之C3F5+離子或C4F6+離子之離子束。電漿產生室200b例如可產生包含使用CH3F氣體選擇性蝕刻犧牲層20(SiN膜)之CHF2+離子或CH2F+離子之離子束。
由電漿產生室200a、200b產生之離子束分別經由質量選擇器(mass selector)210a、210b、快門220a、220b而到達一個光束線300。 質量選擇器210a、210b將各目標離子分離並引出。例如，於真空腔室內，產生含碳元素及氟元素之CF系電漿、或含碳元素、氫元素、氟元素之CHF系電漿後，可藉由質量選擇器210a、210b抽取C3F5+離子、或C4F6+離子、或CHF2+離子、或CH2F+離子。快門220a、220b例如為法拉第杯，用於遮蔽各種離子束。快門控制部230控制快門220a、220b之開閉。快門控制部230選擇含不同離子種類之兩個離子束中之一個、或者將兩者均遮蔽。即，快門控制部230至少於打開快門220a時關閉快門220b，於打開快門220b時關閉快門220a。藉由具有此種構成，能夠適當地切換含不同離子種類之兩個離子束。
光束線300使由電漿產生室200a或電漿產生室200b產生之離子束經由聚光鏡310、光圈320、偏向器330、物鏡340而到達光束照射室400。離子束被聚光鏡310、光圈320、物鏡340聚焦而可控制離子束之光點大小。離子束之光點大小(半值全寬)例如可為奈米級至微米級。偏向器330可使離子束以固定順序掃描或者偏向任意位置。藉由具有此種構成，能夠使離子束僅照射至特定之照射區域內。
光束照射室400具備用於固定基板之載台410、及控制載台410與離子束之相對位置之相對位置控制部420。相對位置控制部420例如可藉由移動載台410來控制離子束之照射區域。藉由具有此種構成，能夠控制照射離子束之區域。
如上所述，本實施方式之離子束照射裝置藉由向特定區域照射含特定離子種類之離子束而選擇性蝕刻特定之層，從而能夠控制接觸孔CH距積層體上表面之深度，能夠提高半導體裝置之可靠性。又，無需多次使用光微影，便能提高半導體裝置之製造效率。
<第2實施方式>本實施方式之積層配線構造體之構成與第1實施方式之積層配線構造體之構成相同。除了接觸孔CH1、CH2、CH3之形成方法以外，本實施方式之積層配線構造體之製造方法與第1實施方式之積層配線構造體之製造方法相同。省略與第1實施方式相同之說明，此處說明與第1實施方式之積層配線構造體之製造方法不同之部分。
[積層配線構造體之製造方法]參照圖12及圖13，來說明本實施方式之積層配線構造體17之製造方法。
首先，按照圖4及圖5說明之方法形成接觸孔CH4。
如圖12所示，向包含形成接觸孔CH1、CH2之所有區域之區域E(第3及第4區域)照射離子束，從而選擇性蝕刻區域E內之未被遮罩80遮蔽之積層體之犧牲層24。區域E係區域A之一部分。區域B只要不含形成接觸孔CH3、CH4之區域即可，可為包含形成接觸孔CH1、CH2之區域之最小區域。為了選擇性蝕刻犧牲層24，離子束較佳包含對犧牲層24之選擇比高於對絕緣層34之離子種類。當絕緣層34包含氧化矽，犧牲層24包含氮化矽或矽時，離子種類較佳為含H之CxHyFz+離子。作為CxHyFz+離子，例如可為CHF2+離子、或CH2F+離子。當絕緣層34包含氧化矽，犧牲層24包含金屬、例如鎢時，離子種類較佳為選自由含大量F之NFx離子(x>2)、SFx離子(x>3)、CFx離子(x>3)組成之群中之一種。此時之離子能量較佳為較低，例如為500eV以下等，如此容易設置與絕緣層34之選擇比。藉由照射包含如此之離子種類之離子束，絕緣層34變成蝕刻終止層，從而能夠選擇性蝕刻犧牲層24。藉由選擇性蝕刻積層體之犧牲層24，絕緣層34露出。
接著藉由向區域E照射離子束，而選擇性蝕刻區域B內之未 被遮罩80遮蔽之積層體之絕緣層34。為了選擇性蝕刻絕緣層34，離子束較佳包含對絕緣層34之選擇比高於犧牲層23之離子種類。當絕緣層34包含氧化矽，犧牲層23包含氮化矽、矽或鎢時，離子種類較佳為不含H之CxFy+離子。作為CxFy+離子，例如可為C3F5+離子或C4F6+離子。藉由照射包含如此之離子種類之離子束，犧牲層23變成蝕刻終止層，從而能夠選擇性蝕刻絕緣層34。藉由選擇性蝕刻積層體之絕緣層34，犧牲層23露出。
接著藉由向區域E照射離子束，而選擇性蝕刻區域E內之未被遮罩80遮蔽之積層體之犧牲層23。如上所述，為了選擇性蝕刻犧牲層23，離子束較佳為包含對犧牲層23之選擇比高於對絕緣層33之離子種類。當絕緣層33包含氧化矽，犧牲層23包含氮化矽或矽時，離子種類較佳為含H之CxHyFz+離子。作為CxHyFz+離子，例如亦可為CHF2+離子、或CH2F+離子。當絕緣層33包含氧化矽，犧牲層23包含金屬，例如鎢時，離子種類較佳為選自由含大量F之NFx離子(x>2)、SFx離子(x>3)、CFx離子(x>3)組成之群中之一種。此時之離子能量較佳為例如500eV以下等，較低較容易設定與絕緣層33之選擇比。藉由照射包含如此之離子種類之離子束，絕緣層33變成蝕刻終止層，從而能夠選擇性蝕刻犧牲層23。藉由選擇性蝕刻積層體之犧牲層23，絕緣層33露出。
接著藉由向區域E照射離子束，而選擇性蝕刻區域E內之未被遮罩80遮蔽之積層體之絕緣層33。如上所述，為了選擇性蝕刻絕緣層33，離子束較佳為包含對絕緣層33之選擇比高於對犧牲層22之離子種類。當絕緣層33包含氧化矽，犧牲層22包含氮化矽、矽或鎢時，離子種類較佳為不含H之CxFy+離子。作為CxFy+離子，例如可為C3F5+離子， 亦可為C4F6+離子。藉由照射包含如此之離子種類之離子束，犧牲層22變成蝕刻終止層，從而能夠選擇性蝕刻絕緣層33。藉由選擇性蝕刻積層體之絕緣層33，犧牲層22露出而形成接觸孔CH2。
如圖13所示，藉由向包含形成接觸孔CH1、CH3之區域之區域F(第2及第4區域)照射離子束，而選擇性蝕刻區域F內之未被遮罩80遮蔽之積層體之犧牲層22及犧牲層24。區域F係區域A之一部分。區域F只要不含形成接觸孔CH2、CH4之區域即可，可為包含形成接觸孔CH1、CH3之區域之最小區域。如上所述，為了選擇性蝕刻犧牲層22及犧牲層24，離子束較佳包含對犧牲層22及犧牲層24之選擇比高於對絕緣層32及絕緣層34之離子種類。當絕緣層32及絕緣層34包含氧化矽，犧牲層22及犧牲層24包含氮化矽或矽時，離子種類較佳為含H之CxHyFz+離子。作為CxHyFz+離子，例如可為CHF2+離子、或CH2F+離子。當絕緣層32及絕緣層34包含氧化矽，犧牲層22及犧牲層24包含金屬、例如鎢時，離子種類較佳為選自由含大量F之NFx離子(x>2)、SFx離子(x>3)、CFx離子(x>3)組成之群中之一種。此時之離子能量較佳為較低，例如為500eV以下等，如此容易設置與絕緣層32及絕緣層34之選擇比。藉由照射包含如此之離子種類之離子束，絕緣層32及絕緣層34變成蝕刻終止層，從而能夠選擇性蝕刻犧牲層22及犧牲層24。藉由選擇性蝕刻積層體之犧牲層22及犧牲層24，絕緣層32及絕緣層34露出。
接著藉由向區域F照射離子束，而選擇性蝕刻區域F內之未被遮罩80遮蔽之積層體之絕緣層32及絕緣層34。如上所述，為了選擇性蝕刻絕緣層32及絕緣層34，離子束較佳包含對絕緣層32及絕緣層34之選擇比高於犧牲層21及犧牲層23之離子種類。當絕緣層32及絕緣層34包含 氧化矽，犧牲層21及犧牲層23包含氮化矽、矽或鎢時，離子種類較佳為不含H之CxFy+離子。作為CxFy+離子，例如可為C3F5+離子或C4F6+離子。藉由照射包含如此之離子種類之離子束，犧牲層21及犧牲層23變成蝕刻終止層，從而能夠選擇性蝕刻絕緣層32及絕緣層34。藉由選擇性蝕刻積層體之絕緣層32及絕緣層34，犧牲層21及犧牲層23露出而形成接觸孔CH1及CH3。
於本實施方式中，表示了露出不同之4層犧牲層21、22、23、24之接觸孔CH1、CH2、CH3、CH4之形成方法。但並不限定於此，當積層更多層時，可藉由向形成對應接觸孔之每個區域切換含特定離子種類之離子束而反覆進行照射，藉由上述方法形成更多不同深度之接觸孔CH。又，圖12及圖13所示之使用區域E、F之工序不同。照射區域之切換較第1實施方式之積層配線構造體之製造方法少一次，能夠製造同樣之積層配線構造體。
接下來，利用圖9及圖10說明之方法形成圖3所示之積層配線構造體17。
如上所述，本實施方式之積層配線構造體之製造方法藉由向特定區域照射含特定離子種類之離子束而選擇性蝕刻特定之層，從而能夠控制接觸孔CH距積層體上表面之深度，能夠提高積層配線構造體之可靠性。又，能夠容易地形成與積層體內之各導電層連接之接觸插塞50，從而能夠提高積層配線構造體之製造效率。
<第3實施方式>除了接觸孔CH及接觸插塞50之形狀以外，本實施方式之積層配線構造體之構成與第1實施方式之積層配線構造體之構成相同。除了不使用遮罩80而將離子束僅照射至形成接觸孔CH之 區域以外，本實施方式之積層配線構造體之製造方法與第1實施方式之積層配線構造體之製造方法相同。省略與第1實施方式相同之說明，此處說明與第1實施方式之積層配線構造體之構成及製造方法不同之部分。
[積層配線構造體之構成]圖14係表示積層配線構造體17a之構成之俯視圖(A)及剖視圖(B)。積層配線構造體17a具有於半導體基板11上積層之複數個導電層71、72、73、74。複數個導電層71、72、73、74與複數個絕緣層31、32、33、34、35交替地於與半導體基板11之主面垂直之方向上週期性積層。
接觸孔CH1a、CH2a、CH3a、CH4a(此處，不區分接觸孔CH1a、CH2a、CH3a、CH4a時稱為接觸孔CHa)貫穿上層相互積層之複數個導電層70及複數個絕緣層30而形成至對應之導電層71、72、73、74為止。即，接觸孔CH1a、CH2a、CH3a、CH4a距積層配線構造體17a上表面之深度各不相同。於本實施方式中，接觸孔CHa被絕緣層35包圍上部之直徑、與連接對應導電層之底部之直徑不同。接觸孔CHa之底部之直徑小於上部之直徑。但並不限定於此，上部與底部之間之中間部之直徑亦可大於上部之直徑。
接觸孔CHa內形成接觸插塞50a。接觸插塞51a、52a、53a、54a距積層配線構造體17a上表面之長度各不相同。接觸插塞50a亦可均為圓錐台形。
接觸插塞50a與接觸孔CHa中貫穿之上層導電層70絕緣。於接觸孔CHa之側面形成有圓筒狀之絕緣膜60。即，接觸插塞50a之側面被絕緣膜60覆蓋。
[積層配線構造體之製造方法]參照圖15來說明本實施方式 之積層配線構造體17a之製造方法。
於本實施方式中，亦可不形成遮罩。接觸孔CHa可藉由向形成各接觸孔CHa之區域照射離子束進行蝕刻而形成。除了將照射離子束之區域限定為形成接觸孔CHa之區域以外，與第1實施方式及第2實施方式之積層配線構造體之製造方法相同，因此省略說明。相較第1實施方式之積層配線構造體之製造方法，無需使用遮罩便能形成類似之積層配線構造體。
如上所述，本實施方式之積層配線構造體之製造方法藉由向特定區域照射含特定離子種類之離子束而選擇性蝕刻特定之層，從而能夠控制接觸孔CHa距積層體上表面之深度，能夠提高積層配線構造體之可靠性。又，能夠容易地形成與積層體內之各導電層連接之接觸插塞50a，從而能夠提高積層配線構造體之製造效率。
<第4實施方式>除了積層體為階段構造以外，本實施方式之積層配線構造體之構成與第1實施方式之積層配線構造體之構成相同。除了不使用遮罩80地利用離子束形成積層體之階段構造以外，本實施方式之積層配線構造體之製造方法與第1實施方式之積層配線構造體之製造方法相同。省略與第1實施方式相同之說明，此處說明與第1實施方式之積層配線構造體之構成及製造方法不同之部分。
[積層配線構造體之構成]圖16係表示積層配線構造體17b之構成之俯視圖(A)及剖視圖(B)。積層配線構造體17b具有於半導體基板11上積層之複數個導電層71b、72b、73b、74b。複數個導電層71b、72b、73b、74b與複數個絕緣層31b、32b、33b、34b、35b交替地於與半導體基板11之主面垂直之方向上週期性積層。複數個導電層71b、72b、73b、 74b及複數個絕緣層31b、32b、33b、34b、35b分別以下層之導電層70b露出之方式形成階段構造。積層體上形成包覆階段構造之絕緣體90b。
絕緣體90b上形成有接觸孔CH1b、CH2b、CH3b、CH4b(此處，不區分接觸孔CH1b、CH2b、CH3b、CH4b時稱為接觸孔CHb)。接觸孔CH1b、CH2b、CH3b、CH4b貫穿絕緣體90b而形成至對應之導電層71b、72b、73b、74b為止。即，接觸孔CH1b、CH2b、CH3b、CH4b距積層配線構造體17b上表面之深度各不相同。於本實施方式中，接觸孔CHb之被絕緣體90b包圍之上部之直徑、與連接對應之導電層之底部之直徑大體相同。但並不限定於此，接觸孔CHb之上部之直徑與底部之直徑亦可不同，上部與底部之間之中間部之直徑亦可大於上部或底部之直徑。
接觸孔CHb內形成接觸插塞51b、52b、53b、54b。接觸插塞51b、52b、53b、54b距積層配線構造體17b上表面之長度各不相同。
[積層配線構造體之製造方法]參照圖17來說明本實施方式之積層配線構造體17b之製造方法。
本實施方式中不形成遮罩。本實施方式之積層體之階段構造係不使用遮罩而是像第1實施方式之積層配線構造體之製造方法說明般藉由照射離子束進行蝕刻而形成。除了照射離子束時不使用遮罩以外，與第1實施方式及第2實施方式之積層配線構造體之製造方法相同，因此省略說明。相較第1實施方式之積層配線構造體之製造方法，無需形成遮罩便能製造類似之積層配線構造體。
如上所述，本實施方式之積層配線構造體之製造方法藉由向特定區域照射含特定離子種類之離子束而選擇性蝕刻特定之層，從而能 夠控制階段構造之階差，能夠提高積層配線構造體之可靠性。又，能夠容易地形成與積層體內之各導電層連接之接觸插塞50b，從而能夠提高積層配線構造體之製造效率。
<第5實施方式>本實施方式之積層配線構造體之構成與第1實施方式之積層配線構造體之構成相同。本實施方式之積層配線構造體之製造方法與第1實施方式之積層配線構造體之製造方法相同。本實施方式之離子束照射裝置之構成除了具備兩個光束線以外，與第1實施方式之離子束照射裝置之構成相同。省略與第1實施方式相同之說明，此處說明與第1實施方式之離子束照射裝置之構成不同之部分。
[離子束照射裝置之構成]圖18係表示離子束照射裝置之構成之模式圖。圖18所示之離子束照射裝置100a係ECR(Electron Cyclotron Resonance，電子迴旋加速器共振)電漿型，具備電漿產生室200、光束線300、光束照射室400。
本實施方式之離子束照射裝置100a具備產生含相同離子種類之離子束之兩個電漿產生室200a、200b(此處，不區分電漿產生室200a、200b時稱為電漿產生室200)。電漿產生室200a、200b例如可產生包含選擇性蝕刻絕緣層30(TEOS膜)之C3F5+離子、或C4F6+離子、及選擇性蝕刻犧牲層20(SiN膜)之CHF2+離子、或CH2F+離子兩者之離子束。
由電漿產生室200a、200b產生之離子束分別經由質量選擇器210a、210b、快門220a、220b而到達各光束線300a、300b。質量選擇器210a、210b將各目標離子分離並引出。例如，於真空腔室內，產生含碳元素及氟元素之CF系電漿、及含碳元素、氫元素、氟元素之CHF系電漿兩者後，可藉由質量選擇器210a、210b抽取(選擇)C3F5+離子、或 C4F6+離子、或CHF2+離子、或CH2F+離子之任一種。質量選擇器210a、210b抽取(選擇)相同離子種類。快門220a、220b例如為法拉第杯，用於遮蔽各離子束。快門控制部230控制快門220a、220b之開閉。快門控制部230照射含相同離子種類之兩個離子束兩者或者將兩者遮蔽。即，快門控制部230至少於打開快門220a時打開快門220b，於關閉快門220a時關閉快門220b。藉由具有此種構成，能夠同時照射含相同離子種類之兩個離子束，從而能夠提高蝕刻效率。
光束線300a、300b使由電漿產生室200a或電漿產生室200b產生之離子束經由聚光鏡310a、310b、光圈320a、320b、偏向器330a、330b、物鏡340a、340b而到達光束照射室400。離子束被聚光鏡310a、310b、光圈320a、320b、物鏡340a、340b聚焦而可控制離子束之光點大小。離子束之光點大小(半值全寬)例如可為奈米級至微米級。偏向器330a、330b可使離子束以固定順序掃描或者偏向任意位置。藉由具有此種構成，能夠使兩個離子束僅照射至特定之照射區域內。
光束照射室400具備用於固定基板之載台410、及控制載台410與離子束之相對位置之相對位置控制部420。相對位置控制部420例如可藉由移動載台410來控制離子束之照射區域。藉由具有此種構成，能夠控制照射兩個離子束之區域。
如上所述，本實施方式之離子束照射裝置藉由向特定區域照射含特定離子種類之離子束而選擇性蝕刻特定之層，從而能夠控制接觸孔CH距積層體上表面之深度，能夠提高半導體裝置之可靠性。又，無需多次使用光微影，便能提高半導體裝置之製造效率。
<變化例1>本變化例之離子束照射裝置之構成除了藉由 兩個質量選擇器選擇不同離子種類以外，與第5實施方式之離子束照射裝置之構成相同。省略與第5實施方式相同之說明，此處說明與第5實施方式之離子束照射裝置之構成不同之部分。
[離子束照射裝置之構成]本變化例之離子束照射裝置100a具備產生含相同離子種類之離子束之兩個電漿產生室200a、200b(此處，不區分電漿產生室200a、200b時稱為電漿產生室200)。電漿產生室200a、200b例如可產生包含選擇性蝕刻絕緣層30(TEOS膜)之C3F5+離子、或C4F6+離子、及選擇性蝕刻犧牲層20(SiN膜)之CHF2+離子、或CH2F+離子兩者之離子束。
由電漿產生室200a、200b產生之離子束分別經由質量選擇器210a、210b、快門220a、220b而到達各光束線300a、300b。質量選擇器210a、210b將各目標離子分離並引出。例如，於真空腔室內，產生含碳元素及氟元素之CF系電漿、及含碳元素、氫元素、氟元素之CHF系電漿兩者後，可藉由質量選擇器210a、210b抽取(選擇)C3F5+離子、或C4F6+離子、或CHF2+離子、或CH2F+離子中之任一種。質量選擇器210a、210b抽取(選擇)不同離子種類。快門220a、220b例如為法拉第杯，用於遮蔽各離子束。快門控制部230控制快門220a、220b之開閉。快門控制部230選擇含不同離子種類之兩個離子束中之任一者或者將兩者遮蔽。即，快門控制部230至少於打開快門220a時關閉快門220b，於打開快門220b時關閉快門220a。藉由具有此種構成，能夠適當地切換含不同離子種類之兩個離子束。
如上所述本變化例之離子束照射裝置藉由向特定區域照射含特定離子種類之離子束而選擇性蝕刻特定之層，從而能夠控制接觸孔 CH距積層體上表面之深度，能夠提高半導體裝置之可靠性。又，無需多次使用光微影，便能提高半導體裝置之製造效率。
<變化例2>本變化例之離子束照射裝置之構成除了具備電漿產生室、光束線、光束照射室各一個以外，與第5實施方式之離子束照射裝置之構成相同。省略與第5實施方式相同之說明，此處說明與第5實施方式之離子束照射裝置之構成不同之部分。
[離子束照射裝置之構成]圖19係模式性表示離子束照射裝置之構成之模式圖。圖19所示之離子束照射裝置100b係ECR(Electron Cyclotron Resonance)電漿型，具備電漿產生室200、光束線300、光束照射室400。
本變化例之離子束照射裝置100b具備一個電漿產生室200。電漿產生室200例如可產生包含選擇性蝕刻絕緣層30(TEOS膜)之C3F5+離子、或C4F6+離子、及選擇性蝕刻犧牲層20(SiN膜)之CHF2+離子、或CH2F+離子兩者之離子束。
由電漿產生室200產生之離子束經由質量選擇器210、快門220而到達一個光束線300。質量選擇器210將目標離子分離並引出。例如，於真空腔室內，產生含碳元素及氟元素之CF系電漿、及含碳元素、氫元素、氟元素之CHF系電漿兩者後，可藉由質量選擇器210抽取C3F5+離子、或C4F6+離子、或CHF2+離子、或CH2F+離子中之任一種。快門220例如為法拉第杯，用於遮蔽離子束。快門控制部230控制快門220之開閉。藉由具有此種構成，能夠適當地切換含兩種不同離子種類之離子束。
如上所述，本變化例之離子束照射裝置藉由向特定區域照射含特定離子種類之離子束而選擇性蝕刻特定之層，從而能夠控制接觸孔 CH距積層體上表面之深度，能夠提高半導體裝置之可靠性。又，無需多次使用光微影，便能提高半導體裝置之製造效率。
以上，參照圖式對本發明進行了說明，但本發明並不限定於上述實施方式，於不脫離本發明主旨之範圍內可適當進行變更。例如，業者基於本實施方式之半導體裝置適當地進行之構成要素之追加、刪除或設計變更只要具備本發明之主旨則包含於本發明之範圍內。進而，上述各實施方式只要彼此不矛盾便能適當地組合，關於各實施方式通用之技術事項，即便未明確記載亦包含於各實施方式。
根據本說明書之記載而明確之、或者本領域技術任意容易預測到之不同於上述各實施方式之形態帶來之作用效果之其它作用效果，當然應該理解為係藉由本發明帶來之效果。
關聯申請案之引用
本申請案基於並主張2021年03月05日提出申請之在先日本專利申請第2021-035803號之優先權之利益，並且藉由引用之方式包含其所有內容。
11:半導體基板
17:積層配線構造體
30:絕緣層
31:絕緣層
32:絕緣層
33:絕緣層
34:絕緣層
35:絕緣層
51:接觸插塞
52:接觸插塞
53:接觸插塞
54:接觸插塞
60:絕緣膜
70:導電層
71:導電層
72:導電層
73:導電層
74:導電層
CH1:接觸孔
CH2:接觸孔
CH3:接觸孔
CH4:接觸孔

Claims (12)

  1. 一種半導體裝置之製造方法，其包含以下步驟：於半導體基板上準備積層體，該積層體於第1方向上依序積層第1層、第2層、第3層、第4層，且包含第1區域及不同於上述第1區域之第2區域；藉由向上述第1及第2區域照射離子束，對上述第1及第2區域之上述第4層進行蝕刻而露出上述第3層，於上述第1區域中露出上述第3層之狀態下，向上述第2區域照射離子束，藉而對上述第2區域之上述第3層及上述第2層進行蝕刻而露出上述第1層，控制固定上述半導體基板之載台與上述離子束之相對位置，藉而控制上述離子束對上述第1及/或第2區域之照射，其中對上述第4層進行蝕刻之步驟，係包含照射包含對上述第4層之選擇比高於上述第3層之第1離子種類之離子束，對上述第3層進行蝕刻之步驟，係包含照射包含對上述第3層之選擇比高於上述第2層之第2離子種類之離子束，而露出上述第2層，對上述第2層進行蝕刻之步驟，係包含照射包含對上述第2層之選擇比高於上述第1層之上述第1離子種類之離子束。
  2. 如請求項1之半導體裝置之製造方法，其中上述第2層與上述第4層包含氧化矽，上述第1離子種類包含CxFy+離子，上述第1層與上述第3層包含氮化矽或矽，上述第2離子種類包含CxHyFz+離子。
  3. 如請求項1之半導體裝置之製造方法，其中上述第2層與上述第4層包 含氧化矽，上述第1離子種類包含CxFy+離子，上述第1層與上述第3層包含金屬，上述第2離子種類包含選自由NFx離子(x>2)、SFx離子(x>3)、CFx離子(x>3)組成之群中之一種。
  4. 如請求項1至3中任一項之半導體裝置之製造方法，其中包含上述第1離子種類之離子束、與包含上述第2離子種類之離子束係於不同電漿產生室中產生，使用快門來選擇離子種類。
  5. 如請求項1至3中任一項之半導體裝置之製造方法，其中包含上述第1離子種類之離子束、及包含上述第2離子種類之離子束係於一個電漿產生室中產生，使用質量選擇器來選擇離子種類。
  6. 如請求項5之半導體裝置之製造方法，其中使用複數個上述電漿產生室來同時照射複數個離子束。
  7. 如請求項1至3中任一項之半導體裝置之製造方法，其中準備上述積層體之步驟，進而包含於上述第4層上形成在上述第1區域及上述第2區域具有開口之遮罩。
  8. 如請求項7之半導體裝置之製造方法，其中上述遮罩之材料包含碳。
  9. 如請求項1至3中任一項之半導體裝置之製造方法，其進而包含於上述第2區域之積層方向上形成絕緣膜之步驟。
  10. 如請求項1至3中任一項之半導體裝置之製造方法，其進而包含於上述第2區域形成接觸插塞之步驟。
  11. 如請求項1至3中任一項之半導體裝置之製造方法，其中當上述第1層與上述第3層包含氮化矽或矽時，進而包含將上述第1層與上述第3層去除，形成導電層之步驟。
  12. 一種積層配線構造體之製造方法，其包含以下步驟：準備積層體，該積層體於第1方向上依序積層第1層、第2層、第3層、第4層，且包含第1區域及不同於上述第1區域之第2區域，藉由向上述第1及第2區域照射離子束，對上述第1及第2區域之上述第4層進行蝕刻而露出上述第3層，於上述第1區域中露出上述第3層之狀態下，向上述第2區域照射離子束，藉而對上述第2區域之上述第3層與上述第2層進行蝕刻而露出上述第1層，控制固定積層上述積層體之基板之載台與上述離子束之相對位置，藉而控制上述離子束對上述第1及/或第2區域之照射，其中對上述第4層進行蝕刻之步驟，係包含照射包含對上述第4層之選擇比高於上述第3層之第1離子種類之離子束，對上述第3層進行蝕刻之步驟，係包含照射包含對上述第3層之選擇比高於上述第2層之第2離子種類之離子束，而露出上述第2層，對上述第2層進行蝕刻之步驟，係包含照射包含對上述第2層之選擇比高於上述第1層之上述第1離子種類之離子束。
TW110125248A 2021-03-05 2021-07-09 半導體裝置之製造方法、積層配線構造體之製造方法 TWI817158B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021035803A JP2022135775A (ja) 2021-03-05 2021-03-05 半導体装置の製造方法、積層配線構造体の製造方法、およびイオンビーム照射装置
JP2021-035803 2021-03-05

Publications (2)

Publication Number Publication Date
TW202249261A TW202249261A (zh) 2022-12-16
TWI817158B true TWI817158B (zh) 2023-10-01

Family

ID=83064822

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110125248A TWI817158B (zh) 2021-03-05 2021-07-09 半導體裝置之製造方法、積層配線構造體之製造方法

Country Status (4)

Country Link
US (1) US20220285170A1 (zh)
JP (1) JP2022135775A (zh)
CN (1) CN115020420A (zh)
TW (1) TWI817158B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6211527B1 (en) * 1998-10-09 2001-04-03 Fei Company Method for device editing
TWI487066B (zh) * 2012-07-19 2015-06-01 Macronix Int Co Ltd 用以形成層間連接件於三維堆疊積體電路裝置中的方法
TW202020993A (zh) * 2018-11-28 2020-06-01 台灣積體電路製造股份有限公司 半導體裝置的製造方法及半導體裝置
TWI713114B (zh) * 2017-12-22 2020-12-11 台灣積體電路製造股份有限公司 微影光罩、微影光罩之製造方法以及進行微影製程之方法
TW202101705A (zh) * 2019-03-15 2021-01-01 美商英特爾股份有限公司 半導體裝置的背面接點

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1140395A (ja) * 1997-07-23 1999-02-12 Daihen Corp プラズマ処理装置
JP2009016400A (ja) * 2007-06-29 2009-01-22 Toshiba Corp 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法
US9236392B1 (en) * 2014-08-26 2016-01-12 Sandisk Technologies Inc. Multiheight electrically conductive via contacts for a multilevel interconnect structure
US10141330B1 (en) * 2017-05-26 2018-11-27 Micron Technology, Inc. Methods of forming semiconductor device structures, and related semiconductor device structures, semiconductor devices, and electronic systems
JP2019047093A (ja) * 2017-09-07 2019-03-22 東芝メモリ株式会社 半導体装置およびその製造方法
JPWO2020090451A1 (ja) * 2018-11-02 2021-09-24 セントラル硝子株式会社 ドライエッチング方法
US11049768B2 (en) * 2019-10-29 2021-06-29 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, and electronic systems

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6211527B1 (en) * 1998-10-09 2001-04-03 Fei Company Method for device editing
TWI487066B (zh) * 2012-07-19 2015-06-01 Macronix Int Co Ltd 用以形成層間連接件於三維堆疊積體電路裝置中的方法
TWI713114B (zh) * 2017-12-22 2020-12-11 台灣積體電路製造股份有限公司 微影光罩、微影光罩之製造方法以及進行微影製程之方法
TW202020993A (zh) * 2018-11-28 2020-06-01 台灣積體電路製造股份有限公司 半導體裝置的製造方法及半導體裝置
TW202101705A (zh) * 2019-03-15 2021-01-01 美商英特爾股份有限公司 半導體裝置的背面接點

Also Published As

Publication number Publication date
JP2022135775A (ja) 2022-09-15
TW202249261A (zh) 2022-12-16
CN115020420A (zh) 2022-09-06
US20220285170A1 (en) 2022-09-08

Similar Documents

Publication Publication Date Title
US11825656B2 (en) 3D NAND memory device and method of forming the same
US10128257B2 (en) Select transistors with tight threshold voltage in 3D memory
US10096613B2 (en) Semiconductor device and method for manufacturing same
TW565947B (en) Non-volatile memory cells with selectively formed floating gate
US9997526B2 (en) Semiconductor device and method for manufacturing same
US9929041B1 (en) Semiconductor device and method for manufacturing same
US7186607B2 (en) Charge-trapping memory device and method for production
US10483277B2 (en) Semiconductor memory device and method for manufacturing the same
TWI717738B (zh) 整合晶片及整合晶片製造方法
KR20090047614A (ko) 수직형 반도체 소자 및 그 제조 방법.
US7375387B2 (en) Method for producing semiconductor memory devices and integrated memory device
KR20030078023A (ko) 반도체 디바이스 및 이를 이용한 반도체 메모리
WO2015189916A1 (ja) 柱状半導体メモリ装置及びその製造方法
US7879658B2 (en) Semiconductor device and method for manufacturing the same
US6930003B2 (en) Method of manufacturing semiconductor device
TWI817158B (zh) 半導體裝置之製造方法、積層配線構造體之製造方法
US20160035792A1 (en) Semiconductor memory device and method for manufacturing same
JP2004095957A (ja) 半導体装置およびその製造方法
US6989305B2 (en) Method of manufacturing semiconductor device
TWI794906B (zh) 半導體裝置之製造方法及離子束照射裝置
JP2003023117A (ja) 半導体集積回路装置の製造方法
TWI805315B (zh) 半導體結構及其製造方法
KR20000044855A (ko) 플래쉬 메모리 소자의 제조 방법
KR100875166B1 (ko) 플래시 메모리 소자 및 그의 제조 방법
KR20050117443A (ko) 부분 소노스 형 게이트를 갖는 플래시 메모리 소자의제조방법