KR20030078023A - 반도체 디바이스 및 이를 이용한 반도체 메모리 - Google Patents

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KR20030078023A
KR20030078023A KR10-2003-0018958A KR20030018958A KR20030078023A KR 20030078023 A KR20030078023 A KR 20030078023A KR 20030018958 A KR20030018958 A KR 20030018958A KR 20030078023 A KR20030078023 A KR 20030078023A
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이노텍 가부시기가이샤
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Abstract

셀 트랜지스터(TC)는 그 채널영역의 일부보다 낮은 레벨에 형성된 소스/드레인영역(BL)을 포함한다. 선택 트랜지스터(STE)는 셀 트랜지스터(TC)의 소스/드레인영역(BL)과 실질적으로 동일한 레벨에 형성된 소스/드레인영역(BL)을 가진다. 셀 트랜지스터(TC)의 소스/드레인영역(BL) 중 하나와 선택 트랜지스터(STE)의 소스/드레인영역(BL) 중의 하나는 실질적으로 동일한 평면에서 서로 전기적으로 상호접속된다.

Description

반도체 디바이스 및 이를 이용한 반도체 메모리 {SEMICONDUCTOR DEVICE AND SEMICONDUCTOR MEMORY USING THE SAME}
본 발명은 반도체 디바이스 및 반도체 메모리에 관한 것으로, 특히, 2개의 트랜지스터의 소스/드레인 영역을 서로 접속시키는데 유용한 기술에 관한 것이다.
오늘날, EEPROM(전기소거식 이피롬)을 포함하는 비휘발성 메모리가 예를 들어, 모바일텔레폰에 널리 사용되고 있다. EEPROM은 예를 들어, 그 플로팅케이트에 전하가 있는지의 여부를 기초로 하여 각각의 셀 트랜지스터에 1비트의 정보만을 저장하게 된다. 그러나, 디바이스의 소형화를 촉진시키기 위하여, 셀 트랜지스터에 2비트 이상의 정보를 저장할 수 있게 하는 셀 트랜지스커의 다중비트 구성을 구현하는 것이 바람직하다.
종래에 다중비트 트랜지스터가 다양한 형태로 제안되었으나, 복수의 그루브로 형성된 실리콘 기판 및 그루브의 측벽상에 형성된 플로팅게이트를 포함하는 다중비트 트랜지스터에 관심이 집중되고 있다. 이러한 형식의 다중비트 트랜지스터의 세부사항에 관해서는, 일본국 특개평 제324911호 및 제3249812호를 참조할 수 있다.
상술된 다중비트 트랜지스터에서, 소스/드레인 영역은 그루브의 바닥부에 형성되는 한편, 채널영역은 실리콘기판의 표면상에 형성된다. 따라서, 소스/드레인 영역 및 채널영역은 서로 상이한 레벨에 위치된다. 이러한 구성은 기판의 표면상에 위치된 소스/드레인 영역 및 채널영역 모두를 갖는 일반적인 MOS(금속산화물반도체)트랜지스터의 구성과는 완전히 다르다.
일반적으로, 반도체메모리는 셀 트랜지스터 뿐만 아니라, 트랜지스터 또는 뱅크를 선택하는 선택 트랜지스터를 포함한다. 선택 트랜지스터는 일반적으로 MOS트랜지스터로 구현된다. 셀 트랜지스터의 소스/드레인 영역과 선택 트랜지스터의 소스/드레인이 함께 접속되어, 턴온될 때, 선택 트랜지스터들 중의 어느 하나가 그것에 접속된 셀 트랜지스터 또는 뱅크를 선택한다. 그러나, 선택 트랜지스터의 소스/드레인은 기판의 표면상에 형성되는 한편, 셀 트랜지스터의 소스/드레인 영역은 상술된 바와 같이, 그루브의 바닥부상에 형성된다. 더 상세하게는, 이러한 2가지 상이한 종류의 트랜지스터의 소스/드레인은 레벨이 서로 다르다 즉, 동일 평면상에 존재하지 않는다. 따라서, 기술적으로 2가지 종류의 트랜지스터의 소스/드레인 영역을 서로 접속시키는 것이 어려우며, 아직 구현되어 있지 않다.
본 발명의 목적은 동일한 트랜지스터의 채널영역이 상이한 레벨에 있는 트랜지스터의 소스/드레인 영역을 여타의 트랜지스터의 소스/드레인 영역과 용이하게 접속시킬 수 있는 반도체 디바이스 및 반도체 메모리를 제공하는 것이다.
도 1은 본 발명을 구현하는 셀 트랜지스터를 나타내는 부분 단면도;
도 2는 도 1의 셀 트랜지스터의 나타내는 등가회로도;
도 3은 예시된 실시예의 셀 트랜지스터에 데이터를 기록하는 기록모드를 설명하는 단면도;
도 4a 내지 도 4d는 예시된 실시예의 셀 트랜지스터로 얻을 수 있는 4가지 상이한 상태를 나타내는 단면도;
도 5a 및 도 5b는 예시된 실시예의 셀 트랜지스터로부터 데이터를 읽어오는 판독모드를 나타내는 도면;
도 6a 및 도 6b는 예시된 실시예의 셀 트랜지스터로부터 상태(1, 0)가 어떻게 감지되는 지를 이해시키는데 유용한 도면;
도 7은 셀 트랜지스터의 일부를 형성하는 플로팅게이트에 주입된 전자를 방전시키는 특정 방법을 이해하는 데에 유용한 도면;
도 8은 예시된 실시예의 반도체 메모리의 일반적인 구성을 개략적으로 나타내는 블록도;
도 9는 예시된 실시예의 반도체 메모리를 나타내는 부분적으로 단면처리된부분 사시도;
도 10 내지 도 35는 예시된 실시예의 반도체 메모리를 제조하는 일련의 단계를 설명하는 부분적으로 단면처리된 부분 사시도;
도 36은 본 발명에 따른 반도체 메모리의 대안적인 실시예를 나타내는 사시도;
도 37은 대안적인 실시예에 포함된 3가지 상이한 종류의 금속 와이어를 나타내는 사시도;
도 38a 내지 도 57은 대안적인 실시예의 반도체 메모리를 제조하는 일련의 단계를 설명하는 단면도;
도 58은 본 발명의 또 다른 대안적인 실시예를 나타내는 특정 배열의 S형 메모리를 나타내는 단면도;
도 59는 본 발명의 또 다른 대안적인 실시예를 나타내는 특정 배열의 L형 메모리를 나타내는 단면도;
도 60은 도 58의 실시예의 소스/드레인 영역(BL1, BL2) 및 기록모드, 판독모드 및 삭제모드 각각의 제어게이트(CG)에 할당된 특정 전압을 나열하는 표;
도 61은 도 59의 실시예의 소스/드레인 영역(BL1, BL2) 및 기록모드, 판독모드 및 삭제모드 각각의 제어게이트(CG)에 할당된 특정 전압을 나열하는 표이다.
본 발명에 따르면, 반도체 디바이스는 제1 및 제2 트랜지스터를 포함한다. 제1트랜지스터는 그 채널영역의 부분보다 하부 레벨에 소스/드레인 영역이 형성된다. 제2트랜지스터는 제1트랜지스터의 소스/드레인 영역과 실질적으로 동일한 레벨에 채널영역 및 소스/드레인 영역이 형성된다. 제1트랜지스터의 소스/드레인 영역 중의 하나와 제2트랜지스터의 소스/드레인 영역 중의 하나는 실질적으로 동일평면에서 서로 전기적으로 접속된다.
또한, 본 발명에 따르면, 반도체 메모리는 복수의 돌출부로 형성된 하나의도전형 반도체 기판을 포함한다. 반대 도전형의 비트 라인은 인접한 돌출부들 사이의 반도체기판의 주표면상에 형성된다. 셀 트랜지스터는 각 행방향 및 열방향에 복수의 어레이로 배열되고, 각각의 셀 트랜지스터는 소스영역 및 드레인영역 중의 어느 하나를 비트라인으로 사용한다. 채널영역은 적어도 하나의 돌출부의 최상부에 형성된다. 선택 트랜지스터에는 비트라인을 선택하기 위하여 실질적으로 동일한 레벨에 채널영역 및 소스/드레인 영역이 형성된다. 선택 트랜지스터의 소스/드레인 영역 중의 하나와 비트라인은 실질적으로 동일평면에서 서로 전기적으로 접속된다.
도 1을 참조하면, 본 발명에 구현되어 있는 반도체 메모리내의 셀 트랜지스터가 도시되어 있다. 도시된 바와 같이, TC로 표시되어 있는 셀 트랜지스터는 하나의 도전형 반도체 기판인 P형 실리콘기판(12)상에 형성된다. P형 웰(13)은 P형 실리콘기판(12)에 형성된다. 복수의 돌출부(13a)(하나만 도시되어 있음)는 P형 실리콘기판(12)의 주표면으로부터 돌출된다.
비트 라인(BL1, BL2)은 돌출부(13a)의 양 측벽에 있는 P형 웰(13)의 표면상에 형성된다. 보다 상세하게는, P형 웰(13)의 도전형과 반대인 N형 불순물의 이온들은 비트라인(BL1, BL2)이 형성될 위치에서 P형 웰(13)의 표면에 주입된다.
비트라인(BL1, BL2)은 각 열방향으로 연장되면서 메모리셀어레이의 행방향으로 나란히 배열된다.
게이트절연층 즉, 제1절연층(15c)은 돌출부(13a)의 최상면(13c)상에 형성된다. 상기 돌출부(13a)는 서로 마주하고 있는 한 쌍의 측벽(13b)을 가지고, 이 위에, 돌출부(13a)와 도전형이 반대인 반대 도전형 즉, N형영역(17)이 형성된다. N형영역(17)의 불순물농도는 비트라인(BL1, BL2)의 농도와 같이 1/100 내지 1/10000, 바람직하게는 1/1000이 되도록 선택한다.
터널절연층 즉, 제2절연층(15a)은 측벽(13b)과 비트라인(BL1) 및 나머지 측벽(13b)과 비트라인(BL1) 중의 하나를 각각 덮는다. 비트라인(BL1, BL2)은 다음에 상세하게 설명되는 바와 같이, 소스/드레인 영역으로서도 두 가지로 작용한다. 이런 맥락에서, 비트라인(BL1, BL2)은 때때로 소스/드레인 영역으로 불려질 것이다.
플로팅게이트(FG1, FG2)는 각각 소스/드레인 영역(BL1, BL2) 및 그것에 인접한 터널절연층(15a)을 거쳐 돌출부(13a)의 마주하는 측벽(13b)을 향한다. 인터폴리(Inter-polycrystalline)절연층 즉, 제3절연층(15b)에는 플로팅게이트(FG1, FG2)중의 하나가 형성된다. 예시적인 실시예에서, 터널절연층(15a), 인터폴리절연층(15b) 및 게이트절연층(15c)는 실리콘산화물로 형성된다.
제어게이트(CG)는 인터폴리절연층(15b)을 거쳐 플로팅게이트(FG1, FG2)를 향하고, 게이트절연층(15c)을 거쳐 돌출부(13a)의 최상면(13c)을 향한다. 대안적으로, 제어게이트(CG)는 그 사이에 인터폴리절연층(15b)이 개재되어 있고, 플로팅게이트(FG1, FG2)를 향하는 세그먼트 및 그 사이에 게이트절연층(15c)이 개재되어 있고, 최상면(13c)을 향하는 세그먼트를 포함할 수도 있다. 이러한 대안적인 실시예에서, 상기 세그먼트는 전기적으로 분리되고 서로 독립적으로 제어된다.
플로팅게이트(FG1, FG2) 및 제어게이트(C) 모두는 다결정실리콘으로 형성된다. 실제로, 복수의 제어게이트(CG)는 열방향으로 배열되고 후술되는 바와 같이 각각의 행방향으로 연장된다. 제어게이트(CG)는 워드라인(WL0, WL1) 등의 역할을 각각 수행한다.
예시적인 실시예에서, 채널영역(330)은 3차원구성으로 돌출부(13a)의 대향측벽(13b) 및 최상부(13c)의 표면층에 형성된다. 채널영역(330) 및 소스/드레인영역(BL1, BL2)은 레벨 즉, 높이가 서로 다르다 즉, 후자의 부분이 전자의 아래에 위치된다. 이러한 구성은 상술된 바와 같이, 기판의 표면상에 형성된 소스/드레인 영역 및 채널영역 양자 모두를 가지고 있는 일반적인 MOS트랜지스터의 구성과는 완전히 상이하다.
도 2는 관련된 다양한 캐패시턴스를 포함하는 셀 트랜지스터(TC)를 나타내는 등가회로도이다. 캐패시턴스는 제어게이트(CG)와 돌출부(13a)의 최상부(13c)간의 캐패시터(CCG), 제어게이트(CG)와 서로 마주하는 플로팅게이트(FG1, FG2)간의 캐패시터(CCF1, CCF2), 플로팅게이트(FG1, FG2)와 서로 마주하는 돌출부(13a)의 측벽(13b)의 간의 캐패시터(CFG1, CFG2) 및 플로팅게이트(FG1, FG2)와 서로 마주하는 소스/드레인영역(BL1, BL2)간의 캐패시터(CFS, CFD)로 표시된다.
셀 트랜지스터(TC)를 구동시키는 방법은 이하에 후술된다. 우선, 2비트 데이터가 셀 트랜지스터(TC)에 어떻게 기록되는 지를 설명하기 위한 도 3을 참조한다. 예시적인 실시예에서, 전자는 돌출부(13a)의 대향면에 위치되는 플로팅게이트(FG1, FG2) 중의 어느 하나에 선택적으로 주입될 수 있다. 도 3에서 알 수 있듯이, 예시의 방법으로 도면에서 우측 플로팅게이트(FG2)내로 전자를 주입하기 위하여, 제어게이트(CG)에 예를 들어, 2.2V의 게이트전압(VG)이 인가되는 한편, 전자가 주입되어야 하는 소스/드레인영역(BL2)에는 예를 들어, 6V의 전압(VDD)이 인가된다. 동시에, 기판(12) 및 여타의 소스/드레인 영역(BL1)은 접지된다. 따라서, 소스/드레인 영역(BL1, BL2)간에는 기록을 위한 전위차 즉, 6V가 인가된다.
도 3에 예시된 조건에서, 제어게이트(CG)에 인가된 양전위는 돌출부(13a)의 최상부(13c)의 표면에 반전층(13d)을 형성한다. 따라서, 이렇게 나타나는 반전층(13d)은 N형 영역(17)을 서로 전기적으로 접속시킨다. N형 영역(17)은 N형 소스/드레인영역(BL1, BL2)중의 하나와 각각 접촉하고 있으므로, N형 소스/드레인영역(BL1, BL2)이 스스로 전기적으로 접속된다. 따라서, 예시적인 실시예의 캐리어 즉, 전자는 화살표(50, 52)로 표시되는 통로를 통과하여 흐른다.
기타의 것들 중에 최상부(13c)를 따라 흐르는 전자에 관심을 기울이면, 플로팅게이트(FG2)는 도면에서 흐름방향의 우측에만 위치된다. 따라서, 이들 전자들은 종래의 구조에서와 같이, 방향을 잡지 않고, 플로팅게이트(FG2)내로 곧바로 주입될 수 있다. 이것은 플로팅게이트(FG2)쪽으로 전자를 끌어당기기 위한 게이트전압(기록전압)(VG)을 종래의 게이트전압보다 낮게 만들 수 있다.
또한, 돌출부(13ba)의 측벽(13b)상에 형성된 N형 영역(17)은 측벽(13b)의 저항을 낮추는 역할을 하여, 측벽(13b)에 걸친 전압강하가 방지된다. 따라서, 예를 들어, 소스/드레인영역(BL1, BL2)간의 6V의 전압보다 약간 낮은 높은 전압이 최상부(13c)의 대향끝단에 인가되어, 최상부(13c)가 전자를 강제로 가속시키도록 한다.따라서, 전자는 도 3에 화살표(52)로 표시되는 바와 같이, 플로팅게이트(FG2)내로 전기적으로 주입된다. 이러한 방식으로, N형 영역(17)이 기록전압(VG)을 낮추는 역할을 한다.
전자가 도 3의 우측플로팅게이트(FG2)에만 주입되었지만, 소스/드레인영역(BL1, BL2)에 인가되는 전압이 서로 대체되기만 한다면, 전자가 좌측플로팅게이트(FG1)에 주입될 수도 있다. 그러므로, 예시적인 실시예는 도 4a 내지 도 4d에 도시된 4가지 상이한 상태를 구현한다. 도 4a는 플로팅게이트(FG1, FG2)중의 어디에도 전자가 주입되지 않는 저장된 비트상태(1, 1)를 나타낸다. 도 4b 및 도 4c는 플로팅게이트(FG1, FG2)중의 하나에만 전자가 주입되는 저장상태(1, 0), (0, 1)를 각각 나타낸다. 도 4d는 플로팅게이트(FG1, FG2) 모두에 전자가 주입되는 상태(0, 0)를 나타내며; 예를 들어, 전자는 우측플로팅게이트(FG2)로 주입된 후, 좌측플로팅게이트(FG1)으로 주입될 수도 있다. 이러한 방식으로, 예시적인 실시예는, (1, 1) 내지 (0, 0)의 2비트 데이터가 단일의 셀 트랜지스터(TC)에 선택적으로 기록되게 한다.
예시적인 실시예는 2개의 플로팅게이트(FG1, FG2)를 포함하고, 상술된 바와 같이, 게이트(FG1, FG2)에 서로 개별적으로 전자가 존재하도록 되어 있다. 따라서, 셀크기가 감소되는 적용에서도, 이것은 종래 기술의 구조에 비해 뚜렷한 전자를 포함하는 플로팅게이트(FG1, FG2)를 명확히 구별할 수 있다.
2비트 데이터가 셀 트랜지스터로부터 어떻게 판독되는지를 설명하기 위하여도 5a 및 도 5b를 참조한다. 우선, 도 5a에 도시된 바와 같이, 제어게이트(CG)에는 예를 들어, 2.2V의 게이트전압(VG)이 인가된다. 뒤이어, 소스/드레인영역(BL2)에는 예를 들어, 1.6V의 전압(VDD)이 인가되는 한편, 나머지 소스/드레인영역(BL1) 및 기판(12)은 접지된다. 따라서, 소스/드레인영역(BL1, BL2)간에는 판독을 위한 전위차 즉, 1.6V가 인가된다. 그 결과, 전위분포에 있어서, 제어게이트(CG)의 전위는 반전층(13d)이 돌출부(13a)의 최상부(13c)에 형성되는 결과와 함께 양전위가 된다. 따라서, 드레인전류(Id1)는 도 5a에 화살표로 표시된 방향으로 흐르게 된다.
뒤이어, 도 5b에 도시된 바와 같이, 소스/드레인영역(BL1, BL2)에 인가된 전압은 동일하게 유지되는 2.2V의 게이트전압(VG)으로 대체된다. 따라서, 소스/드레인영역(BL1, BL2)간의 전위차가 반전되어, 제2드레인전류(Id2)를 도 5b에 화살표로 표시된 방향으로 흐르게 한다.
예시적인 실시예에서, 드레인전류(Id1, Id2)는 소스/드레인영역(BL1, BL2)에 인가되는 전압의 대체로 인하여 차례로 흐르는 것으로 측정된다. 드레인전류(Id1, Id2)의 값은 상세히 후술되는 바와 같이, 상태에 따라 상이해진다. 따라서, 전류세트(Id1, Id2)를 상태들과 일대일로 비교하여, 셀이 어떤 상태에 있는지를 결정할 수 있다. (1, 1) 내지 (0, 0)의 상이한 상태에서 흐르는 드레인전류가 이하에 상세히 후술된다.
도 6a 및 도 6b는 셀 트랜지스터(TG)로부터 상태(1, 0)가 어떻게 감지되는지를 설명한다. 도 6a에서 알 수 있듯이, 전압은 도 5a에서와 동일한 방식으로 셀 트랜지스터(TG)의 구조적 부재로 인가되어, 드레인전류(Id1)를 흐르게 한다. 이러한 조건에서, 우측 플로팅게이트(FG2)의 전위는 전자주입으로 인하여 낮아지지만, 이것은 제어게이트(CG; 2.2V)의 양전위 및 소스/드레인영역(BL2; 1.6V)의 양전위를 향하는 용량(CCF2, CFD)에 의하여 상승된다. 따라서, 플로팅게이트(FG2)의 전위강하가 제한되어, 게이트(FG2)주위의 채널저항이 많이 높아지지 않는다. 따라서, 드레인전류(Id1)는 상대적으로 큰 값을 가진다.
특히, 소스/드레인영역(BL2)과 접촉하는 N형 영역(17)은 소스/드레인영역(BL2)의 전위와 실질적으로 동일한 전위를 가진다. 따라서, 플로팅게이트(FG2)의 전위는 게이트(FG2)주위의 채널저항은 더욱 낮추면서 또한 캐패시턴스(CFG2)에 의하여 소스/드레인(BL)측을 향하여 상승된다. 따라서, 드레인전류(Id1)의 값이 더욱 증가하게 된다.
이어서, 도 6b에 도시된 바와 같이, 소스/드레인영역(BL1, BL2)에 인가된 전압은 드레인전류(Id1)를 흐르게 하도록 서로 대체된다. 이 경우에, 우측플로팅게이트(FG2)의 전위는 전자주입으로 인하여 낮아진다. 또한, 우측 소스/드레인영역(BL2)은 접지에 연결되므로, 플로팅게이트(FG2)의 전위가 게이트(FG2)와 소스/드레인영역(BL2)간의 캐패시턴스(FD)를 거쳐 접지를 향하여 낮아진다. 따라서, 플로팅게이트(FG2)의 전위는 도 6a보다는 도 6b에서 낮으며, 게이트(FG2) 주위의 채널저항을 증가시킨다. 따라서, 드레인전류(Id2)는 이전의 드레인전류(Id1)보다 더 작아진다.
특히, N형 영역(17)은 우측 플로팅게이트(FG2)의 전위가 또한 캐패시턴스(CFG2)에 의하여 접지측을 향하여 낮아지므로 드레인전류(Id2)의 값이 더욱 감소된다. 상술된 바와 같이, 상태(1, 0)는 (Id1, Id2)=(대, 소)를 토대로 식별될 수 있다. 드레인전류(Id1, Id2)중의 더 큰 전류를 식별하기 위하여, 후술되는 바와 같은 감지증폭기가 이들을 기준전류와 각각 비교한다.
셀 트랜지스터(TC)로부터 상태(0, 1)를 감지하기 위하여, 전자가 우측 플로팅게이트(FG2)에 대향하는 좌측 플로팅게이트(FG1)내로 주입된다. 따라서, 드레인전류(Id1, Id2)는 상술된 바와 동일한 방식으로 판단되어, (Id1, Id2)=(소, 대)를 유지한다.
셀 트랜지스터(TC)에서 감지되는 상태(1, 1)에 있어서, 전자는 어느 플로팅게이트(FG1, FG2)에도 주입되지 않는다. 이 경우에, 플로팅게이트(FG1)의 전위 또는 플로팅게이트(FG2)의 전위는 전자에 의하여 낮아지지 않으므로, 드레인전류(Id1, Id2)는 크다. 이 조건은 좌우측방향에서 대칭이다 즉, 드레인전류(Id1, Id2)는 서로 상이하지 않다;(Id1, Id2)=(대, 대). 또한, 상태(0, 0)에 있어서, 전자는 플로팅게이트(FG1, FG2)의 양자 모두에 주입되기 때문에, 좌우측방향에서 대칭이 형성된다. 따라서, (Id1, Id2)=(소, 소)를 유지하며, 이는 드레인전류(Id1, Id2)가 서로 상이하지 않다는 것을 의미한다.
전자를 방전시키는 특정방법 즉, 플로팅게이트(FG1, FG2)에 저장 및 주입된 데이터를 삭제하는 방법이 예시적인 실시예로서 이하에 기술된다. 도 7에서 알 수 있듯이, 전자를 빼내기 위하여, 예를 들어, 12V의 높은 전위(VG)가 제어게이트(CG)에 인가되는 한편, 기판(12) 및 소스/드레인영역(BL1, BL2)은 접지된다. 이에 관해서, 제어게이트(CG)와 소스/드레인영역(BL1, BL2)간의 전위차는 상대적으로 형성된다. 예를 들어, 제어게이트(CG) 및 소스/드레인영역(BL1, BL2)에는 각각 6V 및 -6V의 전압이 공급될 수 있다.
생성된 전위분포에 있어서, 플로팅게이트(FG1, FG2)에서 알 수 있듯이, 제어게이트(CG)는 전위가 더 높아서, 인터폴리절연층(15b)을 거쳐 제어게이트(CG)로부터 전자를 빼낼 수 있다. 물론, 기판(12)의 전위를 제어게이트(CG)보다 높게 만들면, 기판(12)으로부터 전자를 빼내는 것도 가능하다.
예시적인 실시예의 기록, 판독 및 삭제작업이 도시되어 있으며, 셀 트랜지스터(TC)가 메모리셀어레이에 선택되는 것을 전제로 기술된다. 그러나, 실제로는 때때로 셀 트랜지스터(TC)가 선택되지 않는다. 셀 트랜지스터(TC)가 선택되지 않는다고 하더라도, 또 다른 셀 트랜지스터(TC)를 선택하도록 구동전압(VDD)이 비트라인(BL1)에 인가된다. 이 경우에, 선택되지 않은 셀 트랜지스터(TC)의 플로팅게이트(FG1)의 전위는 게이트(FG1)와 비트라인(BL1)간의 큰 캐패시턴스(CFS)로 인하여 비트라인(BL1)의 전위를 향하여 잡아당겨진다. 따라서, 플로팅게이트(FG1)와 소스/드레인 영역(BL1)간의 전위차가 감소되어, 게이트(FG1)와 영역(BL1)간의 터널절연층(15a)이 강한 전기장에 노출되는 것을 방지할 수 있다. 따라서, 터널절연층(15a)을 열화시키는 터널전류가 층(15a)을 통하여 흐르는 것을 성공적으로 방지할 수 있다.
플로팅게이트(FG1, FG2)와 소스/드레인영역(BL1, BL2)간의 캐패시턴스(CFS, CFD)는 선택되지 않은 조건 뿐만 아니라, 기록, 판독 및 삭제에 대하여 기술된 이점을 달성하는데 중요한 역할을 한다는 것을 유의하여야 한다. 예시적인 실시예에서, 플로팅게이트(FG1, FG2)는 플로팅게이트들(FGS1, FGS2)간의 거리를 감소시키도록 소스/드레인 영역(BL1, BL2) 위에 위치됨에 따라, 디바이스크기를 감소시키고 캐패시턴스(CFS, CFD)를 증가시킨다. 플로팅게이트(FG1, FG2) 및 소스/드레인영역(BL1, BL2)은 서로 마주하는 영역에 걸쳐 선택할 수 있도록 개방되어 있다. 상술된 이점은 상술된 영역이 더 커짐에 따라 용이하게 달성될 수 있지만, 영역이 작더라도, 달성될 수 있다.
예시적인 실시예에 따른 반도체 메모리의 일반적인 회로배열을 설명하기 위하여 도 8을 참조한다. 도 8에서, 셀 트랜지스터(TCi,j)는 i번째 행과 j번째 열상에 배치되고 구성되며 상술된 방식으로 동작되는 셀 트랜지스터이다. 셀트랜지스터(TCi,j)는 특정 (1열) X (N행)뱅크 BNKj(j=0, 1, 2, ...)에 각각 속하고; (N행의)N은 선택하도록 개방된 자연수를 나타내는 한편, BNKj의 j는 뱅크(BNKj)에 속하는 모든 셀 트랜지스터(Ti,j)에 의하여 공유되는 열의 번호를 나타낸다.
선택 트랜지스터(STEi,j, STOi,j)는 뱅크(BNKj)를 선택하도록 특정 뱅크 BNKj(j= 0, 1, 2, ...)에 각각 접속된다. 더욱 상세하게는, 선택 트랜지스터(STEi,j)는 짝수뱅크 BNKj(j= 0, 2, 4, ...)를 선택하는데 사용되고, 때때로 이하에서 짝수 뱅크 선택 트랜지스터로 불려질 것이다. 나머지 선택 트랜지스터(STOi,j)는 홀수뱅크 BNKj(j= 1, 3, 5, ...)를 선택하는데 사용되고, 때때로 이하에서 홀수 뱅크 선택 트랜지스터로 불려질 것이다.
하나 건너의 열에 있는 짝수 뱅크 선택 트랜지스터(STEi,m)는 예시된 바와 같이, 그것의 소스/드레인 영역중의 하나에 접속된다. 가상접지선(VGi)(i=0, 2, 4, ...)은 상기 소스/드레인 영역이 상호접속되는 노드(A, D, E)중의 하나에 각각 접속된다. 이것은, 소스/드레인영역이 상호접속되는 노드가 예시된 바와 같이, 각각의 하나의 열에 의하여 짝수 뱅크 선택 트랜지스터(STEi,j)의 노드로부터 시프트되는 것을 제외하고는, 홀수 뱅크 선택 트랜지스터(STOi,j)와 동일하다.
(STEi-1,j)(j=0, 1, 2, 3....)의 표시는 열방향으로 차례로 세어지는 (i-1)번째 뱅크 중에서 짝수뱅크를 각각 선택하는 짝수 뱅크 선택 트랜지스터이다. 또한, (STOi+1,j)(j=0, 1, 2, 3....)의 표시는 열방향으로 차례로 세어지는 (i+1)번째 뱅크 중에서 홀수뱅크를 선택하는 홀수 뱅크 선택 트랜지스터이다.
가상접지선(VGi)(i=0, 2, 4)은 알루미늄이나 유사한 금속으로 형성되어 그들의 전기저항이 낮아지도록 한다. 한편, 비트라인(BLi)(i=0, 1, 2,...)은 가상접지선(VGi)보다 전기 저항이 높은 확산층으로 구현된다.
도 8에 도시된 반도체메모리의 동작이 이하에 설명된다. 반도체메모리는 워드라인과 비트라인을 결합하여 셀 트랜지스터를 선택하지 않지만, 우선, 짝수뱅크의 그룹 BNKj(j=0, 2, 4,...)이나 홀수뱅크의 그룹 BNKj(j=1, 3, 5,...) 중의 어느 하나를 선택한 후, 선택된 짝수 또는 홀수뱅크 BNKj에 속해 있는 셀 트랜지스터(TCi,j)중의 하나를 선택한다.
예를 들어, 짝수뱅크(BNK0)에 속하는 셀 트랜지스터(TC0,0)가 선택되어야 한다고 가정한다. 다음에, 짝수 뱅크 선택라인(SEi)은 짝수뱅크의 그룹 BNKj(j=0, 2, 4,...)을 선택하기 위하여 높아지므로, 짝수뱅크의 선택 트랜지스터 (STEi,j)(j=0, 2, 4,...)를 턴온시킨다. 동시에, 여타의 선택라인(SEi-1, S0i, S0i+1)은 선택라인에 접속되는 모든 트랜지스터의 게이트를 턴오프시키기 위하여 낮아진다. 생성되는 전압분포에서, ON상태의 짝수 뱅크 선택 트랜지스터(STEi,0, STEi,1)는 비트라인(BL0, BL1)을 각각 선택하고, 이를 가상접지선(VG0,VG2)에 각각 전기적으로 접속시킨다. 마찬가지로, 여타의 짝수뱅크(BNK2, BNK4)에 접속된 비트라인은 가상접지선과 전기적인 접속을 이룬다. 이러한 방식으로, 짝수뱅크(BNKj)(j=0, 2, 4,...)가 선택된다.
다음에, 셀 트랜지스터(TC0, 0)를 선택하기 위하여 판독모드의 경우, 셀 트랜지스터(TC0, 0)에 접속된 비트라인(BLO)이 접지레벨이 되는 한편, 1.6V인 전압(VDD)이 비트라인(BL1)에 인가된다. 그리고 2.2V인 판독전압(VG)이 워드라인(WL0)에 인가된다. 전압은 뱅크 선택기(300)를 거쳐 데이터라인/접지라인 선택기(302)로부터 출력되는 것에 유의하여야 한다.
상술된 전압들은 도 5(a)를 참조하여 상술된 바와 같이, 제1드레인전류(Id1)를 셀 트랜지스터(TC0, 0)를 통하여 흐르게 한다. 제1드레인전류(Id1)는 감지 증폭기(304)로부터 데이터라인/접지라인 선택기(302), 뱅크 선택기(300), 가상접지선(VG2), 노드(D), 노드(C), 짝수 뱅크 선택 트랜지스터(STEi, 1), 비트라인 (BL1), 셀 트랜지스터(TC0,0), 비트라인(BLO), 짝수 뱅크 선택 트랜지스터(STEi,0), 노드(B), 노드(A), 가상접지선(VG0), 뱅크 선택기(300), 데이터라인/접지라인 선택기(302)를 거쳐 상기의 순서대로 순차적으로 흐른다. 이 순간, 뱅크 선택기(300)는 목표 짝수뱅크 BNK0이외의 짝수 뱅크(BNK2, BNK4,…)의 트랜지스터를 선택하지 않으므로, 불필요한 짝수뱅크의 셀 트랜지스터에 드레인전류가 흐르는 것을 방지할 수 있다.
그 후, 여타의 전압을 동일하게 유지하면서 비트라인(BL0, BL1) 사이의 전위차가 서로 교체된다. 그 결과, 도 5(b)를 참조하여 상술된 바와 같이, 제2드레인전류(Id2)가 셀 트랜지스터(TC0,0)를 통하여 흐른다. 제2드레인전류(Id2)는 상기 제1드레인전류(Id1)와는 반대인 경로를 통하여 흐른다.
상술된 과정은 감지 증폭기가 셀 트랜지스터(TC0, 0)에 흐르는 제1 및 제2드레인전류(Id1, Id2)를 측정하여, 셀 트랜지스터(TC0, 0)에 "(1, 1)" 내지 "(0, 0)"의 4가지 상태를 판정한다.
도 8에 도시된 회로도에서, 제1드레인전류(Id1)는 확산층으로 구현되는 고저항의 비트라인(BL0, BL1)을 통하여 일정하게 흐르지 않지만, 목표 뱅크(BNK0)까지는 알루미늄으로 형성되어 저항이 낮은 가상접지선(VG2)을 흐른 다음, 비트라인(BL1)을 통하여 흐르게 된다. 이어서, 셀 트랜지스터(TC0, 0)를 통과한 드레인전류(Id1)는 비트라인(BLO)을 경유하여 가상접지선(VG0)을 통하여 흐른다.
그러므로, 제1드레인전류(Id1)가 상기 경로를 흐를 때의 저항은 이것이 비트라인(BL0, BL1)을 통하여 일정하게 흐를때 보다 더 낮다. 따라서, 예시적인 실시예는 제2드레인전류(Id2) 뿐만 아니라, 제1드레인전류(Id1)를 고속으로 감지할 수 있다.
상술된 특정 과정에서는, 짝수 뱅크(BNK0)에 속하는 셀 트랜지스터(TC0, 0)가 선택되었다. 한편, 홀수 뱅크 그룹〔BNKj(i= 1, 3, 5 …)〕에 속하는 트랜지스터(TCi, j)를 선택하기 위해서는, 홀수 뱅크 선택라인(SOi)을 높게 하여, 각 홀수 뱅크 선택 트랜지스터〔ST0i, j(j= 0, 1, 2…)〕를 턴온시킨다. 그 외의 선택라인(SEi, SEi-1, SOi+1)은 낮아지도록 하여, 이들 선택라인이 게이트에 접속되는 트랜지스터를 모두 턴오프시킨다. 나머지 과정은 짝수 뱅크의 선택에 관하여 설명된 과정과 동일하므로, 중복설명을 피하기 위하여 상세히 설명하지 않는다. 상술된 셀 트랜지스터의 선택방법은 때때로 가상접지시스템으로 불려지며, 일본국 특개평 3-179775호 공보에 상세히 기술되어 있다.
도 9는 예시적인 실시예의 반도체 메모리를 나타내는 부분적으로 단면처리된 사시도이다. 도 9에 있어서는, 상술한 바와 같은 구조 요소는 동일한 참조번호로 표시된다. 알 수 있듯이, 도전성 플러그(63)가 도시되지 않은 층간 절연층에 매립되어 있다. 그 층간 절연층상에 가상접지선(VG4)이 형성되어, 도전성 플러그(63)와 전기적으로 접속된다. 도전성 플러그(63)는 도 8의 노드(E)에 대응하는 것으로, 짝수 뱅크 선택 트랜지스터(STEi, 3와 STEi, 4)의 소스/드레인이 상호접속되는 지점에전기적으로 접속된다. 워드라인(WLO, WL1)은 도 1의 제어게이트(CG)에 의하여 구현되며, 행방향으로 연장된다.
셀 트랜지스터(TC0,1)는 그 채널영역이 돌출부(13a)의 측벽(13b)과 최상면(13c)에 형성되고, 그것의 소스/드레인영역(BL2)은 최상면(13c)에 의하여 형성되는 채널영역의 아래에 위치된다. 한편, 짝수 뱅크 선택 트랜지스터(STEi, 2)는 실질적으로 동일면내에 놓여있는 소스/드레인영역(50) 및 채널영역(51)을 갖는 종래의 MOS 트랜지스터이다.
도 9에서 알 수 있듯이, 짝수 뱅크 선택 트랜지스터(STEi, 2)는, 실리콘기판(12)의 표면이 위치하는 종래의 레벨(L1)에 형성되지 않고, 그것보다도 낮은 레벨(L2)에 형성된다. 이 레벨(L2)은 셀 트랜지스터(TC0,1)의 소스/드레인영역(BL2)의 레벨과 실질적으로 일치한다. 2개의 트랜지스터(STEi, 2, TC0,1)의 각 소스/드레인영역(50, BL2)은 각각 실질적으로 동일 평면내에 위치하므로, 수평방향에서 전기적으로 용이하게 접속된다. 이것은 소스/드레인영역의 상호접속에 관하여 상술된 기술적 어려움을 성공적으로 극복한다.
도 10 내지 도 35를 참조하여, 예시적인 실시예의 반도체 메모리의 제조방법이 설명된다. 우선, 도 10에 도시된 바와 같이, 종래의 방법에 의하여, P형 실리콘기판(12)의 주표면에 (예시적인 실시예의 STI(Shallow Trench Isolation)인)절연용 트렌치(12a)가 형성된다. 이어서, 실리콘산화층 또는 유사한 절연체(10)가 트렌치(12a)에 매립된다. 그런 다음, 기판(12)의 표면을 열산화하여 실리콘산화물막(18)을 형성한다. P형 실리콘기판(12)을 마련하기 위하여, 예를 들면 붕소농도가 대략 4.0×1018cm-3인 P+형 기판상에, 붕소농도가 대략 1.0×1015cm-3인 P형 에피택시얼층이 형성될 수 있다.
도 11에 도시된 바와 같이, 도 10의 단계 후에, 실리콘기판(12)에 이온을 주입하여 기판(12)내에 P형 웰(13)을 형성한다. 더욱 상세하게는, 이온은 다음과 같은 조건하에서 4회 연속으로 주입된다. 첫번째 및 두번째 이온주입을 위한 이온시드는 BF2(불화붕소)이고, 세번째 및 네번째 이온주입을 위한 이온시드는 B(붕소)이다. 첫번째 이온주입의 가속에너지는 15KeV이고, 두번째 이온주입의 가속에너지는 45KeV이고, 세번째 이온주입의 가속에너지는 20KeV이고, 네번째 이온주입의 가속에너지는 40KeV이다. 또한, 첫번째 이온주입을 위한 도즈량은 5.0× 1011cm-2이고, 두번째 이온주입을 위한 도즈량은 5.0× 1011cm-2이고, 세번째 이온주입을 위한 도즈량은 6.0× 1012cm-2이고, 네번째 이온주입을 위한 도즈량은 5.0× 1012cm-2이다.
다음에, 도 12에서 알 수 있듯이, 전체 실리콘산화물층(18)을 에칭하여 제거한다. 도 13에서 알 수 있듯이, 기판(12)의 표면을 다시 열산화하여 실리콘산화물층으로 이루어지는 게이트절연층(15c)을 형성한다. 게이트절연층(15c)의 막두께는 대략 10 nm이다. 그 후, 게이트절연층(15c)상에 순서대로 실리콘질화물층(25)(두께는 대략 10 nm), 실리콘산화물층(26)(두께는 4nm) 및 실리콘질화물층(27)(막두께는 50 nm)을 형성한다. 이들 층들은 CVD(화학적기상성장)에 의하여 형성된다. 기판(12)상에 스택된 이러한 층의 기능은 이하의 계속되는 공정의 설명으로부터 명백해진다.
도 14에서 알 수 있듯이, 도 13에 도시된 적층체의 최상층에 위치된 실리콘질화물 층(27)상에 포토레지스트 층(45)을 도포한다. 그런 다음, 포토리소그래피에 의하여 포토레지스트 층(45)을 띠형상으로 패터닝한다. 연이어, 게이트절연층(15c), 실리콘질화물층(25), 실리콘산화물층(26), 실리콘질화물층(27), 절연체(10) 및 P형 웰(13)이 패터닝된 포토레지스트 또는 마스크(45)에 걸쳐 에칭된다. 따라서, 셀 트랜지스터가 후에 형성되는 위치(이하, 메모리 셀부(332)라 함)에서는 트렌치(28)가 형성된다. 각 트렌치(28)의 깊이는 자유로이 선택하도록 되어 있으나, 예시적인 실시예에서는 그 깊이가 대략 380 nm 정도이다. 인접하는 트렌치(28) 사이의 거리는 대략 160 nm 정도이다.
또한, 선택 트랜지스터가 후에 형성될 위치(이하, 선택 트랜지스터부(334)라 함)에서, P형 웰(13)과 절연체(10)가 실질적으로 서로 동일 평면내의 외측에 노출되도록 상기 에칭이 수행된다. 에칭 후, 포토레지스트층(45)은 애싱(ashing)되어 제거된다.
다음에, 도 15에 도시된 바와 같이, 도 14에 도시된 적층체의 노출면 전체에 CVD에 의하여 실리콘산화물층(29)(두께가 대략 20 nm임)이 형성된다. 그런 다음, 도 16에 나타나는 바와 같이, 실리콘산화물층(29)을 두께방향으로 이방성으로 에칭하면서, 트렌치(28)의 측벽에 남겨 놓는다. 상기 이방성 에칭은 예를 들면,RIE(Reactive Ion Etching)에 의해 수행된다.
도 16의 단계 후에, 선택 트랜지스터부(334)에 포토레지스트층(60)이 띠형상으로 형성된다. 연이어, 비소이온이 포트레지스트의 띠 또는 마스크(60)에 걸쳐 주입됨에 따라, P형 웰(13)에 비트라인(BL1 내지 BL4)이 형성된다. 이 때, 각 트렌치(28)의 측벽에 남아있는 실리콘산화물 층(29)은 비소이온이 주입되는 것을 방지한다. 또한, 돌출부(13a)가 마스크로서 작용하기 때문에, 비트라인(BL1 내지 BL4)을 트렌치(28)의 바닥부상에 자체정렬 유형으로 형성한다. 상기 이온주입용 이온시드는 As(비소)이다. 이온주입은 15KeV의 가속에너지 및 2.0×1014cm-2의 도즈량을 가지고 수행된다.
도 18에서는, 평면도에서 알 수 있듯이, 비트라인(BL1 내지 BL4)의 형태를 명확하게 나타내기 위하여, 포토레지스트 띠(60)가 점선으로 표시되어 있다.
도 19에서 알 수 있듯이, 박막이 도시되지는 않았지만, 각 트렌치(28)의 측벽상에 있는 실리콘산화물 층(29)을 대략 10nm만큼 에칭하여 극도로 얇은 막을 형성한다. 다음에, 도 20에서 알 수 있는 바와 같이, 각 돌출부(13a)의 측벽(13b)에 비소를 이온 주입하여, N형 영역(17)을 형성한다. 측벽(13b)에 비소이온을 주입하기 위해서는, P형 실리콘기판(12)은 주입방향에 대하여만 기울어져야 할 것이다. 예시적인 실시예에서는, 기판(12)의 법선(N1)이 이온주입방향(N0)에 대하여 대략 +/-20°만큼 기울어진다.
도 20의 이온주입은 As(비소)의 이온시드, 10(KeV)의 가속에너지,5.0×1011cm-2의 도즈량을 가지고 이루어진다. 또한, 각각의 돌출부(13a)의 측벽(13b)상에 남아있는 실리콘산화물 층(29)은 측벽(13b)에 비소이온이 과도하게 주입되는 것을 방지한다. 이 이온주입 후, 포토레지스트 층(60)이 애싱되어 제거된다.
트렌치(28)의 표층은 디바이스의 채널이 되는 부분이므로, 표층의 특성은 디바이스의 특성에 크게 영향을 준다. 따라서 이후의 단계들에서, 트렌치(28)의 표면이 오염되는 것을 막을 필요가 있다. 이 점을 감안하여, 도 21에 도시된 바와 같이, 예시적인 실시예에서는 열산화에 의하여 대략 4 nm 정도의 희생 실리콘산화물층(31)을 트렌치(28)의 측벽과 바닥부에 형성한다. 희생 실리콘산화물 층(31)은 트렌치(28)의 표면이 오염되는 것을 성공적으로 방지한다. 또한, 상기 층(31)은 트렌치(28)의 표층에 특정적인 격자결함을 제거하는 역할을 하기 때문에, 디바이스의 특성이 저하되는 것을 방지할 수 있다. 희생 실리콘산화물 층(31)은 포토레지스트띠(60)로 덮여져 있지 않은 부분의 비트라인(BL1 내지 BL4)상의 선택 트랜지스터부(334)에 형성된다는 것을 유의하여야 한다.
연이어, 대략 60nm두께의 실리콘질화물 층(30)은 CVD에 의하여 트렌치(28)를 포함하는 적층체의 전체 노출면상에 형성된다. 뒤이어, 선택 트랜지스터부에 대응하는 실리콘질화물층(30) 부분상에 포토레지스트층(61)이 띠의 형태로 코팅된다.
도 22에 도시된 바와 같이, 상기의 실리콘질화물층(30)을 두께방향으로 이방성으로 에칭하여, 트렌치(28)내의 층(30)에 슬롯(30a)이 형성된다. 한편, 선택 트랜지스터부(334)에는, 마스크의 역할을 하는 포토레지스트층(61)의 패턴이 실리콘질화물층(30)에 전사된다.
도 23의 단계 후에, 희생 실리콘산화물층(31) 및 각 비트라인(BL1 내지 BL4)의 부분이 마스크의 역할을 하는 실리콘질화물층(30)으로 선택적으로 에칭된다. 따라서, 각 비트라인(BL1 내지 BL4)에 (대략 10nm의 깊이를 갖는)후퇴부(32)가 형성된다.
이어서, 도 24에 도시된 바와 같이, 비트라인(BL1 내지 BL4)의 저항을 낮추기 위하여, 슬롯(30a)을 통하여 비트라인(BL1 내지 BL4)에 비소이온이 주입된다. 비소가 주입된 부위(33)는 고농도영역 즉, 열방향으로 비트라인(BL1 내지 BL4)의 저항을 낮추는 N+영역으로 조성되어 있다. 상기 주입은 As의 이온시드, 30KeV의 가속에너지, 3.0×1015cm-2의 도즈량을 가지고 이루어진다.
도 25에 도시된 바와 같이, 후퇴부(32)는 실리콘질화물층(30) 또는 마스크에 걸쳐 선택적으로 열산화하여, 선택 산화물 층(15d)을 형성한다. 선택 트랜지스터부(334)에 있어서, 실리콘질화물층(30)으로 덮여져 있지 않은 비트라인(BL1 내지 BL4) 부분도 산화되어, 그곳에 선택 산화물층(15d)이 형성된다.
선택산화물층(15d)을 형성한 후, 포토레지스트층(61)를 애싱으로 제거한 다음, 실리콘질화물층(27, 30)을 에칭하여 제거한다. 이 에칭시에, 실리콘산화물층(26) 및 희생 실리콘산화물층(31)은 에칭 스토퍼의 역할을 한다. 이어서, 실리콘산화물층(26)은 완전히 제거되지만, 선택산화물층(15d)이 남아있을 정도로 실리콘산화물층(26)을 에칭하여 제거한다. 이러한 에칭시에, 실리콘질화물층(25)이 에칭 스토퍼의 역할을 한다. 생성된 스택의 형상이 도 26에 도시된다.
도 27에 도시된 바와 같이, 도 26에 도시된 조건에서, 트렌치(28)의 바닥부 및 측벽을 다시 열산화하여, 막두께가 대략 5nm인 터널절연층(15a)을 형성한다. 터널절연층(15a)은 그 특성이 디바이스동작에 중요한 영향을 미치기 때문에, 우수한 특성이 제공되는 것이 바람직하다. 이를 위하여, 예시적인 실시예에서는 플라즈마산화법을 사용하여 터널절연층(15a)를 형성하며, 이는 레이디얼라인 슬롯 안테나를 이용한 마이크로파 여기 고밀도 플라즈마장치에 의하여 구현되며, 이 플라즈마장치내에는 크립톤(Kr)과 산소(O2)의 혼합가스가 도입된다.
상술된 플라즈마장치에서, 마이크로파에 의해 여기된 Kr은 산소(O2)와 충돌하여 대량의 원자상태 산소(O*)를 생성시킨다. 원자상태 산소(O*)는 트렌치(28)의 표층부에 용이하게 침입하고, 면방향에 관계없이, 트렌치(28)의 바닥부와 측벽을 실질적으로 동일한 속도로 산화시킨다. 따라서, 원으로 확대되어 표시된 바와 같이, 트렌치(28)의 코너부에 균일한 막두께를 갖는 터널절연층(15a)이 형성된다. 상기의 플라즈마산화법에 관한 상세한 내용은, 「제 48회 일본 응용 물리학관계 연합강연회 강연예고집 29P-YC-4」및 일본국 특개 2001-160555호 공보에 개시되어 있다. 상기 터널절연층(15a)은 선택 트랜지스터부(334)내의 선택산화물층(15d)으로 덮여져 있지 않은 비트라인(BL1 내지 BL4) 부분상에도 형성된다는 것에 유의한다.
도 28은 도 27의 단계에 이어지는 단계를 나타낸다. 도시된 바와 같이, 다결정실리콘층(34)이 상기 터널절연층(15a) 및 실리콘질화물층(25)상에 형성된다. 다결정실리콘층(34)은 대략 50nm두께를 가지며, 사전에 인시튜 공정에 의하여 인(P)으로 도핑된다.
다음에, 도 29에 나타나는 바와 같이, 다결정실리콘층(34)을 두께방향 또는 깊이방향으로 이방성으로 에칭한다. 따라서, 도 27의 실리콘질화물층(25)상의 다결정실리콘층(34)이 제거되지만, 트렌치(28)의 측벽상의 터널절연층(15a)에는 남아있게 된다. 트렌치(28)의 측벽상에 남아있는 다결정실리콘층(34)은 플로팅게이트(FG1, FG2)를 조성한다. 그 후, 도 28의 실리콘질화물층(25)은 에칭에 의하여 제거된다.
실리콘질화물층(25)이 생산의 상기 공정까지 한 역할에 대하여 유의하여야 한다. 실리콘질화물층(25)이 게이트절연층(15c)상에 형성되었으며, 도 29의 단계까지, 게이트절연층(15c)을 보호해 왔다.
도 29의 단계 다음에는 도 30에 도시된 바와 같이, 적층체의 전체 노출면이 상술된 플라즈마산화법에 의해 산화된다. 따라서, 게이트절연층(15c) 아래의 실리콘이 산화되어, 층(15c)의 두께를 증가시킨다. 동시에, 플로팅게이트(FG1, FG2)의 표면도 산화되어, 인터폴리절연층(15b)이 형성되고, 각각 대략 8 nm의 두께를 갖는다.
플로팅게이트(FG1, FG2)는 다결정실리콘으로 이루어지기 때문에, 플로팅게이트(FG1, FG2)의 표면에는 상이한 면방향의 결정입자가 다수 형성된다. 그러나, 플라즈마산화법에 의하면 면방향에 관계없이, 균일하게 실리콘산화물층을 형성할 수 있다. 인터폴리절연층(15b)의 막두께가 국소적으로 얇아지고, 얇아진 부위에서 절연특성이 열화되는 것을 방지할 수 있다. 다결정실리콘이 인(P)으로 도핑되어 있는 경우에도, 이러한 이점을 얻을 수 있다.
도 30의 단계 후에 도 31에 도시된 바와 같이, 적층체의 전체 노출면에 다결정실리콘층(37)이 형성된다. 이어서, WSi(텅스텐실리사이드)층(36) 및 실리콘산화물층으로 구현된 캡층(38)이 다결정실리콘층(37)상에 순서대로 순차적으로 형성된다. 그 후, 번갈아 놓인 이들 막을 패터닝함으로써, 워드라인(WL0, WL1) 및 짝수 뱅크 선택라인(SEi, SEi-1)을 형성한다. 상기의 WSi층(36)은 상기 선들(WL0, WL1, SEi, SEi-1)의 저항을 낮추는 역할을 한다.
도 31의 단계 후에는 도 32에 도시된 바와 같이, 적층체의 전체 표면에 포토레지스트층(39)을 도포한 후, 포토리소그래피에 의하여 워드라인(WL0, WL1) 및 선택 트랜지스터부(334)상에만 포토레지스트층(39)를 남겨 놓는다.
뒤이어, 도 33에 도시된 바와 같이, 마스크로 작용하는 포토레지스트층(39)을 가지고 에칭하여, 워드라인(WL0, WL1)으로 덮여져 있지 않은 인터폴리절연층(15b)의 부분을 제거한다. 이 때, 워드라인(WL0, WL1)사이의 게이트절연층(15c)도 약간 에칭된다. 또한, 상이한 에칭제를 사용하여, 워드라인(WL0, WL1)으로 덮여져 있지 않은 플로팅게이트(FG1, FG2)의 부분을 에칭하여 제거할 수있다.
도 33의 단계 후에는 도 34에 도시된 바와 같이, 절연영역(40)은 워드라인(WL0, WL1)으로 덮여져 있지 않은 각각의 돌출부(13a) 측벽(13b) 및 최상부(13c)상에 형성된다. 측벽(13b) 및 최상부(13c)가 관련된 워드라인(WL0, WL1) 아래에 채널영역을 형성하는 한편, 절연영역(40)은 인접한 워드라인(WL0, WL1) 아래의 채널을 전기적으로 분리시킨다. 절연영역(40)을 형성하기 위해서, 포토레지스트층(39) 또는 마스크(39)에 걸쳐 붕소이온을 주입한다. 이 때, 절연영역(40)이 돌출부(13a)의 측벽(13b)에 형성되도록 기판(12)이 주입방향에 대하여 기울어진다. 예시적인 실시예에서는 상술된 바와 같이, P형 실리콘기판(12)의 법선(n1)을 주입방향(n0)에 대하여 대략 +/-20 °까지 기울인다. 더 상세하게는, 이온시드는 BF2이고, 20KeV의 가속에너지 및 1.0×1013cm-2의 도즈량으로 주입된다.
도 34의 단계 후에는 도 35에 도시된 바와 같이, 포토레지스트층(39)를 애싱하여 제거한다. 그 후, 짝수 뱅크 선택라인(SEi, SEi-1)의 양측의 P형 웰(13)에 저농도로 비소이온이 주입된다. 뒤이어 종래의 방법으로 짝수 뱅크 선택라인(SEi, SEi-1)의 측벽에, 실리콘산화물층일 수도 있는 측벽 절연층(62)을 형성하는 단계가 이어진다. 그 후, 마스크로 작용하는 측벽 절연층(62)에 고농도로 비소이온을 주입함으로써, LDD(Lightly Doped Drain)구조로 제공되는 소스/드레인영역(50)을 구비한 짝수 뱅크 선택 트랜지스터(STEi, j)를 형성한다. 짝수 뱅크 선택 트랜지스터(STEi,j)에서는, 터널절연층(15a)이 게이트절연층의 역할을 한다.
도 35의 단계 다음에는 도 9에 도시된 바와 같이, 도시되지 않은 실리콘산화물층 또는 유사한 층간 절연층을 전체 적층체위에 형성한다. 그 다음, 층간 절연층 및 선택산화물층(15d)에 콘택트홀을 형성한 다음, 콘택트홀에 도전성 플러그(63)를 매립한다. 도전성 플러그(63)에는 예를 들어, TiN(질화티탄) 및 W(텅스텐)의 이중층구조가 제공될 수도 있다. 그 후, 층간 절연층에 알루미늄층을 형성하여 그것을 패터닝함으로써, 상기 플러그(63)에 전기적으로 접속된 가상접지선(VG4)을 형성한다. 상술된 일련의 단계의 의하여, 예시적인 실시예의 반도체 메모리가 완성된다.
본 발명의 대안적인 실시예가 이하에 설명된다. 대안적인 실시예에서, 상기 설명한 실시예의 구성요소와 동일한 부분은 동일한 참조부호로 표시되며, 반복설명을 피하기 위하여 상세히 설명하지 않는다.
일반적으로, 반도체 메모리는 셀 트랜지스터를 구동하기 위한 구동 트랜지스터를 포함한다. 예시적인 실시예에서는, 구동 트랜지스터가 선택 트랜지스터(STE, STO)와 상이한 레벨(높이)에 위치되더라도, 구동 트랜지스터와 선택 트랜지스터(STE, STO)는 동일공정에 의해 형성된다. 또한, 예시적인 실시예에서는, 열방향으로 돌출부의 끝단부에 보호용 절연층이 형성된다. 이들 절연층은 반도체 메모리에 포함되는 LDD 트랜지스터 즉, 예시적인 실시예의 구동 트랜지스터 및 선택 트랜지스터(STE, STO)상에 위치된 측벽 절연층과 동일한 공정에 의해 형성된다.
또한, 예시적인 실시예에서, 행방향으로 복수의 어레이에 배열된 셀 트랜지스터(TC)는 복수의 블록으로 분할된다. 인접하는 셀 트랜지스터 블록들 사이에는 디바이스분리영역(STIa)(도 36참조)이 위치된다. 또한, 금속와이어(이하에서는 제1금속와이어이라 함)은 각각 행방향으로 연장하고, 복수의 디바이스분리영역(STIa)내의 제어게이트(CG)에 접속된다. 이러한 구성에서, 상이한 블록에 속하는 복수의 셀 트랜지스터(TC)에 또는 로부터 병행하여 데이터가 기록 또는 판독될 수 있다.
예시적인 실시예에서는, 상술된 실시예와 마찬가지로, 각 뱅크에 속하는 셀 트랜지스터가 채널영역을 공유한다. 각 뱅크의 끝단부에는 디바이스분리영역(STIb)이 위치되어, 인접한 뱅크가 서로 분리된다. 예시적인 실시예에서도 가상접지시스템을 사용한다. 더욱 상세하게는, 금속와이어 즉, 가상접지선(이하에서는 때때로 제2금속와이어라 칭함)은 열방향으로 각각 연장하며, 뱅크에 할당된 복수개의 접속부에서 소스/드레인영역(즉 비트라인)과 접속된다.
예시적인 실시예는 열방향으로 각각 연장되는 금속와이어 즉, 제3금속와이어(306)(도 37참조)를 추가로 포함한다. 제3금속와이어(306)는 인접하는 제어게이트 사이에서 소스/드레인영역에 접속되어, 가상접지선과 함께 상호작동하여 열방향으로 소스/드레인영역의 저항을 낮출 수 있다. 제3금속와이어는 특정 뱅크에 대하여 각각 할당된다.
3가지 상이한 종류의 금속와이어의 배열을 보다 상세하게 설명하기 위하여, 도 36, 37을 참조한다. 도 36은 예시적인 실시예의 가상접지시스템을 이용하고 또한 도 8의 회로구성을 갖는 반도체 메모리를 도시하는 사시도이다. 도 36에는, 도8에 도시된 뱅크(BNK)를 구성하는 셀 트랜지스터(TC)에 추가하여 상기 영역(STIa)내의 제어게이트(CG)에 접속된 디바이스분리영역(STIa) 및 제1금속와이어(38)가 도시된다. 도 36에서는 열방향으로 돌출부의 끝단부에 디바이스분리영역(STIb)이 도시되지만, 상기 영역(STIb)의 끝단부에 있는 보호용 절연층은 간단히 도시하기 위하여 생략되었다. 선택 트랜지스터(STE, STO)의 측벽 절연층도 같은 이유로 도시하지 않았다. 도 36에 도시되지 않은 구조적인 요소는 이하에 상세히 설명된다.
디바이스분리영역(STIa)은 이하의 이유에서 중요하다. 기록이나 판독의 속도를 증진시키기 위하여, 셀 트랜지스터(TC)를 복수의 블록(212)으로 분할하는 것이 바람직하다. 행방향으로 각각 연장되는 블록(212) 중 인접하는 블록들(212) 사이에는 디바이스분리영역(STIa)이 배치된다. 각 블록(212)은 예를 들어, 32개 또는 64개의 셀 트랜지스터(TC)를 포함하며, 이들의 소스 및 드레인(BL)은 행방향으로 직렬로 접속되어 있다. 각 블록에서, 복수의 셀 트랜지스터(TC)의 제어게이트(CG)는 상호접속된다.
이하에는, 디바이스분리영역(STIa)의 중요성이 이후에 보다 상세하게 설명된다. 복수의 셀 트랜지스터(TC)의 소스 및 드레인(BL)이 직렬로 접속되어 있다고 가정한다. 이들 트랜지스터(TC) 중의 일부에 동시에 데이터를 기록하는 경우에, 생각지도 않은 셀 트랜지스터(TC)에도 데이터가 기록될 가능성이 있다. 셀 트랜지스터(TC)가 디바이스분리영역(STIa)에 의하여 복수의 블록(212)으로 분할되고, 상이한 블록(212)에 속하는 셀 트랜지스터(TC)에만 데이터가 동시에 기록되도록 한다면, 이러한 문제가 해결될 수 있다. 또한, 이러한 배열은 기록속도를 높게유지시킨다. 또한, 상이한 블록(212)에 속하는 셀 트랜지스터(TC)에서만 데이터를 동시에 판독한다면, 판독대상 이외의 셀 트랜지스터(TC)에 전류가 흐르는 문제를 방지할 수 있다.
디바이스분리영역(STIa)은 최소 구역을 점유하는 STI영역으로 구현하여, 반도체 메모리의 전체 크기를 줄이는 것이 바람직하다.
예시적인 실시예에서, 상술된 제1금속와이어, 즉 도체(38)는 예를 들어, 알루미늄으로 형성되고, 각각 복수의 셀 트랜지스터(TC)의 제어게이트(CG)를 서로 접속시킨다. 콘택트부(54)는 각각 알루미늄 와이어(38)중의 하나를 관련 제어게이트(CG)에 각각 접속시키고, 디바이스분리영역(STIa)의 위에 위치될 수 있다. 도체(38)는 제어게이트(CG)의 저항을 낮추는 역할을 한다. STI구조로 제공되는 디바이스분리영역(STIb)은 열방향으로 배치되고, 인접한 뱅크(BNK)들 사이에 각각 개재된다. 가상접지선(VG)은 지점(218)에서 비트라인(BL)에 접속된다.
도 37은 3종류의 금속와이어(VG, 38, 306)를 보다 상세히 도시한다. 이들 금속와이어(VG, 38, 306) 모두는 예를 들어, 알루미늄으로 형성된다. 도시된 바와 같이, 제2금속와이어(VG)는 제1금속와이어(38) 아래의 층에 배치되는 한편, 제3금속와이어(306)는 제2금속와이어(VG) 아래의 층에 배치된다. 따라서, 제1금속와이어(38) 및 제3금속와이어(306)는 기판표면으로부터 측정될 때 가장 높은 레벨(308) 및 가장 낮은 레벨(313)에 각각 위치되는 한편, 제2금속와이어(310)는 중간레벨(310)에 위치된다.
제1금속와이어(38)는 각 블록(212)의 양쪽 끝단부에서 플러그(54)를 거쳐 특정 제어게이트(CG)에 각각 각각 접속된다. 제2금속와이어(VG)는 플러그(312)를 거쳐 특정 선택 트랜지스터(STE, ST0)에 각각 접속된다. 제3금속와이어(306)는 인접한 제어게이트(CG) 사이에 위치되는 플러그(314)를 통해 특정 소스/드레인영역(BL)에 각각 접속된다. 제3금속와이어(306)가 블록(212)의 끝단부에 있는 하나의 비트라인(BL)상에만 위치되는 것으로 도시되었지만, 실제로는 여타의 비트라인(BL) 위에도 배치된다.
예시적인 실시예는 행방향으로 서로 인접하는 셀 트랜지스터(CT)가 그들 사이에 개재하는 동일한 소스/드레인영역을 공유한다는 점에서 그리고 소스/드레인영역과 동일한 도전형인 고농도영역이 소스/드레인영역 사이에 개재하고, 열방향으로 배열된 복수의 셀 트랜지스터에 의하여 공유된다는 점에서 상기 설명한 실시예와 일치한다.
예시적인 실시예의 반도체 메모리를 위한 제조과정이 도 38 내지 도 47을 참조하여 설명된다. 예시적인 실시예에서는, 셀 트랜지스터가 구동 트랜지스터를 구성하는 CMOS 트랜지스터를 가지고 만들어질 수 있다. 따라서, CMOS트랜지스터를 만드는 과정이 셀 트랜지스터를 만드는 과정과 함께 설명될 것이다. 도면에서, CM0S 트랜지스터부(CM)는 CMOS트랜지스터가 형성되어지는 부분을 가리키는 한편, 셀 트랜지스터부(CT)는 셀 트랜지스터가 형성되어지는 부분을 가리킨다. 디바이스분리영역(STIb)의 형성방법도 상기 과정과 함께 설명된다.
도 38(a) 및 도 38(b)는 각각 다음의 3단면으로 표시된다. 좌측단면은 셀 트랜지스터(CT)의 행방향으로 도시되는 단면이다. 중간단면은 열방향의 디바이스분리영역(STIb)을 나타내는, 도 36의 AA에서 본 단면도이다. 우측단면은 열방향으로 뱅크 선택 트랜지스터(STO, STE)를 나타내는, 도 36의 BB에서 본 단면도이다. 또한, 도 39a 내지 도 57은 셀 트랜지스터부(CT)와 함께 디바이스분리영역(STIb) 및 뱅크 선택 트랜지스터(STO, STE)를 도시한다.
우선, 도 38(a)에 도시된 바와 같이, P_형 즉, 하나의 도전형 실리콘기판(12)이 마련된다. 예시적인 실시예에서, 기판(12)의 붕소농도는 1.0×1016cm-3이다. 기판(12)의 주표면에 실리콘 열산화물층(18)을 형성한 후, 상기산화물층(18)상에 실리콘질화물막(19)을 형성한다. 도 38(a) 내지 도 40(b)에 도시된 단계는 행방향 및 열방향에 각각 디바이스분리영역(STIa, STIb)을 형성하기 위해서 실행된다.
다음에, 도 38b에 도시된 바와 같이, 포토레지스트층(100)을 실리콘질화물층(19)에 도포한 후, 현상 및 노광에 의하여 패터닝시킨다. 실리콘질화물층(19)은 생성되는 포토레지스트 패턴에 의하여 패터닝되어, 개구부(19a 내지 19d)를 형성한다. 개구부(19a)는 CM0S 트랜지스터부(CM)내의 CM0S 트랜지스터들간의 디바이스분리영역에 형성된다. 개구부(19b)는 CM0S 트랜지스터부(CM)와 셀 트랜지스터부(CT) 사이의 디바이스분리영역에 형성된다. 개구부(19c)는 셀 트랜지스터부(CT)에서 행방향으로 연장되는 디바이스분리영역(STIa)에 형성된다. 또한, 개구부(19d)는 셀 트랜지스터부(CT)에서 열방향으로 연장되는 디바이스분리영역(STIb)에 형성된다.
도 39a는 도 38b의 단계에 뒤따르는 단계를 도시한다. 도시된 바와 같이, 레지스트패턴(100)을 제거한 후, 실리콘산화물층(18) 및 실리콘기판(12)이 마스크의 역할을 하는 패턴 실리콘질화물층(19)으로 에칭되어, 개구부(102a 내지 102d)를 형성한다. 이어서, 도 39b에 도시된 바와 같이, 디바이스절연용 실리콘산화물(104)을 CVD에 의하여, 예를 들어, 40O nm의 두께로 퇴적하여, 개구부(102a 내지 102d)를 매립한다.
도 39b의 단계 후에 도 40a에 도시된 바와 같이, 실리콘산화물층(104)은 CMP(화학적기계적폴리싱)에 의하여 폴리싱 및 평탄화된다. 폴리싱은 질화물층(19)의 중간에서 중단된다. 그 후, 도 40b에 도시된 바와 같이, 질화물층(19)이 제거되고, 산화물층(18)이 평탄화한다.
도 39b의 단계 후에 도 41a에 도시된 바와 같이, 적층체의 전체 표면에 포토레지스트층(20)이 도포된 다음, 이를 노광 및 현상하여, CMOS 트랜지스터부(CM)에 개구부(20a)를 형성한다. 그 후, 비소이온 및 인이온이 서로 독립적으로 주입되어, 개구부(20a) 아래에 N형 웰(21)을 형성한다. 이 때, 비소이온 및 인이온은 깊은 위치 및 얕은 위치에 각각 주입된다.
도 41b에 도시된 바와 같이, N형 웰(21)을 형성한 후, 포토레지스트층(20)이 제거된다. 이어서, 새로운 포토레지스트층(22)이 적층체의 전체 표면에 도포된 다음, 이를 노광 및 현상하여, CMOS 트랜지스터부(CM)에 개구부(22a)를 형성한다. 그 후, 포토레지스트층 또는 마스크(22)에 걸쳐, 붕소이온과 BF2(불화붕소)이온을서로 독립적으로 주입하여, 개구부(22a)의 바로 밑에 P형 웰(23)을 형성한다. 이 때, 붕소이온 및 BF2이온은 깊은 위치 및 얕은 위치에 각각 주입된다. P형 웰(23)을 형성한 후, 포토레지스트층(22)이 제거된다.
다음에, 도 42a에 도시된 바와 같이, 적층체의 전체 표면에 포토레지스트층(24)이 도포된 다음, 이를 노광 및 현상하여 셀 트랜지스터부(CT)에 개구부(24a)를 형성한다. 그 후, BF2이온 및 붕소이온이 포토레지스트층 또는 마스크(24)에 걸쳐 서로 독립적으로 주입되어, 얕은 위치에 P형층(106), 깊은 위치에 P+형층(108)을 각각 형성한다. 붕소이온 및 BF2이온은 각각 깊은 위치 및 얕은 위치에 주입된다. 더욱 상세하게는, 시드인 BF2이온은 35KeV의 가속에너지 및 4.0× 1011cm-2의 도즈량으로 주입되는 한편, 역시 시드인 B(붕소)이온은 20KeV의 가속에너지 및 2.0× 1012cm-2의 도즈량으로 주입된다. P형 층(106)은 트랜지스터의 채널을 형성한다. P+형 층(108)은 펀치스루로부터 셀 트랜지스터를 보호하는 역할을 한다.
도 42b에 도시된 바와 같이, 포토레지스트층(24)을 제거한 후, 실리콘산화물층(18)을 에칭하여 제거한다.
도 42b의 단계 후에는 도 43a에 도시된 바와 같이, 기판(12)의 표면을 다시 열산화하여, 두께가 대략 3nm인 게이트절연층(15c)을 형성한다. 이어서, 두께가 대략 20nm이고, 실리콘질화물층인 게이트절연층(15e), 두께가 대략 20 nm인 실리콘산화물층(110a), 두께가 대략 20 nm인 실리콘질화물층(110b), 두께가 대략 4 nm 인실리콘산화물층(110c), 두께가 대략 100 nm인 실리콘질화물층(110d) 및 두께가 대략 50 nm인 실리콘산화물층(110e)이 순서대로 게이트절연층(15c)상에 순차적으로 스택된다. 이들 층의 기능은 이하의 단계의 설명으로부터 명백해진다. 이러한 층들은 모두 CVD에 의해 형성된다.
도 43a의 단계 후에는 도 43b에 도시된 바와 같이, 도시되지 않은 포토레지스트층이 적층체의 최상부상에 있는 실리콘산화물층(110e)에 도포된 후, 이를 노광 및 현상함으로써, 도시되지 않은 띠형상의 개구부를 형성한다. 이어서, 실리콘산화물층(110e)이 상기 개구부에 의하여 에칭되어, 띠형상의 개구부(45a, 45b)를 형성한다. 개구부(45a)는 셀 트랜지스터의 소스/드레인영역이 형성되는 위치에 형성된다. 개구부(45b)는 디바이스분리영역(STIb) 및 뱅크 선택 트랜지스터(STO, STE)가 형성되는 위치에 형성된다.
도 44a에 도시된 바와 같이, 도 43b의 단계에 사용된 포토레지스트층을 제거한 후, 개구부(45a, 45b)를 통하여 이방성으로 에칭하여 실리콘질화물층(110d)을 제거한다. 실리콘산화물층(110e, 11Oc)을 에칭하는 단계가 후속되어, RIE에 의해 실리콘질화물층(110b)을 제거한 후, 실리콘산화물층(110a)을 에칭한다. 또한, RIE에 의해 실리콘질화물층(15e)을 제거한 후, 실리콘층인 P형 층(106) 및 P+형 층(108)에 트렌치(28)가 형성된다. 각 트렌치(28)의 크기는 자유로이 선택되나, 예시적인 실시예에서는 깊이가 대략 40 nm 정도이다. 또한, 인접하는 트렌치(28)사이의 거리 즉, 각 돌출부(13a)의 폭은 대략 130 nm이다.
도 44a의 단계 후에는 도 44b에 도시된 바와 같이, 두께가 대략 20 nm인 실리콘산화물층(29)이 CVD에 의하여 적층체의 전체 노출면상에 형성된다.
도 45a에 도시된 바와 같이, 실리콘산화물층(29)을 RIE에 의하여 두께방향으로 이방성으로 에칭하여, 돌출부(13a)의 측벽(13b)을 덮는 부분을 제외하고, 실리콘산화물층(29)이 제거된다. 다음에 열산화를 수행하여, 트렌치(28)의 바닥부에 두께가 3 nm인 실리콘산화물층(114)을 형성한다.
그 후에, 도 45b에 도시된 바와 같이, 포토레지스트층(112)이 적층체상에 도포된 후, 마스크를 이용하여 노광 및 현상한다. 따라서, CMOS 트랜지스터부에 존재하는 부분 및 오른쪽에 위치된 STI부분을 제외하고, 포토레지스트층(112)이 제거된다. 그 후, 포토레지스트층 즉, 마스크(112)에 걸쳐, 비소이온을 2회 주입함으로써, 트렌치(28)의 바닥부에 비트라인(BL1, BL2,...)를 구성하는 N+층을 형성한다. 더 상세하게는, 비소이온은 10KeV의 가속에너지, 1.5× 1014cm-2의 도즈량으로 주입된 후, 30(KeV)의 가속에너지, 1.0× 1014cm-2의 도즈량으로 주입된다. 이 때,돌출부의 측벽(13b)에는 실리콘산화물층(29)이 남아 있으므로, 측벽(13b)에 비소가 주입되는 것을 방지한다. 또한, 마스크의 역할을 하는 돌출부(13a)가 비트라인(BL1, BL2, …)을 트렌치(28)의 바닥부에 자체정렬에 의하여 형성되도록 한다.
도 45b의 단계 후에는 도 46a에 도시된 바와 같이, 돌출부(13a)의 측벽(13b)상에 있는 실리콘산화물층(29) 및 바닥부에 있는 실리콘산화물층(114)을 에칭하여 제거한다. 다음에, 도 46b에 도시된 바와 같이, 측벽(13b)에 비소이온을 주입하여, 반대의 도전형을 가지는 N형 영역(17)을 형성한다. 또한, 측벽(13b)에 비소이온을주입하기 위해서는, 기판(12)을 이온주입방향에 대하여 기울여야 한다. 예시적인 실시예에서는, P형 실리콘기판(12)의 법선(n1)을 이온주입방향(n0)에 대하여 대략 +/-20°기울인다. 보다 상세하게는, 비소이온은 15KeV의 가속에너지, 2.0× 1012cm-2의 도즈량으로 주입된다.
또한, 트렌치(28)의 표층은 디바이스의 채널을 구현하도록 되어있어, 표층의 특성은 디바이스의 특성에 중대한 영향을 준다. 따라서 이후의 단계에서 트렌치(28)의 표면을 오염으로부터 보호할 필요가 있다. 이를 위하여, 도 47a에 도시된 바와 같이, 예시적인 실시예는 열산화에 의하여, 두께 4nm의 희생 실리콘산화물층(31)을 트렌치(28)의 측벽과 바닥부상에 형성한다. 희생 실리콘산화물층(31)은 트렌치(28)의 표면을 오염으로부터 성공적으로 방지한다. 또한, 상기 층(31)은 트렌치(28)의 특정 표층에 특성적인 격자결함을 제거하는 역할을 하기 때문에, 디바이스특성이 저하되는 것을 방지할 수 있다.
그 후, 도 47b에 도시된 바와 같이, 두께가 대략 60nm인 실리콘질화물층(30)이 CVD에 의하여, 트렌치(28)의 내측을 포함하는 적층체의 전체 노출면상에 형성된다. 그 후, 도 48a에 도시된 바와 같이, 포토레지스터층(116)이 도포되고, 셀 트랜지스터부(CT)의 소스/드레인영역에 대응하는 부분이 제거된다. 다음에, 실리콘질화물층(30)을 포토레지스트층 즉, 마스크(116)에 걸쳐 이방성으로 에칭하여, 열방향으로 긴 개구부(30a)를 형성하는 단계가 이어진다. 긴 개구부(30a)는 트렌치(28)보다 폭이 좁은 것에 유의하여야 한다. 개구부(30a)를 형성한 후, 에칭 마스크로서작용하는 실리콘질화물막(30)을 이용하여, 희생 실리콘산화물층(31)과 비트라인(BL1, BL2, …)의 부분을 선택적으로 에칭하여, 비트라인(BL1, BL2, …)에 후퇴부(32)가 형성된다. 후퇴부의 깊이는 각각 대략 1Onm 이다.
상기 선택적인 에칭 후에, 긴 개구부(3Oa)를 통하여 비소이온을 비트라인(BL1, BL2, …)에 주입한다. 도 48a에서, 비소이온이 주입되는 부분(N+형 영역)은 참조부호(33)으로 표시한다. 더 상세하게는, 시드인 비소는 40(KeV)의 가속에너지, 5.0× 1015cm-2의 도즈량으로 주입된다.
비소를 주입한 후에는 도 48b에 도시된 바와 같이, 포토레지스트층(116)을 제거한다. 이어서, 마스크로서 작용하는 실리콘질화물층(30)을 이용하여, 선택 열산화를 하고 선택산화물층(234)을 형성한다. 산화에 의해 산화물층(234)을 부풀려 두껍게 하는 이유는, 이 부분에서 제어게이트(CG)와 소스/드레인영역(BL)이 서로 가장 접근하기 때문에, 산화물층(234)의 항복전압을 증가시켜야 하기 때문이다.
도 48b의 단계 후에는 도49a에 도시된 바와 같이, 실리콘질화물층(30, 110d)을 에칭하여 제거한다. 이 때, 실리콘산화물층(11Oc) 및 희생 실리콘산화물층(31)은 에칭 스토퍼의 역할을 한다. 이어서, 도 49b에 도시된 바와 같이, 실리콘산화물층(11Oc) 및 희생 실리콘산화물층(31)을 에칭하여 제거한다. 이때, 실리콘질화물층(11Ob)은 에칭스토퍼로서 작용한다. 이 에칭은 실리콘산화물층(11Oc) 및 희생 실리콘산화물층(31)은 완전히 제거되지만, 선택산화물층(234)이 잔존할 정도로 수행된다.
도 49b의 단계 후에는 도 50a에 도시된 바와 같이, 두께가 대략 3 nm 정도인 터널절연층 또는 플라즈마산화물층(15a), 두께가 대략 3 nm 정도인 터널절연층 또는 플라즈마질화물층(15d)을 트렌치(28)의 바닥부와 측벽에 형성한다. 터널절연층에는 그들이 디바이스특성에 상당한 영향을 주기 때문에, 소정의 특성이 제공되는 것이 바람직하다. 이것이 2가지 플라즈마 산화물층(15a, 15d)가 스택되는 이유이다. 플라즈마산화물층(15a)을 형성하기 위하여, 레이디얼라인 슬롯 안테나를 이용한 마이크로파 여기 고밀도 플라즈마장치가 사용될 수도 있다.
상술된 플라즈마장치에서, 크립톤(Kr)과 산소(O2)의 혼합가스를 장치내로 도입한다. 크립톤은 레이디얼라인 슬롯 안테나가 방사하는 마이크로파에 의해 여기되고, 산소(O2)와 충돌하여 대량의 원자상태 산소(O*)를 생성시킨다. 원자상태 산소(O*)는 면방향에 관계없이, 트렌치(28)의 표층부에 용이하게 침입하고, 실질적으로 동일한 속도로 트렌치(28)의 바닥부 및 측면을 산화시킨다. 산화물층을 형성한 후, 혼합가스의 공급 및 마이크로파의 방출이 정지된 후, 장치는 배기된다.
이어서, 레이디얼라인 슬롯 안테나를 사용한 마이크로파 여기 고밀도 플라즈마장치를 사용하여, 플라즈마질화물층(15d)을 플라즈마산화물층(15a)상에 형성한다. 이 경우에, 크립톤(Kr)과 암모니아(NH3)의 혼합가스가 장치내로 도입된다. 크립톤은 레이디얼라인 슬롯 안테나가 방사하는 마이크로파에 의해 여기되고, 암모니아(NH3)와 충돌하여 암모니아 레디컬(NH*)을 생성시킨다. 암모니아 레디컬(NH*)은 실리콘의 면방향에 관계없이, 트렌치(28)의 표면상의 플라즈마질화물층을 형성한다.
도 50b에 도시된 바와 같이, 터널절연층(15d)을 형성한 후, 다결정층(34) 즉 도전막(34)을 터널절연층(15d) 및 실리콘질화물층(110b)상에 형성한다. 다결정실리콘층(34)은 인시튜공정에 의하여 미리 인(P)으로 도핑된다. 다결정실리콘층(34)에 인을 도핑하는 이유는, 다결정실리콘층(34)은 플로팅게이트(FG1, FG2)를 구성하고, 저항을 낮추는 것이 바람직하기 때문이다. 다결정실리콘층(34)의 두께는 대략 60 nm이다.
이어서, 다결정실리콘층(34)은 두께방향으로 이방성으로 에칭되어 다결정실리콘층(34)이 실리콘질화물층(110b)상에서는 없어지지만, 트렌치(28)의 측벽상의 터널절연층(15d)상에는 남도록 한다. 트렌치(28)의 측벽상의 다결정실리콘층(34)의 최상부는 돌출부(13a)의 최상부보다 높은 레벨로 위치된다. 트렌치(28)의 측벽상에 남겨진 다결정실리콘층(34)은 플로팅게이트(FG1, FG2)를 구성한다.
도 51a에 도시된 바와 같이, 플로팅게이트(FG1, FG2)를 형성한 후, 실리콘질화물층(110b)과 실리콘산화물층(110a)을 에칭하여 제거한다. 도 50b에서, 실리콘질화물층(110b)과 실리콘산화물층(110a)이 본 생산단계까지 해온 역할에 대하여 주의하여야 한다. 실리콘질화물층(110b)과 실리콘산화물층(110a)은 도 43a의 단계에서 게이트절연층(15e)상에 형성되었고 도 50b의 단계까지 게이트절연층(15e)을 보호하였다.
게이트절연층(15e)은 디바이스의 동작에 중대한 영향을 미친다. 이 점에서, 실리콘질화물층(110b)과 실리콘산화물층(110a)이 이온 주입, 에칭 및 여러 종류의층의 스택킹을 포함하는 여러가지 공정동안 게이트절연층(15e)이 열화되는 것을 막아준다.
다음, 적층체의 전체 노광면은 상술된 플라즈마산화에 의해 산화된다. 그 결과, 플로팅게이트(FG1, FG2)의 표면이 산화되어, 인터폴리절연층(15b)이 된다. 이 때에, 소량의 질소를 산화물층에 혼입시켜, 질소층도 생성한다. 이들 질소층은 인터폴리절연층(15b)을 보다 두껍게 만들기 때문에, 붕소가 빠져나가는 것이 방지된다. 또한, 열방향으로 연장되는 디바이스분리영역(STIb) 및 뱅크 선택 트랜지스터(STO, STE)상에 산화물층(108)이 형성된다. 인터폴리절연층(15b)의 막두께는 각각 대략 12nm이다.
도 52a에 도시된 바와 같이, 도 51b의 단계 후에, 포토레지스트층(35)을 적층체의 전체 표면상에 코팅한 다음, 노광하고 현상하여, CMOS 트랜지스터부(CM)상에 개구부(35a)를 형성한다. 이어서, CMOS 트랜지스터부(CM)상의 게이트절연층(15e, 15c)이 포토레지스트층 또는 마스크(35)에 걸쳐 에칭되어, CMOS 트랜지스터의 N형 웰(21) 및 P형 웰(23)의 표면이 외부로 노출된다. 게이트절연층(15e, 15c)을 에칭하는 이유는, 게이트절연층(15c)이 선행된 단계들에 의하여 손상되었기 때문이다.
도 52b에 도시된 바와 같이, 레지스트층(35)을 제거한 후, 플라즈마산화로 CMOS 트랜지스터의 N형 웰(21)과 P형 웰(23)의 표면상에 대략 3 nm두께인 게이트산화물층(120)을 형성한다. 이 때, 플라즈마산화는 인터폴리층(15b)의 표면에 남아있을 수 있는 포토레지스트층(35)내에 존재하는 탄소(C)를 C02로 변화시키는 부가적인 기능을 하므로, 포토레지스트층(35)이 제거된다.
도 52b의 단계 후에는 도 53a에 도시된 바와 같이, 다결정실리콘층(CG)을 CVD법으로 형성한 다음, 그 표면을 CMP법으로 폴리싱하여 평탄화한다. WSi가 형성된 다음, WSi층 위에 실리콘산화물층(36)이 형성된다. 도 53a에서, 다결정실리콘층(CG)과 그 위에 있는 WSi가 집합적으로 CG로 표현된다. 도 53a의 단계에 의하여, 행방향으로 각각 연장된 복수의 제어게이트(CG)가 형성된다. 동시에, CMOS 트랜지스터부상의 P형 웰(23), N형 웰(21)상에 게이트전극(41)이 형성된다. 게이트전극(41)은 주로 다결정실리콘층(37)에 의하여 구성되고, WSi층에 의하여 저항이 낮아진다. 제어게이트(CG)에도 WSi층이 형성되므로, 제어게이트(CG)의 저항도 낮아진다.
상술된 바와 같이, 실리콘산화물층(36)을 마스크로서 사용하여 다결정실리콘층(CG)을 패터닝하기 위해서, 다결정실리콘층(CG)위에 실리콘산화물층(36)이 형성된다. 이는 포토레지스트를 마스크로서 사용하여 다결정실리콘층(CG)을 패터닝하는 것보다 바람직하다. 다결정실리콘층(CG)은 다음의 공정에 의하여 패터닝된다.
도 53b에 도시된 바와 같이, 포토레지스트층(127)이 코팅된 다음, 사전설정된 패턴으로 노광되고 현상되며, 마스크로서 역할하는 패터닝된 포토레지스트층(127)를 사용하여 실리콘산화물층(36)이 패터닝된다. 이어서, 마스크로 역할하는 패터닝된 실리콘산화물층(36)으로 패터닝된다. 도면에 도시된 바와같이, 다결정실리콘층(CG), 즉 제어게이트(CG)는, CM0S 트랜지스터부(CM)의 소스/드레인영역에 할당된 부분(129a), 열방향으로 연장된 셀 트랜지스터부(CT)의 디바이스분리영역(STIb)에 할당된 부분(129b), 뱅크 선택 트랜지스터(ST0, STE)의 소스/드레인영역에 할당된 부분(129c), 및 도 34에서 행방향으로 각각 연장된 제어게이트(CG) 사이의 영역(40)에서 제거된다.
이후, 제어게이트(CG)로 덮여져 있지 않은 부분, 디바이스분리영역(STIb)에 있는 돌출부(13a)의 측벽과, 도 34에 도시된 디바이스분리영역(40)에 있는 돌출부(13a)의 측벽에 남겨진 인터폴리절연층(138) 및 다결정실리콘층(140)이 제거된다. 더욱 상세하게는, 도 54a에 도시된 바와 같이, 포토레지스트층(127)이 제거된 후에는, 마스크(130)를 형성하여, 인터폴리절연층(138) 및 다결정실리콘층(140)을 제거하기 위한 마스크로서 사용한다. 인터폴리절연층(138)과 다결정실리콘층(140)의 각각에 특정의 에칭제가 사용된다. 이 방식으로, 제어게이트(CG)로 덮여져 있지 않은 부분으로부터 플로팅게이트(FG1, FG2)가 제거된다. 그 결과로, 인접한 제어게이트(CG) 사이에서 터널절연층(15d)이 바깥쪽으로 노출된다. 다결정실리콘층(140)의 제거 후에, 노출된 실리콘질화물층(15d)의 코너부(132)는 산화에 의하여 라운딩된다. 즉, 코너부(132)위에 산화물이 형성된다.
영역(134)에 대하여는 도 54a에서만 디바이스분리영역(40)의 행방향의 단면, 즉 도 36의 라인 CC를 따라 도시하는 한편, 도 38 내지 도 47는 셀 트랜지스터부(CT)의 소스/드레인 영역에 할당된 영역을 행방향의 단면, 즉 도 36의 라인 DD를 따라 도시한다.
도 54b는 도 54a의 다음 단계를 도시하며, CMOS 트랜지스터부(CM)의 N형 MOS(123)와 P형 MOS(124) 및 뱅크 선택 트랜지스터(STO 또는 STE)를 동시에 형성하기 위해서 실시된다. 이 단계에 의하여, 돌출부(13a)의 끝단부상에 보호절연막(318) 및 N형 MOS(123)와 P형 MOS(124)상의 측벽 절연막(136b)이 부가적으로 형성된다.
보다 상세하게는, 도 54b에 도시된 바와 같이, 포토레지스트층(130)을 제거한 후, 포토레지스트층(138)을 코팅한 다음, 노광하고 현상하여, N형 MOS(123)와 뱅크 선택 트랜지스터(STO 또는 STE)에 대응하는 상기 층(138)의 부분이 개방되도록 한다. 이어서, 상기 포토레지스트(138)의 형성된 개구부를 통하여 비소이온을 주입하여, LDD(136c)를 형성한다. 이 때에, 실리콘산화물층(36)은 또한 마스크로서 역할한다.
이후, 도 55a에 도시된 바와 같이, 도 54b에서와 동일한 방식으로 P형 M0S(124)에 LDD(136c)를 형성한다. 그 후, P형 M0S(124), N형 MOS(123), 뱅크 선택 트랜지스터(STO 또는 STE) 및 디바이스분리영역(STIb)에 있는 돌출부(13a)상에 실리콘질화물층으로 이루어진 측벽 절연층(136b)을 형성한다.
도 55의 단계 후에는 도 55b에 도시된 바와 같이, 포토레지스트층(140)을 코팅한 다음, 노광하고 현상하여, N형 MOS(123)와 뱅크 선택 트랜지스터(STO 또는 STE)에 대응하는 상기 층(140)의 부분을 개방한다. 그 다음에, 포토레지스트층(140)의 형성된 개구부를 통하여 비소이온을 주입하여, 소스/드레인영역(136a)을 형성한다. 실리콘산화물층(36)은 이 단계동안에도 마스크로서 역할한다. 마찬가지로, CMOS 트랜지스터부(CM)의 P형 M0S(124)와 N형 MOS(123) 및 뱅크 선택 트랜지스터(STO 또는 STE)가 형성된다.
도 55b의 단계 후에는 도 56a에 도시된 바와 같이, BPSG(Boro-Phospho Silicate Glass)층(36)이 적층체의 전체 표면상에 형성되고 알루미늄와이어를 위하여 표면을 평탄화하는 데 이용된다. 더욱 상세하게는, 표면의 불균일성을 감소시키 위하여 BPSG층을 고온에서 가열한 후에, CMP에 의해 BPSG층의 표면이 평탄화된다.
계속해서, 도 56b에 도시된 바와 같이, 도시되지 않은 마스크를 사용하여 BPSG나 실리콘산화물층(36)에 구멍을 형성한다. 그 구멍내에 텅스텐 플러그 또는 콘택트부(54, 320, 322)를 매립한 다음, CMP에 의해 적층체의 표면이 평탄화된다. 텅스텐 플러그(54, 320, 322)는 셀 트랜지스터부(CT)내의 제어게이트(CG)와 Al층(38)을 접속하고, CM0S 트랜지스터부(CM) 및 뱅크 선택 트랜지스터(STO 또는 STE)에서는 소스/드레인과 Al층(324, 326)을 접속한다.
보다 상세하게는, 도 57에 도시된 바와 같이, Al층(38, 324, 326)을 증착시킨후, 패터닝하고, 실리콘산화물층(56)과 보호층(58)을 순서대로 형성한다. 도 57에 도시되지는 않았으나, 제2금속와이어(VG) 및 제3금속와이어(306)는 보호층(58)을 형성하기 이전에 형성된다. 이와 같이 하여, 예시적인 실시예의 반도체 메모리의 제조공정이 종료된다.
상술된 것처럼, 예시적인 실시예에서 구동 트랜지스터는 선택 트랜지스터와는 상이한 레벨 즉 높이에 있음에도 불구하고, 동일한 공정에서 형성되므로, 공정수가 감소된다.
열방향으로 돌출부(13)의 끝단부에 보호절연층이 형성됨과 동시에, 추가 공정에 의존함이 없이 트랜지스터상에 LDD 측벽 절연층이 형성된다.
또한 셀 트랜지스터는 행방향으로 블록으로 분할되는 한편, 인접하는 블록 사이의 각각의 STI 영역에서 행방향으로 연장된 금속선과 접속한다. 이는, 행방향으로 제어게이트의 저항을 실질적으로 낮춘다. 또한, 상술된 바와 같이, 셀 트랜지스터는 각 뱅크내의 채널영역을 공유하는 한편, 각 뱅크의 끝단부에 위치된 디바이스분리영역(STIb)에 의해 뱅크들은 분리된다. 이러한 구성에 의하여 셀 트랜지스터를 뱅크별로 제어할 수 있다.
상술된 바와 같이, 가상접지선(VG)이 뱅크와 관계된 접속영역(218)에서 소스/드레인영역에 접속되어 있어, 소스/드레인영역의 저항이 열방향으로 실질적으로 낮아질 수 있다.
다른 블록에 속해 있는 복수의 셀 트랜지스터로 또는 셀 트랜지스터로부터 데이터를 기록 또는 판독함과 동시에, 전체 반도체 메모리의 기록 또는 판독의 속도를 성공적으로 증가시킨다.
또한, 열방향으로 연장된 제3금속와이어 각각은 열방향의 서로 인접한 제어게이트의 사이의 소스/드레인영역과 접속된다. 이 구성으로 인하여 소스/드레인영역의 열방향의 저항을 실질적으로 낮출 수 있다.
또한, 행방향으로 서로 인접하는 셀 트랜지스터들이 그들사이의 소스/드레인영역을 공유한다. 소스/드레인영역과 동일한 도전형의 고농도영역(33)은 소스/드레인영역의 중간부에 존재하고, 열방향으로 배열된 복수의 셀 트랜지스터에 의해 공유된다. 고농도영역(33) 자체가 저항이 낮으므로, 열방향에서의 소스/드레인영역의 저항을 실질적으로 낮춘다.
도시되고 설명된 예시적인 실시예에서는, 플로팅게이트(FG1, FG2)가 부채형으로 제공되나, 이러한 형상은 단지 예시일 따름이다. 이하, 상기 플로팅게이트(FGl, FG2)가 부채형이 아닌 본 발명의 다른 대안적인 실시예를 설명한다.
도 58은 플래시 메모리(200)로서 구현된 본 발명의 또 다른 대안적인 실시예를 도시한다. 도시된 바와 같이, 플래시 메모리(200)는 대향하는 측벽(13b)을 가지는 돌출부(13a)가 형성된 P형 반도체기판, 돌출부(13a)의 최상부(13c)에 형성된 게이트절연막(15c), 돌출부(13a)의 대향하는 측면에서 기판의 표면에 형성된 N형 소스/드레인영역(BL1, BL2), 및 측벽(13b)과 소스/드레인영역(BL1, BL2)를 덮는 터널절연층(15a)을 포함한다. 플로팅게이트(FG1, FG2)는 터널절연층(15a)을 거쳐 돌출부(13a)의 측벽(13b) 및 소스/드레인영역(BL1, BL2)을 향해 있다. 인터폴리절연층(15b)은 플로팅게이트(FG1, FG2)상에 형성된다. 제어게이트(CG)는 인터폴리절연층(15b)을 거쳐 플로팅게이트(FG1, FG2)를 적어도 부분적으로 향하고, 게이트절연층(15c)을 거쳐 돌출부(13a)의 최상부(13c)를 향한다.
플로팅게이트(FG1, FG2)를 향하는 제어게이트(CG)의 부분 및 돌출부(13a)의 최상부(13c)를 향하는 제어게이트(CG)의 부분은 서로 전기적으로 독립하여 형성될 수 있고, 서로 독립하여 전기적으로 제어될 수 있다.
예시적인 실시예에서, 플로팅게이트(FG1, FG2) 각각은 열방향에 수직인 단면을 보면 알 수 있듯이, 실질적으로 직사각형이다. 직사각형의 두변 중 한변은 터널절연층(15a)을 거쳐 돌출부(13a)의 측벽을 향하는 한편, 다른 한변은 터널절연층(15a)을 거쳐 소스/드레인영역(BL1, BL2)을 향한다. 직사각형의 다른 변은 인터폴리절연층(15b)을 거쳐 제어게이트(CG)를 향한다. 플로팅게이트(FG1, FG2) 각각은 실질적으로 정사각형이기 때문에, 이후부터 예시적인 실시예의 메모리를 S(정사각)형 메모리라 한다.
예시적인 실시예에서는, 인터폴리절연층(15b)은 실리콘산화물층(202a), 실리콘질화물층(202b) 및 실리콘산화물층(202c)으로 구성된 스택으로서 구현된다. 게이트절연층(15c)은 상기 층(202a 내지 202c)에 부가하여 상기 층(202a 내지 202c) 밑에 있는 실리콘산화물층(204a) 및 실리콘질화물층(204b)을 포함한다.
실리콘산화물층(204a)은 게이트절연층(열산화물층)을 형성하는 통상적인 방법으로 형성될 수 있다. 또한, 이것은 인터폴리절연층(15b)을 구성하는 층(202a 내지 202c)과 동일한 방법으로 형성될 수 있다. 또한, 제어게이트(CG)를 향하는 플로팅게이트(FG1, FG2)의 표면이 CMP에 의해 평탄화된 후에, 상기 층(202a 내지 202c)이 형성된다. 예를 들어, 거친 표면을 가진 다결정실리콘상에 절연막(15b)에 형성되고 플로팅게이트(FG1, FG2)에 사용되면 절연막(15b)의 항복전압은 위험한 정도로 낮아질 수도 있다. 예시적인 실시예의 플래시 메모리(200)는 종래의 방식으로 개별적인 단계가 수행되기 때문에 최소한의 위험성을 갖고 제조될 수 있다.
정사각형 플로팅게이트(FG1, FG2)는 도 1에 도시된 플로팅게이트(FG1, FG2)의 단면보다 결합비(CR)가 작다는 것을 주목할 만하다. 결합비(CR)는 비CCF1/(CFG1+CFS) 또는 CCF2/(CFG2+CFD)로 나타낼 수 있으며, 여기서 CCF1, CCF2등등은 도 2를 참조로 상술된 여러가지 캐패시터를 나타낸다. 더욱 상세하게는, 도 1에 도시된 셀 트랜지스터는 대략 0.37의 결합비(CR)를 갖는 한편, 예시적인 실시예의 트랜지스터는 다음과 같은 이유, 즉 도 1의 플로팅게이트(FG1, FG2) 각각은 일반적으로 중심각이 90°인 부채형이고, 예시적인 실시예의 플로팅게이트(FG1, FG2) 각각은 정사각형이므로, 제어게이트(CG)와의 접촉면적이 감소되기 때문에, 0.35 이하이거나 대략 0.32의 결합비(CR)를 얻는다.
판독시의 감지특성 때문에, 용량비(CR)가 작은 것이 바람직하다. 더욱 상세하게는, 플로팅게이트(FG1, FG2) 및 소스/드레인영역(BL1, BL2)이 매우 강하게 결합되기 때문에, 플로팅게이트(FG1, FG2)의 전위가 소스/드레인영역(BL1, BL2)의 전위에 의해서 충분한 영향을 받는다. 그 결과, 전류 윈도우가 커져, 판독속도가 빨라진다.
용량비(CR)를 감소시키기 위해서 몇가지 다른 방법이 이용될 수 있다. 예를 들면, 터널절연층(15a)을 인터폴리절연층(15b)보다 얇게 만들 수 있다. 대안적으로, 각각의 플로팅게이트(FG1 또는 FG2)가 제어게이트(CG)를 향하는 면적을 소스/드레인영역(BL1 또는 BL2)을 향하는 면적보다 가능한 한 작게 만들 수도 있다. 이 면적을 줄이기 위해서, 각각의 플로팅게이트(FG1 또는 FG2)를 작은 면적에 걸쳐 제어게이트(CG)를 향하게 하나, 소스/드레인영역(BL1 또는 BL2)은 넓은 면적에 걸쳐 향하게 하는 사다리꼴이 제공될 수 있다.
용량비(CR)와 소거의 관계에 대해서, 플로팅게이트(FG1, FG2)로부터 제어게이트(CG)으로 전자가 방출되어야 하는 때에는, 소스/드레인영역(BL1, BL2)과 제어게이트(CG)사이의 전위차를 적게 하기 위해서 용량비(CR)가 가능한 한 작게 되어야만 바람직하다. 이는 작은 용량비가 플로팅게이트(FG1 또는 FG2)와 제어게이트(CG)사이에 전위차를 쉽게 생기게 하기 때문이다. 반대로, 플로팅게이트(FG1 또는 FG2)로부터 소스/드레인영역(BL1 또는 BL2)으로 전자가 방출될 때에 용량비(CR)가 작으면, 소스/드레인영역(BL1 또는 BL2)과 제어게이트(CG)사이의 전위차를 크게 하여야 한다. 그 이유는 플로팅게이트(FG1 또는 FG2)와 소스/드레인영역(BL1 또는 BL2)사이에 전위차가 쉽게 생길 수 없기 때문이다.
예시적인 실시예에서, 복수의 셀 트랜지스터는 소스/드레인영역(BL1, BL2)이 나란히 위치된 방향으로 배치된다. 도 58에 도시된 바와 같이, 인접하는 셀 트랜지스터 중의 하나의 플로팅게이트(FG1)와 다른 셀 트랜지스터의 플로팅게이트(FG2) 사이에는 다음과 같은 이유로 절연막(15f)이 위치된다.
도 1에 도시된 구성에서, 제어게이트(CG)와 비트선(BL2)은 행방향으로 서로 인접하는 셀 트랜지스터(TC) 사이의 부분(234)을 서로 향한다. 그러므로, 다양한 종류의 동작시에 상기 부분에서 제어게이트(CG)와 비트선(BL2) 사이에 누설전류가 흐를 염려가 있다. 이 점에서, 선택산화층 즉 제4절연층을 터널절연층(15a)에 연결하고, 터널절연층(15a)보다 두꺼운 선택산화층을 만들어, 선택산화층(234)의 두께에 기초하여 상기의 누설전류를 방지하는 것이 바람직하다. 도 1에서는, 상기 목적을 위해서 제4절연층이 선택산화에 의해 형성된다.
S형 메모리에서, 플로팅게이트(FG1, FG2)가 에칭에 의해 분리하여 서로 인접하도록 형성된 후, 플로팅게이트(FG1, FG2) 사이의 공간에 절연체를 충전하여, 절연층(15f)을 형성한다. 이어서, 제어게이트(CG)가 상기 플로팅게이트(FG1, FG2) 및 절연층(15f)위에 형성된다. 이 구성에서, 플로팅게이트(FG1, FG2)는 인터폴리절연층(15b)이 있는 부분에서만 제어게이트(CG)를 향한다.
예시적인 실시예의 셀 트랜지스터의 기록, 판독, 소거는 도 1을 참조로 서술한 방식과 동일하다. 소거모드에서, 플로팅게이트(FG1 또는 FG2)로부터 소스/드레인영역(BL1 또는 BL2)까지 전자가 인출되어야 하는 것이 바람직하다. 도 60은 기록, 판독, 소거모드에서 소스/드레인영역(BL1, BL2) 및 제어게이트(CG)에 할당된 특정 전압을 도시한다.
본 발명의 또 다른 대안적인 실시예를 설명하는 도 59를 참조하여, 플래시 메모리(206)를 설명한다. 도시된 바와 같이, 플래시 메모리(206)는 대향하는 측벽(13b)을 가지는 돌출부(13a)가 형성된 P형 반도체기판, 돌출부(13a)의 최상부(13c)에 형성된 게이트절연막(15c), 돌출부(13a)의 대향 측면에서 기판의 표면상에 형성된 N형 소스/드레인영역(BL1, BL2), 및 측벽(13b)과 소스/드레인영역(BL1, BL2)을 덮는 터널절연층(15a)을 포함한다. 플로팅게이트(FG1, FG2)는 터널절연층(15a)을 거쳐 돌출부(13a)의 측벽(13b) 및 소스/드레인영역(BL1, BL2)을 향해 있다. 인터폴리절연층(15b)은 플로팅게이트(FG1, FG2)상에 형성된다. 제어게이트(CG)는 인터폴리절연층(15b)을 거쳐 플로팅게이트(FG1, FG2)를 적어도 부분적으로 향하고, 게이트절연층(15c)을 거쳐돌출부(13a)의 최상부(13c)를 향한다.
다시, 플로팅게이트(FG1, FG2)를 향하는 제어게이트(CG)의 부분 및 돌출부(13a)의 최상부(13c)를 향하는 콘트롤제어게이트(CG)의 부분은 서로 전기적으로 독립하여 형성될 수 있고, 서로 독립하여 전기적으로 제어될 수 있다.
예시적인 실시예에서, 열방향에 수직인 단면에서 알 수 있듯이, 각각의 플로팅게이트(FG1 또는 FG2)는 인터폴리절연층(15b)을 거쳐 제어게이트(CG)를 향하는, 터널절연층(15a)을 거쳐 소스/드레인영역(BL1 또는 BL2)을 향하는 표면보다 면적이 큰, 표면(208)을 가진다. 특히, 예시적인 실시예에서, 각각의 플로팅게이트(FG1 또는 FG2)는 일반적으로 L자형으로 구성되며, L자형의 측면 및 바닥부는 각각 터널절연층(15a)을 거쳐 돌출부(13a)의 측벽(13b) 및 소스/드레인영역(BL1 또는 BL2)을 향한다. 또한, L자형의 최상부는 인터폴리절연층(15b)을 거쳐 제어게이트(CG)를 향하고 있다. 이하, 이 셀 트랜지스터를 L형 메모리라 칭한다.
예시적인 실시예에서, 인터폴리절연층(15b)은 플라즈마산화법에 의하여 형성된 실리콘산화물층으로 구현된다. 게이트절연층(15c)은 상기 인터폴리절연층(15b)에 부가하여 인터폴리절연층(15b) 밑에 놓여진 실리콘산화물층(210a) 및 실리콘질화물층(210b)을 포함한다. 또한, 터널절연막(15a)도 플라즈마산화법에 의하여 형성된 실리콘산화물층으로서 구현된다.
플라즈마산화법에 의하여 면의 방향에 상관없이 (100)과 (111) 면 모두에서 균일한 실리콘산화물층을 형성할 수 있다. 이는 수평면 및 수직면을 포함하는 터널절연층(15a)을 단일 공정에 의하여 형성해야 할 때에 바람직하다. 또한, 플라즈마산화법에 의하여 형성된 산화물층은 TDDB(Time Dependent Dielectric Breakdown)에 대한 산화물층의 내성을 나타내는 QBD값이 높고, 절연파괴에 대한 내성을 나타내는 SILC(Stress Induced Leakage Current)가 낮다.
예시적인 실시예에서도, 제어게이트(CG)를 향하는 플로팅게이트(FG1, FG2)가 CMP에 의해 평탄화된 후에, 인터폴리절연층(15b), 즉 층(202c)이 높은 항복전압을 갖고 형성된다. 예를 들어 거친 표면을 가진 폴리실리콘상에 절연막(15b)이 형성되고 플로팅게이트(FG1, FG2)에 사용되면, 절연층(15b)의 항복전압이 위험한 정도로 낮아질 수 있다. 또한, 예시적인 실시예의 플래시 메모리(206)는 종래의 방식으로 개별적인 단계가 수행되기 때문에 최소한의 위험성을 갖고 생산될 수 있다.
L형상의 플로팅게이트(FG1, FG2)는 도 1 및 도 58에 도시된 플로팅게이트(FG1, FG2)보다 낮은 결합비(CR)를 가진다. 더욱 상세하게는, 도 1의 셀 트랜지스터 및 도 58의 S형 메모리는 각각 대략 0.37 및 0.32의 결합비(CR)를 가지나, 예시적인 실시예는 0.20이하의 결합비(CR)를 얻으며, 심지어 대략 0.17까지 결합비(CR)를 충분히 감소시킬 수 있다. 이는 일반적으로 L형이고 제어게이트(CG)를 향하는, 각각의 플로팅게이트(FG1 또는 FG2)의 표면(208)이 작기 때문이다.
상술된 바와 같이, 판독시의 감지특성 때문에, 용량비(CR)가 작은 것이 바람직하다. 더욱 상세하게는, 용량비가 작을수록 전류윈도우가 커지므로, 데이터의 판독속도가 빨라진다. 예시적인 실시예에서는 도 1 및 도 58에 도시된 실시예보다 용량비를 작게 하는 것이 용이하므로, 판독속도가 더욱 빨라질 수 있다.
소거에 관해서는, 상기 설명한 이유로부터 이해할 수 있듯이, 이러한 작은 용량비(CR)를 갖는 예시적인 실시예에서는 비교적 작은 전압만이 인가되어도 플로팅게이트(FG1, FG2)로부터 제어게이트(CG)로 전자가 인출될 수 있다.
또한, 에칭에 의해 분리되어 서로 인접하도록 플로팅게이트(FG1, FG2)를 형성한 후, 플로팅게이트(FG1, FG2)사이의 공간에 절연체가 충전되어 절연층(15f)이 형성될 수 있다. 이 경우, 제어게이트(CG)는 상기 플로팅게이트(FG1, FG2) 및 절연층(15f)위에 형성된다. 이 구성에서, 플로팅게이트(FG1, FG2)는 제어게이트(CG)와 인터폴리절연층(15b)이 있는 부분만을 향한다.
L형의 플로팅게이트(FG1 또는 FG2)의 바닥부를 실질적으로 제거하기 위해서 각각의 절연층(15f)의 크기를 증가시켜, I자형의 플로팅게이트(FG1, FG2)를 형성할 수도 있다. 이러한 경우, 플로팅게이트(FG1, FG2)와 비트선(BL1, BL2) 사이의 용량(CFS, CFD)이 각각 감소하며, 예시적인 실시예의 장점을 보존한 채로 메모리가 더욱 집적화될 수 있다.
예시적인 실시예의 셀 트랜지스터의 데이터의 기록, 판독, 소거는 도 1을 참조로 설명한 것과 동일한 방식으로 행하여진다. 소거모드에서, 플로팅게이트(FG1 또한 FG2)로부터 소스/드레인영역(BL1 또한 BL2)까지 전자가 인출되는 것이 바람직하다. 도 61은 기록, 판독, 소거모드에서 소스/드레인영역(BL1, BL2) 및 제어게이트(CG)에 할당된 특정 전압을 도시한다.
본 발명은 도시되고 서술된 반도체 메모리뿐만 아니라, 여타의 반도체 디바이스에도 적용될 수 있다는 것을 유의해야 한다. 예시적인 실시예에서, 일 도전형 및 반대도전형은 각각 P형 및 N형이라 가정하였으나, 서로 교체될 수 있음은 물론이다.
요약하면, 본 발명은 후술되는 전례없는 여러가지 장점을 갖는 반도체디바이스 및 반도체메모리를 제공한다. 제1 및 제2트랜지스터는 실질적으로 동일한 평면, 즉 동일한 레벨에서 위치된 소스/드레인영역을 가지므로, 동일한 평면내에서 서로 용이하게 접속할 수 있다. 이는 기술상의 어려움, 특히 종래의 소스/드레인영역의 배선의 어려움을 극복할 수 있다.
구동 트랜지스터 및 선택 트랜지스터는 서로 다른 레벨에서 위치되지만, 단일공정에 의해 동시에 형성될 수 있으므로, 여분의 공정에 대한 필요성이 없어진다. 또한, 돌출부에 대한 절연막과 LDD 측벽 절연층이 열방향으로 돌출부의 끝단상에 동시에 형성되어, 제조공정수가 감소된다.
셀 트랜지스터는 행방향으로 복수의 블록으로 분할되는 한편, 인접하는 블록 사이에 개재된 절연영역에서 도체는 행방향으로 연장되면서 제어게이트에 접속된다. 이는 행방향에서의 제어게이트의 저항을 실질적으로 낮춘다. 또한, 각각의 뱅크에서 셀 트랜지스터는 채널영역을 공유한다. 이로 인하여, 뱅크의 끝단부에 위치된 디바이스분리영역에 의하여 뱅크가 서로 분리되는 사실과 결합하여, 셀 트랜지스터가 뱅크마다 제어하는 것이 가능하다.
열방향으로 연장되고 접속부(218)에서 소스/드레인영역에 접속되는 가상접지선(VG)은 열방향에서의 소스/드레인영역의 저항을 실질적으로 낮춘다.
다른 블록에 속하는 복수의 셀 트랜지스터에 데이터의 기록 또는 판독을 동시에 행함으로써, 전체 반도체 메모리의 기록 또는 판독속도가 증가된다.
열방향으로 연장된, 제3도체는 열방향으로 서로 인접하는 제어게이트의 사이에서 소스/드레인영역에 접속되어, 열방향에서의 소스/드레인영역의 저항을 실질적으로 낮출수 있다.
2002년 3월 27일 및 2003년 2월 14일에 각각 출원된 일본특허 출원 제 2002-89744호 및 2003-36005호의 전체개시내용, 즉 명세서의 상세설명, 청구항, 첨부도면 및 요약서를 포함하는 전문이 본 명세서에서 인용참조되고 있다.
이상, 복수의 실시예에 대하여 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않는다. 본 발명의 범위 및 기술적 사상을 벗어나지 않으면서 다양한 변경이나 수정이 가능함을 당업자는 이해하여야 한다.
본 발명에 따르면, 동일한 트랜지스터의 채널영역과는 상이한 레벨에 있는 트랜지스터의 소스/드레인 영역을 여타의 트랜지스터의 소스/드레인 영역과 용이하게 접속시킬 수 있는 반도체 디바이스 및 반도체 메모리가 제공된다.

Claims (14)

  1. 제1트랜지스터(TC)의 채널영역의 일부보다 낮은 레벨에서 소스/드레인 영역(BL1, BL2)이 형성되는 상기 제1트랜지스터(TC); 및
    상기 제1트랜지스터의 소스/드레인 영역(BL1, BL2)과 실질적으로 동일한 레벨에서 채널영역 및 소스/드레인 영역이 형성된 제2트랜지스터(STE, STO)를 포함하는 반도체디바이스에 있어서,
    상기 제1트랜지스터(TC)의 상기 소스/드레인 영역(BL1, BL2) 중의 하나와 상기 제2트랜지스터(STE, STO)의 상기 소스/드레인 영역 중의 하나가 실질적으로 동일평면에서 전기적으로 상호접속되는 것을 특징으로 하는 반도체디바이스.
  2. 복수의 돌출부(13a)가 형성된 일 도전형의 반도체기판(12);
    상기 복수의 돌출부(13a) 중 인접하는 것들 사이의 상기 반도체기판(12)의 주표면상에 형성된 반대 도전형의 비트선(BL1, BL2);
    각각의 행방향 및 열방향으로 복수의 어레이내에 배열되고, 상기 비트선(BL1, BL2)을 소스영역과 드레인영역 중 어느 하나로 각각 사용하며, 상기 복수의 돌출부(13a) 중 적어도 하나의 최상부에는 채널영역이 형성되어 있는 셀 트랜지스터(TC);
    상기 비트선(BL1, BL2)과 실질적으로 동일한 레벨에서 채널영역 및 소스/드레인영역이 형성되어 상기 비트선(BL1, BL2)을 선택하는 선택 트랜지스터(STE,STO)를 포함하는 반도체메모리에 있어서,
    상기 선택 트랜지스터(STE, STO)의 상기 소스/드레인영역중의 하나와 상기 비트선이 실질적으로 동일평면에서 전기적으로 상호접속되는 것을 특징으로 하는 반도체메모리.
  3. 제2항에 있어서,
    상기 돌출부(13a)의 각각은 서로를 향하는 한 쌍의 측벽(13b)을 가지고,
    상기 셀 트랜지스터(TC)의 각각은,
    상기 돌출부(13a) 중 하나의 최상부(13c)상에 형성된 제1절연층(15c);
    상기 돌출부(13a)의 상기 측벽(13b) 및 상기 소스/드레인영역상에 형성된 제2절연층(15a);
    상기 돌출부(13a)의 상기 측벽(13b)상에 형성된 제2절연층(15a)상에 각각 형성되고, 상기 제2절연층(15a)을 거쳐 상기 측벽(13b) 및 소스/드레인영역을 각각 향하는 한 쌍의 플로팅게이트(FG1, FG2);
    상기 플로팅게이트(FG1, FG2) 중 하나에 각각 형성된 제3절연층(15b); 및
    상기 제3절연층(15b)을 거쳐 상기 한 쌍의 플로팅게이트(FG1, FG2)를 향하고 상기 제1절연층(15c)을 거쳐 상기 돌출부(13a)의 최상부(13c)를 향하는 제어게이트(CG)를 포함하는 것을 특징으로 하는 반도체메모리.
  4. 제2항 또는 제3항에 있어서,
    상기 셀 트랜지스터(TC)는 단일 열과 소정 수의 행을 각각 포함하는 복수의 뱅크(BNK)로 분할되고,
    상기 선택 트랜지스터(STE, STO)는 가상접지시스템에 의하여 홀수 행의 뱅크(BNK)와 짝수 행의 뱅크(BNK) 중 어느 하나를 선택하는 것을 특징으로 하는 반도체메모리.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 셀 트랜지스터(TC)를 구동하는 구동 트랜지스터(CM)를 더욱 포함하며, 상기 구동트랜지스터(CM)는 상기 선택 트랜지스터(STE, STO)와는 상이한 레벨에 위치되고, 단일 공정에 의하여 상기 트랜지스터(STE, STO)와 동시에 형성되는 것을 특징으로 하는 반도체메모리.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서,
    열방향으로 상기 돌출부(13a)의 끝단부상에 형성된 보호용 절연층을 더욱 포함하며, 상기 절연층은 상기 반도체메모리내에 포함되며 LDD(Lightly Doped Drain) 구조를 각각 가지는 트랜지스터상에 제공된 측벽 절연층과 동시에 형성되는 것을 특징으로 하는 반도체메모리.
  7. 행방향으로 배열된 복수의 셀 트랜지스터(TC)를 포함하는 반도체메모리에 있어서,
    상기 복수의 셀 트랜지스터(TC)의 각각은 상기 셀 트랜지스터(TC)의 채널영역의 일부보다 낮은 레벨에 위치된 소스/드레인영역(BL1, BL2) 및 제어게이트(CG)를 포함하고,
    상기 복수의 셀 트랜지스터(TC)는 상기 제어게이트(CG)를 공유하며,
    상기 복수의 셀 트랜지스터(TC)는 복수의 블록(212)으로 분할되고,
    상기 반도체메모리는 인접하는 상기 복수의 블록(212)과 복수의 절연분리영역(STIa)에서 행방향으로 연장되고 상기 제어게이트(CG)에 접속되는 도체(38) 사이에 개재된 절연분리영역(STIa)을 더욱 포함하는 것을 특징으로 하는 반도체메모리.
  8. 제7항에 있어서,
    상기 셀 트랜지스터(TC)는 열방향 및 행방향으로 배열되며,
    열방향으로 배열된 상기 셀 트랜지스터(TC)는 복수의 그룹으로 분할되고, 상기 복수의 그룹의 각각에서 채널영역을 공유하고,
    상기 반도체메모리는 상기 복수의 그룹 중 인접하는 것들을 분리하기 위하여 상기 복수의 그룹의 끝단부에 위치된 절연분리영역(STIb)를 더욱 포함하는 것을 특징으로 하는 반도체메모리.
  9. 열방향 및 행방향으로 배열된 복수의 셀 트랜지스터(TC)를 포함하는 반도체메모리에 있어서,
    상기 복수의 셀 트랜지스터(TC)의 각각은 상기 셀 트랜지스터(TC)의 채널영역의 일부보다 낮은 레벨에 위치된 소스/드레인영역(BL1, BL2) 및 제어게이트(CG)를 포함하고,
    행방향으로 배열된 상기 셀 트랜지스터(TC)는 상기 제어게이트(CG)를 공유하며,
    행방향으로 배열된 상기 복수의 셀 트랜지스터(TC)는 복수의 블록(212)으로 분할되고,
    상기 반도체메모리는 상기 복수의 블록(212) 중 인접하는 것들 사이에 각각 개재된 절연분리영역(STIa)을 더욱 포함하고,
    열방향으로 배열된 상기 셀 트랜지스터(TC)는 복수의 그룹으로 분할되고 상기 복수의 그룹의 각각에서 채널영역을 공유하고,
    상기 반도체메모리는 상기 복수의 그룹을 분리하기 위하여 상기 복수의 그룹의 끝단부에 위치된 절연분리영역(STIb)을 더욱 포함하는 것을 특징으로 하는 반도체메모리.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 복수의 블록(212) 중 다른 블록에 속하는 복수의 셀 트랜지스터를 병행하여 데이터가 기록되거나 판독되는 것을 특징으로 하는 반도체메모리.
  11. 열방향으로 배열된 복수의 셀 트랜지스터를 포함하는 반도체메모리에 있어서,
    상기 복수의 셀 트랜지스터(TC)의 각각은 상기 셀 트랜지스터(TC)의 채널영역의 일부보다 낮은 레벨에 소스/드레인영역(BL1, BL2)이 형성되고, 복수의 그룹으로 분할되며, 열방향으로 상기 셀 트랜지스터(TC) 중 인접하는 것들은 상기 복수의 그룹 중 각각에서 상기 소스/드레인영역(BL1, BL2) 중 하나를 적어도 공유하며,
    상기 반도체메모리는 복수의 그룹에 할당된 복수의 접속부 및 열방향으로 연장되고 상기 복수의 접속부에서 상기 소스/드레인영역(BL1, BL2)으로 접속된 도체(306)를 더욱 포함하는 것을 특징으로 하는 반도체메모리.
  12. 제11항에 있어서,
    동일 그룹에 속하는 상기 셀 트랜지스터(TC)는 상기 채널영역을 공유하고,
    상기 반도체메모리는 상기 그룹의 끝단부에 위치된 절연분리영역(STIb)을 더욱 포함하여 서로로부터 상기 그룹을 분리시키는 것을 특징으로 하는 반도체메모리.
  13. 행방향 및 열방향으로 배열된 복수의 셀 트랜지스터(TC)를 포함하는 반도체메모리에 있어서,
    상기 복수의 셀 트랜지스터(TC)의 각각은 제어게이트(CG)를 포함하고, 열방향으로 배열된 상기 셀 트랜지스터(TC)는 상기 제어게이트(CG)를 공유하며,
    상기 복수의 셀 트랜지스터(TC)의 각각에는 상기 셀 트랜지스터(TC)의 채널영역의 일부보다 낮은 레벨에 소스/드레인영역(BL1, BL2)이 형성되고, 열방향으로상기 셀 트랜지스터(TC) 중 인접하는 것들은 상기 소스/드레인영역(BL1, BL2) 중 하나를 공유하고,
    상기 반도체메모리는 열방향으로 연장되고 열방향으로 서로 인접하는 제어게이트(CG) 사이에서 상기 소스/드레인영역(BL1, BL2)에 접속된 도체(306)를 더욱 포함하여, 열방향에서 상기 소스/드레인영역(BL1, BL2)의 저항이 실질적으로 낮아지는 것을 특징으로 하는 반도체메모리.
  14. 열방향 및 행방향으로 배열된 복수의 셀 트랜지스터(TC)를 포함하는 반도체메모리에 있어서,
    상기 복수의 셀 트랜지스터(TC)의 각각에는 상기 셀 트랜지스터(TC)의 채널영역의 일부보다 낮은 레벨에 소스/드레인영역(BL1, BL2)이 형성되고, 열방향으로 상기 셀 트랜지스터(TC) 중 인접하는 것들은 상기 소스/드레인영역(BL1, BL2) 중 하나를 공유하고,
    행방향으로의 상기 셀 트랜지스터(TC) 중 인접하는 것들은 상기 인접하는 것들 사이에서 상기 소스/드레인영역(BL1, BL2)을 공유하고, 상기 소스/드레인영역(BL1, BL2)과 동일한 도전형의 고농도영역(33)이 상기 소스/드레인영역(BL1, BL2)의 중간부에 형성되고,
    열방향으로 배열된 상기 셀 트랜지스터(TC)는 상기 고농도영역(33)을 공유하는 것을 특징으로 하는 반도체메모리.
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