TW200308079A - Semiconductor device and semiconductor memory using the same - Google Patents

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Takashi Miida
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Description

200308079 玖、發明說明： 【發明所屬之技術領域】 種半導體記憶體， 晶體彼此間之源極/ 本發明有關於一種半導體元件及一 且更特別地，有關於一種用以連接二電 汲極區之實用技術。 【先前技術】 今日’包含各種EEPRQ略電性拭去可程式唯讀記憶 體)之非揮發性記憶體係廣泛利用至例如行動電話之應用中 。❹，-卿刪依據—電荷是否出現於其浮動間極（ :乂下稱為浮閘)以使各儲存格電晶體中只允許儲存一位元資 訊。然而’為了促使元件尺寸下降，較佳配置應是一儲存 格電晶體之多位元架構，以允許在該儲存格電晶體中儲存 二或更多位元資訊。 在過去提出各種形式之一多位元電晶體時，本案之發 明人已致力於發展一種多位元電晶體，其包含有複數個凹 槽之矽基底及在該凹槽側壁上所形成之浮閘。有關此種多 位元電曰曰體細節，可參考例如日本專利號1及 3249812 〇 在上述多位元電晶體中，源極/汲極區形成於該凹槽底 邛上’而一通道區被形成於該矽基底表面上。因此該源極/ 汲極區及通道區定位在彼此不同之階層。本架構係完全不 同於傳統之MOS(金屬氧化物半導體）電晶體架構，其一具 有定位在一基底表面上之源極/汲極區及一通道區。 大體上，一半導體記憶體不只包含儲存格電晶體，也 200308079 包各操取包晶體以選擇該電晶體或記憶庫。該擷取電晶體 通吊以配置成MOS電晶體。該儲存格電晶體的源極/沒極 區及該擷取電晶體的源極/汲極區係連接在一起，以使任一 操取^晶體選擇該儲存格電晶體或導通時連接其上的記憶 庫而如上述，該擷取電晶體的源極/汲極區被形成於 土底表面上，而该儲存格電晶體的源極/汲極區被形成於 β凹槽底部上。更特別地’此二不同類型電晶體的源極/沒 極區彼此間具有不同階層，也就{，不在同平面中。因此 ，技術上，難以將該二型電晶體的源極/汲極區彼此間互連 且至今尚未能實施。 【發明内容】 本發明之一目的為提供一種半導體元件及一種半導體 記憶體，以使一電晶體之之源極/汲極區，其相異於同一電 晶體之通道區的階層，以輕易地被連接至其它電晶體的源 極/汲極區。 根據本發明，一半導體元件包含一第一及一第二電晶 體。該第-電晶體係在比其通道區部分為低的階層處形成 源極/汲極區。該第二電晶體以在實質上與第一電晶體之源 極：汲極區相同之階層形成一通道區域以及源極，汲極。 該第-電晶體的源極/汲極區其中之一及該第二電晶體的源 極/汲極區其中之一在實質上相同之平面上彼此間電性互連 〇 同柑，根據本發明，一半導體記憶體包含形成有複數 200308079 個凸部之-傳導類型半導體基底。一反傳導類型位元線係 形成於相近凸部之間的半導體基底的主要表面上。儲存格 電晶體係於每一列方向及行方向配置成複數個矩陣，且每 二儲存格電晶體將該位元線用做一源極區及一汲極區中任 :者。該通道區至少形成於一凸部之頂部上。一擷取電晶 體係以-通道區及源極，汲極區形成，其在用以選擇位元 •I ,位7L線貝貝上相同的階層處。該榻取電晶體之源極/沒 極區其中之-及位元線係在實際相同平面中彼此間電 互連接。 本發明之目的及特徵將由下列配合附圖所做之詳細說 明中變得顯而易見。 【貫施方式】 、參考至圖式之第1圖，係說明本發明具體實施之一半 導體記憶體中所包含之一儲存格電晶體。如所示，命名為
之儲存格電晶體被形成於一為傳導型半導體基底之P 型石夕基底12上。一 p型井13係形成於該p型石夕基底12 上。禝數個凸部l3a(只示一個）自該p型矽基底丨2之主要 表面中伸出。 元線BL1及BL2係形成於該凸部13a兩側之p型井 表面上。更特別地，相對於施加傳導型至該p型井1 3 N型雜質離子被植入該p型井13表面中想要形成該 位凡線BL1及BL2的所在位置。該位元線Bu及虹2係 二行配置於一圯憶體格矩陣之列方向中而延伸於每一行方 向中。 200308079 一閘極絕緣層或第一絕緣層15c係形成於該凸部丄“ 之頂部13c上。該凸部13a具有彼此對立的一對側壁⑽ ’相對於施加傳導型至該凸冑13a ’形成於其上者為反傳 導型之N型區17。選擇該N型區17之雜質濃度使之落於 wioo及1/1〇,〇〇〇之間，如高如該位元線BL1及扯2之 1 /1，0 0 0 更佳。 通道絕緣層或第二絕緣層15a各自涵蓋該側壁13b及 位元線BL1與另一側壁13b及位元線BL2其中之一。該位 几線BL1及BL2作用如源極/沒極區，如後述。本情況下 ’該位元線犯及BL2有時會稱之為源極/㈣區。 浮閘FG1及FG2經由它們鄰接之通道絕緣層…各自 面對該源極/汲㈣BL1及BL2與該凸部⑴之相對側壁 ⑶。每-多晶絕緣夾層或第三絕料m係形成於該浮 G1及FG2其中之-上。在該實施示例中，該通道絕緣 層15a、多晶絕緣夾層15b及閘極絕緣層⑸全部由氧化 矽形成。 —控制閘CG經由該多晶絕緣夾| m來面對該浮閉 FG1及FG2並經由該閘極絕緣層…來面對該凸部⑴之 丁^部13c。另夕卜，該控制閘CG可包括具有插入於其間之 多晶絕緣夾層15b之浮閘FGuFG2所面對之各片段及具 有插入於其間之閘極絕緣層15c之頂面Uc之一片段。在 例中上述各片段會被電性隔開且分別受到電性控制 该浮間
FG1及FG2及控制閘CG 全部由多晶石夕形成 200308079 貫務上，複數個控制間CG係、配置於行方向中而延伸於每 一列方向巾’如後專述。該控· CG分別扮演字線wl〇 、WL1及等等的角色。 /在該實施示例中，-通道區330係以一三度空間架構 形成於該凸部l3a之相對立側壁nb及頂部i3c之表層上 。它遵守著該通道區330 A該源極/沒極區bli A BL2彼 此係在不同階層或高度+ ’也就是，部分後者的位置比前 者低。本架構係完全不同於稍早所述之一具有形成於—基
底表面上之源極/汲極區與一通道區兩者之典型m〇s電晶 體架構。 BS 在彼此面對之浮閘FG1(FG2)及凸部Ua側壁ub間之電容 器cFG1(cFG2)及一在彼此面對之浮閘fgi(fg2)及源極/汲極 區 BL1(BL2)之電容器 cFS(CFD)。 第2圖說明一代表該儲存格電晶體tc並包含與1相 關之各種電容之等效電路。該電容係表示一在該控制閉 CG及該凸部13a頂部13c間之電容器Ccg、一在彼此面對 之控制閘CG及浮閘FG1(FG2)間之電容器c⑶（c^、— —一種用以驅動該儲存格電晶體TC之方法將述於後。 第-，對帛3圖所產生之參考用來說明如何將二位元資料 寫入至該儲存格電晶體TC +。在該實施示例中，電子可 被選擇性地注人定位在該凸冑13a對立側之浮間fgi及 FG2任-者中。如帛3圖所示，為了藉由示例注入電子至 圖中之右邊浮閘FG2巾，施加-例如2·2ν之閉極電^1 % 至該控制閘CG，同時施加一例如6V之電壓％至應注二 200308079 電子的源極/汲極區BL2。同時，將該基底12及另一源極/ 汲極區BL1接地。結杲，一用於寫入之電位差，也就是 ’在該源極/沒極區BLUBL2間施加Μ電壓。 在第3圖所示狀況中，施加至該控制閘c(j之正電位 使一逆向層Ud形成於凸部13a之頂部…表面中。因此 所出現之逆向| 13d使該N型區17彼此間電性互連。因 為每一 N型區n接觸到該N型源極/汲極區bu及bl2 =中之一，該N型源極/汲極區！ BL1及BL2它們本身係 電性互連。結果，在本實施示例中之電子載體流經由箭頭 50及52所示之路徑。 注意沿著該頂部13c流動之電子，該浮閉fg2就定位 在圖中流動方向之右手邊。因此’這些電子可直接向前注 入至該浮W FG2，而不是如傳統結構般地操縱。這使得用 以吸引電子朝向浮閘之閘極電麼（寫入電麼）％可製造的比 傳統閘極電壓低。 又，形成於該凸部13a側壁13b上之N型區ι7用於 降低該側f 13b電阻，藉以阻止該侧i nb上之壓降。結 果，稍低於一介於該源極/汲極區BL1及BL2間之6v ^ 壓之一較高電壓被施加至該頂部13c反側，使該頂強 迫性地加速電子。結果，電子被有效地注入第3圖箭頭52 所示之浮閘FG2。本方式中，該N型區17也用於降低該 寫入電壓。 當電子只注入至第3圖右邊浮閘FG2時，只有在施加 至該源極/汲極區BL1及BL2中的電壓可互換時，電子才 10 200308079
可被庄入至左邊的浮閘FG1。因此，本實施示例配置第4A 至4D圖中所不之四種不同狀態。第4a圖說明一儲存位元 狀怨〇，1) ’其中，未注入電子至該浮閘pG1及FG2任一 者中。第4B及4C圖分別說明儲存狀態（1，0)及（0，1)，其中 每一階段的電子被注入至該浮閘FG1及FG2任一者中。 第4D圖况明一狀態（〇,〇)，其中，電子被注入至該浮閘 FG1及FG2兩者中；例如，電子可被注入右邊浮閘FG2並 接著被庄入至左邊浮閘FG丨。本方式中，該實施示例允許 選擇性寫入二位元資料（U)至（〇,〇)到單一儲存格電晶體 TC中。 該實施示例包含二浮閘FG1及FG2並允許電子如上述 地各自分開存在於浮閘FG1及FG2中。因此，相較於習知 、、ϋ構，即使在儲存格大小減少的應用中，可明確地辨別該 浮問FG1及FG2所包含的主要電子類型。 將參考至第5 A及5B來說明如何將二位元資料自該儲 存格電晶體TC中讀出。首先，如第5A圖所示，施加例 如2.2V之閘極電壓％至該控制閘CG。接著，施加例如 6V之電壓Vdd至一源極/汲極區BL2，同時另一源極/汲極 區B L1及基底12係接地。結果，一用於讀取之電位差， 也就是，1.6V，被施加於該源極/沒極區Bu及bl2之間 在產生的電位分佈中，隨著該逆向層13d被形成在該凸 部13a頂部13c上這結果，該控制閘CG電位係為正值。 因此，一汲極電流流動於一由第5A圖箭頭所示的方向中 200308079 結果，如第5B圖所示，施加至該源極/汲極區Bu 及BL2之電壓彼此間在該閘極電壓Vg同樣維持於2·2ν下 而可互換。因此，介於該源極/汲極區BL1及Bl2間之電 位差被反轉，使得一第二汲極電流Id2流入第5β圖箭頭= 示之方向中。 在該實施示例中，測量因施加至該源極/汲極區 及BL2之電壓互換性而輪流流動之汲極電流及、2。如 後專述，根據各狀態，該汲極電流、及k值是不同的。 因而可將該電流組(idl，Id2)一對一地與各狀態做比較，以決 定該儲存格係為那一種狀態。在不同狀態（151)至（〇,〇)下流 動之汲極電流將詳述於後。 第6A及6B圖展示如何自該儲存格電晶豸tc中感測 到該狀態（1，〇)。如第6A圖所示，以相同於第从圖之方式 施加電壓至該儲存格電晶體TCH以使該沒極電流 L流動。在本狀況中，雖然右邊浮閘FG2之電位因電子注 入而被降低’但它卻利用電容^及Cm往該控制閘CG 之正電位（2.2V)及該源極/汲極區虹2之正電壓（1·6ν)增加 。結果’該浮@ FG2之壓降係有限的，使得環繞該閑極 ⑽四周的通道電阻不是如此地高。因此，該汲極電流^ 具有一相當大的值。 —尤其，接觸該源極/汲極區BL2之N型區17具有一 貫^上等於該源極/沒極1 BL2電位的電位。該浮閘阳2 、书位因此也由電谷CCF2往該源極/汲極區B]L側增加， 再降低環繞該閘極FG2四周的電阻。結果，該汲極電流 12 200308079 I d 1值又增加。 接著，如第6B圖所示，施加至該源極/汲極區BU 及BL2的電壓可互換以使該汲極電流Idz流動。本例中， 右邊浮閘FG2的電位因電子注入而降低。再者，因為右邊 源極/汲極區BL2接地，該浮閘FG2的電位透過在該閘極 FG2及該區域BL2間之電容Fd往該地電位降低。結杲， 該浮閘FG2電位在第6B圖中比在第6A圖中低而使環繞 該閘極FG2四周的通道電阻增加。因此，該㈣電流^ 係小於前汲極電流Idi。 尤其，該N型區17使得右邊浮閘FG2也由該電容 CFG2往接地側降低，使得該汲極電流l值又降低。如上述 ，該狀態0,〇)可依（Idl，Id2)=(大，小）來辨別。為了辨別該沒 極，流Idl及Id2中較大-者，—稍後將述及之感測放大器 將它們每一個與一參考電流做比較。 ^為了自该儲存格電晶體TC中感測到狀態（0，1)，注入 迅子至在右邊浮閘FG2相對的左邊浮閘FG1中。因此，以 ::述相同的方式來估測該汲電流Idi及l，使得它們維 持在（Idl，Id2)=(小，大）。 、、至於自該儲存格電晶體TC中所感測之狀態（U)，未 二：電子至該浮閘FG1及FG2任一者。本例中，因該浮閘 ^電位或該浮閘FG2電位未被電子降低，該汲極電流 Μ及Id2係大的。這種狀況係對稱於左右方向中，也就是 ，該沒極電流Idl及Id2彼此間未有 疋 。再去 以cn山2)-（大，大） < ，“該狀態（〇’〇)’因注入電子至該浮_ FG1及 13 200308079 FG2兩者，對稱性係建立於左 工右方向中。因此，維持在 (IcnJddK小，小），代表該汲極雷、、* τ ^ τ 包机Idl及Ια彼此間未有不 同。 一種特別方法，其將實祐；A，上 只也不例中注入該浮閘FG1及 FG2的有效電子放電，也就是， 疋删除儲存貧料，將會述於 後。如第7圖所示，為了拉出電子，施加-例如12V之言 電位主該控制閘CG，同時將兮i° 卞將邊基底12及源極/汲極區 BL1及BL2接地。本例中，兮带 个T忒電位差可對應設立於該控制 閘CG及該源極/沒極區BL1及m , BL2之間。例如，該控制 閘C G及該源極/沒極區b τ 1爲〇 τ a 位BL1及BL2可分別供應6v及 電壓。 在所產生的電位分佈結果中，該控制閉CG如自該浮 閘FG2 (FG1)來看且有齡古+ ^木有八有車乂同电位，使得電子透過多晶絕緣 夾層m被拉至該_，CG。當然，有可能將電子拉至 该基底12，以使該基底12的電位高於該控制閘⑶。 該實施示例中的寫入、讀取及刪除操作係根據在該記 儲存格矩陣中的儲存格電晶冑TC被選取之假設來顯 y及祝m ’實務上，該儲存格電晶豸tc有時未被 4取。即使在該料格電晶冑TC未被選料，也施加該 驅動電壓 Vnn $ # Λν - ^ 如至忒位7〇線BL1以選擇另一儲存格電晶體 本例中’未選取儲存格電晶體TC之浮閘FG1電位因 —f於該閑極FG1及該位元線BL1間之大電容Cfs而被拉 D 位兀線BL1的電位。如此，減少介於該浮閘刚及該 ㈣1 BU間之電位差’以使介於該閘極FG1及該 14 200308079 源極/汲極區BL1間之通道絕緣層15a免於曝露於上述強 電場中。結果，成功地阻止會惡化該通道絕緣層1 5 a的一 通道電流FG2流過該層15a。 值得注意的，介於該浮閘FG1(FG2)及該源極/汲極區 BL1(BL2)間之電容CFS(CFD)扮演一重要角色，以得到如同 未選取狀況般有關寫入、讀取及刪除所述之優勢。本實施 示例中，該浮閘 FG1(FG2)定位於該源極/汲極區 BL1(BL2)上以降低該浮閘FG1及FG2間的距離，藉以減 少元件大小並增加電容CFD及CFS。超過彼此面對的浮閘 FG1(FG2)及源極/汲極區BL1(BL2)之區域係開放以提供選 擇。當上述區域變大時，上述優勢係較易達到，然即使該 區域為小的，它們也一樣可達到的。 將參考至第8圖以說明一本發明半導體記憶體的整體 電路配置。在第8圖中，一儲存格電晶體TCi j為一位在 第1列及第j行且以前述方式來架構及操作之儲存格電晶 體。每一儲存格電晶體TCi j屬於一特定（丨行丨义…列^己憶 庫BNK/j 0 1、2、···），（η列）的n表示一公開提供選擇 的自然數，而ΒΝΚ〗的j表示屬於該記憶庫ΒΝΚ』之一儲存 格電晶體TCi，』中所有共享的一行數。 每一擷取電晶體STEi，j及ST〇i，j係連接至-特定記憶 庫BNKjG-0、1、2、…）以選擇該記憶庫BNKj。更特別地 ，該搁取電晶體STEi，j係用以選擇偶數記憶庫BNK」（j = 〇、 2 4…)且此後有時將稱之為偶記憶庫擷取電晶體。另一 擷取電晶體ST%係用以選擇奇數記憶庫BNW = i、3、5 15 200308079 、…）且此後有時將稱之為奇記憶庫擷取電晶體。 隔行上的偶記憶庫擷取電晶體STE 具有 】，m,如所示之互
連源極/汲極區其中之一。每一虛擬地線VG 1、 u、2、4、 …）係連接至上述源極/沒極區互連所在之節點 Λ、D 及 e 其中之一。除了源極及極區互連戶斤在之每一 wv 可即點係如所示 地自該偶記憶庫擷取電晶體STEi ·移位一行外， ’ 具它則相 同於奇記憶庫擷取電晶體STE..。
1 5 J 將每一偶記憶庫擷取電晶體命名STE· , 卜η 1 i=i，jVJ〜υ、1、2、 …）以在第（i-Ι)記憶庫之行方向計數來選擇一偶數記憶庫 同樣地，將每一奇記憶庫擷取電晶體命名以在第（i+l)★己憶 庫之行方向計數來選擇一奇數記憶庫。 心 該虛擬地線VGi(i=0、2、4、…）係由鋁或類似金屬所 形成，用以具有降低的電阻。另一方面，位元線3^(1=〇、 1、2、…）係配置成具有遠大於該虛擬地線VGi電阻之擴 層。 1 K月 第8圖所示之半導體記憶體操作將述於後。該半導體 記憶體未藉一字線及一位元線之結合來選擇一儲存格電晶 體，而是先選擇一組偶記憶庫BNKj(j = 〇、2、4、）及一組 奇記憶庫BNKj(j = i、3、5、…）中任一者並接著選擇屬於= 選偶或奇記憶庫BNKj之儲存袼電晶體TCu其中之一。 例如，假設屬於偶記憶庫bnkg之儲存袼電晶體TC〇 ^ 要被選擇。接著，使一偶記憶庫選擇線SEi走高以選擇一 組偶記憶庫BNK/尸0、卜2···)，藉此導通該偶記憶庫擷取 電晶體STEi;j(j = 0、2、4.··)。同時，使其它選擇線se 、 16 200308079 1及SOI+1走低，藉此關閉其閘極被連接至這類選擇線之 斤有包曰曰冑纟所產生的電壓分佈中，在開狀態中的偶記 憶庫操取電晶體STE » 、 】，〇及STEU分別選擇位元線bl〇及 BL1 ’並將它們分別電性連接至虛擬地線％及叫。同 樣地，連接至其它偶記憶庫贿2及祖4之位元線被引 至該虛擬地線以電性相接。在本方式中，係選擇—組偶記 '1思庫 BNKj(j = 〇、2、4···)。
接著’為了在讀取模式巾選擇該儲存格電晶體tc"， 該儲存格電晶冑TC。，。所連接之位元線B 地 位，同時施加w至該位元線BL1作為該電壓％。之 後丄施加2.2V至該字線WL。作為該讀取電壓vg。要注意 ’ &類電Μ係自-資料線/地線選擇器3()2經_記憶庫選擇 器300來輸出。
述電使第一汲極電流Idi流過該儲存格電晶選 TC"，如同前面參考第5A圖所述及的。該第_汲極電满 Id〗接著自-感測放大器-304開始流動，依序經過資料線 地線選擇器3 0 2、記憶庫選擇器、3 〇 〇、虛擬地線V G 2、節點 D、節點C、偶記憶庫操取電晶體δΤΕ^、位元線犯、儲 存格電晶體TC。，。、位元線BL〇、偶記憶庫擷取電晶體 STEi，。、節點B、節點A、虛擬地線vg。、記憶庫選擇哭 3〇〇及資料線/地線選擇器3〇2。這時，該記憶庫選擇哭 3〇0不會選擇目標偶記憶庫脆。之外的其它偶記憶庫 NK(BNK2、bnK4...)的電晶體，以避免該汲極電流流至未 用偶記憶庫的儲存袼電晶體。 17 20030S079 之後在其匕電壓維持相同時，介於該位元線BL〗及 BL2間的電位差係可互換。因此，一第二汲極電流心如表 考第圖所述地流過該儲存格電晶體〜。該第二汲極 電仙_ Ιυ /爪過與该第一汲極電流路徑相反的路徑。 前述程序使該感測放大器3〇4可測量流過該錯存格電 晶體TC"第-及第二汲極電流Idi及Id2，藉此決定四種狀 悲Ό’υ至（G’G)中的那_種被存入該儲存格電晶體令π 在第8圖所示電路中，該第-汲極電流Idl不是固定 流過配置成擴散層之高電阻位元線BU及扯2,但卻固定 流過由I呂所構成低電阻之虛擬地、線％,到達該目標記憶 ^曰BNK0並接著流過該位元線Bu。接著，流過該儲存格 电曰曰體TC。，。的汲極電流Idi經由該位元線⑽流過 地線VGQ。 因此，在該第一汲極電流Idl流過上述路徑時之電阻 係低=它固定流過該位元線BL1ABL2時之電m 口玄貝施示例可在鬲速下减測至丨兮筮 卜以測到違弟-没極電流Idl及該 弟-錄仏Id2。接著添加—㈣序_重複該測量： 在上述特定程序中，選擇屬於該偶記憶庫BNK之儲 广电晶體TC。’。。另一方面，為了選擇屬於該奇記憶庫 NKj(J = 1、3、5、..·）之電晶體TC-，該奇記憶庫選擇線因 而走高藉此導通該奇記憶庫擷取電晶冑咖 、·.·）。其它選擇線 SE1、SE. ^ s〇 、、 pq 1 η及S〇…因而走低。使得苴 間極被連接至那些選擇線之電晶體全被_。其餘程序係 18 200308079 :有：該偶記憶庫選擇所述之程序一#，故為了免於重複 另述：選擇上述-館存袼電晶體之方法有時稱之為 。业疑接地系統並特別教示於日本專利公告號3]79775號 第9圖為-說明該實施示例之半導體記憶體之部分刊 面透視圖。在f 9圖中’與上述結構元件一樣之結構元件 ，指定為相同號碼。如所示，—傳導插塞63㈣入一未 h之夾層絕緣薄膜。該虛擬地線VG4係形成於該夹層絕 ^ \並甩〖生連接至该傳導插塞63。對應至第8圖節點E 口亥傳導插塞63係電性連接至該偶記憶庫掘取電晶體咖 ,，2及stem之源極/汲極互連所在交點。每一字線wLq及 ^係利用在列方向延伸之第〗圖控制⑶來配置。 辟該儲存袼電晶體TCu具有由一凸部13a之相對立側 壁13b及頂部13c所形成之通道區及具有定位在由該頂部 士成之u卩分通道區下之源極/汲極區。另一方面， ϋ亥偶°己镟庫擷取電晶體STE i，2為一具有源極/汲極區50及 位在只際上同平面之通道區51之傳統M〇s電晶體。 如第9圖所示，該偶記憶庫擷取電晶體不是位於該矽 基底12表面所定位之傳統階& L】上，而是位在一比該階 層L!低之階層上。該階層實際上係相同於該儲存格 私日日版TCG1源極/汲極區BL2的階層。接著，該二電晶體 S TP ii f i,2 TC。,1的源極/汲極區50及BL2分別實際地落在 同平面中，因而可在水平方向輕易地電性互連。本方法成 力地克服則述有關該源極/汲極區互連方面的技術困難。 19 200308079 參考至第10至35圖，將說明一種用以製造該實施示 例之半導體記憶體之方法。首先，如第10圖所示，利用 傳、先方去將隔離用之溝渠12a(該貫施示例中之sti(淺溝 渠隔離））形成於該P型矽基底12的主要表面中。接著，將 氧化石夕層或類似絕緣體10埋入該溝渠12a中。該基底12 表面接著進行熱氧化作用，藉以形成一氧化石夕薄膜18。為 了 =製該P型矽基底12，可將一具有硼濃度約為1〇 x 1〇 之P型磊晶層形成於一具有硼濃度約為4 〇 X 1〇ls em·3之P+型基底上。 · 如第11圖所示，在第10圖步 , H / q丨人 雕丁被植入該矽 土 & !2中以在該基底12中形成該p型井13。 )=條，下連續植入四次離子。一離子種子叫(氣㈣ — …亥弟—及弟二次離子植入而B(硼）係用於該第三及 =次^植人。[次離子植人之加速能量》15電子 -欠離子I—次離子植人之加速能量為45 €子伏特，第三 植入之力t之力二速能量A 2〇電子伏特，以及第四次離子 ^能量為4G電子伏特。又，第—次離子植入之 fc ，⑽·2,第二次離子植入之劑量為5〇x 二 第三次離子植入之劑量為6.，第 次離子植入之劑量為5·〇χ1〜2。 ，弟四 膜18接I ’如帛12圖所示，利用钱刻法將整個氧化Π 月果18移除。如第13 m糾—工 口我化石夕磚 氧化作用以形成其為_氧化㈣之將4基=12表面進行熱 極絕緣層】5c約為 B €極絕緣層15c。該開 、.’為厚。之後，一約為】。_厚的氮 20 200308079 化夕層25、-約為4 _厚的氡化 厚的氫切層27接著依序形成 6及4 50 Μ ^ 成於该閘極絕緣層I 5c上。上 过各層係利用CVD(化學氣相 底〗2上之各屉#处彼ώ 檟法）采形成。堆豐於該基 見。 ㈢此：下列連續步驟說明中變得顯而易 所干：14圖所不’將-光阻層45塗佈於位在第13圖 : = 之崎層27上。接著利用微影成像 竹將4先阻層45圖案化成長 15〇、氮化石夕層25、氧化石夕声、〃妾者’该間極絕緣層 及P «j q / 9 、氮化矽層27、絕緣體i 〇 支井1 3係透過該圖宰化 此，溝渠28孫心、、/、匕先阻或先罩45進行銳刻。因 之為吃情體儲=、於猶後將形成之儲存格電晶體（此後稱 放供選擇Γ分332)所在位置上。各溝渠28係開 又t、邊擇，本貫施示例約Λ 離約為⑽賊。’為380麵。相鄰溝渠28間之距 再者，上述蝕刻使得在務後將形成 二為揭取電晶體部分334)之所在位置下，該 、、彖體10在貫際上彼此為相同平面係曝 ，該光阻層45利用去灰法移除。 ㈣後 29係=，如第J5圖所示，，2〇 _厚的氧切層 上^ CVD來形成於第14圖所示疊層的整個露出表面 29。二Μ圖所示’接著異向姓刻厚度方向的氧化石夕層 生=留各溝渠28側。該異向钮刻可利用例如咖(反應 生離子餘刻法）來實現。 在弟1 6圖步驟後，_本p日1 &在、，p分 先阻16係以長條形狀形成於該 21 200308079 選擇性電晶體部分334。接著，透過該光阻長條或光罩6〇 將石申離子植入，藉此在該p型井13中形成該位元線阳 至BL4。在此時’留在各溝渠28側之氧化矽層且止砷 離子植人。同時，當做光罩用之凸部⑴可使該位元線 BL1至BL4以一自我對準方式形成於該溝渠μ底部上。 y用於上述離子植人之離子種子為As(_)。該離子植入係 以15電子伏特加速能量及2 〇χ i〇i4cm.2劑量來實現。 在第18圖中，該光阻長條6〇係以虛線表示以清楚地 指出如平面时所見之位元線Bu至ΒΜ架構。 如第19圖所示，#刻各溝渠28側之氧切層μ約 譲以形成超薄膜，儘管這類薄膜並未被顯示。接著， 士口弟20圖所示，碎離子被植入各凸部…之側壁別，夢 型區域17。為了在側壁m中植入砷離子… ::基底應只向植入方向傾斜。在該實施示例中，一 於該基底12之線條η】係向離子植入〜方向傾斜約仏 伏特，二”旦圖中之離子植入係以一 AS離子種子、10電子 、口、、旎S及5·〇 x 1〇,丨cm.2劑量來 凸部…側壁Ub上之氧切層29阻 ：：在各 側壁13b中。少士认 1立甲離子超額植入該 法移除。 +植入後’該光阻層6。係利用去灰 想配置該元件通道於該溝渠28表層 性在該元件牿矜ώL θ > 從系衣層特 該溝準28 ^線上具有關鍵性影響。因此，需要保護 表面不受下列步驟之污染。基於此目的，如第 22 200308079 2!圖所不，該實施示例利用熱氧化作用在該溝渠μ側壁 及底部上形成一約4 厚之犧牲性氧化石夕層31。該犧牲 性氧切層3!成功地保護該溝渠28表面免受㈣。甚至 ，用此層31來移除—晶格缺陷，尤指該溝渠28表層，夢 此阻止K牛特徵曲線的衰落。要注意，該犧牲氧化石夕声 31係也形成於該擷取電晶體部分334中未涵蓋光阻長條 60的位兀線BL1至BL4部分上。 接著，—約為60 nm厚的氮化石夕層％係利用⑽带 成於包含該溝帛28之疊層之整個露出表面上。接著在對
應至該擷取電晶體部分334的說化矽I 30部分上以長停 形狀塗佈一光阻層61。 W 如弟22 ®所示’錢切層3()在厚度方向進行里向 ㈣，以在該溝渠28之層3〇中形成溝槽…。另—；面 ’在該擷取電晶體部分33"，做為光罩的光阻層Η圖 案被轉譯至該氮化矽層3〇。 在第23圖步驟後，該犧牲性氧化矽層31及每一位元 線BL1至BL4部分被選擇性地兹刻具有當做光罩用的氮化 _層3Q ° S此’—約為1G nm深的凹部32被形成於每一 位元線B L1至B L 4中。 ^接著如第24圖所示，砷離子係經由該溝槽30a植入 。亥位το線BL1 i BL4中以降低該位元線bli至虹*的電 :。如此植入砷離子之所在部分33才冓成高濃度區，也就 疋I1牛低行方向中位兀線Bu至BL4電阻的^區域。本 植入係利用—^離子種子、則子伏特加速能量及3·〇 χ 23 200308079 l〇15 cm·2劑量來實現。 如第25圖所示，锈 在该擷取電晶體部分33 元線犯至似部分也 未涵盘錢切層30之位 化層15de 也被减，以在那裡形成該選擇性氧 在該選擇性氧化声〗 — 光阻層61移除，並接著利用=形成後，利用去灰法將該 移除。在此_期間，該氧Λ/將層27及30 扮演，停阻物角色。性氧化層31 26但留下該選擇氧❹㈣㈣至完全移除該層 26 . , d的廷種程度來移除該氧化矽層 , 刻期間，該氮切層25扮演一㈣停阻物角 色。弟26圖說明所產生的堆疊架構。 如第27圖所示，在第26圖所示條件中，再將該溝竿 28:“…則壁進行熱氧化作用，藉此形成約5-厚的通 ::緣：15a。因為它們的特性對該元件操作具有關鍵性 於曰，故該通道絕緣層15a最好應提供具有優良特性。基 ，該實施示例由使用—放射線插槽天線 發南密度電毁元件所配置並在該電藥元件中引入 及合氣體來產生一電製作用以形成該通道絕緣 層 15 a 〇 在上述電漿元件中，由—微波所激發之Kr撞擊氧氣 ，藉此產生大量原子狀態氧該原子狀態氧〇*可輕易 地進入該溝渠28表層並在與該平面方向無關下，以實際 24 200308079 上相同速率氧化該溝渠28底部及側壁。因此，形成具有 均勻厚度之通道絕緣層15a，如圓圈中之放大圖所示之溝 渠28角落部分。有關該電漿氧化作用之細節，可參考至 例如曰本第48期應用物理工程師聯合大會的第29p-YC-4 號報告（Paper No· 29p_YC-4，The 48th Joint Meeting of Engineers of Applied Physics of japan)及日本專利公告號 2001-160555。要注意，該通道絕緣層15a係也形成於該擷 取電晶體部分334中未涵蓋該選擇性氧化層15d之位元線 BL1至BL4部分上。 第28圖說明一在第27圖步驟後之步驟。如所示，一 多晶矽層34係形成於該通道絕緣層丨5a及氮化矽層25上 。該多晶矽層34約為50 nm厚並預先以一現場製程摻入 磷(P)。 " 接著，如第29圖所示，該多晶矽層34係在該厚度或 沬度方向進行異向蝕刻。因此，移除第27圖氮化矽層h 上的多晶矽層34,但保留該溝渠28側的通道絕緣層ΐ5& 亡的多晶矽層34。留在該溝渠28側的多晶矽層34構成該 子閘FG1及FG2。之後，利用钮刻法來移除第28圖的氮 注意力應放在該氮化矽層25將扮演該角色直到生產 階段。該氮化石夕層25係已形成於該閘極絕緣層…並保護 忒閘極絕緣層15c直達第29圖步驟。 如弟30圖所示’在第29圖步驟後，該疊層整個露出 表面藉由前述電漿氧化作用來氧化1此，在該閘極絕緣 25 200308079 層15c下的矽被氧化，以增加該層15c的厚度。同時，該 浮閘卿及FG2表面被氧化，以形成多晶絕緣失層⑽了 且每一個各具有約8 nm的厚度。 “ 孚閘FG1及係由多晶石夕所形成，因而許多不同 平面方^的晶粒被形成於該浮閘FG1及FG2的表面。然而 ，、電漿氧化作用能均句形成—與平面方向無關的氧化石夕層 ° &個 >肖除該多晶絕緣夾層15b局部性變薄並使 的絕緣特徵，攀# &味jjy # 义差的情形發生。即使將多晶矽摻雜著磷離子 ，一樣可得到上述優點。 如第31圖所示’在第3〇圖步驟後，—多晶矽層η 係形成於該疊層的整個嚴霞 Μ個曝路表面上。接著’ WSi(石夕化鶴）層 配置做為—氧化矽層之蓋頂層3 8伟接箬# & / Λ 於該多晶石夕層37上… ，38係接者依序形成 晶居… 後，一個位在另-個上方的這類 :層=案化㈣成MWL。及％與偶記憶庫選擇線 、:E使用該WSi層3"減少上述各線μ。、％ h及SE,·】的電阻。 汝第32圖所不，在第31圖步驟後，一 沴佑於兮田β 尤阻層3 9被 布於忒®層的整個表面上並 保留宝娩I丧者進仃檨影成像，用以只 ” : ❹及WLi與擷取電晶體部分334。 接著如苐33圖所示，未涵芸孪綉w 晶絕緣失> 木A皿子線WL0及WLl的多 ㈢1 5 b部分係利用韻刻 光罩來移除。此時，在字線WL “阻層39當做- 15c A 'd, 、 Q及WL!間之閘極絕緣層 也稍為被蝕刻到。又， FG1 n pro ^ "、盍子線WLo及WL〗的浮閘 FG2 4分係使用一不同 U蚀刻劑經由蝕刻法移除。 26 200308079 如第34圖所示，在第33圖步驟後，一絕緣區4〇係 形成於未涵蓋字線wlg及WLl的每一凸部13a側壁ub及 頁P 13c上。s 口玄側壁13b及頂部i3c在相關字線WL〇及 WL!下形成一通道區日夺，該絕緣1 4〇 f性隔離相近字線 〜％及WLi下的這類通道。為了形成該隔離區4〇，透過該 光阻層或光罩39植入硼離子。此時，該基底12相對於該 植入方向係傾斜的，以在該凸部i 3a側壁i 3b上形成該絕 緣區。在該實施示例中，正交於該P型矽基底12的線〜 如稍早所述地相對於該植入方向~約傾斜+Λ2〇度。更特 別地，在一 1·0 X 10i3 cm·2劑量中以2〇電子伏特加速能量 將一 BF2種子植入。 如第35圖所示，在第34圖步驟後，利用去灰法將光 阻層39移除。接著，將低濃度砷離子植入p型井的每一 偶。己fe庫選擇線SEi及SEM兩側。接下來一步驟為利用一 $統方法在每一偶記憶庫選擇線SEi& SEm兩側上形成側 壁絕緣層62,其可以是氧化矽層。之後，利用該側壁絕緣 曰62當做一光罩來將高濃度砷離子植入，藉此形成該偶 記憶庫擷取電晶體STEi，』，每一電晶體各具有含一 ldd(低 濃度摻雜汲極）結構的源極/汲極區50。在每一偶記憶庫操 取笔晶體STEU中’該通道絕緣層1 5a扮演一閘極絕緣層 角色。 再參考至第9圖，在第35圖步驟後，一未顯示的氧 化石夕層或類似絕緣夾層被形成於該整體疊層上。接著，_ 接觸孔被形成於該絕緣夾層及選擇性氧化層1 5 d中，並接 27 200308079 著將該傳導插塞63埋入該接觸孔中。所接 _仏之傳道〜 63係以一 TiN(氮化鈦）及w(鎢）雙層結構，— 等插基 在该絕緣夾層上形成一紹層並接著圖案化以带成〃 ^ ， 至5亥插塞ό3的虛擬地線VG4。經由上述各步輝）“連接 該實施示例半導體記憶體。 、’完成 本發明另一實施例將述於後。在該另一每 义— 貝知例中，盘 則一貫施例的結構性元件一樣的結構性元件係 ^ 一 * ^ 的參考號且不再特別說明以避免贅言。 ’ 大體上，-半導體記憶體包含用以驅動儲存格電 的驅動電晶體。在該實施示例中，儘管該驅動電晶體：位 在距璃該擷取電晶！i STE &⑽不同階層或高度處，义 者與後者係以相同步驟來形成。„，在該實施示例中引 保護用的絕緣層係形成於行方向的凸部側壁上。這些絕緣 層:利用與位在該半導體記憶體所包含之LDD電晶體，也 六、疋°玄貝施示例中的驅動電晶體及擷取電晶體STE及 STO上之側壁絕緣層相同步驟來形成。 又’在該實施示例中，於列方向中配置成複數個陣列 之儲存格私晶體TC被分割成複數個方塊。一元件隔離區 ST=(見於第36圖）係位在相近儲存格電晶體方塊之間。又 每金屬接線（此後稱之為第一金屬接線）分別於列方向 L伸並連接至複數個元件隔離區ma的控制閘CG。本架 構中’貝料可被寫入或讀出平行排列中屬於不同方塊的複 數個儲存袼電晶體TC。 /戶、知示例中，如前一實施例，屬於每一記憶庫的 28 200308079 儲存格電晶體分享-通道區。元件隔離區㈣係位在每 -記憶庫側面，以使相近記憶庫係互相隔離。該實施示例 幻吏用該虛擬接地系統。更特別地，金屬接線，也就是， 母-虛擬地線(此後有時將稱之為第二金屬接線)分別於列 方向延伸並連接至該源極/汲極區中分配給一記憶庫的複數 個連接部分。 ^該實施示例另包含金屬接線或第三金屬接線3〇6(見於 第3 7圖）每一接線係於行方向延伸。該第三金屬接線 306係連接至相近各控制閘間的源極/汲極區，藉此減少行 方向中配合該虛擬地線的源極/汲極區電阻。 將參考帛36 A 37 以進一步說明三種不同類型金屬 接線的安排。帛36圖為-說明使用本實施示例虛擬接地 系統並同時具有第8圖電路架構的—半導體記憶體透視圖 。除了構成第8圖所示之記憶庫BNK的儲存格電晶體tc 外，第36圖還顯示元件隔離區sm及連接至該元件隔離 區sTIa控制閘CG的第一金屬接線38。在第％圖中，顯 示行方向凸部側的元件隔離區STIb，但基於簡化說明的理 由，而未顯示用於保護該區域STIb側的絕緣層。在該擷 取電晶體STE及STO上的側壁絕緣薄膜也基於相同理由 而未顯示。未顯示於第3 6圖中的這類結構元件將詳述於 後。 基於下列理由該元件絕緣區STIa係重要的。該儲存袼 電晶體TC被分割成複數個方塊212應是較佳的，用以更 快速寫入及讀出。該元件絕緣區STIa係位在每個在列方向 29 200308079
目近方塊212之間。每一方塊212包含例如其源極 及沒極一扯係串接於列方向之32《64儲存格電晶體TC 。在每-方塊中，複數個儲存格電晶冑TC的控制閘CG 係互連的。 其後將進—步說明該元件絕緣區STIa的重要性。假設 複數個儲存格電晶胃TC的源極及㈣BL係串接的。: 著，當資料同時被寫入某些上述電晶體TC時，很有可能 資料被寫至錯誤的儲存格電晶體中。若利用該元件絕緣區
Sm將該儲存格電晶體TC分割成複數個方塊212且只允 許資料同時被寫人至屬於不同方力212的儲存格電晶體 TC中時，這個問題就可解決。此外，本架構維持高寫入速 度。又’若只從屬於不同方塊212的儲存格電晶體tc中 同時讀出資料，則可排除—電流流至錯誤儲存格電晶體 T C的情形發生。 該元件絕緣區咖最好應配置為佔用最少面積的STI 區’因而降低半導體記憶體的整體尺寸。 在該實施示例中，前述第-金屬接線或導體38係由 例如鋁所構成，且每一個將複數個儲存格電晶體ct的控 制閘CG彼此間互相連接。每一接觸& 54連接—條鋁線 38至相對應的控制閘CG並定位於該元件絕緣區_上 ㈣導體38來減少該控制問CG電阻。也以該sti結 構來提供之元件絕緣區STIb被配置在行方向，且將每一 個插在相近記憶庫BNK中fe1。該虛擬地線vg係連接至位 元線BL的接點218。 30 200308079 第37圖進-步顯示三種類型的金屬接線π、3 306。該金屬接線VG、38及3〇6全由例如銘所構成。如 示，該第二金屬接線VG被配置在該第一金屬接線3“面 -層’而該第三金屬接、線3〇“皮配置在該第二金屬接線 VG下面一層。因此’該第一金屬接線％及第三金屬接線 306如來自該基底表面所測量地分別位在冑高階^ 3⑽及 最低階層313，而該第二金屬接線31〇係位在中間階岸 310 〇 胃 每一第一金屬接線38係經由一在各方塊212反側的 插塞54連接至一特定控制閘CG。每一第二金屬接線 係經由插塞312連接至特定擷取電晶體STE及ST〇。每一 第三金屬接線306係經由插塞3 14連接至位在相近控制閘 CG之間的特定源極/汲極區BL。儘管第三金屬接線 係如所示只位在該方塊212側面的一位元線bl上，當然 ’它們也位在其它位元線B L上。 該實施示例與前一實施例一樣的地方在於在列方向中 互相連接的儲存格電晶體CT分享插在它們中間的相同源 極/汲極區及與該源極/汲極區相同傳導性的一高濃度區域 插在5亥源極/；：及極區中間並由配置在行方向的複數個儲存格 電晶體所分享。 本實施示例中的一種用以製造該半導體記憶體之程序 將參考第38A至47B來做說明。在該實施示例中，該儲存 格電晶體可隨由該驅動電晶體所構成之CMOS電晶體同步 製造。基於此理由，一種用以製造CMOS電晶體之程序將 31 2UUJU8U79 與-種用以製造該儲存格電晶體之程序— 形中’ - CMOS電晶體部分CM : 在各圖
電晶體的所在位4，而—儲、：要形成-W0S 要形成-儲存格電晶體的所在位置。如何 :考至心 區STIb將與上述程序一起說明。 〇 70件隔離 第38A及38B圖分別顯示下列三 如列方向所示之剖面，1顯 丄 二、纠面為一 間叫而或〆 一1不该儲仔格電晶體部分CT。中 面為一如弟36圖方向AA所示之剖面，盆顯 中的元件隔離區STIb。右邊A，丨$ & 、，，、仃方向 Μ _ 逯剖面為—如第36圖方向
所不之剖面，其顯示行方向中 BB 咖。第39A至57圖同時盘5 取電晶體ST〇或 口’ 了興5亥儲存袼電晶體 :T=示該元件隔離一記憶_取電:體起 石夕^先，如第38Α圖所示，備製一 Ρ-型或-傳導性類型 二& ]32。在打施不例中，該基底12的濃度為u χ ⑽.。在-石夕熱氧化層18已形成於該基底12主要表 面上後，一氮化石夕薄膜19係形成於該氧化層18少。第 3以至40Β圖所示之步驟被實現以分別在列及行方向中形 成該元件隔離區STIa及STIb。 夕 接著，如第細圖所示，一光阻層1〇〇係塗佈在該氮 化矽層1 9上並接著利用顯影及曝光法進行圖案化。該氮 2矽層19藉由所產生的光阻圖案來進行圖案化以形成開 口 19a至19d。該開口 19a係形成於該CM〇s電晶體部分 CM之CM0S電晶體之間的元件隔離區中。該開口 係 32 200308079 形成於該CMOS電晶赞邱八pm立》 體口Ρ刀CM及该儲存格電晶體部分 ㈣《中°該開口⑼係形成於該健存格電 曰曰to 4刀CT之列方向延伸的元件隔離區sTia中。又，該 開口 係形成於該儲存格電晶體部分口之行方向延伸 的元件隔離區STIb中。 第39A圖顯示第38B圖步驟後之一步驟。如所示，在 已移除該光阻圖案100€，利用該圖案氮化石夕層Μ做為 一光罩來蝕刻該氧化矽層18及矽基底12，以形成開口 102a至102d。接著，如第现圖所示，利用cvd將元件 隔離用之氧化石夕1〇4沉積至例如· nm厚度，以埋在該 開口 102a 至 l〇2d。 如第40A所示，在第39B圖步驟後，利用cMp㈠匕學 機械研磨法）來拋光該氧化矽層1〇4，藉此進行平坦化。該 研磨法係停止於該氮化層19内。之後，如第4〇b圖所示 ’移除該氮化層19，並平坦化該氧化層1 8。 如第41A所示，在第39B圖步驟後，一光阻層2〇被 塗佈於該疊層整個表面上並接著曝光及顯影以在該CM〇s 電晶體部分CM中形成一開口 20a。接著，砷離子及磷離 子各自被植入以在该開口 2 0 a下形成一 N型井2 1。此時， 將該砷離子及磷離子分別植入至一深位置及一淺位置。 如第41B所示，在該N型井21形成後，移除該光阻 層20。接著，一新光阻層22被塗佈在該疊層整個表面上 並接者曝光及顯影以在該CMOS電晶體部分CM中形成一 開口 22a。之後，BF2離子及侧離子各自透過該光阻層及光 33 200308079 罩22來植入，藉以在該開口 22a下形成一 P型井23。此 時，該硼離子及BF2離子分別被植入至一深位置及一淺位 置。在該P型井23形成後，移除該光阻層22。 接著’如第42A圖所示，一光阻層24被塗佈在該疊 層整個表面上並接著曝光及顯影以在該儲存格電晶體部分 CT中形成一開口 24a。之後，BF2離子及侧離子各自透過 該光阻層及光罩24來植入，以分別在一淺位置及一深位 置形成一 P型井106及一 P+型層1〇8。硼離子及離子 分別被植入至一深位置及一淺位置。更特別地，在一 4 〇 X 1〇 劑S中以35電子伏特加速能量來植入其為種子的 BF2離子，而在一 2〇 χ 1〇12 cm·2劑量中以2〇電子伏特加 速能量來植入也是種子的B(硼）離子。該p型層1〇6形成 該電晶體通道。利用該P+型層則呆護該儲存格電晶體免於 穿透。 戈口乐圖所示，在 刻法移除該氧化；5夕層1 8 如第43Α圖所* ’在第42Β圖步驟後，再熱氧化該 Ί2表面以形成_約3 _厚之閉極絕緣層⑸。接著 /、為化石夕層之-約2〇 nm厚的間極絕緣I 1 ^、一 厚的氧化石夕層⑽、-約2〇nm厚的氮化石夕層川 、力4 nm厚的氧化矽層u〇c、一約_ 層ll〇d及一約W r 斤日J乳化> 該閘㈣_ 15e Γ 層UGe接著依序称 以從接著之步驟說£ 勿見廷類豐層全利用CVD來形成。 34 200308079 女第43B圖所示，在第43A圖步驟後，一未顯示的光 阻層被塗佈在該疊層頂部的氧化矽層ll〇e上並接著曝光及 顯影以形成未顯示的類長條狀開口。接著，經由上述開口 蝕刻該氧化矽層110e，藉以形成類長條狀開口 45a及45b /開口 45a係形成於該儲存格電晶體源極/汲極區將形成 斤在位置ϋ亥開口 45b係形成於該元件隔離區STIb及 記憶庫擷取電晶體ST0或STE將形成之所在位置。 如弟44A圖所示，在 阻層後，經由該開口 45a A 45b利用異向餘刻來移除該氮 化矽層110d。接著下列步驟為以RIE㈣該氧化矽層 "〇e及U〇c、移除該氮化矽層’並接著蝕刻該氧化 :夕層U〇a。又，在利用RIE移除該氧化矽層u〇e後，在 ^ P及106及1〇8中形成其為石夕層之溝渠在 :放每-溝渠28…做選擇時’它在該實施示例中約 2 40叫果。同時，相近溝渠28間的的距離，也就是， 母一凸部13a的寬度約為130 nm。 如第44B圖所示，在第44A 丰_ # 社乐4A圖步驟後，利用CVD在 層整個露出表面上形成氧化矽層29。 如弟45A圖所示，該氧切層29係利用細於厚度 向進行異向蝕刻，因而移除除 又 、、子苗细\ 于；口亥凸部13a側壁13b所 μ _ 刀以外的氧化矽層29。 # 溝^巨^ A 者利用熱乳化作用以在該 孱木28底部上形成3 nm厚的氧化矽層丄μ。 接著，如第45B圖所示，使用_ 佈一弁阳® m ^ 九罩以在该《層上塗 先阻層Π 2並接著曝光及顯影 因此，排除出現於該 35 200308079 CM⑽電晶體部分的各部分及位在右手邊的奶部分外， =餘先阻層112被移除。之後，透㈣光阻層或光罩112 元申離子，藉以在該溝渠28底部上形成構成該位 ' 、BL2等等的W型層。更特別地，石中離子係在一 1 · 5 X 1 〇 cnr2 劑量中 Ω Φ 7上 & .._ 里中以1〇電子伙特加速能量來植入並接 :·0 X 1〇:Cm'剤量中以30電子伏特加速能量來植 日守’留在該凸部13a側壁13b上的氧化 Π子:植入該側壁…又，做為-光罩的凸二a 渠28底^。錢錢70線BU、BL2料可形成於該溝 :弟“A圖所示，在第视圖步驟後，利用蝕刻移除 —弟46b圖所示，石申離子被植入側壁13b中 ’猎:：成逆向傳導性型的N型區域17…為了在側壁 傾斜2Γ子，該基底12應只相對於該離子植入方向 ' &實施不例中，正交於該P型㈣底12的線條 2目子於該離子植入方向約傾斜仏2〇度。更特別地，石申 植:在-2·〇Χΐ〜劑量中以15電子伏特加速能量 又，期待該溝渠28表面層配置該元件通道，以使該 要曲:具有關鍵性影響。因此1 溝木28表面免受接下來的步驟所污染。基於此 溝〜如弟47Α圖所示’該實施示例利用熱氧化作用於該 ’木則壁及底部上形成一約4麵厚的犧牲性氧化矽層 36 200308079 31。該犧牲性氧化矽層31成功地保護該溝渠28表面免受 污染。甚至，用此層31來移除一晶格缺陷，尤指該溝渠 28表層’藉此阻止該元件特徵曲線的衰落。 /妾著’如第47B圖所示，-約$ 6G 厚的氮化石夕層 3〇係利用CVD形成於包含該溝渠28内部之疊層之整個^ 出表面上。之後’如第48A圖所示，塗佈一光阻層Μ: 接著移除它對應至該儲存格電晶體部分CT的源極/沒極區 的部分。接著一步驟為透過該光阻層或光罩116異向餘刻 該氮=矽層30’藉以形成延伸於行方向之狹長開口 3〇&。 要注意，該狹長開口 30a的寬度係比該溝渠28小。在該開 口 3〇a形成後，該位元、線BU、犯的犧牲性氧化石夕層^ 及一部分與類似者使用該氮化矽薄膜3〇做為一蝕刻光罩 以選擇性地钮刻，而於該位元線Bu、肌2與類似者中形 成凹部32。每一凹部32約為1〇 nm深。 在上述選擇性蝕刻後，砷離子經由該狹長開口 3〇a植 入該位元線BL1、BL2與類似者中。在第48A圖中，砷離 子所植入的部分’也就是’ N+型區域被標示為33。更特別 地，一 As種子係在一 5 〇 χ 1〇15咖-2劑量中以仰電子伏 特加速能量植入。 士第48B圖所示，在As植入後，移除該光阻層…。 接著相部32係使用該氮化秒薄膜3()做為—钱刻光罩 進订k擇性熱氧化作用’以形成選擇性氧化層Μ#。之所 =利用k類氧化作用將該氧化層⑼增長及變厚的原因在 於因為該控制間CG及源極/汲極區BL彼此間在那裡是最 37 200308079 接近Ί應該要提高該氧化層234崩潰電壓。 :弟49A圖所示，在第48β圖步驟後，利用蝕 ㈣鼠化石夕層30及110d。此日夺，該氧化石夕層u〇c及犧牲 性氧化石夕層31扮演一餘刻停阻物角色。接著，如第49β 圖所示，利用膽移除該氧化石夕層u〇c及犧牲性氧化石夕 層31。此時，該氮化石夕層議扮演一钱刻停阻物角色。 將本钱刻貫施主孩氧化碎層UQe及犧牲性氧化石夕層Η完 全被移除卻保留該選擇性氧化層234的程度。 曰 " 如第50A圖所示，在第49β圖步驟後，約3 厚的 通道絕緣層或電漿氧化| 15a及約3 nm厚的通道絕緣層 或電漿氮化層15d被形成於該溝渠28底部及側壁。所提 供的通道絕緣層應具有想要的特性是較佳的，因為它們對 於凡件操作具有關鍵性的影響。這就是為什麼該二電漿氧 化層15a及15d被堆疊的原因。為了形成該電漿氧化層 15a 了由使用一放射線插槽天線之微波激發高密度電漿元 件所構成。 在上述電漿元件中，一 Kr及A混合氣體被引入該元 件。氪被一發自該放射線插槽天線的微波所激發而撞擊〇2 以產生大量原子狀態氧0*。該原子狀態氧〇*輕易地進入 該溝渠28表面層並以與平面方向無關的實質相等速率氧 化該溝渠28底部及側壁。在該氧化層已被形成後，停止 饋入混合氣體及發射微波。 接著’該電漿氮化層1 5 d係使用例如使用一放射線插 槽天線的微波激發高密度電漿元件來形成於該電漿氧化層 38 200308079 15a上。本例中，一 Kr及氨（NH3)混合氣體被引入該元件 。Kr被一發自该放射線插槽天線的微波所激發而撞擊 以產生氨自由基NH*。該氨自由基Nir在該溝渠28表面上3 形成電漿氮化層，而與該矽平面方向無關。 如第50B圖所示，在該通道絕緣層15d形成後，一多 晶石夕層或傳導^ 34被形成於該通道絕緣層15d及氮化石夕 層ll〇b。該多晶矽層34預先以一現場製程摻入磷0)。之 所以將該多晶矽層34摻入p在於想要構成浮閘FG1及 FG2,且最好將電阻降低。該多晶石夕層34約為⑼麵厚。 接著，在厚度方向異向蝕刻該多晶矽層34，使得它消 失於該氮切層11()b，但保留於該溝渠28側的通道絕緣 層15d上。該溝渠28側的多晶石夕層34頂部係位在一高於 該凸部⑴頂部的階層。留在溝渠28側的多晶石夕層34構 成該浮閘FG1及FG2。 如第51A圖所示’在該浮閘⑽及fg2已被形成後 ，利用触刻移除該氮切層UGb及氧切層HI應注 =50B圖之氮切層_及氧切層⑽會扮演該角 直到生產階段。該氮切層11Qb及氧切層⑽已於 =圖步驟中被形成在該閉極絕緣上以保護該間 極、、、巴緣層15e直到第50B圖步驟。 =極絕緣層15e對於元件操作具有關鍵性影響。為 ’了匕石夕層n〇b及氧化石夕層u〇a保護該閉極絕緣層 離子植入、敍刻及不同類型各層堆疊的各種 I私蛉的兀件操作不變差。 39 200308079 接者，如第51B圖所示，該疊層整個露出表面由稍早 所述之電漿氧化作用所氧化。如此，該浮問仙及阶表 面，氧化變成多晶絕緣失層15b。此時，）量氮與該氧化 層> P而也形成氮層。這些氮層使得該多晶絕緣夾層 ⑸變的較厚，因而阻止硼漏出。又，-氧化| 108係： 成於延伸於行方向之元件隔離區sm及該記憶庫掏取電 晶體S:0或STE。每一多晶絕緣夾層w約為厚。 …如第52A圖所示，在第51β目步驟後，_光阻層h 被塗佈在該疊層整個表面上並接著被曝光及顯影，藉以在 該CMOS電晶體部分CM上形成一開口 &。接著，在該 CMOS電晶體部分CM上的閘極絕緣層^及…透過該 光阻層或光罩35被蝕刻，使得該CM〇s電晶體的n型井 21及P型彳23表面曝露於外。之所以如此蝕刻該閘極絕 緣層15e及i5c在於該閘極絕緣層15c已於前面步驟中被 消毀。 如第52B圖所示，在該光阻層35已被移除後，約3 nm厚閘極絕緣層12〇係由電漿氧化作用來形成於該cM〇s 電晶體的N型井21及P型井23表面上。此時，電漿氧化 作用另用來轉換可能被留在該多晶夾層15b表面上因而出 現於該光阻層35中的碳（C)成為二氧化碳，藉此移除該光 阻層3 5。 如第53A圖所示，在第52B圖步驟後，利用CVD形 成一多晶矽層CG並接著利用CMP拋光它的表面，由此進 行平坦化。在一 WSi層已被形成後，一氧化矽層36被形 200308079 成在該wsi層上。在第53A圖中，該多晶矽層CG及在它 上方的WSl層統一標示為CG。經由第53A圖步驟，各自 延伸於列及行方向的複數個控制M CG被形成。此時，閘 極電極41被形成於該CMOS電晶體部分的Ρ型井23及Ν 型井21上。該閘極電極41主要係由多晶矽層37構成並 利用该WSl層來降低電阻。言亥WSi層也形成於該控制閘 CG上，因此也降低該控制閘CQ電阻。 4氧化石夕層36如上述地形成於該多晶矽層上，以 使用絲切層36做為—光罩來圖案化該多晶碎層⑶。 使用-光阻層做為一光罩以比圖案化該多晶矽I Μ係更 好的。該多晶_層⑶似下列程序來圖案化。 3B圖所不’在-光阻層127已被塗佈並接著以 圖案2案進行曝光及顯影後’該氧化^ 36係利用該 回” “阻層27做為一光罩進行圖案化。接著，該多日 =係利用該圖案化氧化秒…^ 定…：，该多晶石夕層⑶，也就是，該控制問CG在指 咖電晶體部分CM的部分咖、指 I:儲存格電晶體部… 沒極區的憶庫擷取電晶體咖或ste的源極/ 制閘CGH的「刀C及弟34圖中延伸於列方向之每-控 刺閘CG間的區域4〇被移除。 圖：於Γ未覆蓋該控制閘CG部分，也就是，第34 件隔離=t絕緣區STIb的凸部13a側及出現於該元 白凸部13a側的多晶絕緣夾層138及多晶石夕層 41 200308079 140被移除。更特別地， ⑺已被移除後，—弁置圖所示’在μ阻層 罩以rr… 先罩130被形成並接著使用做為-光
罩矛夕除6亥夕晶絕緣夾芦彳u q夕B mm 豕人層138及多晶矽層140。一特別蝕
刻劑被用於多晶絕緣夹 ^ J 。在本方式中”“夕層140中的每-個 CG的邦^ 及阳係自未覆蓋該控制閉 除。如此，該通道絕緣層⑸被曝露至相 I 4工制閘CG間的外部。在今吝曰 ,^ ^ 在茲夕日日矽層140移除後，該氮 夕層15 d的各角落丨3 2 έ由氣 卜 田乳化作用而變圓，也就是， 一氧化物被形成於各角落132上。 一至於區域134，只有第54Α圖於列方向以剖面方式， =就疋’/口著第36圖線條cc顯示該元件隔離區4〇，而 第38至47圖於列方向以剖面方式，也就是，沿著第％ 圖線條DD顯示指定給該儲存格電晶體部分〇的源極/沒 極區的區域。 第54B圖顯示跟在第54A圖步驟後的一步驟且被實施 以同時形成該CMOS電晶體部分CM的一 N型M〇s 123 及P型M〇S 124與記憶庫擷取電晶體ST0或STE。經 由本步驟，另在該凸部l3a側形成該保護絕緣薄膜318及 在忒N型M0S 123及P型M0S 124上形成側壁絕緣薄膜 136b 〇 更特別地，如第54B圖所示，在該光阻層丨3 〇已被移 除後，一光阻層1 3 8被塗佈並接著被曝光及顯影，使得該 N型M0S 123及記憶庫擷取電晶體st〇或STE所對應之 層1 3 8的各部分形成開口。接著，砷離子經由該光阻層 42 200308079 138所產生的開口植入，藉此形成LDDs 136c。此時，該 氧化石夕層3 6也當做一光罩使用。 接著，如第55A圖所示，LDDs 136c係以與第54B圖 的相同方式形成於P型MOS 124。之後，配置為氮化石夕層 的側壁絕緣薄膜1 36b係形成於出現在該P型MOS 124、N 型MOS 123、記憶庫擷取電晶體STO或STE及元件隔離 區STIb中的凸部13a上。 如弟55B圖所不’在第55A圖步驟後，一光阻層240 被塗佈在該豐層上並接著被曝光及顯影，使得該N型]yj 〇 s 123及記憶庫擷取電晶體ST〇或STE所對應之層14〇的各 部分形成開口。接著，砷離子經由該光阻層丨4〇所產生的 開口植入，藉此形成該源極/汲極區l36a。該氧化石夕層％ 在本步驟同時扮演一光罩角色。同樣地，該源極/汲極區 136a係形成於該P型m〇S 124中。在本方式中，形成节 CMOS電晶體部分CM的一 n型M0S 123及一 p型M〇s 124與記憶庫擷取電晶體STO或STE。 如第56A圖所示，在第55B圖步驟後，一 BPSG(石朋碟 石夕玻璃）層36被形成於該疊層整個表面上並被使用以平妇 化紹線表面。更特別地，在該BPSG層36已以高溫加熱以 減少該表面不規則後，利用CMP將該BPSG層36表面弄 平。 接著，如第56B圖所示，使用一未顯示光罩將孔洞形 成於嚷BPBS或氧化矽層36中。在鎢插塞或接觸部54 ^ 3 20及322已被埋入孔洞後，利用CMp將該疊層表面弄平 43 200308079
“、烏插基54、320及322連接該儲存袼電晶體部分cT 中的控制間CG及A1層38，也連接該CM〇s電晶體部分 CM及記憶庫擷取電晶體⑽《抓中的源極/沒極區與 鋁層324及326。 更特別地，如第57圖所示，在該鋁層38、324及 已藉由蒸發作用沉積並接著圖案化後，接著依序形成一氧 化矽層56及一保護層58。雖未示於第57圖中，但該第二 及第三金屬接線VG及306係形成於該凸部層“之^。: 是製造該實施示例半導體記憶體的最後程序。 如上述，在該實施示例中，該驅動冑晶體係以與該擷 取電，體相同的步驟所形成’儘管前者在階層或高度上與 後者是不同的，用以減少製造步驟數量。 ^ 當該⑽側壁絕緣層在該電晶體上形成時，保護絕緣 層同時形成於行方向的凸部13冑，也就是，未仰賴 外步驟。 、 、 、該儲存格電晶體係以列方向分割成方塊，而控制閘被 連接至延伸於列方向相近方塊間的每—如區域中的金屬 接線”b實實在在地降低列方向中的控制閘電阻…該 儲存格電晶體分享每一記憶庫中的通道區，而該記憶庫係 如稍早所述地由位在每一記憶庫側的元件隔離區3丁化所 隔開。本架構使它可經由記憶庫來控制該儲存格電晶妒。 該虛擬地線VG係如猶早所述地連接至與該記情^相 關的連接部分218中的源極/沒極區，使得在行方向的源極 /汲極區電阻真地被降低。 44 200308079 同時自屬於不同方塊的複數個儲存格 讀取資料係成功的增加整個半導體記憶體的讀與寫速寫度或 行方=延伸於订方向的每—第三金屬接線被連接至在 订方向中互相鄰接的控制閑間的源極/汲極區。本架構心 在在地降低行方向中的源極/汲極區電阻。 汽男
甚至，列方向中互相鄰接的儲存格電晶體分享它們之 間的源極/汲極區。與該源極/汲極區相同傳導類型的高濃 度區33存在於該源極/汲極區的中間部分並由配置於行方 向的複數個儲存格電晶體所共享。該高漠度區Μ它本身 ’、有低電m因而貫實在在地降低行方向中的源極，汲極區 電阻。 雖7、、、:所示及說明之貫施示例中所提供之浮閘丨及 FG2各具有一扇狀外形，然這類外形只供說明的。本發明 中浮閘FG1及FG2不為扇狀的其它實施例將述於後。 第58圖顯不配置成一快閃記憶體2〇〇的本發明另一 實施例。如所示，該快閃記憶體2〇〇包含形成具有反向側 壁13b之凸部13a之P型半導體基底、形成於該凸部13& 頂部13c上的閘極絕緣層15c、形成於凸部13a反側的基 底表面上的N型源極/汲極區BL1及BL2、以及涵蓋該側 壁13b及源極/沒極區bl1及bL2的通道絕緣層i5a。該浮 閑FG1及FG2經由該通道絕緣層15a面對該凸部na及源 極/沒極區BL1及BL2的側壁13b。該多晶絕緣夾層15b 係形成於該浮閘FG1及FG2上。至少部分控制閘CG經由 该多晶絕緣央層15b面對該浮閘FG1及FG2並經由該閘極 45 200308079 絕緣層15c面對該凸部13a頂部13c。 面對該浮閘FG1及FG2的控制問CG部分及面對該凸 部13a頂部l3c的相同部分可各自獨立地電性形成及控制 〇 在該實施示例中，浮閘FG1及FG2實際上如垂直於行 方向之剖面所示地分別為長方形。長方形連續兩側的其中 之一經由該通道絕緣層1 5a面對該凸部i 3a某一側，而另 一側經由該通道絕緣層15a面對該源極/汲極區BL1或BL2 。面對該源極/汲極區BL1或BL2的長方形另一側經由該 多晶絕緣夾層15b面對該控制閘CG。因為浮閘FG1及 FG2貝際上分別為正方形，此後令該實施示例記憶體被稱 之為一 S(正方形）型記憶體。 在該實施示例中，該多晶絕緣夾層15b被配置成由一 氧化矽層202a、一氮化矽層2〇2b及一氧化矽層2〇2c構成 之堆疊。除該些層202a至2〇2c外，該閘極絕緣層i5c還 匕έ氧化矽層204a及一位在該些層之下的氮化矽層 204b 〇 省氧化矽層204a可由一量身定做以具有一閘極絕緣層 (熱氧化層）之方法所形成。此亦具有由該多晶絕緣夾層 15b構成之該些層2〇2a至2〇九。又，該些層至2〇2c 係幵y成於利用CMP將面對該控制閘cg的浮閘FG1及FG2 表面弄平之後’以得到高崩潰電壓。一旦該絕緣薄膜丨5b 被形成於例如具有一粗面的多晶矽上並使用於該浮閘FG! 及FG2 ’该絕緣層丨5b之崩潰電壓可被降低至一關鍵程度 46 200308079 。因為個別步驟係為傳統式，故該實施示例快閃記憶體 200可以最小風險來製造。 值得注意的是該正方形浮閘FG1及FG2具有一比第^ 圖所示之扇狀浮閘FG1及FG2低㈣合比值cr。一叙合 比值參考至比值+Γ 、η 口 (FG1 CFS)或+ ，其中 ’ ？⑶、CCF2等等指示稍早參考第2圖所示之不同電容器 。更特別地，f 1圖所示之儲存格電晶體具有一約為037 的搞合電纟CR，而該實施示例電晶體基於下列理由可得 到-麵合比值為〇_35或更低或〇·32左右。第】圖的浮閘 F G1及F G2分別且有大I#卜 * 八有大體上一中心角度為90度的扇狀外 形。相對地，該實施示例浮閘FG1及FG2分別具有一正方 外形，因而減少與該控制閘CG的接觸區域。 有關讀出時的感測特徵可期待為一低電容比值cr。 w1㈣浮閘F(}1及FG2與源極/汲極㊄Bu及 BL2被如此緊密地柄接，故該源極/沒極區犯及如電 位足以影響到該浮閉FG1及FG2電位。因此，目前視窗2 加寬並促進快速讀出。 用以減少该電容比i CR的一些不同方案係可得的。 例如’該通道絕緣& l5a可被製造的比該多晶絕緣爽層 l5b更溥。另外，在每一浮間F(}1或F(}2面對該控制閘 CG以上的區域儘可能製造的比該浮閘面對該源極/汲極區 ^或BL2以上的區域小。為了降低上述區域，可提供每 /予閘FG1 $ FG2 -梯形外形，其透過一小區域面對該控 刺閘CG，並透過一大區域面對該源極/汲極區By或bl2 47 200308079 關於該電容比值CR及空乏區之間的關係，當電子應 自該浮閘FG1或FG2放電至該控制閘CG時，該電容比值 最好儘可能地小’以降低該源極/沒極區BL1 <二及該 控制閘CG間的電位差。這是因為一小的電容比值讓該浮 閘FCM或FG2及該控制閘CGi間易於建立起—電位 反之’若要自該浮閘FG1#FG2拉出電子至該源極/汲極 區時的電容比值Rc係小的，則必須增加該源 極/汲極㊣BL1或BL2及該控制閑CG間的電位差。這是 因為無法在該浮閘FG1或FG2及該控制閘之間^ 建立起一電位差。 在該實施示例中， 極/汲極區BL1及BL2 圖所示，基於下列理由 電晶體其中一個的浮閘 FG2之間。 複數個儲存袼電晶體被配置於該源 一個接著一個定位的方向。如第58 ，一絕緣層15f係位在相近儲存格 G1與另一儲存袼電晶體的浮閘 在弟1圖所示架構中，姑^ ^ L制閘CG及位元線BL2 4： 列方向互相結合之儲存袼 BL2^ η 罨日日體之間的一部分234中互相 面對面。因此，各類操作 、山u J間恐怕有一漏電流流動於嗜邱 分中的控制CG及位 ㈣以 L2之間。就此，較佳的 该遂擇虱化層或第四絕綾 將 使前者比德去Θ θ 4連接至該通道絕緣層15a以 便刖者比後者；，稭以仰 除上述漏電流。基"個目^相氧化層34的厚度來消 層係利用選擇性氧化作用形成m圖中’該第四絕緣 48 200308079 在该s型圯憶體中，在該浮閘FG1及FG2利用蝕刻 以使彼此間为開但相鄰接被形成之後，一絕緣體填入該浮 問FG1及FG2之間的空間巾，以形成該絕緣層15f。接著 ，該控制閘CG被形成於該浮閘FG1及FG2與絕緣層i5f 之上。本架構中，該浮閉FG1及FG2只在出現多晶絕緣爽 層1 5b的部分面對該控制閘cg。 資料以與參考第1圖所述之完全相同方式自該實施示 例儲存格電晶體寫入、讀出或刪除。在該刪除模式中，將 電子自該洋閘FG1或FG2撤回至該源極/汲極區BL1或 BL2應是較佳地。第6〇圖顯示在寫人、讀取及刪除模式中 指定給該浮閘FG1及FG2與控制閘CG的特定電壓。 參考至第59圖以說明本發明又一實施例，其亦被配 置成一快閃記憶體206。如所示’該快閃記憶體2〇6包含 形成具有反向側壁13b之凸告"3&之p型半導體基底、形 成於該凸# 13a頂部…上㈣極絕緣層…、形成於凸 部13a反側的基底表面上的N型源極/汲極區By及bl2 、以及涵蓋該側壁13b及源極/汲㈣BU及扯2的通道 絕緣層⑸。該浮閉FG1及FG2經由該通道絕緣層w面 對該凸部13a及源極/汲極區Bu及肌2的側壁別。該多 晶絕緣夾層15b係形成於該浮閉FG1及FG2上。至少部分 L制閘CG經由該多晶絕緣夹|⑸面對該浮閉剛及 FG2並經由該閘極絕緣層15c面對該凸部頂部Η。。 又，面對該浮間阳及收的控制閉CG部分及面對 該凸部Ua頂部13c的相同部分可各自獨立地電性形成及 49 200308079 控制。 在該實施示例中，每一浮閘FG1或FG2具有一表面 208 ’其經由該多晶絕緣夾層15b面對該控制閘CG，且如 ;°玄彳亍方向之剖面所示，比經由該通道絕緣層1 5 a以 面對該源極/汲極區BL1或BL2之一表面具有較大區域。 尤其，在該實施示例中，每一浮閘F61或FG2大體上係配 置成字母L的形式；該字母l的側面及底部經由該通道 絕緣層15a分別面對該凸部Ua側壁1汕及該源極/汲極區 BL1或BL2。又’該字母乙頂部經由該多晶絕緣夾層i5b 面對该控制閘CG。令本儲存格電晶體被稱為一 L型記憶 體。 在"亥貝施示例中，該多晶絕緣夾層1 5b係利用電漿氧 化作用配置成-氧化石夕層。除該多晶絕緣爽層…外，該 閘極絶緣層15c還包含一氧化矽層21〇a及一位在該閘極層 下氮化石夕層21 。該通道絕緣層1 5a也利用電後氣 化作用配置形成一氧切層。 用電水乳 電水氧化作用可形成一均勻氧化石夕層而不管（100)及 (m)兩平面的平面方向。當包含一水平表面及一垂直表面 之通道絕緣層l5a須由單一步驟形成時係令人期待的。又 ’-由電漿氧化作用形成之氧化層具有—代表—氧化層對 TDDB(依時介電f崩潰測試）之電阻之高QBD值及-代表電 阻對介電質崩潰之低SILC(受壓漏電流）。 又在該實施示例中，該多晶絕緣央層15b，也就是， 該層21〇c係形成於面對該控制閘cg之浮閘FC1及 50 200308079 =面⑽自CMP弄平之後’以得到高崩潰電屢。—旦該 =薄膜15b被形成，也就是多晶石夕具有一粗糙表面且： 使：於該浮間FG1及FG2，該絕緣層的崩潰電壓可被降低 關鍵程度。該實施示例的快閃記憶體2〇…該個別 乂驟係為傳統的而可用最小風險來製造。 言亥L狀浮問仙及脱具有—比第i圖及第 ㈣浮閘低的Μ比值。更㈣地’帛i圖的儲存格電晶 體及第58圖的S型記憶體各具有約〇.37及〇32的耦合比 值CR，該實施示例得到一 〇.2〇或更小的耗合比值，甚至 可降至約0.17。這是因為大體上為L型的每一浮閘f(ji或 FG2表面208所面對的控制閘cG係為小的。 如前述’有關讀出時的感測特徵係期待一低電容比值 。更特別地，該電容比值越小則該電流窗口越寬，因此該 資料讀取速度越快。該實施示例使該電容比值比第1及58 圖所示之實施例更易於降低，以實現讀取速度的進一步增 力口0 至於刪除’利用這類小電容比值CR，如前述理由中 所了解的，只有在施加一相對低電壓時，該實施示例才能 使電子自該浮閘FG1及FG2拉回至該控制閘CG。 又，在該浮閘FG1及FG2利用钱刻以使彼此間分開但 相鄰接被形成之後，一絕緣體可被填入該浮閘FG1及FG2 間的空間以形成該絕緣層。本例中，該控制閘CG也被形 成於該浮閘FG1及FG2與絕緣層15f之上。本架構中，該 浮閘FG1及FG2只在出現多晶絕緣夾層15b的部分面對該 51 200308079 控制閘CG。 可增加每一絕緣層15f尺寸以實際移除該L型浮閉 FG1或FG2底部，以架構該浮閘FG1或FG2為字母j型 式。這類例子中，雖然減少分別位於該浮閘FG1及FG2與 該位元線BL1及BL2間的電容，CFS及CFD，然在保留該 實施示例優點時，該記憶體可被進一步整合。 資料自該實施示例儲存格電晶體中以與參考第1圖所 示之完全一樣的方式被寫入、讀出及删除。在該刪除模式 中’電子最好是自該浮閘FG1或FG2拉至該控制閘CG。 第61圖顯示於寫入、讀取及刪除模式中指定給該源極^及 極區BL1及BL2與控制閘CG的特定電壓。 要注意，本發明不只可應用至所示及所述的半導體記 憶體，也可應用至任何其它半導體元件中。在該實施示例 中一傳導類型及反傳導類型分別被假設為p型及N型時， 理所當然地，它們是可互換的。 總之，本發明提供一種半導體元件及一種具有下列各 種無前例優點之半導體記憶體。一第一及第二電晶體具有 位在實質同平面，也就是，同階層之源極/汲極區，因而在 該同平面中可輕易地將之連接一起。這個尤其是克服傳統 源極/汲極區互連的技術困難。 驅動電晶體及擷取電晶體彼此係位在不同階層，但可 利用單一步驟同時形成，以消除一額外步驟的需求。同時 ，保護用的絕緣層係與LDD側壁絕緣層同時形成於行方向 中的凸部側’進而減少所需製造步驟數量。 52 200308079 、儲存格電晶體於列方向被分割成複數個方塊，而在相 i方鬼間插入一隔離區，延伸於列方向之導體被連接至控 制閘。廷個實質降低列方向中的控制閘電阻。X，在每一 °己隐庫中，该儲存格電晶體分享一通道區。結合利用位在 4 z fe庫兩側之一元件隔離區將記憶庫彼此隔離的這個事 κ使忒儲存袼電晶體可以一記憶庫接著一記憶庫地受到控 制。 在行方向延伸並以連接部分21 8連接至該源極/汲極區 的虛擬地線實質降低行方向中的源極/汲極區電阻。 資料同時被寫入或讀出屬於不同方塊的複數個儲存格 電晶體’以使整個半導體記憶體寫入速度及讀取速度增加 〇 於行方向延伸之第三導體被連接至彼此於行方向相鄰 接之彳工制閘間的源極/〉及極區，以實質減少行方向中的源極 /沒極區電阻。 分別於2002年3月27曰及2003年2月24日提申之 曰本專利申請號2002-89744及2003-3 6005的全部揭示， 包含該揭示的說明書、申請專利範圍、附圖及摘要，在此 全文一併整合參考之。 雖然本發明已參考該些特定實施示例做說明，但本發 明並不受限於該些實施例。應了解，那些熟知此項技術之 人士可改變或修改該些實施例但不偏離本發明範圍及精神 〇 【圖式簡單說明】 53 200308079 (一）圖式部分 弟1圖係一說明士八 本备明具體實施之儲存 段剖面圖； 吞格电晶體的片 第2圖說明代表筮 弟1圖儲存格電晶體之辇 第3圖係一展示田、，u ^ 〈寺效電路； 、用以將資料寫入該實 晶體中之寫入模式的剖面圖； 、&不例儲存袼電 第4A至4D圖係始卩口… '月利用該實施示例儲 得之四種不同狀態之剖面圖· 省仔格電晶體可 第5Α及5Β圖砖昍m、 士丨 用以自該實施示例儲在炊士日 讀出資料之讀取模$ Μ μ j储存格電晶體中 第A及6B圖說明用以了解如每 電晶體中感測到一妝n 7自忒焉轭示例儲存袼 ^ J狀悲（丨，〇)之剖面圖； 第7圖係一剖 2 ^ 〆、用以了解植入浮閘中夕你+ 子之特定方法，苴淳η ^閘中之放電電 〃 f1係形成儲存格電晶體之部分； 弟s圖係一方塊圖，直 憶體之整體架構； ，、概要她亥貫施示例半導體記 第9圖係一部 例半導體記憶體；° #段立體圖，其說明該實施示 气电:1 35目係部分剖面之片段立體圖，其展示掣造 忒貫施示例半導體 八展丁衣& 咏 U版之一糸列步驟； 第 36圖係一立辦 體另—實施例. 體圖，其說明根據本發明半導體記憶 第 37圖係一立舻 之二 圖，一說明該另一實施例中所包含 一乙不同頰型金屬接線； 54 200308079 弟38A至57圖係剖面圖，其展示製造該另— 半導體記憶體之一系列步驟； ' 第58圖係—剖面圖，其說明代表本發明另_ ^ a 之S型記憶體之特定架構； —貫施例 第Μ圖係-剖面圖，其說明代表本發 之L型記憶體之特定架構； 員奴例 第60圖-特定電虔列表，其顯示—指定 施例中每一個寫入 、。弟58圖實 保式項取权式及刪除模 區BL1及BL2與控制閘Cg ’·以及 、'之源極/汲極 第61圖說明—特定電壓列表 貫施例中每—個寫人模式、 給第59圖 極區BL1及BL2與控制閑。 吴工及刪除模式之源極/沒 (二）元件符號代表 1 〇 絕緣體 12 基底 12a ' 28 溝渠 13、23 Ρ型井 13a 凸部 13b 側壁 13c 頂表面 15a 通道絕緣層 15b 、 138 15c 、 15e 4 、 15d 、 34 、 多晶絕緣夾層 閑極絕緣層 234 選擇氧化層 55 200308079 17 N型區域 18 氧化矽薄膜 19c-19d、20a、22a、24a、45a-45b、102a-102d 開口 20、22、24、35、39、45、61、112、127、138 光阻層 21 N型井 25、27、30、110b、llOd、202b、204b 氮化矽層 26、29、36、56、104、110a、110c、IlOe、 114、202a、202c、204a 氧化矽層
30a 溝槽 31 犧牲性氧化矽層 32 凹部 33 局濃度區 34、 37 、140 多晶石夕層 36 硼磷矽玻離層 38 > 306、310 金屬接線 40、 STIa、STIb 元件隔 離 區 54、 63 、320、322 傳導 插 塞 55 ^ 56 基板接觸窗 60 光阻長條 62 側壁絕緣層 100 光阻圖案 106 P型層 108 P +型層 123 N 型 MOS 56 200308079
124 P 型 MOS 127 圖案化光阻層 129a-129c 部分 130 光罩 132 角落 136c 輕度摻雜没極 200、206 快閃記憶體
208 表面 212 方塊 218 接點 300 記憶庫選擇器 302 資料線/地線選擇器 304 感測放大器 324、326 鋁層 330 通道區
332 儲存格部分 334 擷取電晶體部分 A、B、C、D 節點 BL1-BL4 位元線 BNK 記憶庫 電容器 CG 控制閘 CM、CMOS 電晶體部分 FG1、FG2 浮閘 57 200308079 STE、STO 擷取電晶體 TC 儲存格電晶體 VG 虛擬地線 WL0、WL1 字線 58

Claims (1)

  1. 200308079 拾、申請專利範圍： 1 · 一種半導體元件，其特徵包括： 一第一電晶體（tc)，其在比該第一電晶體（TC)之一部 分通道區為低的階層處形成有源極/汲極區（BL1、BL2); 及 第一電晶體（STE、STO)，其在與該第一電晶體（TC) 之源極/汲極區（BL1、BL2)實際上同一階層處形成有一通 道區及源極/汲極區； 其中’該第一電晶體（TC)之源極/沒極區（BL1、BL2)其 中之一及該第二電晶體（STE、ST〇)之源極/汲極區其中之 一係在實質上同一平面中電性互連。 2·—種半導體記憶體，其特徵包括： 傳‘類型半導體基板（12)，其形成有複數個凸部 (13a)； 一反傳導類型位元線（BL1、BL2)，其形成於該複數個 凸部（1 3a)中相近者之間的半導體基板（12)之一主表面上； 儲存格電晶體（TC)，其在每一列方向及行方向配置成 複數個陣列，且每一陣列利用該位元線（BU、BL2)做為一 源極區及一汲極區中任一者，一通道區至少形成在該複數 個凸部（13a)其中之一頂部上；及 一擷取電晶體（STE、STO)，其在與該位元線（BL1、 BL2)只貝上同一階層處形成有一通道區及源極/汲極區，以 選擇該位元線（BL 1、BL2); 其中，該擷取電晶體（STE、ST0)之源極/沒極區其中 59 200308079 之一及該位元線係在實質上同一平面中電性互連。 3—.根據中請專利範圍第2項之半導體記憶體，其特徵 j於母一凸部（13a)包括彼此面對面的一對側壁（13b)，且該 每一儲存格電晶體（Tc)包括： 第一纟巴緣層（15 C)，形成於該凸部（丨3 a)其中之一頂部 (13c)上； 弟一％緣層（15a)，形成於該凸部（i3a)之側壁（13b)及 該源極/汲極區； 一對浮閘（FG1、FG2)，分別形成於該凸部（13a)之側壁 (13b)上之該第二絕緣層〇5a)上並經由該第二絕緣層（Μα) 分別面對該側壁（1 3上）及該源極/汲極區； 弟二絕緣層（1 5b)，其每一者係形成於該浮閘（fgj、 FG2)其中之一上；及 控制閘（CG) ’其經由該第三絕緣層（1 5b)面對該對浮 閘（FG1、FG2)並經由該第一絕緣層（15c)面對該凸部（1 3a) 之頂部（13c)。 4·根據申請專利範圍第2或3項之半導體記憶體，其 特被在於该儲存格電晶體（T C)被分割成複數個記惊庫 (BNK) ’每一個包含一單行及一些預選列，且 5亥擁取電晶體（S T E、S T 0)經由一虛擬接地系統選擇奇 數列記憶庫（BNK)及偶數列記憶庫（BNK)其中之一。 5·根據申請專利範圍第2或3項之半導體記憶體，其 特徵更包括一驅動電晶體（CM)以驅動該儲存格電晶體（TC) ’其中’该驅動電晶體（CM)位在一與6亥掏取電晶體（giTE、 60 200308079 STO)不同的階層並利用單一步驟與該擷取電晶體（STE、 ST0)同時形成。 6 ·根據申明專利範圍弟2或3項之半導體記憶體，其 特徵更包括用以保護之絕緣層，其形成於行方向中的凸部 (1 3a)側，其中，該絕緣層係與該半導體記憶體中所包含之 電晶體上所提供之側壁絕緣層同時形成，且每一絕緣層具 有一 LDD(輕度摻雜汲極）結構。 7· —種包括配置於列方向之複數個儲存袼電晶體（TC) 之半導體A憶體’其特徵在於： 該複數個儲存格電晶體（TC)中的每一者包括位在一比 該儲存格電晶體（TC)之一部分通道區低的階層處之源極/汲 極區（BL1，BL2)及一控制閘（CG)， 該複數個儲存格電晶體（TC)分享該控制閘（CG)， 分割該複數個儲存格電晶體（TC)成為複數個方塊（2 i 2) ，及 忒半導體記憶體更包括插入至該複數個方塊（2丨2)中相 近者之間的一絕緣隔離區（STIa)及延伸於列方向以連接至 複數個絕緣隔離區（STIa)2控制閘（CG)之一導體（38)。 8·根據申請專利範圍第7項之半導體記憶體，其特徵 在於該儲存格電晶體（TC)係配置於行方向及列方向中， 配置於行方向的儲存袼電晶體（TC)被分割成複數個組 群並且分享該複數個組群中每一者之一通道區，及 乂半V肢屺憶體更包括位在該複數個組群終端之絕緣 隔離區（STib)，以隔離該複數個組群中相近者。 61 200308079 9·-種包括配置於列方向及行方向之複數個儲存格電 晶體（TC)之半導體記憶體，其特徵在於： ▲該複數個儲存格電晶體（TC)中每一者包括位在一比該 儲存札電曰曰體(TC)之一部分通道區低的階層處之源極，汲極 區（BL1、BL2)及一控制閘（CG)， 配置於列方向之儲存格電晶體（TC)分享該控制閘 y 將配置於列方向《複數個儲存袼電晶體（TC)分割成複 數個方塊（212)， 口亥半導體圮憶體更包括絕緣隔離區（STIa)，每一絕緣 隔離區插在該複數個方塊（212)中相近者之間， 、配置於行方向的儲存格電晶體（TC)被分割成複數個組 群並且忒複數個組群中的每一者分享一通道區，及 該半導體記憶體更包括位在該複數個組群終端之絕緣 隔離區（STIb)，藉以隔離該複數個組群中相近者。 10·根據申請專利範圍第7-9項中任一項之半導體記憶 體，其特徵在於將資料同步寫人或讀出屬於該複數個方塊 中不同方塊之複數個儲存袼電晶體（Tc)。 11 · 一種包括配置於行方向之複數個儲存格電晶體之半 導體記憶體，其特徵在於： 該複數個儲存格電晶體（TC)中每一個係在—比該儲存 格電晶體（tc)之-部分通道區低的階層㈣成有源極/沒極 區（BL1、BL2)並被分割成複數個組群，行方向之儲存格電 晶體（TC)中相近者至少在該複數個組群的每一組群中分享 62 200308079 该源極/汲極區（BLl、BL2)其中之一，及 。亥半導體€憶體更包括指定給該複數個組群的複數個 連接部分及延伸於該行方向以連接至該源極/汲極區（BL1、 BL2)的5玄複數個連接部分的一導體（川6)。 12·根據申請專利範圍第丨丨項之半導體記憶體，其特 u在於屬於同一組群的儲存袼電晶體（tc)分享該通道區， 及 違半導體兄憶體更包括位在該組群終端之絕緣隔離區 (STib) ’藉以將該群組彼此隔離。 1 3. —種包括配置於列方向及行方向之複數個儲存格電 晶體（TC)之半導體記憶體，其特徵在於： 該複數個儲存格電晶體（TC)中每一者包括一控制閘 (CG)，配置於行方向之儲存格電晶體分享該控制閘 (CG)， 該複數個儲存格電晶體（TC)中每一者係在一比該儲存 格電晶體（TC)之一部分通道區低的階層處形成有源極/汲極 區（BL1、BL2)，行方向之儲存格電晶體（TC)中相近者分享 該源極/汲極區（BL1、BL2)其中之一，及 該半導體記憶體更包括延伸於該行方向以連接至行方 向中彼此相鄰接的控制閘（CG)之間之該源極/汲極區（Bu、 BL2)的-導體（306)，藉此，該行方向中的該源極/沒極區 (BL1、BL2)電阻實質上降低。 14·一種包括配置於列方向及行方向之複數個儲存格電 晶體（TC)之半導體記憶體，其特徵在於： 63 200308079 該複數個儲存袼電晶體（TC)中每一者係在一比該儲存 格電晶體（TC)之一部分通道區低的階層處形成源極/汲極區 (BL1、BL2)，行方向之儲存袼電晶體中相近者分享該 源極/汲極區（BL1、BL2)其中之一，及 列方向之儲存格電晶體（TC)中相近者分享在該相近者 之間的源極/汲極區(BL1、BL2)，與該源極/汲極區(船、 BL2)相同傳導性的一高濃声 辰度£ (33)係形成於該源極/汲極區 (BL1、BL2)的中間部分，及 配置於该行方向之儲存袼電 (33) ° 晶體（TC)分享該高濃度區
    拾壹、圖式： 如次頁
    64
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004214495A (ja) * 2003-01-07 2004-07-29 Innotech Corp トランジスタとそれを用いた半導体メモリ、および半導体メモリの製造方法
US6914825B2 (en) * 2003-04-03 2005-07-05 Ememory Technology Inc. Semiconductor memory device having improved data retention
US6936883B2 (en) * 2003-04-07 2005-08-30 Silicon Storage Technology, Inc. Bi-directional read/program non-volatile floating gate memory cell and array thereof, and method of formation
US6967143B2 (en) * 2003-04-30 2005-11-22 Freescale Semiconductor, Inc. Semiconductor fabrication process with asymmetrical conductive spacers
US7192876B2 (en) * 2003-05-22 2007-03-20 Freescale Semiconductor, Inc. Transistor with independent gate structures
JP4532405B2 (ja) * 2003-06-04 2010-08-25 富士通セミコンダクター株式会社 不揮発性半導体メモリ
US7202523B2 (en) * 2003-11-17 2007-04-10 Micron Technology, Inc. NROM flash memory devices on ultrathin silicon
KR100618819B1 (ko) * 2004-02-06 2006-08-31 삼성전자주식회사 오버레이 마진이 개선된 반도체 소자 및 그 제조방법
JP4557678B2 (ja) * 2004-02-13 2010-10-06 イノテック株式会社 半導体記憶装置
US7087950B2 (en) * 2004-04-30 2006-08-08 Infineon Technologies Ag Flash memory cell, flash memory device and manufacturing method thereof
EP1837917A1 (en) * 2006-03-21 2007-09-26 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
JP5164406B2 (ja) * 2006-03-21 2013-03-21 株式会社半導体エネルギー研究所 不揮発性半導体記憶装置
KR101488516B1 (ko) * 2006-03-21 2015-02-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 반도체 기억장치
JP2007288175A (ja) * 2006-03-21 2007-11-01 Semiconductor Energy Lab Co Ltd 不揮発性半導体記憶装置
JP5164404B2 (ja) * 2006-03-21 2013-03-21 株式会社半導体エネルギー研究所 不揮発性半導体記憶装置
TWI416738B (zh) 2006-03-21 2013-11-21 Semiconductor Energy Lab 非揮發性半導體記憶體裝置
JP5164405B2 (ja) * 2006-03-21 2013-03-21 株式会社半導体エネルギー研究所 不揮発性半導体記憶装置
EP1840947A3 (en) 2006-03-31 2008-08-13 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
JP5466815B2 (ja) * 2006-03-31 2014-04-09 株式会社半導体エネルギー研究所 半導体装置
JP2007294911A (ja) * 2006-03-31 2007-11-08 Semiconductor Energy Lab Co Ltd 不揮発性半導体記憶装置
JP5483659B2 (ja) * 2006-03-31 2014-05-07 株式会社半導体エネルギー研究所 半導体装置
US7494860B2 (en) * 2006-08-16 2009-02-24 Sandisk Corporation Methods of forming nonvolatile memories with L-shaped floating gates
US7755132B2 (en) 2006-08-16 2010-07-13 Sandisk Corporation Nonvolatile memories with shaped floating gates
JP5270205B2 (ja) 2008-03-24 2013-08-21 株式会社Ｄｎｐファインケミカル インクジェット記録用油性緑色インク組成物およびインクジェット記録用油性インクセット
KR101096907B1 (ko) * 2009-10-05 2011-12-22 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5379255A (en) * 1992-12-14 1995-01-03 Texas Instruments Incorporated Three dimensional famos memory devices and methods of fabricating
JP4397491B2 (ja) 1999-11-30 2010-01-13 財団法人国際科学振興財団 １１１面方位を表面に有するシリコンを用いた半導体装置およびその形成方法
JP3283872B1 (ja) 2001-04-12 2002-05-20 イノテック株式会社 半導体記憶装置、その製造方法及び半導体記憶装置の駆動方法
JP3249811B1 (ja) 2000-11-09 2002-01-21 イノテック株式会社 半導体記憶装置、その製造方法及び半導体記憶装置の駆動方法
JP3249812B1 (ja) 2001-05-14 2002-01-21 イノテック株式会社 半導体記憶装置及びその製造方法
JP4191975B2 (ja) * 2001-11-01 2008-12-03 イノテック株式会社 トランジスタとそれを用いた半導体メモリ、およびトランジスタの製造方法
JP2003224215A (ja) * 2001-11-22 2003-08-08 Innotech Corp トランジスタとそれを用いた半導体メモリ、およびトランジスタの駆動方法
JP2004072060A (ja) * 2001-11-22 2004-03-04 Innotech Corp トランジスタとそれを用いた半導体メモリ、およびトランジスタの駆動方法
US6861315B1 (en) * 2003-08-14 2005-03-01 Silicon Storage Technology, Inc. Method of manufacturing an array of bi-directional nonvolatile memory cells

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Publication number Publication date
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