KR20040030705A - 트랜지스터 장치, 트랜지스터 장치를 데이터 메모리로서작동시키는 방법 및 트랜지스터 장치의 제조 방법 - Google Patents
트랜지스터 장치, 트랜지스터 장치를 데이터 메모리로서작동시키는 방법 및 트랜지스터 장치의 제조 방법 Download PDFInfo
- Publication number
- KR20040030705A KR20040030705A KR10-2003-7016897A KR20037016897A KR20040030705A KR 20040030705 A KR20040030705 A KR 20040030705A KR 20037016897 A KR20037016897 A KR 20037016897A KR 20040030705 A KR20040030705 A KR 20040030705A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- electrode
- electrode region
- electrically insulating
- transistor
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 99
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 238000013500 data storage Methods 0.000 title 1
- 238000003860 storage Methods 0.000 claims abstract description 46
- 239000002800 charge carrier Substances 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 230000015654 memory Effects 0.000 claims description 181
- 150000004767 nitrides Chemical class 0.000 claims description 54
- 239000000463 material Substances 0.000 claims description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 19
- 229920005591 polysilicon Polymers 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 78
- 239000000377 silicon dioxide Substances 0.000 description 39
- 235000012239 silicon dioxide Nutrition 0.000 description 39
- 229910052581 Si3N4 Inorganic materials 0.000 description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 14
- 230000005641 tunneling Effects 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000007667 floating Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000005538 encapsulation Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008094 contradictory effect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000012071 phase Substances 0.000 description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- -1 that is Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 239000002918 waste heat Substances 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 기판(201)을 갖는 트랜지스터 장치(200)와, 제 1 전극 영역(204), 제 1 전극 영역(204) 위에 본질상 정렬된 제 2 전극 영역(205) 및 그 사이에 정렬된 채널 영역(203), 그에 추가하여, 게이트 영역(207) 및 채널 영역(203) 그리고, 그 사이에 정렬된 전기적 절연층 시퀀스(206)를 포함하는 수직 트랜지스터에 관한 것으로, 전기적 절연층 시퀀스(206)의 2개의 서로 공간적으로 분리된 섹션(208, 209)은 저장 목적을 위한 전하 캐리어의 역할을 한다.
Description
급속하게 진행되는 컴퓨터 기술 개발의 관점에서, 보다 작은 장치에서 보다 더 큰 저장 용량을 제공하는 저장 매체를 필요로 한다. 대량의 데이터는 일반적으로 메모리 셀의 대형 장치 내에 저장된다. 예를 들면, 메모리 셀은 정보의 손실 없이 장기간 동안 저장된 정보 항목을 저장할 수 있는 비휘발성 메모리(nonvolatile memories)로서 이용된다. 예를 들어, 비휘발성 메모리의 개요를 [참고 문헌 1]에 제시하였다. 일반적으로 비휘발성 메모리로서 실리콘 칩(silicon chip) 상의 전용 트랜지스터를 이용한다.
그러나, 종래의 실리콘 마이크로 전자 기기는, 추가적인 소형화를 진행하는데 있어서 한계에 직면할 것이다. 특히, 트랜지스터를 점차적으로 보다 더 작게, 또한 보다 밀집되게 배열하면서, 트랜지스터가 칩 당 수백만개가 되게 하는 개발은 향후 십년 내에 근본적인 물리적 문제점에 처하게 될 것이다. 구조물의 치수가 80㎚ 이하로 내려가면, 양자 효과(quantum effects)가 칩 상에 위치된 구성 요소에 장애를 줄 것이고, 대략 30㎚이하의 치수가 우세할 것이다.
또한, 칩 위에서 구성 요소의 집적 밀도가 증가하면 칩 위에 위치된 구성 요소 사이에 바람직하지 않은 누화(crosstalk)가 발생되게 되고, 폐열(waste heat)의 급격한 증가가 초래된다. 그러므로, 트랜지스터의 소형화를 진척시키는 것에 의해서 트랜지스터 장치의 저장 장치 밀도를 증가시키는 것은 예측 가능한 장래에 물리적 한계에 직면하게 될 개념이다.
그러므로, 개별 트랜지스터의 소형화의 진행 정도에 따른 대체물을 모색하는 개념이 추구되고 있다. 저장 장치 밀도를 더욱 증가시키기 위해서 추구되는 하나의 개념은 하나의 트랜지스터에 1 비트 이상의 데이터 용량을 저장하려는 기본적인 고안에 기반하고 있다.
[참고 문헌 2]는, 하나의 트랜지스터 내에 2 비트의 저장 용량을 저장할 수 있는 비휘발성 메모리를 개시한다.
이러한 비휘발성 메모리의 종작 방법을 이하에서 보다 상세히 설명하였다. 도 1은 게이트 영역(gate region)(101), 소스 영역(source region)(102), 드레인 영역(drain region)(103), 웰 영역(well region)(104), 제 1 전기적 절연층(105) 및 제 2 전기적 절연층(106)을 갖는 2비트 메모리 트랜지스터(100)를 도시한다.또한, 2비트 메모리 트랜지스터(100)는, 실리콘 이산화물(Si02)로 이루어진 제 1 산화물층(108), 실리콘 질화물(Si3N9)로 이루어진 질화물층(109), 및 실리콘 이산화물(Si02)로 이루어진 제 2 산화물층(110)을 포함하는 전기적 절연성 ONO층(107)을 갖는다. 더욱이, 2비트 메모리 트랜지스터(100)는 제 1 메모리 섹션(111) 및 제 2 메모리 섹션(112)을 갖고, 이들은 ONO층(107) 내의 질화물층(109)의 2개의 측방향 에지 섹션(lateral edge sections)에 정렬된다. 게이트 영역(101)을 n도핑된 폴리실리콘 재료로 제조하는 것이 바람직하다. 2개의 전기적 절연층(105, 106)은 실리콘 이산화물(Si02)로 형성한다.
이하에 설명되는 바와 같이, 각 경우에 2개의 메모리 섹션(111, 112) 내에 1비트의 데이터 양을 저장할 수 있다. 만약 제 1의, 충분히 큰 전압을 게이트 영역(101)에 인가하고, 제 2의 충분히 큰 전압을 소스 영역(102)에 인가한다면, 이는 가속된, 소위 "핫(hot)" 전자가 소스 영역(102) 부근의 ONO층(107)의 제 1 메모리 섹션(111) 내의 질화물층(109)에 터널링(tunneling)되게 한다. 다음에, 이들 전자는 도 1에 따르면 전기적 절연 질화물층(109) 내에 위치되어 제 1 메모리 섹션(111) 내에서 수평 방향으로 이동할 수 있다. 전자는 도 1에 따르면 수직 방향으로 인접한 전기적 절연 산화물층(108, 110)을 거쳐서 제 1 메모리 영역(111)으로부터 흐를 수 없다.
그러므로, 소스 영역(102)을 거쳐 드레인 영역(103)으로부터 ONO층(107)으로 주입된 전자는 고정된 전기 전하(fixed electrical charge)를 나타낸다. 그러므로, 이 고정된 전기적 전하는 소스 영역(102) 근처의 ONO층(107) 영역 내에 영구적으로 편재(permanently localized), 즉, 완전히 고립된다.
제 1의, 충분히 큰 전압을 게이트 영역(101)에 인가하고 제 2의, 충분히 큰 전압을 드레인 영역(103)에 인가하면, 위와 유사하게 드레인 영역(103) 부근의 ONO층(107)의 제 2 메모리 섹션(112) 내의 질화물층(109)에 가속된 전자의 터널링이 발생된다. 다음에, 전자는 도 1에 따라서 전기적 절연 질화물층(109) 내에 위치되어 제 2 메모리 섹션(112) 내에서 수평 방향으로 이동할 수 있으며, 또한 도 1에 따르면 수직 방향으로 인접한 전기적 절연 산화물층(108, 110)을 거쳐서 제 2 메모리 영역(112)으로부터 흐를 수 없다. 특히, 제 1 메모리 섹션(111) 및/또는 제 2 메모리 섹션(112) 내에 위치되는 전자의 전하 밸런싱(charge balancing)은, 전기적 전하가 전기적 절연 질화물층(109)을 따라서 전달될 수 없기 때문에, 질화물층(109)에 의해 영향을 받지 않는다.
제 1 메모리 섹션(111) 내에서 전기적 전하의 존재는 제 1 논리 값 "1"로 해석되는 반면, 제 1 메모리 섹션(111) 내에서 전기적 전하의 부재는 제 2 논리값 "0"으로 해석된다. 그러므로, 1비트의 데이터 양을 ONO층(107)의 제 1 메모리 섹션(111) 내에 저장할 수 있다. 제 2 메모리 섹션(112) 내에서 전기적 전하의 존재는 제 1 논리값 "1"로 해석되는 반면, 제 2 메모리 섹션(112) 내에서 전기적 전하의 부재는 제 2 논리값 "0"으로 해석된다. 그러므로, 1비트의 데이터 양은 또한 ONO층(107)의 제 2 메모리 섹션(112) 내에 저장될 수 있다. 결과적으로, 2비트의 저장 용량을 2비트 메모리 트랜지스터(100) 내에 저장할 수 있다.
2개의 메모리 섹션(111, 112) 내에 영구적으로 편재된 전자는 특징적인 방식으로 2비트 메모리 트랜지스터(100)의 임계 전압에 영향을 미친다. 각 경우에 있어서, 한편으로 메모리 섹션(111, 112) 내에 저장된 2개의 1비트 데이터 양은, 소스 영역(102) 또는 드레인 영역(103)에 인가된 제 1의, 충분히 작은 전압에 의해서 판독될 수 있고, 다른 한편으로 게이트 영역(101)에 인가된 제 2의, 충분히 작은 전압에 의해서 판독될 수 있다. 충분히 낮은 2개의 전압을 선택하여, 질화물층(109)으로부터, 또는 질화물층(109)으로의 전자의 바람직하지 않은 터널링을 방지한다. 그러므로 2비트 메모리 트랜지스터(100)의 임계 전압은, 질화물층(109)에서의 자유 전하 캐리어(free charge carriers)가 장치의 전도도에 영향을 미치고, 그 결과로 전류 흐름에 영향을 미치기 때문에, 제각기 질화물층(109)에서의 자유 전하 캐리어의 존재 및 부재에 의존한다.
제각기, 소스 영역(102) 근처의 메모리 섹션(111) 및 드레인 영역(103) 근처의 메모리 섹션(112) 내에 저장된 데이터의 양을 판독하기 위해서 [참고 문헌 2]에 설명된 방법은, 프로그래밍(programming)과는 "반대" 방향으로 실행된다. 즉, 소스 영역(102) 근처의 메모리 섹션(111)으로부터 판독하기 위해서, 전압을 드레인 영역(103)에 인가하고 게이트 영역(101)에 추가적으로 전압을 인가한다. 이와는 대조적으로, 소스 영역(102) 근처의 메모리 섹션(111)을 프로그래밍하기 위해서, 소스 영역(102)에 전압을 인가하고 게이트 영역(101)에 추가적으로 전압을 인가한다. 드레인 영역(103) 근처의 메모리 섹션(112)을 판독하기 위해서, 전압을 소스 영역(102)에 인가하고 전압을 게이트 영역(101)에 추가적으로 인가한다. "반대"방향으로 판독하는 도중에는 더 적은 양의 ONO층(107) 내의 편재된 전하로도 충분하기 때문에, "반대" 방향(프로그래밍에 비교해서)으로 2개의 메모리 섹션(111, 112)을 판독하면 가속된 프로그래밍 동작이 가능하게 된다[참고 문헌 2].
설명된 2비트 메모리 트랜지스터(100)로부터, 복수의 이러한 2비트 메모리 트랜지스터(100)를 갖는 구성을 설계하여, 각각 1비트의 저장량을 저장할 수 있는 종래의 메모리 장치에 비해서 2배의 저장 밀도를 가능하게 할 수 있다.
그러나, 2비트 메모리 트랜지스터(100)를 프로그래밍하기 위해서는, 위에서 언급된 바와 같이, 소스 영역(102) 또는 드레인 영역(103)에 충분히 높은 전압을 인가할 필요가 있다.
구조물이 대략 150㎚ 이하의 크기가 된다면, 소스 영역(102) 및 드레인 영역(103) 사이에서 바람직하지 않은 전류 흐름을 발생시키지 않고서는 소스 영역(102) 및 드레인 영역(103)에 제각기 요구되던 고 전압을 더 이상 인가할 수 없다. 소스 영역(102)으로부터 드레인 영역(103)으로의 이러한 공간 전하 영역(space charge zone)의 기생 펀치-스루(parasitic punch-through)는, 제각기 2개의 메모리 섹션(111, 112) 내에서 프로그래밍된 데이터 및 ONO층(107) 내에서 영구적으로 편재된 전자에 악영향을 준다.
위에서 설명된 불리한 결과를 갖는 소스 영역(102) 및 드레인 영역(103) 사이의 공간 전하 영역에서의 펀치-스루는, 도 1에 알려진 바와 같이, 충분히 큰 형태로 소스 영역(102) 및 드레인 영역(103) 사이의 채널에 수평적 길이를 제공하는 것에 의해서 회피할 수 있다. 결과적으로, 소스 영역(102) 주위에 형성된 공간 전하 영역 및 드레인 영역(103) 주위에 형성된 공간 전하 영역 사이의 중첩이 회피되고, 그러면 위에서 언급된 불리한 효과를 발생시키지 않으면서, 2개의 메모리 섹션(111, 112)을 필수적인 고 전압으로 작동시킬 수 있다. 그러나, 소스 영역(102) 및 드레인 영역(103) 사이에 있는 채널의 수평적 연장, 다시 말하면, 도 1에 따른 ONO층(107)의 수평 방향으로의 연장은, 다수의 이러한 트랜지스터를 갖는 메모리 장치 내에서 트랜지스터의 영역 필요량이 증가되는 것과 연관된다. 이는 추구하는 목적, 즉 저장 밀도, 다시 말해 장치 면적당 저장 가능한 데이터의 양을 가능한 한 최대로 달성하고자 하는 목적을 저해한다.
이 제한은 [참고 문헌 2]에 개시된 2비트 메모리 트랜지스터(100)가 150㎚이하의 선형 치수로 제한된다는 효과를 갖는다. 이 구성에 의하면 추가적인 소형화는 가능하지 않다. 이는, 가능한 최대의 저장 장치 밀도를 갖고 가능한 최단(shortest)의 신호 전파 시간(signal propagation times)을 더 갖는 트랜지스터를 제공하도록 추구되는 목적에 관해서는 불리하다.
[참고 문헌 3]은, 복수의 1비트 메모리 트랜지스터가 서로의 측방향에 정렬되는 비휘발성 메모리 유닛을 개시한다. 각 경우에, 드레인 전극, 채널 영역, 소스 영역, 제어 게이트 전극 및 부동 게이트 전극은 함께 1비트 메모리 트랜지스터를 형성한다. 이 경우에, 각 1비트 메모리 트랜지스터는 비휘발성 메모리 유닛의 표면에 대해서 본질적으로 수직한다. 부동 게이트 전극(floating gate electrode)은 전기적 도전성 재료로 이루어지고, 각 개별 1비트 메모리 트랜지스터 내에서, 각 경우에 1비트의 저장량을 저장할 수 있는 데이터 메모리로서 기능한다. 1비트메모리 트랜지스터의 나머지 구성 요소로부터 각각의 제어 게이트 전극의 적절한 절연을 확인하기 위해서, 제어 게이트 전극(control gate electrode)을 개별 ONO층 내에 매립하고, 그에 따라 드레인 전극, 채널 영역 및 부동 게이트 전극으로부터 전기적으로 디커플링(decoupling)한다.
[참고 문헌 4]는, 그 메모리 셀이 수직 MOS 트랜지스터를 갖는, 전기적으로 프로그래밍 가능한 메모리 셀 장치에 대해서 개시한다.
[참고 문헌 5]는 수직 부동 게이트 영역을 갖는 반도체 메모리 셀을 개시한다.
[참고 문헌 6]은 8비트까지의 정보를 저장할 수 있는 비휘발성 반도체 메모리를 개시한다.
[참고 문헌 7]은 복수 비트의 정보를 전하 저장 장치층(charge storage layer) 내에 저장할 수 있는 평면(planar) 반도체 메모리 셀을 개시한다.
[참고 문헌 8]은 평면 다중 비트 메모리 셀을 개시한다.
[참고 문헌 9]는 전하 캐리어를 ONO층 내에 주입할 수 있는 평면 EEPROM 메모리 셀을 개시한다.
[참고 문헌 10]은 인접한 메모리 셀이 pn 접합(pn junction)에 의해서 서로 전기적으로 절연되는 메모리 장치를 개시한다.
따라서, 증가된 저장 장치 밀도를 갖는 2비트 메모리 트랜지스터 장치를 제공하는 것을 본 발명의 목적으로 한다.
본 발명은, 트랜지스터 장치, 트랜지스터 장치를 데이터 메모리로서 작동시키는 방법 및 트랜지스터 장치의 제조 방법에 관한 것이다.
도 1은 종래 기술에 따른 2비트 메모리 트랜지스터를 도시하는 도면,
도 2는 수직 트랜지스터를 갖는 본 발명의 제 1 예시적인 실시예에 따른 트랜지스터 장치의 도식적인 도면,
도 3은 복수의 수직 트랜지스터를 갖는 본 발명의 제 2 예시적인 실시예에 따른 트랜지스터 장치를 통과하는 단면을 도시하는 도면,
도 4(a)는 복수의 수직 트랜지스터를 갖는 본 발명의 트랜지스터 장치를 제조하는 방법에 대한 본 발명의 바람직한 예시적인 실시예에 따른 제 1 방법 섹션 이후의 층 배열의 단면을 도시하는 도면,
도 4(b)는 복수의 수직 트랜지스터를 갖는 본 발명의 트랜지스터 장치를 제조하는 방법에 대한 바람직한 예시적인 실시예에 따른 제 2 방법 섹션 이후의 층 배열의 단면을 도시하는 도면,
도 4(c)는 복수의 수직 트랜지스터를 갖는 본 발명의 트랜지스터 장치를 제조하는 방법에 대한 바람직한 예시적인 실시예에 따른 제 3 방법 섹션 이후의 층 배열의 단면을 도시하는 도면,
도 4(d)는 복수의 수직 트랜지스터를 갖는 본 발명의 트랜지스터 장치를 제조하는 방법에 대한 바람직한 예시적인 실시예에 따른 제 4 방법 섹션 이후의 층 배열의 단면을 도시하는 도면,
도 4(e)는 복수의 수직 트랜지스터를 갖는 본 발명의 트랜지스터 장치를 제조하는 방법에 대한 바람직한 예시적인 실시예에 따른 제 5 방법 섹션 이후의 층 배열의 단면을 도시하는 도면,
도 4(f)는 복수의 수직 트랜지스터를 갖는 본 발명의 트랜지스터 장치를 제조하는 방법에 대한 바람직한 예시적인 실시예에 따른 제 6 방법 섹션 이후의 층 배열의 단면을 도시하는 도면,
도 5는 복수의 수직 트랜지스터를 갖는 본 발명의 제 3 예시적인 실시예에 따른 트랜지스터 장치를 통과하는 단면을 도시하는 도면,
도 6은 복수의 수직 트랜지스터를 갖는 본 발명의 제 4 예시적인 실시예에 따른 트랜지스터 장치를 통과하는 단면을 도시하는 도면.
이러한 문제점을, 트랜지스터 장치, 트랜지스터를 데이터 메모리로서 작동시키는 방법 및 독립항에 따른 특징을 갖는 트랜지스터를 제조하는 방법에 의해서 해결한다.
트랜지스터 장치는 기판 및 수직 트랜지스터(vertical transistor)를 갖는다. 수직 트랜지스터는 부분적으로, 제 1 전극 영역, 본질상 제 1 전극 영역 위에 정렬되는 제 2 전극 영역, 제 1 전극 영역 및 제 2 전극 영역 사이의 채널 영역, 채널 영역에 이웃한 게이트 영역, 및 게이트 영역 및 채널 영역 사이의 전기적 절연층 시퀀스(electrically insulating layer sequence)를 갖는다. 이 경우에, 전기적 절연층 시퀀스의 2개의 서로 공간적으로 분리되고 전기적으로 디커플링된 섹션은 각 경우에 전하 캐리어의 저장 장치의 역할을 한다.
본 발명의 기본적인 발상은, 저장 밀도를 더 증가시키기 위해서 2비트 메모리 트랜지스터를 칩 내에서 평면 방식으로 집적하는 대신에, 칩 내에서 수직하게 집적하고, 이 방식에 의해서 칩 내에서 개별 트랜지스터의 평면 치수가 감소된다는 사실에 기반하고 있다. 전압이 트랜지스터에 인가될 때, 소스 전극 및 드레인 전극은 트랜지스터의 2개의 전극 영역으로부터 형성된다. 이 경우에, 소스 전극은 드레인 전극에 비해서 더 낮은 전위를 갖는다.
따라서, 본 발명에 따르면, 2개의 국부적으로 분리된 메모리 섹션은 전기적 절연층 시퀀스 내에서 형성되고, 하나의 메모리 섹션은 소스측에 정렬되고 다른 메모리 섹션은 전기적 절연층 시퀀스 내의 드레인측에 정렬된다. 제 1 전극 영역 및제 2 전극 영역 사이에서 형성되는 채널은, 평면 치수로부터 분리되어 충분한 크기를 추가적으로 가질 수 있다. 그러므로, 제 1 전극 영역 및 제 2 전극 영역에 이웃한 메모리 영역은 서로에 대해 상반되는 영향을 주지 않는다는 것이 확인된다.
부동 게이트 전극의 경우에, 정보 항목(information item)은 때때로 포울러-노드하임 터널링 전자(Fowler-Nordheim tunneling electrons)에 의해서 저장된다. 대조적으로, 전기적 절연층 시퀀스의 경우에는, 정보는 가속된(소위 "핫") 채널 전자에 의해서 저장된다. 포울러-노드하임 터널링 전자를 생성하는 것보다 가속된 채널 전자를 생성하는 데 있어서 더 낮은 전압을 필요로 한다. 본 발명에 따르면, 메모리 트랜지스터의 프로그래밍 및 소거의 양자에 있어서, 부동 게이트 전극의 경우에서보다 더 낮은 전압을 필요로 하기 때문에, 전기적 절연층 시퀀스 내에 정보를 저장한다. 따라서, 전기적 절연층 시퀀스 내에서 메모리 섹션의 형성은 또한 저장 밀도를 더 증가시킬 수 있게 한다.
그러므로, 트랜지스터 장치는 수직 트랜지스터가 공간 절약형 구성(space-saving arrangement), 다시 말해서 높은 저장 장치 밀도, 및 전자 구성 요소에 안정한 작동성(stable operability)을 가능하게 한다는 이점을 갖는다.
본 발명의 추가적인 측면은, 수직 트랜지스터 내에서 제 1 전극 영역 및 제 2 전극 영역 사이에 충분히 긴 채널을 형성할 수 있다는 사실에 기반한다. 이는, 채널의 높은 1차원 크기 때문에 저장 장치 밀도에 대해 불리한 효과를 발생시키지 않으면서, 트랜지스터 장치의 프로그래밍 도중에 제 1 전극 영역 및 제 2 전극 영역 사이의 전류 흐름의 펀치-스루를 방지한다. 이는 수직 도전성 채널을 갖는 트랜지스터는 채널의 길이에 무관하게 장치 표면 위의 영역 필요량을 갖는다는 사실에 기인한다. 따라서, 본 발명의 트랜지스터 장치는 높은 저장 장치 밀도 및 안정한 작동성이 결합된 장치를 제공한다.
수직 트랜지스터 내에 2비트의 데이터양을 저장하는 것은, 채널 영역을 따라서 제 1 전극 영역 및 제 2 전극 영역 사이에서 연장되는 전기적 절연층 시퀀스에 의해서 실행된다. 전기적 절연층 시퀀스는 제 1 산화물층, 질화물층 및 제 2 산화물층을 포함하는 층 시퀀스를 갖는 것이 바람직하다. 따라서, 질화물층은 각 경우에 양측이 산화물층으로 둘러싸여 있다. 이러한 층 시퀀스는 ONO층 시퀀스로 지칭된다. 일반적으로, 실리콘 이산화물(Si02)은 2개의 산화물층을 위한 재료로 이용되고 실리콘 질화물(Si3N9)은 질화물층을 위한 재료로 이용된다. 전하 캐리어 형태의 제 1 비트를, 본질적으로 제 1 전극 영역, 채널 영역 및 게이트 영역 사이의 ONO층 시퀀스의 질화물층의 섹션 내에 저장할 수 있다. 그것으로부터, 공간적으로 분리되고 전기적으로 디커플링되는 방식으로, 전하 캐리어 형태의 제 2 비트를, 제 2 전극 영역, 채널 영역 및 게이트 영역 사이에 본질적으로 정렬되는 ONO층 시퀀스의 질화물층의 다른 섹션에 저장할 수 있다. 결과적으로, 2비트를 본 발명의 트랜지스터 장치의 수직 트랜지스터 내에 저장할 수 있다.
이하에 설명되는 바와 같이, 본 발명에 따른 수직 트랜지스터 시퀀스의 ONO층의 질화물층 내에 2비트의 이진 정보 항목(binary information item)을 저장할 수 있다. 전하 캐리어가 ONO층 시퀀스 중의 위에서 설명된 섹션 중의 하나에 저장된다면, 이는 제 1 논리값 "1"을 갖는 이진 정보로서 해석될 수 있다. 대조적으로, 전하 캐리어가 저장되지 않는다면, 이는 제 2 논리 값 "0"을 갖는 이진 정보로 해석될 수 있다. 가속된("핫") 전하 캐리어를 질화물층의 개별적인 메모리 섹션에 주입하는 것에 의해서 제 1 논리값 "1"을 저장할 수 있다.
바람직하게는, 트랜지스터 장치에서, 채널 영역은 p로 도핑되고, 2개의 전극 영역은 n+로 도핑된다. "n+"은 특히 큰 입자 밀도(particle density)를 갖는 n형 도핑 원자에 의한 도핑을 나타내는 것으로, n+로 도핑된 영역은 특히 낮은 저항을 갖는다. 2개의 전극 영역 사이에 어떤 전압이 인가되는지에 따라서, 제 1 전극 영역은 소스 영역이 되고 제 2 전극 영역은 드레인 영역이 되거나, 제 1 전극 영역이 드레인 영역이 되고 제 2 전극 영역은 소스 영역이 된다.
복수의 메모리 트랜지스터를 갖는 메모리 장치를 형성하기 위해서, 본 발명에 따른 트랜지스터 장치는 기판 내에서 서로 나란히 정렬되는 복수의 수직 트랜지스터를 갖는 것이 바람직하다. 특히, 이러한 트랜지스터 장치는 트랜지스터 장치의 프로그래밍 및 판독을 위한 신호 전파 시간을 충분히 짧게 할 수 있다.
바람직하게는, 복수의 수직 트랜지스터를 갖는 트랜지스터 장치에서, 제 1 전극 영역 및/또는 제 2 전극 영역을 적어도 부분적으로 둘러싸는 전기적 절연 영역은, 채널 영역 및 전기적 절연층 시퀀스를 제외하고는 그들의 주위로부터 제 1 전극 영역 및/또는 제 2 전극 영역을 분리시킨다. 이는 공간 전하 영역에 의해 수직 트랜지스터의 전극 영역으로부터 인접한 수직 트랜지스터의 대응되는 전극 영역으로의 전류 흐름에서의 펀치-스루를 방지한다. 이러한 공간 전하 영역은 수직 트랜지스터의 제 1 전극 영역 주위 및 제 2 전극 영역 주위의 양자에서, 인가된 전압 하에서 언제나 형성된다.
전극 영역이 전기적 절연 매체, 예를 들면 실리콘 이산화물층에 의해서 부분적으로 둘러싸여 있다는 사실은, 이 인접한 수직 트랜지스터의 이러한 전극 영역 및 대응되는 전극 영역 사이에서 바람직하지 않은 "누화(crosstalk)"를 방지할 수 있게 한다. 터널링 전류(tunneling currents)를 피하기 위해서, 전기적 절연 매체의 층 두께는 충분히 크게 되도록 선택한다. 따라서, 적절히 제공된 전기적 절연 영역에 의해서, 서로 다른 비트 라인 사이, 다시 말해 하나의 수직 트랜지스터의 전극 영역과 다른 인접한 수직 트랜지스터의 대응되는 전극 영역 사이에서, "누화"를 피할 수 있다.
그러므로 위에서 제시된 구성에 따른 메모리 장치는, 수직 트랜지스터의 전극 영역에 대한 적어도 부분적 인캡슐레이션이 공간 절약 구성, 다시 말해 높은 저장 장치 밀도 및 안정한 작동을 가능하게 한다는 이점을 갖는다. 특히, 장치를 프로그래밍하는 데 있어서, 기생 전류 흐름 등과 같은 저해 효과를 발생시키지 않으면서, 이러한 메모리 장치에 충분히 높은 전압을 인가할 수 있다.
복수의 수직 트랜지스터를 갖는 메모리 장치 내에서 신호 전파 시간의 추가적인 단축을 가능하게 하기 위해서, 본 발명의 추가적인 구성에 따르면, 메모리 장치의 전체 수직 트랜지스터의 제 1 전극 영역은 서로 전기적으로 결합된다. 따라서, 메모리 장치의 모든 수직 트랜지스터에 대해 공통 전극 영역이 형성된다. 이공통 전극 영역은 "공통 소스(common source)" 또는, 이와 다르게, "공통 드레인(common drain)"이라는 명칭으로 알려져 있다.
또한, 트랜지스터 장치에서, 게이트 영역은, 수직 트랜지스터의 게이트 영역이 인접한 수직 트랜지스터로부터 전기적으로 디커플링되는 것과 같은 방법으로, 전기적 절연 영역에 의해 비대칭 방식(asymmetrical manner)으로 적어도 부분적으로 둘러싸여 있다. "비대칭 방식"은 예를 들면, 전기적 절연 영역이 트렌치의 한쪽 측벽에만 제공되어 게이트 영역으로부터 트렌치의 측벽을 고립시키는 것을 의미한다. 이 방식으로, 트랜지스터 장치의 제 1 수직 트랜지스터의 게이트 영역 및 트랜지스터 장치의 제 2 수직 트랜지스터의 채널 영역 사이에서 바람직하지 않은 전기적 커플링(coupling)을 방지할 수 있다. 수직 트랜지스터의 게이트 영역을 적어도 부분적으로 둘러싸는 방식으로 전기적 절연 영역이 제공된다면, 고려되는 게이트 영역에 결합되지 않은 추가적인 채널 영역에 있어서, 추가적인 채널 영역에 결합된 수직 트랜지스터의 특성은 게이트 영역에 인가된 전압에 의해서 영향을 받지 않는다.
이하에서는 위에서 설명된 트랜지스터 장치를 메모리 셀로서 작동시킬 수 있는 것에 의해서, 데이터 메모리로서 트랜지스터 장치를 작동시키는 방법을 설명할 것이다. 본 발명의 트랜지스터 장치는 높은 저장 장치 밀도를 갖는 EEPROM(Electrically Erasable and Programmable Read-Only Memory)으로서 이용될 수 있다.
트랜지스터 장치를 데이터 메모리로서 작동시키는 방법에 따르면, 먼저 제 1전극 영역에 할당된 전기적 절연층 시퀀스의 섹션으로 제 1 데이터 메모리를 형성한다. 제 2 데이터 메모리는 이와 유사하게 제 2 전극 영역에 할당된 전기적 절연층 시퀀스의 섹션으로 형성된다. 마지막으로, 각 경우에 2개의 데이터 메모리 내에서 비트를 저장, 판독 또는 소거할 수 있다.
원칙적으로, 전극 영역에 접하는 ONO층 시퀀스의 질화물층의 2개의 메모리 섹션에 도입된 전하 캐리어에 의해서 2비트의 데이터 양을 트랜지스터 장치의 수직 트랜지스터 내에 저장할 수 있다. 확실히, 게이트 영역에 충분히 높은 전압을 인가하고, 또한 선택된 전극 영역에 충분히 높은 전압을 인가하는 것에 의해서 전기적으로 도전성이 되는 제 1 전극 영역 및 제 2 전극 영역 사이의 채널에 의해서 선택된 전극 영역에 접하는 질화물층의 섹션에 전하 캐리어를 주입할 수 있다. 결과적으로, 전자는, 도전성 채널을 따라서 선택되지 않은 전극 영역으로부터 선택된 전극 영역으로 전도되고 가속되어, 선택된 전극 영역 근처에서 ONO층 시퀀스의 산화물층 중의 하나를 통해서 ONO층 시퀀스의 질화물층으로 터널링되며, 거기에서 영구적으로 잔류된다.
질화물층은 전기적으로 절연되어 있으므로, 전하 캐리어 밸런싱은 질화물층에서 유효하지 않다. 따라서, 전자는 선택된 전극 영역 근처의 질화물층에 고정된다.
위의 설명과 유사하게, 또한 선택된 전극 영역 근처의 질화물층에서 편재되는 전자에 무관하게, 충분히 높은 전압을 게이트 영역에 인가하고, 동시에 충분히 높은 전압을 초기에 선택되지 않은 전극 영역에 인가하는 것에 의해서 전하 캐리어를 초기에 선택되지 않은 전극 영역 근처 내의 질화물층에 영구적으로 고정할 수 있다. 특히, 선택된 전극 영역 근처 및 선택되지 않은 전극 영역 근처의 질화물층은 기본적으로 서로에 대해 독립적이다. 이는 전하 캐리어 송신 또는 전하 캐리어 밸런싱이 전기적 절연 질화물층에서는 유효하지 않을 수 있다는 사실에 기인한다.
제 1 전극 영역 또는 제 2 전극 영역에 인가된 제 1 저장 전압 및 그와 동시에 게이트 영역에 인가된 제 2 저장 전압에 의해서 2개의 데이터 메모리 중의 하나에 1비트를 저장한다. 적합한 크기 및 적합한 부호를 갖는 2개의 저장 전압을 선택한다. 이 경우에, 제 2 저장 전압은 제 1 저장 전압보다 더 큰 값을 갖도록 선택된다.
트랜지스터 장치를 데이터 메모리로서 작동시키는 방법은, ONO층 시퀀스의 질화물층 내의 2개의 데이터 메모리 내에 저장되는 정보를 판독하는 방법을 제공한다.
게이트 영역에 인가된 제 1 판독 전압 및, 그와 동시에, 제 1 전극 영역 또는 제 2 전극 영역에 인가된 제 2 판독 전압에 의해서 2개의 데이터 메모리 중의 하나로부터 1비트를 판독한다. 이 경우에, 2개의 판독 전압은 크기와 부호에 따라 적절히 선택된다. 특히, 2개의 판독 전압을 충분히 작게 되도록 선택하여, 질화물층으로부터, 또는 질화물층으로의 전자의 터널링 전류를 미리 배제한다. 이 경우에, 제 2 판독 전압은 제 1 판독 전압보다 더 작을 수도 있고 더 클 수도 있다.
제 2 전극 영역 부근의 질화물층 내에 저장된 이진 정보를 판독하기 위해서, 2개의 전극 영역 사이의 채널이 도전성이 되도록 제 1 판독 전압을 게이트 영역에인가한다. 또한, 제 2 판독 전압을 제 2 전극 영역에 인가하고, 그 결과로 제 1 전극 영역으로부터 제 2 전극 영역으로의 전자의 흐름이 생성된다. 이 전류 흐름은 장치의 전도도에 의해서 판정된다. 전도도는 제 2 전극 영역 부근의 질화물층 내에서 편재된 전하 캐리어에 의해서 특징적으로 판정된다. 전류 흐름의 특성은 전하 캐리어가 제 2 전극 영역 부근의 질화물층 내에 고정되었는지 확인하여, 메모리가 제 1 논리값 "1"을 가지게 하거나, 전하 캐리어가 제 2 전극 영역 부근의 질화물층 내에 고정되지 않았는지 확인하여, 메모리가 제 2 논리값 "0"을 가지게 할 수 있다. 이와 유사한 방식으로, 2개의 전극 영역 사이의 채널이 도전성을 갖도록 게이트 영역에 인가된 제 1 판독 전압 및 이와 동시에 제 1 전극 영역에 인가된 제 2 판독 전압에 의해서 제 2 전극 영역으로부터 제 1 전극 영역으로 전자의 흐름을 생성하여 제 1 전극 영역 부근의 질화물층 내의 이진 정보를 판독할 수 있다. 또한, 전류 특성은, 전하 캐리어가 제 1 전극 영역 부근의 질화물층 내에 고정되어 메모리가 제 1 논리값 "1"을 갖는지, 또는 전하 캐리어가 제 1 전극 영역 부근의 질화물층 내에 고정되지 않아서 메모리가 제 2 논리값 "0"을 갖는지에 대한 결정을 가능하게 한다.
트랜지스터 장치를 데이터 메모리로서 작동시키는 방법은 데이터 메모리 내에 저장된 정보를 소거할 수 있는 방법을 더 제공한다. "소거(erasure)"라는 용어는 모든 이진 메모리를 논리 값 "0"으로 리셋(reset)하는 것을 나타내는 것으로, 다시 말해, 수직 트랜지스터의 ONO층 시퀀스의 질화물층 내에 편재될 가능성이 있는 전하 캐리어가 소거에 의해서 제거되는 것을 나타낸다. 전하 캐리어의 제거는소위 "핫(hot)" 홀(hole)을 ONO층 시퀀스에 주입하고, 주입된 양(positive)으로 하전된 홀이 음(negative)으로 하전된 전자와 재결합되며, 결과적으로 실질 전하는 ONO층 시퀀스 내에 저장되지 않는 것에 의해 실현된다.
제 1 전극 영역에 인가된 제 1 소거 전압, 그와 동시에 제 2 전극 영역에 인가된 제 2 소거 전압 및 게이트 영역에 인가된 제 3 소거 전압에 의해서 2개의 데이터 메모리 내에서 비트를 소거한다. 이 경우에, 제 3 소거 전압은, 제 1 소거 전압보다 상당히 낮고 또한 제 2 소거 전압보다 상당히 낮도록 선택된다. 이 경우에, 제 1 소거 전압 및 제 2 소거 전압은 동일한 절대값을 가질 수 있다.
게이트 영역에 인가된 음의 부호를 갖는 상당히 높은 제 3 소거 전압을 이용하고, 또한 각 경우에 제각기 제 1 전극 영역 및 제 2 전극 영역에 인가된 양의 부호를 갖는 상당히 높은 제 1 및 제 2 소거 전압을 이용하여, 홀, 다시 말해 양으로 하전된 전하 캐리어가 도전성 채널을 따라서 가속되는 것에 의해, "핫" 홀은 산화물층을 통과하여 ONO층 시퀀스의 질화물층으로 터널링되고, 거기에서 편재된 전자와 재결합된다. 다음에, 소거 동작 전에 전하 캐리어가 편재되어 있고, 그에 따라 제 1 논리 값 "1"을 갖는 이진 정보 항목이 영향을 받는 이들 데이터 메모리에서, 전하 밸런싱 이후에 이진 정보를 제 2 논리 값 "0"으로 리셋한다.
트랜지스터 장치를 데이터 메모리로서 작동시키는 본 발명에 따른 방법은, 본 발명의 트랜지스터 장치의 각 트랜지스터 내에 2비트를 저장하고, 판독하고 소거할 수 있는 방법을 제공한다.
트랜지스터 장치가 메모리 장치로서 작동되면, 복수의 수직 트랜지스터는 서로 나란히 정렬되는 것이 바람직하다. 또한, 전체 수직 트랜지스터의 제 1 전극 영역은 서로 전기적으로 결합되고, 그에 따라 "공통 소스" 영역 또는 "공통 드레인" 영역이 형성되는 것이 바람직하다. 이는 신호 전파 시간을 가속시킬 수 있어, 그에 따라 저장, 판독 및 소거 프로세스가 가속될 수 있게 한다.
특정 수직 트랜지스터에서, 제 2 전극 영역에 인가된 제 1 저장 전압 및, 그와 동시에, 게이트 영역에 인가된 제 2 저장 전압에 의해서 제 1 전극 영역과 결합된 메모리 장치의 특정 수직 트랜지스터 내에 1비트를 저장한다. 이와 다르게, 제 1 전극 영역에 인가된 제 1 저장 전압 및, 그와 동시에 특정 수직 트랜지스터 내에서, 게이트 영역에 인가된 제 2 저장 전압에 의해서 제 1 전극 영역에 결합된 메모리 장치의 특정 수직 트랜지스터의 제 2 데이터 메모리 내에 1비트를 저장한다. 2개의 저장 전압은 적절한 크기 및 적절한 부호를 갖도록 선택된다. 이 경우에, 제 2 저장 전압은 제 1 저장 전압보다 크기를 더 크게 하는 방식으로 선택된다.
제 1 전극 영역에 인가된 제 1 판독 전압 및, 그와 동시에, 특정 수직 트랜지스터에서, 게이트 영역에 인가된 제 2 판독 전압에 의해서 제 1 전극 영역에 결합되는 메모리 장치의 특정 수직 트랜지스터의 제 1 데이터 메모리로부터 1비트를 판독한다. 대조적으로, 제 2 전극 영역에 인가된 제 1 판독 전압 및, 그와 동시에 특정 수직 트랜지스터에서, 게이트 영역에 인가된 제 2 판독 전압에 의해서 제 1 전극 영역과 결합된 메모리 장치의 특정 수직 트랜지스터의 제 2 데이터 메모리에서 1비트를 판독한다. 2개의 판독 전압은 적절한 크기 및 적절한 부호를 가지도록 선택되었다. 이 경우에, 제 2 판독 전압은 제 1 판독 전압보다 더 클 수도 있고보다 작을 수도 있다.
마지막으로, 제 1 전극 영역에 인가된 제 1 소거 전압, 그와 동시에 제 2 전극 영역에 인가된 제 2 소거 전압, 및 동시에 게이트 영역에 인가된 제 3 소거 전압에 의해서 제 1 전극 영역과 결합된 메모리 장치의 특정 수직 트랜지스터의 2개의 데이터 메모리 내의 비트를 소거한다. 소거 전압은 적절한 크기 및 적절한 부호를 가지도록 선택된다. 이 경우에, 제 3 소거 전압은 제 1 소거 전압보다 상당히 낮고, 또한 제 2 소거 전압보다 상당히 낮게 하는 방식으로 선택된다. 제 3 소거 전압은 음의 부호를 갖도록 선택하는 것이 바람직하다. 이 경우에, 제 1 소거 전압 및 제 2 소거 전압은 동일한 절대값을 가질 수 있다.
또한, 본 발명은, 본 발명에 따른 (위의 설명에 따라서) 트랜지스터 장치를 제조하는 방법을 제공한다. 본 방법에 따르면, 먼저 기판, 채널층, 전극층 및 제 1 전기적 절연층으로 층 배열을 형성한다. 다음에, 층 배열에 트렌치를 도입하며, 여기에서 트렌치는 채널층 내부로 연장되어, 프로세스 도중에는, 채널층으로부터 채널 영역을 형성하고, 전극층으로부터 제 1 전극 영역을 형성한다. 이 제 2 전기적 절연층을 트렌치의 내부 영역에 형성한 후, 트렌치의 내부 영역의 측면 상부 섹션 내의 내부 면적 영역에서 제 2 전기적 절연층을 다시 제거한다. 후속적으로, 제 2 전극 영역을 트렌치 내에 형성하는데, 제 2 전극 영역이 채널 영역과 결합된 영역을 제외하고는, 제 2 전극 영역을 제 2 전기적 절연층 위에 형성한다. 다음으로, 전기적 절연층 시퀀스를 도포한다. 마지막으로, 게이트 영역을 전기적 절연층 시퀀스 위에 형성한다.
다른 방법에 따르면, 먼저 기판, 제 1 전극 영역, 채널층 및 전극층으로 층 배열을 형성한다. 다음에 트렌치를 층 배열 내에 도입하는데, 트렌치는 제 1 전극 영역의 길이만큼 연장되고, 프로세스 도중에, 채널층으로부터 채널 영역을 형성하고 전극층으로부터 제 2 전극 영역을 형성한다. 이후에, 전기적 절연층 시퀀스를 제 1 전극 영역 및 제 2 전극 영역 상부 및 채널 영역에서 수평 방향으로 형성된다. 마지막으로, 게이트 영역을 전기적 절연층 시퀀스 위에 형성한다.
이 경우에, 포토리소그래피, 기상 에피택시(vapor phase epitaxy), 음극 스퍼터링(cathode sputtering) 등과 같이 알려진 방법을 이용하여 개별 방법 단계를 수행한다.
이하의 재료는 본 발명의 트랜지스터 장치를 제조하는 데 이용되는 것이 바람직하며, 채널 영역을 p도핑된 반도체 재료로 제조한다. 제 2 전극 영역을 n+도핑된 반도체 재료로 제조한다. 제 1 전기적 절연 영역을 실리콘 질화물(Si3N9)로 제조한다. 제 2 전기적 절연 영역을 실리콘 이산화물(Si02)로 제조한다. 제 2 전극 영역을 n+도핑된 반도체 재료로 제조한다. 제 1 산화물층, 질화물층 및 제 2 산화물층을 포함하는 층 시퀀스(ONO층 시퀀스)로 전기적 절연층 시퀀스를 제조한다. 게이트 영역을 n도핑된 반도체 재료로 제조한다. 또한 제 1 전극 영역 및/또는 게이트 영역을 폴리실리콘, 다시 말해 다결정 실리콘으로 제조한다.
기능적으로, 제 1 전기적 절연 영역 및 제 2 전기적 절연 영역은, 제 1 전극영역 및/또는 제 2 전극 영역이 적어도 부분적으로 둘러싸이게 하여, 제 1 전극 영역 및/또는 제 2 전극 영역이 연관된 채널 영역 및 전기적 절연층 시퀀스를 제외하고는 그 주위로부터 전기적으로 디커플링되게 하는 것에 의해 위에서 설명된 전기적 절연 영역을 형성하는 역할을 한다. 또한, 게이트 영역은 전기적 절연 영역에 의해서 적어도 부분적으로 둘러싸일 수 있고, 전기적 절연 영역은 제 1 전기적 절연 영역 및 제 2 전기적 절연 영역에 의해서 형성되어, 게이트 영역을 오직 전기적 절연층 시퀀스를 통해서 연관된 채널 영역에만 결합시키는 반면, 게이트 영역을 더 인접한 채널 영역으로부터 전기적으로 디커플링시킨다. 제 1 전기적 절연 영역 및 제 2 전기적 절연 영역은 반드시 동일한 재료로 제조되어야 하는 것은 아니지만, 예를 들면, 그 양자를 실리콘 이산화물(Si02)로 제조할 수 있다.
본 발명의 예시적인 실시예를 도면 내에서 설명하고, 이하에서 보다 상세히 설명한다. 여기에서, 동일한 참조 부호는 동일한 구성 요소를 나타낸다.
도 2는 수직 트랜지스터를 갖는 본 발명의 제 1 예시적인 실시예에 따른 트랜지스터 장치(200)의 도식적 도면을 도시한다.
트랜지스터 장치(200)는 기판(201) 및 그 내부에 트렌치를 도입한 채널층(202)-기판(201)에 도포됨-을 가져서, 채널 영역(203)이 트렌치 주위에 형성되게 한다. 수직 트랜지스터를 트렌치의 에지에 형성한다. 수직 트랜지스터는 제 1 전극 영역(204) 및 제 2 전극 영역(205)을 갖고, 이들은 채널 영역(203)에 결합되어 있다. 이 예시적인 실시예에 따르면, 제 1 전극 영역(204)은 소스 영역이고 제 2 전극 영역(205)은 드레인 영역이다. 또한, 수직 트랜지스터는 전기적 절연층 시퀀스(206)를 갖고, 전기적 절연층 시퀀스(206)는 제 1 전극 영역(204) 및 제 2 전극 영역(205)사이에서 채널 영역(203)을 따라 연장된다.
또한, 수직 트랜지스터는, 제 1 전극 영역(204), 제 2 전극 영역(205) 및 전기적 절연층 시퀀스(206) 사이의 채널 영역(203) 내에 전기적 도전성 채널을 형성할 수 있는 방식으로 전기적 절연층 시퀀스(206) 위에 정렬된 전기적 도전성 게이트 영역(207)을 갖는다. 수직 트랜지스터는 전기적 절연 영역(210, 211)을 갖고, 전기적 절연 영역(210, 211)은 제각기 제 1 전극 영역(204) 및 제 2 전극 영역(205)을 적어도 부분적으로 제각기 둘러싸는 것에 의해, 제 1 전극 영역(204)및 제 2 전극 영역(205)은, 제각기 채널 영역(203) 및 전기적 절연층 시퀀스(206)를 제외하고는 제각기 그 주위로부터 전기적으로 디커플링된다. 전기적 절연 영역(210, 211)은, 제각기 이 경우에 선택적이다. 전기적 절연층 시퀀스(206)는 기판(200)의 표면에 적어도 부분적으로 수직하게 연장된다.
또한, 도 2에 따르면, 게이트 영역(207)은 전기적 절연 영역(212)에 의해서 적어도 부분적으로 둘러싸여 있다. 전기적 절연 영역(212)도 또한 선택적이다.
도 2에 도시된 트랜지스터 장치(200)의 작동 방법을 이하에 설명한다. 특히, 기능성에 있어서 중요한 것은, 전기적 절연층 시퀀스(206)가 본질상 기판(201)의 표면에 대해 수직하게 향한다는 측면이다. 제 1 전극 영역(204), 제 2 전극 영역(205) 및 게이트 영역(207)의 적어도 부분적으로 전기적 절연성을 갖는 인캡슐레이션(210, 211, 212)은, 메모리 장치 내의 인접한 수직 트랜지스터가 서로에 대해서 상반되는 방해 효과를 갖지 않으면서 높은 저장 밀도를 갖는 메모리 장치 내에서 본 발명에 따른 복수의 수직 트랜지스터의 배열을 가능하게 한다. 이는 인접한 제각기 비트 라인 및 워드 라인 사이의, 다시 말해, 메모리 장치 내의 2개의 인접한 수직 트랜지스터의 전극 영역(204, 205) 및 게이트 영역(207) 사이에서의 개별적인 전류 흐름에 있어서 펀치-스루를 방지한다.
전기적 절연층 시퀀스(206)가 트랜지스터 장치(200) 표면에 본질적으로 수직하게 정렬된다는 사실은, 메모리 장치의 표면 위에서 메모리 장치 내의 수직 트랜지스터의 영역 필요량을 증가시키지 않으면서, 충분히 긴 길이를 갖는 전기적 절연층 시퀀스(206)를 형성할 수 있게 한다. 충분한 길이까지 연장되는 전기적 절연층시퀀스(206)는 단지 트렌치의 깊이를 증가시키는 반면, 저장 장치 밀도(메모리 장치 표면 당 수직 트랜지스터의 개수)를 감소시키지 않는다. 충분히 긴 전기적 도전층 시퀀스(206)는, 게이트 영역(207) 및 제 1 전극 영역(204) 또는 제 2 전극 영역(205)에 고전압이 인가된 경우에, 제 1 전극 영역(204) 및 제 2 전극 영역(205) 사이의 전류 흐름에 대한 펀치-스루를 방지하는 역할을 한다.
더 이하에서 설명하는 바와 같이, 2비트의 데이터 양을 저장할 수 있는 트랜지스터 장치(200)의 수직 트랜지스터를 프로그래밍, 판독 또는 소거하면, 위에서 설명된 기생 전류 흐름이 발생될 수 있다. 2비트의 데이터 양을 수직 트랜지스터 내에 저장할 수 있는 방식을 도 2를 참조하여 이하에서 설명할 것이다. 이를 위해서, 전기적 절연층 시퀀스(206)의 형성은 결정적이다. 본 발명의 제 1 예시적인 실시예에 따르면, 전기적 절연층 시퀀스(206)를 ONO층 시퀀스로서 제공한다. ONO층 시퀀스는 실리콘 이산화물(Si02)로 이루어진 2개의 산화물층 사이에 정렬된 실리콘 질화물(Si3N4)로 이루어진 질화물층을 갖는다.
각 경우에, 제각기 채널 영역(203), 게이트 영역(207) 및 제 1 전극 영역(204)과 제 2 전극 영역(205) 사이에 위치되는 전기적 절연층 시퀀스(206)의 질화물층의 2개의 서로 공간적으로 분리되고 전기적으로 디커플링된 섹션(208, 209) 내에 1비트의 데이터 양을 저장할 수 있다. 메모리 섹션(208, 209)은 도 2에서 점선으로 그려진 원에 의해서 시각적으로 강조되어 있고, 소스측 및 드레인측에서 제각기 정렬되어 있다. 제 1 전극 영역(204), 제 2 전극 영역(205) 및 게이트영역(207)에 제각기 적절한 전압을 인가하는 것에 의해서 2개의 메모리 섹션(208, 209) 내로 터널링할 수 있는 전자 전하 캐리어에 의해서 논리값 "1" 또는 "0"을 갖는 이진 정보 항목을 섹션(208, 209) 내에 저장할 수 있다. 전자 전하 캐리어가 2개의 메모리 섹션(208, 209) 중의 하나에 영구적으로 저장된다면, 제 1 논리값 "1"이 대응되는 메모리 섹션(208 또는 209) 내에 존재하고, 그렇지 않으면, 제 2 논리값 "0"이 대응되는 메모리 섹션(208 또는 209) 내에 존재한다.
이하에서 도 3을 참조하여 복수의 수직 트랜지스터를 갖는 본 발명의 제 2 예시적인 실시예에 따른 트랜지스터 장치(300)를 설명한다.
트랜지스터 장치(300)는 기판(301) 및 그 내부에 복수의 트렌치가 도입된 채널층(302)-기판(301)에 도포됨-를 가져서, 각 경우에 채널 영역(303)이 2개의 트렌치 사이에 형성되게 한다. 또한, 트랜지스터 장치(300)는 트렌치 및 채널 영역(303)에 의해 형성된 각 영역 내에 개별적인 수직 트랜지스터를 포함한다. 각각의 수직 트랜지스터는 제 1 전극 영역(304) 및 제 2 전극 영역(305)을 갖고, 제 1 전극 영역(304) 및 제 2 전극 영역(305)은 채널 영역(303)들 중의 하나와 정확하게 결합되어 있다. 또한, 각각의 수직 트랜지스터는 전기적 절연층 시퀀스(306)를 포함하고, 전기적 절연층 시퀀스(306)는 제 1 전극 영역(304) 및 제 2 전극 영역(305) 사이에서 채널 영역(303)을 따라서 부분적으로 연장된다.
전기적 절연층 시퀀스(306)에 인접한 채널 영역(303) 내의 제 1 전극 영역(304) 및 제 2 전극 영역(305) 사이의 커플링 영역 내에 전기적 도전성 채널을 형성할 수 있는 방식으로, 전기적 도전성 게이트 영역(307)을 전기적 절연층 시퀀스(306) 위에 정렬한다. 또한, 각각의 수직 트랜지스터는 전기적 절연 영역(308, 309)을 갖고, 전기적 절연 영역(308, 309)에 의해서 제 1 전극 영역(304), 제 2 전극 영역(305) 및 게이트 영역(307)을 부분적으로 둘러싸는 것으로, 제 1 전극 영역(304), 제 2 전극 영역(305) 및 게이트 영역(307)은, 연관된 채널 영역(303) 및/또는 연관된 전기적 절연층 시퀀스(306)를 제외하고는 그의 주위로부터 전기적으로 디커플링되어 있다. 전기적 절연층 시퀀스(306)는 적어도 부분적으로 트랜지스터 장치(300)의 표면에 대해 수직하게 연장된다.
또한, 도 3은 전기적 절연층 시퀀스(306) 내의 2개의 메모리 영역(310, 311)을 도시하는 것으로, 이들 영역은 점선으로 그려진 원에 의해서 시각적으로 강조되어 있다. 각 경우에 1비트의 데이터 양을 각각의 메모리 영역(310, 311) 내에 저장한다.
도 3에 도시된 것과 같은 본 발명의 제 2 예시적인 실시예에 따르면, 트랜지스터 장치(300)의 다양한 구성 부품에 대해 다음의 재료를 이용하는 것이 바람직한데, 기판(301) 및 채널층(302)을 실리콘 등과 같은 p로 도핑된 반도체 재료로 제조한다. 제 1 전극 영역(304)을 다결정 실리콘 등과 같은 n+로 도핑된 반도체 재료로 제조하고, 채널 영역(303)과 결합된 제 1 전극 영역(304)의 섹션을 n으로 도핑된 반도체 재료로 제조하는 것이 바람직하다. 도 3에, 이 n으로 도핑된 섹션은, 제 1 전극 영역(304)의 n+로 도핑된 섹션으로부터 분리된 점선으로 도시하였다. 또한, 제 2 전극 영역(305)을 실리콘 등과 같은 n+로 도핑된 반도체 재료로 제조한다.
앞서 설명한 바와 같이, 전기적 절연층 시퀀스(306)는, 고정된 순서로, 실리콘 이산화물(Si02)로 이루어진 제 1 산화물층, 실리콘 질화물(Si3N9)로 이루어진 질화물층 및 실리콘 이산화물(Si02)로 이루어진 제 2 산화물층을 갖는다. 도 3에 도시된 바와 같은 본 발명의 제 2 예시적인 실시예에 따르면, 전기적 절연층 시퀀스(306)는 전체 트랜지스터 장치(300)에 중단을 발생시키지 않으면서 연장된다. 이는, 도 3에 도시된 본 발명의 제 2 예시적인 실시예를 제조할 수 있고, 이하에서 상세하게 설명되는 제조 방법에 의한 결과이다.
게이트 영역(307)을 다결정 실리콘 등과 같이 n으로 도핑된 반도체 재료로 제조한다. 본 발명에 따라서, 제 1 전극 영역(304), 제 2 전극 영역(305) 및 게이트 영역(307)이 그들의 주위로부터 적어도 부분적으로 전기적 디커플링되는 것에 의한 전기적 절연 영역(308, 309)은, 실리콘 질화물(Si3N4)로 이루어진 층 및 실리콘 이산화물(Si02)로 이루어진 층에 의해 실현된다. 전기적 절연 영역(309)의 충분한 두께를 갖는 수직 상부 섹션은 "수직 ONO 트랜지스터"가 트렌치의 2개의 측벽 중 하나에만 형성되는 효과를 갖는다. 따라서, 예를 들면, 수직 트랜지스터의 제 2 전극 영역(305)에서 생성되는 "핫" 전하 캐리어는, 반대쪽 측벽에 정렬된 수직 트랜지스터에 영향을 줄 수 없다.
트랜지스터 장치(300)를 방법 데이터 메모리로서 작동시키는 방법은 도 3 및 표 1을 참조하여 이하에서 설명된다.
트랜지스터 장치를 데이터 메모리로서 작동시키는 방법의 예시적인 실시예에대한 설명을 제시한다. 이 방법은, 도 3에 도시된 트랜지스터 장치(300)의 예를 이용하여 설명하였다. 이 방법에 따르면, 한편으로, 제 1 전극 영역(304)과, 제각기, 제 2 전극 영역(305), 및 다른 한편으로, 채널 영역(303)과 전기적 절연층 시퀀스(306)를 또한 결합시키는 메모리 영역(310, 311)은, 각 경우에 1비트를 저장, 판독 또는 소거할 수 있는 분리된 데이터 메모리를 형성한다.
표 1 : 트랜지스터 장치(300)의 수직 트랜지스터의 개별 메모리 영역(310, 311)에 있어서, 제각기 저장, 판독 및 소거의 경우에 제 1 전극 영역(304), 제 2 전극 영역(305) 및 게이트 영역(307)에 제각기 인가된 전압을 나타낸다.
표 1을 참조하면, 먼저 트랜지스터 장치(300) 내에 2비트를 저장하는 것에 의해 방법에 대한 설명을 제시한다. 메모리 영역(311) 내에 제 1 논리 값 "1"을 갖는 1비트의 데이터 양을 저장하기 위해서, 5V의 제 1 프로그래밍 전압을 제 2 전극 영역(305)에 인가하고 동시에, 10V의 제 2 프로그래밍 전압을 게이트 영역(307)에 인가한다. 제 1 전극 영역(304)에 전압을 인가하지 않는다. 게이트 영역(307)에 인가된 제 2 프로그래밍 전압은 제 1 전극 영역(304) 및 제 2 전극 영역(305) 사이에서 전기적 절연층 시퀀스(306)를 따라서 전기적 도전성 채널이 형성되게 한다. 메모리 영역(311) 내의 전기적 절연층 시퀀스(306)의 질화물층으로 가속된 전자가 터널링되고, 거기에 영구적으로 잔류하는 것에 의해서, 제 2 전극 영역(305)에 인가된 5V의 제 1 프로그래밍 전압은 제 1 전극 영역(304) 및 제 2 전극 영역(305) 사이에 전자 흐름을 생성한다. 메모리 영역(311) 내에서 전자가 영구적으로 편재되지 않는다면, 이는 제 2 논리값 "0"에 대응된다.
메모리 영역(310) 내에 제 1 논리값 "1"을 갖는 1비트의 데이터 양을 저장하기 위해서, 5V의 제 1 프로그래밍 전압을 제 1 전극 영역(304)에 인가하고, 그와 동시에, 10V의 제 2 프로그래밍 전압을 게이트 영역(307)에 인가한다. 제 2 전극 영역(305)에는 전압을 인가하지 않는다. 게이트 영역(307)에 인가된 제 2 프로그래밍 전압은 전기적 도전성 채널이 제 1 전극 영역(304) 및 제 2 전극 영역(305) 사이의 전기적 절연층 시퀀스(306)를 따라서 형성되게 한다. 제 1 전극 영역(304)에 인가된 5V의 제 1 프로그래밍 전압은, 메모리 영역(310) 내의 전기적 절연층 시퀀스(306)의 질화물층으로 전자가 터널링되어 거기에 영구적으로 잔류하는 것에 의해서, 제 2 전극 영역(305) 및 제 1 전극 영역(304)사이의 전자 흐름을 생성한다. 메모리 영역(310) 내에서 전자가 영구적으로 편재되지 않는다면, 이는 제 2 논리값 "0"에 대응된다.
표 1을 다시 참조하여, 트랜지스터 장치(300)에 저장된 2비트의 데이터 양을 판독하는 방법에 대한 설명을 이하에 제시한다. 제 2 전극 영역(305) 근처의 메모리 영역(311) 내에 저장된 비트를 판독하기 위해서, 1.2V의 제 1 판독 전압을 제 1 전극 영역(304)에 인가하고, 그와 동시에, 2V의 제 2 판독 전압을 게이트 영역(307)에 인가한다. 제 2 전극 영역(305)에는 전압을 인가하지 않는다. 전하 캐리어가 메모리 영역(311) 내에서 영향을 받으면(제 1 논리 값 "1"), 메모리 영역(311) 근처의 전도도는 전하 캐리어가 메모리 섹션(311) 내에서 영향을 받지 않는 경우(제 2 논리값 "0")와는 상이한 전도도가 된다. 제 1 전극 영역(304) 및 제 2 전극 영역(305) 사이의 도전성 채널을 따르는 전류로부터, 인가된 전압 신호에 따라, 메모리 영역(311)에 저장된 이진 정보가 제 1 논리값 "1"을 갖는지 또는 제 2 논리값 "0"을 갖는지 여부를 판독할 수 있다. 전기적 절연층 시퀀스(306)로부터, 전기적 절연층 시퀀스(306)로, 또는 전기적 절연층 시퀀스(306)를 거치는 터널링 전류가 발생되지 않도록, 인가된 전압 신호를 충분히 작게 선택한다.
제 1 전극 영역(304) 근처의 메모리 영역(310)에 저장된 비트를 판독하기 위해서, 1.2V의 제 1 판독 전압을 제 2 전극 영역(305)에 인가하고, 그와 동시에, 2V의 제 2 판독 전압을 게이트 영역(307)에 인가한다. 제 1 전극 영역(304)에는 전압을 인가하지 않는다. 전하 캐리어가 메모리 영역(310) 내에서 영향을 받으면(제 1 논리값 "1"), 메모리 영역(310) 근처의 전도도는, 메모리 영역(310) 내의 전하 캐리어가 영향을 받지 않는 경우(제 2 논리값 "0")와는 상이한 전도도가 된다. 제 2 전극 영역(305) 및 제 1 전극 영역(304) 사이의 도전성 채널을 따르는 전류로부터, 인가된 전압 신호에 따라, 메모리 영역(310) 내에 저장된 이진 정보가 제 1 논리값 "1"을 갖는지 또는 제 2 논리값 "0"을 갖는지 여부를 판독할 수 있게 된다.전기적 절연층 시퀀스(306)로부터, 전기적 절연층 시퀀스(306)로, 또는 전기적 절연층 시퀀스(306)를 거치는 터널링 전류가 발생되지 않도록, 인가된 전압 신호를 충분히 작게 선택한다.
또한, 본 발명에 따라 트랜지스터 장치를 데이터 메모리로서 작동시키는 방법의 예시적인 실시예는, 트랜지스터 장치(300)의 각 수직 트랜지스터 내에 저장될 수 있는 2비트의 데이터 양을 소거할 수 있는 방법을 갖는다. 표 1을 참조하면, 이를 위해서, 5V의 제 1 소거 전압을 제 1 전극 영역(304)에 인가하고, 5V의 제 2 소거 전압을 제 2 전극 영역(305)에 인가하며, -5V의 제 3 소거 전압을 게이트 영역(307)에 인가한다. 이들 전압 신호에 의해서, 홀, 다시 말해 양의 전하 캐리어는 전자 전하 캐리어가 편재되어 있는 전기적 절연층 시퀀스(306)의 메모리 영역(310, 311)으로 가속되고 터널링된다. 양으로 하전된 홀 및 음으로 하전된 전자가 메모리 영역(310, 311)에서 재결합되어 전체 전하를 사라지게 한다. 결과적으로, 소거 동작 이전에, 제 1 논리값 "1"을 나타내도록 메모리 영역(310, 311) 내의 질화물층에서 영구적으로 편재되어 있는 전자 전하 캐리어를, 전기적 절연층 시퀀스(306)에서 제거한다. 따라서, 소거 동작 이후에, 트랜지스터 장치(300)의 수직 트랜지스터 내에 저장된 양쪽 비트는 제 2 논리값 "0"으로 리셋된다.
본 발명에 따라, 복수의 수직 트랜지스터를 갖는 트랜지스터 장치(300)를 제조하는 방법에 대한 바람직한 예시적인 실시예를 도 4(a), 도 4(b), 도 4(c), 도 4(d), 도 4(e) 및 도 4(f)를 참조하여 이하에서 설명한다.
제 1 방법 섹션은 도 4(a)를 참조하여 설명한다. 사용된 개시재료(starting material)는 실리콘 기판(401)으로서, 실리콘 기판(401)의 표면은 실리콘 이산화물층(도면에 도시하지 않음)으로 형성되어, 적절한 경우 표면 마스킹(surface masking)이 실행되어 있다. 이는 예를 들면, 산화 및, 적절한 경우, 실리콘 표면의 패터닝으로 실현될 수 있다. 임플랜테이션 방법(implantation method)에 의해서, 기판(401) 내에 p로 도핑된 채널층(402)을 형성하기 위해 p도핑 원자를 장치의 표면 영역에 도입한다. 남아있는, 처리되지 않은 기판(untreated substrate)을 참조 부호 301로 나타낸다.
추가적인 방법 단계에서, 장치의 표면 위에 있는 실리콘 이산화물층 또는 실리콘 이산화물 마스크를 적절한 에칭 기법으로 에칭한다. 추가적인 단계에서, n+로 도핑된, 다시 말해 고도로 n 도핑된, 제 2 전극층(403)을 형성하기 위해서, 임플랜테이션 방법에 의해 n도핑 원자를 p도핑된 채널층(402)의 표면 섹션에 도입한다.
후속 단계에서, 전기적으로 절연성이고 패시베이션층의 역할을 하는 실리콘 질화물층(404)을 n+로 도핑된 제 2 전극층(403)의 표면에 인가한다. 실리콘 질화물층(404)의 도포 및 표면 위에 재료를 도포하는 이하에 설명된 방법 단계 전체는, 예를 들면, 기상 증착(vapor phase deposition)(CVD), 기화 증착(vapor deposition) 또는 음극 스퍼터링 등의 개별 단계마다 적합한 표준 방법을 이용하여 수행한다. 도 4(a)에 도시된 층 배열 400A는, 위에서 언급된 방법 단계를 수행한 이후의 결과물이다.
제 2 방법 섹션은 도 4(b)를 참조하여 설명한다.
먼저, 복수의 트렌치를 층 배열 400A 내에 형성하고, 도 4(b)에 도시된 바와 같이 이 트렌치는 본질상 서로 평행하게 향하고, 전체 실리콘 질화물층(404)을 통해서 채널층(402) 바로 내부로 본질상 수직하게 연장된다. 트렌치는 대략 0.3㎛의 깊이로 채널층(402) 내에 도입되는 것이 바람직하다. 예를 들면, 포토리소그래피 방법에 의해서 층 배열 400A 내에 트렌치를 도입할 수 있다. 포토리소그래피 방법 도중에, 먼저 포토레지스트를 층 배열 400A의 표면에 도포한 다음, 적절한 마스크를 이용하여 트렌치의 원하는 배열, 다시 말해 트렌치의 폭 및 간격에 따라서 표면을 선택적으로 노출시킨다. 이후에, 적절한 에칭 기법에 의해 포토레지스트를 노출된 표면 섹션 내에서 제거하고, 후속적으로, 먼저 실리콘 질화물층(404)의 피복되지 않은 영역(uncovered regions) 및 그 다음 n+로 도핑된 제 2 전극층(403) 및 p로 도핑된 채널층(402)을 에칭하여 제거한다. 결과적으로, 제 1 전기적 절연 영역(308)을 실리콘 질화물층(404)으로 형성하고, 제 2 전극 영역(305)을 n+로 도핑된 제 2 전극층(403)으로 형성하며, 채널 영역(303)을 p로 도핑된 채널층(402)으로 형성한다. 다음에, p로 도핑된 채널층(402)의 나머지 영역을 참조 부호 302로 나타낸다. 장치의 노출되지 않은 표면 섹션에서 포토레지스트를 후속적으로 제거한다. 추가적인 방법 단계에서, 트렌치 내의 피복되지 않은 실리콘 표면 섹션을 산화하여 실리콘 이산화물(Si02)을 형성한다. 결과적으로, 실리콘 이산화물층(405)을 트렌치 내에 형성한다.
도 4(b)에 도시된 층 배열 400B는, 지금까지 수행된 방법 단계에 의한 결과물이다.
도 4(c)를 참조하여 제 3 방법 섹션을 설명한다.
다결정 실리콘으로 이루어져, n+로 도핑되고 그에 따라 높은 전기적 전도도를 갖는 폴리실리콘층을 층 배열 400B 위에 도포한다.
다음에 적절한 에칭 기법을 이용하여, 트렌치 사이의 중간 영역을 형성하는 층 배열 400B의 표면 섹션에서 폴리실리콘층을 제거한다. 다시 말해, 층 배열 400B에서의 증착 동작 및 에칭 동작에 의해서, 각 트렌치에서, 폴리실리콘으로 이루어져 고도로 n+로 도핑된 제 1 전극층(406)을 실리콘 이산화물층(405) 위에 형성한다. 이는 도 4(c)에 도시된 층 배열 400C가 되게 한다.
도 4(d)를 참조하여 제 4 방법 섹션을 설명한다.
도 4(c)에 도시된 층 배열 400C로부터 시작하여, 실리콘 이산화물층을 장치에 도포한다. 이는 적절한 증착 방법을 이용하여 실현된다. 다음에 포토리소그래피 방법을 이용하여 실리콘 이산화물층을 부분적으로 제거한다. 도 4(d)에 도시된 바와 같이, 실리콘 이산화물층을, 트렌치 사이의 표면 섹션 및 도 4(d)에 따른 좌측 섹션 내의 각 트렌치에서 제거하여, 실리콘 이산화물 벽(silicon dioxide wall)(407)이 도 4(d)에 따른 각각의 트렌치의 우측 섹션 내에 잔류하게 한다. 바람직한 예시적인 실시예에 따르면, 실리콘 이산화물 벽(407)의 두께는 대략 트렌치 폭의 절반이다. 또한, 실리콘 이산화물층(405)의 일부분을 n+로 도핑된 제 1 전극층(406) 및 채널 영역(303) 사이의 공간에서 도 4(d)에 따른 각 트렌치의 좌측 섹션 내에 유지한다. 실리콘 이산화물층(405)의 남아있는 부분은, 실리콘 이산화물 벽(407)과 함께 제 2 전기적 절연 영역(309)을 형성한다.
설명된 방식으로 실리콘 이산화물 재료를 제거하는 것은, 예를 들면 포토리소그래피 방법에 의해서 수행할 수 있다. 먼저 포토레지스트를 층 배열 400C의 표면에 도포하고, 표면을 적절한 마스크에 의해 패터닝된 원하는 실리콘 이산화물에 따라서 노출한다. 다음에 적절한 에칭 기법을 이용하여 노출된 표면 섹션 내에서 포토레지스트를 제거하고, 후속적으로 실리콘 이산화물 재료를, 추구하는 구조물에 따라 에칭하는 것에 의해 제거한다. 추가적인 단계에서, 포토레지스트를 장치의 노출되지 않은 표면 섹션에서 제거하고, 그에 따라 도 4(d)의 층 배열 400D를 획득한다.
도 4(e)를 참조하여 제 5 방법 섹션을 설명한다.
도핑되지 않은 다결정 실리콘의 얇은 층을 앞의 층 배열에 도포한다. 적절한 방법에 의해서, 다음 방법 단계에서, 트렌치 내에 위치되는 n+로 도핑된 제 1 전극층(406)을 갖는 트렌치의 하단 좌측 에지 영역(도 4(e)와 비교)에 의해서 둘러싸인 갭(gap)을 제외하고는 도포된 층을 제거한다. n+로 도핑된 제 1 전극층(406)이 채널 영역(303)에 결합되는 것에 의해서, 폴리실리콘으로 이루어진 도핑되지 않은 제 1 전극층(408)이 잔류한다. 도핑되지 않은 제 1 전극층(408)은 n+로 도핑된 제 1 전극층(406)과 함께, 제 1 전극 영역(304)을 형성한다. 이러한 예시적인 실시예에 따라, 마지막으로 설명된 방법 단계를, 예를 들면, 습식 에칭 등과 같은 적절한에칭 방법에 의해서 수행한다. 도 4(e)에 도시된 층 배열 400E가 생성된다.
도 4(f)를 참조하여 제 6 방법 섹션을 설명한다.
전기적 절연층 시퀀스(306)를 층 배열 400E에 도포한다. 본 발명의 예시적인 실시예에서, 전기적 절연층 시퀀스(306)는, 양측이 각각 실리콘 이산화물(Si02)로 이루어진 산화물층에 의해 피복된 실리콘 질화물(Si3N9)로 이루어진 질화물층을 갖는 ONO층 시퀀스이다. 추가적인 방법 단계, n으로 도핑된 다결정 실리콘을 전기적 절연층 시퀀스(306)에 도포한다. 게이트 영역(307)을 형성하기 위해서, 이 방법 단계가 실리콘 재료로 충진되기 전까지 트렌치는 여전히 존재한다. 결과적인 평면을 n으로 도핑된 다결정 실리콘층(409)으로 더 피복한다. 패터닝된 폴리실리콘 장치를 제조하기 위해서, 포토레지스트를 n으로 도핑된 다결정 실리콘층(409)에 도포할 수 있으며, 이 포토레지스트를 포토리소그래피 방법에서 노출된 마스크를 이용하여 패터닝할 수 있고, 마스크에 따라서, 게이트 영역(307)을 접속하기 위한 구조물을 n 도핑된 다결정 실리콘층(409) 내에 에칭할 수 있다. 다음에 후속 방법 단계에서 포토레지스트를 제거한다.
도 4(f)는 설명된 방법 섹션을 수행한 이후의 층 배열 400E를 도시한다. 획득된 층 배열은, 앞서 설명된 바와 같이, 각 수직 트랜지스터 내에서 2비트를 저장, 판독 소거할 수 있는 트랜지스터 장치(300)로서 이용하기에 적합하다.
도 5는 복수의 수직 트랜지스터를 갖는 본 발명의 제 3 예시적인 실시예에 따른 트랜지스터 장치(500)를 도시한다.
트랜지스터 장치(500)는 기판(501) 및 기판(501) 위에 위치되어, 이 예시적인 실시예에 따른 소스 영역이 되는 제 1 전극 영역(502)을 갖는다. 복수의 채널 영역(503)을 제 1 전극 영역(502) 위에 형성한다. 예시적인 실시예에 따른 개별 드레인 영역인 제 2 전극 영역(504)을, 각각의 채널 영역(503) 위에 배열한다. 또한, 트랜지스터 장치(500)에서, 제 1 전극 영역(502), 또한 개별 채널 영역(503) 및 개별 채널 영역(503) 위에 정렬된 제 2 전극 영역(504)에 의해서 수직 트랜지스터를 형성한다. 그러므로 각각의 수직 트랜지스터는 정확하게 채널 영역(503) 중의 하나에 결합된다. 이 경우에, 제 1 전극 영역(502)은 모든 수직 트랜지스터의 아래에서 연장된다. 이 예시적인 실시예에 따르면, 제 1 전극 영역(502)은 "공통 소스"로도 알려진 공통 소스 영역 을 명확하게 구성한다. 각 경우에, 각 수직 트랜지스터에서, 제 1 전극 영역(502)은 제 1 전극 섹션을 형성한다. 따라서, 전체 수직 트랜지스터의 제 1 전극 섹션은 균일한 전위를 갖는다. 이는 제 1 전극 영역(502) 내에서 더 낮은 저항의 이점을 제공하고, 그로 인해 트랜지스터 장치(500) 내의 수직 트랜지스터의 밀도를 동일하게 유지하면서 데이터 메모리의 저장, 판독 및 소거에 대한 신호 전파 시간을 더 단축할 수 있다.
또한, 트랜지스터 장치(500)는 제 1 전극 영역(502), 채널 영역(503) 및 제 2 전극 영역(504)의 모든 피복되지 않은 영역을 덮는 전기적 절연층 시퀀스(505)를 포함한다. 따라서, 전기적 절연층 시퀀스(505)는 특히 각각의 수직 트랜지스터 내의 제 1 전극 영역(502) 및 제 2 전극 영역(504) 사이의 채널 영역(503)을 따라서 연장된다. 그러므로 전기적 절연층 시퀀스(505)는 적어도 부분적으로 트랜지스터장치(500)의 표면에 수직하게 연장된다.
전기적 절연층 시퀀스(505)에 인접한 채널 영역(503) 내의 제 1 전극 영역(502) 및 제 2 전극 영역(504) 사이에 있는 각각의 수직 트랜지스터의 커플링 영역 내에 전기적 도전성 채널을 형성할 수 있는 방식으로, 전기적 도전성 게이트 영역(506)을 전기적 절연층 시퀀스(505) 위에 정렬시킨다.
또한, 도 5는 전기적 절연층 시퀀스(505) 내에서 2개의 서로 공간적으로 분리되고 전기적으로 디커플링된 메모리 영역(507, 508)을 도시하는 도면으로서, 메모리 영역은 점선으로 그려진 원의 형태로 시각적으로 강조하였다. 각 경우에 1비트의 데이터 양을 각각의 메모리 영역(507, 508) 내에 저장할 수 있다.
도 5에 도시된 바와 같은 본 발명의 제 3 예시적인 실시예에 따르면, 아래의 재료를 트랜지스터 장치(500)의 여러 구성 부품에 이용할 수 있는데, 기판(501) 및 채널 영역(503)을 실리콘 등과 같은 p 도핑된 반도체 재료로 제조한다. 제 1 전극 영역(502) 및 제 2 전극 영역(504)을 n+도핑된 반도체 재료로 제조한다. 게이트 영역(506)을 다결정 실리콘 등과 같은 n 도핑된 반도체 재료로 제조한다.
앞에서 미리 설명한 바와 같이, 전기적 절연층 시퀀스(505)는 고정된 순서로, 실리콘 이산화물(Si02)로 이루어진 제 1 산화물층, 실리콘 질화물(Si3N9)로 이루어진 질화물층, 및 실리콘 이산화물(Si02)로 이루어진 제 2 산화물층을 갖는다. 도 5에 도시된 본 발명의 제 3 예시적인 실시예에 따르면, 전기적 절연층 시퀀스(505)는 전체 트랜지스터 장치(500)를 따라서 중단없이 연장된다. 이는 도5에 도시된 본 발명의 예시적인 실시예를 제조할 수 있고 이하에서 보다 세부적으로 설명되는 제조 방법의 결과이다.
복수의 수직 트랜지스터를 갖는 트랜지스터 장치(500)를 데이터 메모리로서 작동하는 방법을 도 5 및 표 2를 참조하여 이하에서 설명할 것이다.
표 2 : 트랜지스터 장치(500)의 선택된 수직 트랜지스터의 개별 메모리 영역(507, 508) 내에서, 제각기 저장, 판독 및 소거 도중에 제 1 전극 영역(502), 선택된 제 2 전극 영역(504)과 나머지 제 2 전극 영역(504) 및 선택된 게이트 영역(506)과 나머지 게이트 영역(506)에 인가되는 전압을 나타낸다.
이 방법에 따르면, 한편으로, 제 1 전극 영역(502) 및, 제각기, 제 2 전극 영역(504), 및 다른 한편으로, 채널 영역(503)과 또한 전기적 절연층 시퀀스(505)를 제각기 결합시키는 메모리 영역(507, 508)은, 각 경우에 1비트를 저장, 판독,또는 소거할 수 있는 분리된 데이터 메모리를 형성한다.
먼저, 트랜지스터 장치(500)의 선택된 수직 트랜지스터 내에 2비트를 저장하는 것에 의한 방법을 표 2를 참조하여 설명한다. 선택된 수직 트랜지스터의 메모리 영역(507) 내에 제 1 논리값 "1"을 갖는 1비트의 데이터 양을 저장하기 위해서, 6V의 제 1 프로그래밍 전압을 제 1 전극 영역(502) 및 나머지, 선택되지 않은 제 2 전극 영역(504)에 인가하고, 그와 동시에, 10V의 제 2 프로그래밍 전압을 선택된 게이트 영역(506)에 인가한다. 선택된 제 2 전극 영역(504) 및 나머지, 선택되지 않은 게이트 영역(506)에는 전압을 인가하지 않는다. 선택된 게이트 영역(506)에 인가된 제 2 프로그래밍 전압은, 전기적 도전성 채널이 제 1 전극 영역(502) 및 선택된 제 2 전극 영역(504) 사이의 전기적 절연층 시퀀스(505)를 따라서 형성되게 한다. 제 1 전극 영역(502)에 인가된 6V의 제 1 프로그래밍 전압은, 가속된 전자가 메모리 영역(507) 내의 전기적 절연층 시퀀스(505)의 질화물층으로 터널링하고 거기에 영구적으로 잔류하는 것에 의해서, 선택된 제 2 전극 영역(504) 및 제 1 전극 영역(502) 사이에 전자 흐름을 생성한다. 메모리 영역(507) 내에서 전자가 영구적으로 편재되지 않는다면, 이는 제 2 논리값 "0"에 대응된다.
선택된 수직 트랜지스터의 메모리 영역(508) 내에 제 1 논리값 "1"을 갖는 1비트의 데이터 양을 저장하기 위해서, 6V의 제 1 프로그래밍 전압을 선택된 제 2 전극 영역(504)에 인가하고, 그와 동시에, 10V의 제 2 프로그래밍 전압을 선택된 게이트 영역(506)에 인가한다. 제 1 전극 영역(502), 나머지의 선택되지 않은 제 2 전극 영역(504) 및 나머지의 선택되지 않은 게이트 영역(506)에는 전압을 인가하지 않는다. 선택된 게이트 영역(506)에 인가된 제 2 프로그래밍 전압은 전기적 도전성 채널이 제 1 전극 영역(502) 및 선택된 제 2 전극 영역(504) 사이의 전기적 절연층 시퀀스(306)를 따라서 형성되게 한다. 선택된 제 2 전극 영역(504)에 인가된 6V의 제 1 프로그래밍 전압은, 메모리 영역(508) 내의 전기적 절연층 시퀀스(505)의 질화물층으로 전자가 터널링하고, 그곳에 영구적으로 잔류하는 것에 의해 제 1 전극 영역(502) 및 선택된 제 2 전극 영역(504) 사이에 전자 흐름을 발생시킨다. 메모리 영역(508) 내에 전자가 영구적으로 편재되지 않으면, 이는 제 2 논리 값 "0"에 대응된다.
다시 표 2를 참조하면, 트랜지스터 장치(500)의 선택된 수직 트랜지스터 내에 저장된 2비트의 데이터 양을 판독하는 방법을 이하에 설명한다. 제 1 전극 영역(502) 근처의 선택된 수직 트랜지스터의 메모리 영역(507)에 저장된 비트를 판독하기 위해서, 2V의 제 1 판독 전압을 제 1 전극 영역(507)에 인가하고, 그와 동시에, 1.2V의 제 2 판독 전압을 선택된 게이트 영역(506)에 인가한다. 제 2 전극 영역(504) 및 나머지의, 선택되지 않은 게이트 영역(506)에는 전압을 인가하지 않는다. 전하 캐리어가 메모리 영역(507) 내에서 영향을 받으면(제 1 논리값 "1"), 메모리 영역(507) 부근의 전도도는 전하 캐리어가 메모리 섹션(507) 내에서 영향을 받지 않는 경우(제 2 논리 값 "0")와는 상이한 전도도가 된다. 제 1 전극 영역(502) 및 선택된 제 2 전극 영역(504) 사이의 도전성 채널을 따르는 전류로부터, 인가된 전압 신호에 따라, 메모리 영역(507) 내에 저장된 이진 정보가 제 1 논리값 "1"을 갖는지 또는 제 2 논리값 "0"을 갖는지 여부를 판독할 수 있다. 전기적 절연층 시퀀스(505)로부터, 전기적 절연층 시퀀스(505)로, 또는 전기적 절연층 시퀀스(505)를 거치는 터널링 전류가 발생되지 않도록, 인가된 전압 신호를 충분히 작게 선택한다.
선택된 제 2 전극 영역(504) 부근의 선택된 수직 트랜지스터의 메모리 영역(508) 내에 저장된 비트를 판독하기 위해서, 2V의 제 1 판독 전압을 전체 제 2 전극 영역(504)에 인가하고, 그와 동시에, 1.2V의 제 2 판독 전압을 나머지의, 선택되지 않은 게이트 영역(506)에 인가한다. 제 1 전극 영역(502) 및 선택된 게이트 영역(506)에는 전압을 인가하지 않는다. 전하 캐리어가 메모리 영역(508) 내에서 영향을 받으면(제 1 논리값 "1"), 메모리 영역(508) 부근의 전도도는 전하 캐리어가 메모리 섹션(508) 내에서 영향을 받지 않는 경우(제 2 논리 값 "0")와는 상이한 전도도가 된다. 선택된 제 2 전극 영역(504) 및 제 1 전극 영역(502) 사이의 도전성 채널을 따르는 전류로부터, 인가된 전압 신호에 따라, 메모리 영역(507) 내에 저장된 이진 정보가 제 1 논리값 "1"을 갖는지 또는 제 2 논리값 "0"을 갖는지 여부를 판독할 수 있다. 전기적 절연층 시퀀스(505)로부터, 전기적 절연층 시퀀스(505)로, 또는 전기적 절연층 시퀀스(505)를 거치는 터널링 전류가 발생되지 않도록, 인가된 전압 신호를 충분히 작게 선택한다.
트랜지스터 장치(500)의 선택된 수직 트랜지스터 내에 저장될 수 있는 2비트의 데이터 양을 소거할 수 있는 방법을, 표 2를 참조하여 이하에 설명한다. 이를 위해서, 6V의 제 1 소거 전압을 제 1 전극 영역(502)에 인가하고, 6V의 제 2 소거 전압을 선택된 제 2 전극 영역(504)에 인가하며, -6V의 제 3 소거 전압을 선택된게이트 영역(506)에 인가한다. 나머지, 선택되지 않은 제 2 전극 영역(504) 및 나머지, 선택되지 않은 게이트 영역(506)에는 전압을 인가하지 않는다. 전압 신호에 따라서, 홀, 다시 말해 양의 전하 캐리어를, 전자 전하 캐리어가 편재되어 있는 선택된 수직 트랜지스터의 전기적 절연층 시퀀스(505)의 메모리 영역(507, 508) 내로 가속시키고 터널링시킨다. 양으로 하전된 홀 및 음으로 하전된 전자는 그곳에서 재결합하여 전체 전하를 사라지게 한다. 결과적으로, 제 1 논리값 "1"을 나타내기 위해서, 소거 동작 이전에 메모리 영역(507, 508) 내의 질화물층에서 영구적으로 편재된 전자 전하 캐리어를, 전기적 절연층 시퀀스(505)에서 제거한다. 따라서, 소거 동작 이후에, 트랜지스터 장치(500)의 선택된 수직 트랜지스터에 저장된 양쪽 비트는 제 2 논리값 "0"으로 리셋된다.
다음으로 본 발명의 제 3 예시적인 실시예에 따라 트랜지스터 장치(500)를 제조하는 방법을 이하에서 설명한다. 먼저, 기판(501), 제 1 전극 영역(502), 채널층 및 전극층으로 층 배열을 형성한다. 다음에, 트렌치를 층 배열에 도입하며, 트렌치는 제 1 전극 영역(502)의 길이만큼 연장되고, 프로세스 도중에는, 채널층으로 복수의 채널 영역(503)을 형성하고, 전극층으로 복수의 제 2 전극 영역(504)을 형성한다. 이후에, 전기적 절연층 시퀀스(505)를 제 1 전극 영역(502) 및 제 2 전극 영역(504) 위에 형성하고, 채널 영역(503)에서 측방향으로 형성한다. 마지막으로, 복수의 게이트 영역(506)을 전기적 절연층 시퀀스(505) 위에 형성한다.
이 경우에, 포토리소그래피, 습식 화학 에칭(wet chemical etching), 기상 에피택시(vapor phase epitaxy), 이온 임플랜테이션(ion implantation), 음극 스퍼터링(cathode sputtering) 등과 같은 알려진 방법을 이용하여 개별 방법 단계를 수행한다.
도 6은 복수의 수직 트랜지스터를 갖는 본 발명의 제 4 예시적인 실시예에 따른 트랜지스터 장치(600)의 도식적 도면을 나타낸다.
제 4 예시적인 실시예에 따른 트랜지스터 장치(600)는, 트랜지스터 장치(600)의 제 2 전기적 절연 영역(309)이 오직 제 1 전극 영역(304)만을 부분적으로 둘러싸는 것에 의해, 제 1 전극 영역(304)이 2개의 위치에서 인접한 채널 영역(303)과의 컨택트 영역을 갖고, 제 1 전기적 절연 영역(308)과는 접촉 컨택트를 갖지 않게 한다는 점에서 제 2 예시적인 실시예에 따른 트랜지스터 장치(300)와는 상이하다. 따라서, 각각의 제 2 전극 영역(305)은, 각 경우에 연관된 채널 영역(303), 인접한 게이트 영역(307) 및 그 사이에 정렬된 전기적 절연층 시퀀스(306)에 의해 전기적으로 결합된다.
따라서, 채널층(302)에 도입된 각각의 트렌치는, 아래에 정렬된 제 1 전극 영역(304)과 2개의 접하는 제 2 전극 영역(305) 사이의 양측에 제각기 수직 트랜지스터를 갖는다. 그러므로, 각 경우에 트랜지스터 장치(600)의 각 채널 영역(303)은 2개의 수직 트랜지스터에 할당된다.
각 경우에, 도 3과 관련된 설명에 따라서 각각의 수직 트랜지스터 내에서 2비트의 데이터 양을 저장, 판독 및 소거할 수 있다. 트랜지스터 장치(600)에 있어서, 이는 각각의 채널 영역(303)에 대해 4비트의 데이터 양이 되게 한다.
트랜지스터 장치(600)를 제조하기 위해서, 본질상 도 4(a) 내지 도 4(f)에설명된 제조 방법을 이용하고, 도 4(c) 및 도 4(d)에 도시된 층 배열 사이의 생산 단계만을 변경시키고 나머지 생산 단계는 그에 따라서 조절한다.
도 4(c)에 도시된 층 배열 400C 위의 실리콘 이산화물층을 증착하고 선택적으로 제거하는 대신에, 모든 피복되지 않은 위치에서 실리콘 이산화물층(405)을 제거한다. 따라서, 실리콘 이산화물층(405)은 n+도핑된 제 1 전극층(406)의 아래와 그 주변에 부분적으로만 유지된다. 그러므로 제 2 전기적 절연 영역(309)을 실리콘 이산화물층(405)으로 생성한다. 도핑되지 않은 다결정 실리콘으로 이루어진 층을 증착하고 패터닝하는 도중에, n+도핑된 제 1 전극층(406) 및 2개의 접하는 채널 영역(303) 사이의 갭을 밀폐시킨다. 그러면, 2개의 접하는 채널 영역(303)에 결합된 제 1 전극 영역(304)이 생성된다.
본 발명에서 언급된 참조 문헌은 다음과 같다.
[1] Widmann D., Mader H., Friedrich H. : "Technologie hochintegrierter Schaltungen" [Technology of Largescale Integrated Circuits], Chapter 8.4, Springer Verlag, Berlin, IBSN 3-540-59357-8(1996)
[2] Eitan B., Pavan P., Bloom I., Aloni E., Frommer A., Finzi D. : "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell", IEEE Electron Device Letters, Vol.21, No.11, pp.543-545(2000)
[3] US 6 087 222 A
[4] US 6 191 459 B1
[5] JP 8 162 547 A
[6] US 6 204 529 B1
[7] JP 2001 156 188 A
[8] DE 100 36 911 A1
[9] US 5 969 383 A
[10] JP 5 251 669 A
도면의 주요 부분에 대한 부호의 설명
100 : 종래 기술에 따른 2비트 메모리 트랜지스터
101 : 게이트 영역102 : 소스 영역
103 : 드레인 영역 104 : 웰 영역
105 : 제 1 전기적 절연층 106 : 제 2 전기적 절연층
107 : ONO층 108 : 제 1 실리콘 이산화물층
109 : 실리콘 질화물층110 : 제 2 실리콘 이산화물층
111 : 제 1 메모리 섹션112 : 제 2 메모리 섹션
200 : 본 발명의 제 1 예시적인 실시예에 따른 트랜지스터 장치
201 : 기판202 : 채널층
203 : 채널 영역204 : 제 1 전극 영역
205 : 제 2 전극 영역206 : 전기적 절연층 시퀀스
207 : 게이트 영역208 : 제 1 메모리 섹션
209 : 제 2 메모리 섹션210 : 전기적 절연 인캡슐레이션
211 : 전기적 절연 인캡슐레이션212 : 전기적 절연 인캡슐레이션
300 : 본 발명의 제 2 예시적인 실시예에 따른 트랜지스터 장치
301 : 기판302 : 채널층
303 : 채널 영역304 : 제 1 전극 영역
305 : 제 2 전극 영역306 : 전기적 절연층 시퀀스
307 : 게이트 영역308 : 제 1 전기적 절연 영역
309 : 제 2 전기적 절연 영역310 : 제 1 메모리 영역
311 : 제 2 메모리 영역400A : 층 배열
400B : 층 배열400C : 층 배열
400D : 층 배열400E : 층 배열
400E : 층 배열401 : p로 도핑된 기판
402 : p로 도핑된 채널층403 : n+로 도핑된 제 2 전극층
404 : 실리콘 질화물층405 : 실리콘 이산화물층
406 : n+로 도핑된 제 1 전극층 407 : 실리콘 이산화물 벽
408 : 도핑되지 않은 제 1 전극층409 : n으로 도핑된 다결정 실리콘층
500 : 본 발명의 제 3 예시적인 실시예에 따른 트랜지스터 장치
501 : 기판502 : 제 1 전극 영역
503 : 채널 영역504 : 제 2 전극 영역
505 : 전기적 절연층 시퀀스506 : 게이트 영역
507 : 제 1 메모리 영역508 : 제 2 메모리 영역
600 : 본 발명의 제 4 예시적인 실시예에 따른 트랜지스터 장치
Claims (23)
- 기판과,수직 트랜지스터(vertical transistor)를 포함하되,상기 수직 트랜지스터는,제 1 전극 영역,본질상 상기 제 1 전극 영역 위에 정렬된 제 2 전극 영역,상기 제 1 전극 영역 및 상기 제 2 전극 영역 사이의 채널 영역,상기 채널 영역에 나란히 배열된 게이트 영역,상기 게이트 영역을 인접한 수직 트랜지스터로부터 전기적으로 디커플링(decoupling)시키는 방식으로 부분적으로 둘러싸는 전기적 절연 영역,상기 게이트 영역 및 상기 채널 영역 사이의 전기적 절연층 시퀀스(electrically insulating layer sequence),를 포함하고,2개의 서로 공간적으로 분리되고 전기적으로 디커플링된 상기 전기적 절연층 시퀀스의 섹션(sections)은 각 경우에 전하 캐리어(charge carriers)의 저장 장치의 역할을 하는트랜지스터 장치.
- 제 1 항에 있어서,상기 전기적 절연층 시퀀스는 제 1 산화물층, 질화물층 및 제 2 산화물층을 포함하는 층 시퀀스(ONO층 시퀀스)인 트랜지스터 장치.
- 제 1 항 또는 제 2 항에 있어서,각 경우에 상기 전기적 절연층 시퀀스의 2개의 섹션 중의 하나는 상기 채널 영역, 상기 게이트 영역과, 또한 상기 제 1 전극 영역 또는 상기 제 2 전극 영역 사이에 본질상 배열되는 트랜지스터 장치.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 채널 영역은 p로 도핑되고, 상기 제 1 전극 영역 및 상기 제 2 전극 영역은 n+로 도핑되는 트랜지스터 장치.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,적어도 2개의 수직 트랜지스터는 상기 기판 내에서 서로 나란히 정렬되는 트랜지스터 장치.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 제 1 전극 영역 및/또는 상기 제 2 전극 영역을 적어도 부분적으로 둘러싸는 전기적 절연 영역은, 상기 채널 영역 및 상기 전기적 절연층 시퀀스를 제외하고는 상기 제 1 전극 영역 및/또는 상기 제 2 전극 영역을 그 주위로부터 전기적으로 디커플링시키는 트랜지스터 장치.
- 제 5 항에 있어서,전체 수직 트랜지스터의 상기 제 1 전극 영역은 서로 전기적으로 결합되는 트랜지스터 장치.
- 트랜지스터 장치를 데이터 메모리로서 작동시키는 방법에 있어서,기판과,제 1 전극 영역,본질상 상기 제 1 전극 영역 위에 정렬된 제 2 전극 영역,상기 제 1 전극 영역 및 상기 제 2 전극 영역 사이의 채널 영역,상기 채널 영역에 나란히 배열된 게이트 영역,상기 게이트 영역을 인접한 수직 트랜지스터로부터 전기적으로 디커플링시키는 방식으로 부분적으로 둘러싸는 전기적 절연 영역,상기 게이트 영역 및 상기 채널 영역 사이의 전기적 절연층 시퀀스,를 포함하는 수직 트랜지스터를 갖는 트랜지스터 장치를 제공-2개의 서로 공간적으로 분리되고 전기적으로 디커플링된, 상기 전기적 절연층 시퀀스의 2개의 섹션 중의 하나는 각 경우에 전하 캐리어의 저장 장치의 역할을 하고, 각 경우에, 상기 전기적 절연층 시퀀스의 상기 2개의 섹션 중의 하나는 본질상 상기 채널 영역, 상기 게이트 영역과 또한, 상기 제 1 전극 영역 또는 상기 제 2 전극 영역 사이에 정렬됨-하고,상기 제 1 전극 영역에 할당된 상기 전기적 절연층 시퀀스의 상기 섹션으로 제 1 데이터 메모리를 형성하고,상기 제 2 전극 영역에 할당된 상기 전기적 절연층 시퀀스의 상기 섹션으로 제 2 데이터 메모리를 형성하고,각 경우에, 상기 2개의 데이터 메모리 내에서 1비트를 저장, 판독 또는 소거할 수 있는트랜지스터 장치를 데이터 메모리로서 작동시키는 방법.
- 제 8 항에 있어서,제 1 저장 전압을 상기 제 1 전극 영역 또는 상기 제 2 전극 영역에 인가하고, 그와 동시에, 제 2 저장 전압을 상기 게이트 영역에 인가하는 것에 의해서 상기 2개의 데이터 메모리 중의 하나에 1비트를 저장하는 트랜지스터 장치를 데이터 메모리로서 작동시키는 방법.
- 제 8 항에 있어서,제 1 판독 전압을 상기 게이트 영역에 인가하고, 그와 동시에, 제 2 판독 전압을 상기 제 1 전극 영역 또는 상기 제 2 전극 영역에 인가하는 것에 의해, 2개의 데이터 메모리 중의 하나로부터 1비트를 판독하는 트랜지스터 장치를 데이터 메모리로서 작동시키는 방법.
- 제 8 항에 있어서,제 1 소거 전압을 상기 제 1 전극 영역에 인가하고, 제 2 소거 전압을 상기 제 2 전극 영역에 인가하며, 동시에 제 3 소거 전압을 상기 게이트 영역에 인가하여, 상기 2개의 데이터 메모리 내에서 비트를 소거하는 트랜지스터 장치를 데이터 메모리로서 작동시키는 방법.
- 제 8 항에 있어서,복수의 수직 트랜지스터는 서로 나란히 정렬되고, 전체 상기 수직 트랜지스터의 상기 제 1 전극 영역들은 서로 전기적으로 결합되는 트랜지스터 장치를 데이터 메모리로서 작동시키는 방법.
- 제 12 항에 있어서,상기 특정 수직 트랜지스터에서, 제 1 저장 전압을 상기 제 2 전극 영역에 인가하고, 그와 동시에, 제 2 저장 전압을 상기 게이트 영역에 인가하는 것에 의해, 특정 수직 트랜지스터의 상기 제 1 데이터 메모리 내에 1비트를 저장하는 트랜지스터 장치를 데이터 메모리로서 작동시키는 방법.
- 제 12 항에 있어서,제 1 저장 전압을 상기 제 1 전극 영역에 인가하고, 그와 동시에, 상기 특정 수직 트랜지스터에서, 제 2 저장 전압을 상기 게이트 영역에 인가하는 것에 의해 특정 수직 트랜지스터의 상기 제 2 데이터 메모리 내에 1비트를 저장하는 트랜지스터 장치를 데이터 메모리로서 작동시키는 방법.
- 제 12 항에 있어서,제 1 판독 전압을 상기 제 1 전극 영역에 인가하고, 그와 동시에 상기 특정 수직 트랜지스터에서, 제 2 판독 전압을 상기 게이트 영역에 인가하는 것에 의해 특정 수직 트랜지스터의 상기 제 1 데이터 메모리로부터 1비트를 판독하는 트랜지스터 장치를 데이터 메모리로서 작동시키는 방법.
- 제 12 항에 있어서,제 1 판독 전압을 상기 제 2 전극 영역에 인가하고, 그와 동시에 상기 특정 수직 트랜지스터에서, 제 2 판독 전압을 상기 게이트 영역에 인가하는 것에 의해 특정 수직 트랜지스터의 상기 제 2 데이터 메모리로부터 1비트를 판독하는 트랜지스터 장치를 데이터 메모리로서 작동시키는 방법.
- 제 12 항에 있어서,제 1 소거 전압을 상기 제 1 전극 영역에 인가하고, 제 2 소거 전압을 상기 제 2 전극 영역에 인가하며, 동시에 제 3 소거 전압을 상기 게이트 영역에 인가하는 것에 의해 특정 수직 트랜지스터의 상기 2개의 데이터 메모리 내에서 비트를 소거하는 트랜지스터 장치를 데이터 메모리로서 작동시키는 방법.
- 기판과,제 1 전극 영역,본질상 상기 제 1 전극 영역 위에 정렬된 제 2 전극 영역,상기 제 1 전극 영역 및 상기 제 2 전극 영역 사이의 채널 영역,상기 채널 영역에 나란히 배열된 게이트 영역,상기 게이트 영역을 인접한 수직 트랜지스터로부터 전기적으로 디커플링시키는 방식으로 부분적으로 둘러싸는 전기적 절연 영역,상기 게이트 영역 및 상기 채널 영역 사이의 전기적 절연층 시퀀스,를 포함하는 수직 트랜지스터를 갖는 트랜지스터 장치를 제조하는 방법에 있어서,층 배열(layer arrangement)은 기판, 채널층, 전극층 및 제 1 전기적 절연층으로 형성되고,상기 채널층 내부로 바로 연장되고, 프로세스 도중에는, 상기 채널층으로부터 채널 영역을 형성하고, 상기 전극층으로부터 제 1 전극 영역을 형성하는 트렌치를 상기 층 배열 내에 도입하고,제 2 전기적 절연층을 상기 트렌치의 상기 내부 영역에 형성하고,상기 제 2 전기적 절연층을 상기 트렌치의 상기 내부 영역의 측면 상부 섹션 내의 상기 내부 영역의 면적에서 제거하고,상기 트렌치 내에 제 2 전극 영역을 형성-상기 제 2 전극 영역은, 상기 제 2전극 영역이 상기 채널 영역에 결합되는 영역을 제외하고는 상기 제 2 전기적 절연층 위에 형성됨-하고,전기적 절연층 시퀀스를 도포하고,게이트 영역을 상기 전기적 절연층 시퀀스 위에 형성하고,상기 게이트 영역을 인접한 수직 트랜지스터로부터 전기적으로 디커플링하는 방식으로 상기 게이트 영역을 부분적으로 둘러싸는 전기적 절연 영역을 형성하는트랜지스터 장치의 제조 방법.
- 제 18 항에 있어서,제 1 산화물층, 질화물층 및 제 2 산화물층을 포함하는 층 시퀀스(ONO층 시퀀스)로 상기 전기적 절연층 시퀀스를 제조하는 트랜지스터 장치의 제조 방법.
- 제 18 항 또는 제 19 항에 있어서,상기 채널 영역을 p로 도핑된 반도체 재료로 제조하는 트랜지스터 장치의 제조 방법.
- 제 18 항 내지 제 20 항 중 어느 한 항에 있어서,상기 제 1 전극 영역 및/또는 상기 제 2 전극 영역을 n+로 도핑된 반도체 재료로 제조하는 트랜지스터 장치의 제조 방법.
- 제 18 항 내지 제 21 항 중 어느 한 항에 있어서,상기 게이트 영역을 n으로 도핑된 반도체 재료로 제조하는 트랜지스터 장치의 제조 방법.
- 제 18 항 내지 제 22 항 중 어느 한 항에 있어서,상기 제 1 전극 영역 및/또는 상기 제 2 전극 영역 및/또는 상기 게이트 영역을 폴리실리콘으로 제조하는 트랜지스터 장치의 제조 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10130765A DE10130765A1 (de) | 2001-06-26 | 2001-06-26 | Transistor-Anordnung, Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher und Verfahren zum Herstellen einer Transistor-Anordnung |
| DE10130765.9 | 2001-06-26 | ||
| PCT/DE2002/002263 WO2003003472A2 (de) | 2001-06-26 | 2002-06-20 | Transistor-anordnung, verfahren zum betreiben einer transistor-anordnung als datenspeicher und verfahren zum herstellen einer transistor-anordnung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040030705A true KR20040030705A (ko) | 2004-04-09 |
| KR100579347B1 KR100579347B1 (ko) | 2006-05-12 |
Family
ID=7689490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020037016897A KR100579347B1 (ko) | 2001-06-26 | 2002-06-20 | 트랜지스터 장치, 트랜지스터 장치를 데이터 메모리로서작동시키는 방법 및 트랜지스터 장치의 제조 방법 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7154138B2 (ko) |
| EP (1) | EP1399973A2 (ko) |
| JP (1) | JP2004533126A (ko) |
| KR (1) | KR100579347B1 (ko) |
| DE (1) | DE10130765A1 (ko) |
| TW (1) | TW556345B (ko) |
| WO (1) | WO2003003472A2 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101363272B1 (ko) * | 2011-09-01 | 2014-02-14 | 서울대학교산학협력단 | 수직채널을 갖는 모스펫 및 이를 이용한 논리 게이트 소자 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6963103B2 (en) | 2001-08-30 | 2005-11-08 | Micron Technology, Inc. | SRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators |
| US7087954B2 (en) * | 2001-08-30 | 2006-08-08 | Micron Technology, Inc. | In service programmable logic arrays with low tunnel barrier interpoly insulators |
| DE102004006676A1 (de) * | 2004-02-11 | 2005-05-04 | Infineon Technologies Ag | Dynamische Speicherzelle |
| US7087950B2 (en) * | 2004-04-30 | 2006-08-08 | Infineon Technologies Ag | Flash memory cell, flash memory device and manufacturing method thereof |
| US7256098B2 (en) * | 2005-04-11 | 2007-08-14 | Infineon Technologies Ag | Method of manufacturing a memory device |
| US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
| US8110469B2 (en) | 2005-08-30 | 2012-02-07 | Micron Technology, Inc. | Graded dielectric layers |
| US20070114619A1 (en) * | 2005-11-21 | 2007-05-24 | International Business Machines Corporation | Sidewall mosfets with embedded strained source/drain |
| US20070178684A1 (en) * | 2006-01-31 | 2007-08-02 | Torsten Mueller | Method for producing conductor arrays on semiconductor devices |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05251669A (ja) * | 1992-03-06 | 1993-09-28 | Matsushita Electron Corp | 半導体記憶装置およびその書き換え方法 |
| US5386132A (en) * | 1992-11-02 | 1995-01-31 | Wong; Chun C. D. | Multimedia storage system with highly compact memory device |
| JPH08162547A (ja) * | 1994-11-30 | 1996-06-21 | Toshiba Corp | 半導体記憶装置 |
| DE19600423C2 (de) * | 1996-01-08 | 2001-07-05 | Siemens Ag | Elektrisch programmierbare Speicherzellenanordnung und Verfahren zu deren Herstellung |
| DE19631147C2 (de) * | 1996-08-01 | 2001-08-09 | Siemens Ag | Nichtflüchtige Speicherzelle |
| US5969383A (en) * | 1997-06-16 | 1999-10-19 | Motorola, Inc. | Split-gate memory device and method for accessing the same |
| JP3425853B2 (ja) * | 1997-08-29 | 2003-07-14 | Ｎｅｃエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| US6087222A (en) | 1998-03-05 | 2000-07-11 | Taiwan Semiconductor Manufacturing Company | Method of manufacture of vertical split gate flash memory device |
| JP3973819B2 (ja) * | 1999-03-08 | 2007-09-12 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US6204529B1 (en) * | 1999-08-27 | 2001-03-20 | Hsing Lan Lung | 8 bit per cell non-volatile semiconductor memory structure utilizing trench technology and dielectric floating gate |
| DE10036911C2 (de) | 2000-07-28 | 2002-06-06 | Infineon Technologies Ag | Verfahren zur Herstellung einer Multi-Bit-Speicherzelle |
-
2001
- 2001-06-26 DE DE10130765A patent/DE10130765A1/de not_active Ceased
-
2002
- 2002-06-20 KR KR1020037016897A patent/KR100579347B1/ko not_active IP Right Cessation
- 2002-06-20 EP EP02758056A patent/EP1399973A2/de not_active Withdrawn
- 2002-06-20 WO PCT/DE2002/002263 patent/WO2003003472A2/de active Application Filing
- 2002-06-20 JP JP2003509546A patent/JP2004533126A/ja active Pending
- 2002-06-20 US US10/481,278 patent/US7154138B2/en not_active Expired - Fee Related
- 2002-06-26 TW TW091114006A patent/TW556345B/zh active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101363272B1 (ko) * | 2011-09-01 | 2014-02-14 | 서울대학교산학협력단 | 수직채널을 갖는 모스펫 및 이를 이용한 논리 게이트 소자 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2003003472A3 (de) | 2003-10-30 |
| KR100579347B1 (ko) | 2006-05-12 |
| US7154138B2 (en) | 2006-12-26 |
| WO2003003472A2 (de) | 2003-01-09 |
| JP2004533126A (ja) | 2004-10-28 |
| EP1399973A2 (de) | 2004-03-24 |
| DE10130765A1 (de) | 2003-01-09 |
| US20040207038A1 (en) | 2004-10-21 |
| TW556345B (en) | 2003-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9412747B2 (en) | Semiconductor device and a method of manufacturing the same | |
| US7807526B2 (en) | Method of fabricating high-density, trench-based non-volatile random access SONOS memory cells for SOC applications | |
| US7995390B2 (en) | NAND flash memory array with cut-off gate line and methods for operating and fabricating the same | |
| US20020094636A1 (en) | Method and structure for an improved floating gate memory cell | |
| JP2008546205A (ja) | 高移動性波形チャネルを有するｔｆｔ電荷記憶メモリセル | |
| JP2007243095A (ja) | 半導体装置およびその製造方法 | |
| JP2007173821A (ja) | プログラミング速度を改善したｅｅｐｒｏｍ、その製造方法及びその駆動方法 | |
| US7528425B2 (en) | Semiconductor memory with charge-trapping stack arrangement | |
| KR20000044873A (ko) | 플래쉬 메모리 셀 및 그의 제조 방법 | |
| KR100706071B1 (ko) | 단일비트 비휘발성 메모리셀 및 그것의 프로그래밍 및삭제방법 | |
| KR100579347B1 (ko) | 트랜지스터 장치, 트랜지스터 장치를 데이터 메모리로서작동시키는 방법 및 트랜지스터 장치의 제조 방법 | |
| US7023048B2 (en) | Nonvolatile semiconductor memory devices and the fabrication process of them | |
| KR101012128B1 (ko) | 스태거 국부 배선 구조를 갖는 메모리 셀 어레이 | |
| US20060113626A1 (en) | Integrated circuit arrangement comprising isolating trenches and a field effect transistor, and associated production method | |
| EP1146562A2 (en) | Cell array, operating method of the same and manufacturing method of the same | |
| JP2005260235A (ja) | トレンチ内に独立制御可能な制御ゲートを有する埋込ビット線型不揮発性浮遊ゲートメモリセル、そのアレイ、及び製造方法 | |
| KR100540337B1 (ko) | 반도체 소자의 게이트 형성 방법 | |
| KR20060079693A (ko) | 2-비트 불휘발성 메모리 장치 및 이를 제조하는 방법 | |
| JP2016500479A (ja) | ディスポーザブルゲートキャップを使用したトランジスタ及びスプリットゲート電荷トラップメモリセルの形成 | |
| JP2006135043A (ja) | 半導体記憶装置、半導体記憶装置の製造方法および半導体記憶装置の動作方法 | |
| KR100750195B1 (ko) | 노아형 비휘발성 메모리 장치, 제조 방법 및 동작 방법 | |
| JP2011049580A (ja) | 半導体装置 | |
| KR20060118898A (ko) | 반도체 기억 소자들 및 그 제조방법들 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |