TW556345B - Transistor-arrangement, method for operating a transistor-arrangement as a data storage element and method for producing a transistor-arrangement - Google Patents

Transistor-arrangement, method for operating a transistor-arrangement as a data storage element and method for producing a transistor-arrangement Download PDF

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Description

556345 A7 B7 五、發明説明（^ '' -一 本發明係關於-種電晶體裝置，一種操作電晶體裝置作 為資料記憶體之方法，及一種製造電晶體裝置之方法。 有雲於電腦技術之目前快速發展，所以需要_種可在較 以往更小之裝置上提供較以往更大之儲存容量之儲存媒體 。大量之資料通常儲存於大型記憶體細胞裝置。所用之記 憶體細胞是，例如，非揮發性記憶體，其中非揮發性記憶 體可長時間儲存-儲存資訊項目，且不會喪失資訊。非^ 發性記憶體之概論出現於，例如，π]。矽晶片之特殊電晶 體通常作為非揮發性記憶體。 但是，當微縮化進一步發展時，傳統之矽微電子電路將 遭遇其之極限。明確地說，目前，由於愈來愈小及愈來愈 緊後配置之電晶體之開發，包含數億電晶體之晶片在未來 十年將遭遇基本的物理難題。當結構尺寸降至8〇奈米以下 時’夏子效應將對於位於晶片上之元件造成困擾之影塑， 且在大約30奈米以下之尺寸量子效應將主導一切。 此外，諸晶片之元件之遞增整合密度導致位於諸晶片之 元件間之不良串音，且造成無用熱量之巨幅增加。因此， 藉由電晶體尺寸之進一步微縮來增加電晶體裝置之儲存密 度是一在可預見之未來將遭遇物理極限之概念。 因此，吾人目前正在探討一些尋求個別電晶體之漸次微 縮化之替代方案的概念。目前受到探討以進一步增加储存 密度之一概念是以下列基本理念為基礎：儲存多於一位元 之資料量於一電晶體。 [2]揭示一種非揮發性記憶體，其中二位元之儲存量可儲 -4 - 本紙張尺度適用中國國家標準(CNS) Α4规格(210X297公釐) 556345 A7
存於一電晶體。此種非揮發性記憶體之操作方法更詳細插 述於下文。圖1展示一 2-位元記憶體電晶體1〇〇，其中包= 一閘極區101 , —源極區102，一汲極區1〇3，一井區 第一電氣絕緣層105與第二電氣絕緣層1〇6。另外，2_位元 5己憶體電晶體100具有一電氣絕緣qno層1〇7，其中包含由 二氧化矽（Si〇2)構成之第一氧化物層1〇8，一由氮化石夕 (ShN4)構成之氮化物層109，與由二氧化矽（Si〇2)構成之第 二氧化物層110。此外，2-位元記憶體電晶體1〇〇具有第一 記憶體區111與第二記憶體區112，其中第一與第二記憶體 區配置於ΟΝΟ層107之氮化物層109之二橫向邊緣區。閘極 區101最好是利用η型摻雜之多晶矽材料來製造。二電氣絕 緣層105，106是利用二氧化矽（Si〇2)來形成。 一位元之資料量在每一種情形中皆可儲存於二記憶體區 111，112，如下文所述。如果第一，相當大之電壓施加於 閘極£ 101 ’且第一 ’相當大之電壓施加於源極區1 〇2，則 這將導致加速之所謂f’熱’’電子穿透至源極區1 附近之 ΟΝΟ層107之第一記憶體區111的氮化物層1〇9。根據圖1該 等電子接著位於電氣絕緣氮化物層，且在第一記憶體區 111不會沿水平方向移動。該等電子無法經由·根據圖丨_垂直 相鄰之電氣絕緣氧化物層108與11 〇來脫離第一記憶體區 111 〇 自汲極區103經由源極區1〇2注入0Ν0層107之電子因此表 示一固定之電荷。此固定之電荷因此永久受到侷限化，亦 即明顯受到拘禁，於接近源極區1〇2之ΟΝΟ層107之一區域。 -5- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)
裝 訂
臂 556345 A7 ___B7 五、發明説明（3 ) " ' 施加第一，相當大之電壓於閘極區1〇1與第二，相當大之 電壓於汲極區103同樣導致加速電子穿透至汲極區丨〇3附近 之ΟΝΟ層107第二記憶體區112的氮化物層109。根據圖1該 專電子接著位於電氣絕緣氮化物層1 〇9，且在第二記憶體區 112不會沿水平方向移動，並無法經由-根據圖丨_垂直相鄰之 電氣絕緣氧化物層108與110來脫離第二記憶體區112。明確 地說，因為電荷無法沿電氣絕緣氮化物層1〇9來傳輸，所以 位於第一記憶體區111及/或第二記憶體區112之電荷平衡不 會沿氮化物層109來實現。 電荷存在於第一記憶體區111是解讀成為第一邏輯值”, 而電荷不存在於第一記憶體區111是解讀成為第二邏輯值 ”0”。因此，一位元之資料量可儲存於ΟΝΟ層107之第一記 憶體區111。電荷存在於第二記憶體區1丨2是解讀成為第一 邏輯值”1”，而電荷不存在於第二記憶體區112是解讀成為 第二邏輯值”0"。因此，一位元之資料量也可儲存m〇n〇 層107之第二記憶體區112。因此，二位元之儲存量可儲存 於2-位元記憶體電晶體1〇〇。 永久侷限於二記憶體區111，112之電子以一特別方式來 影響2-位元記憶體電晶體1〇〇之臨限電壓。在每一種情形中 儲存於記憶體區111 ’ 112之一位元之該二資料量可藉由下 列方式來讀出：一方面施加第一，相當小之電壓於源極區 102或汲極區103，且另一方面施加第二，相當小之電壓於 閘極區101。該二電壓必須選得夠小以防止來往於氣化物層 1〇9之不良電子穿透。2-位元記憶體電晶體1〇〇之臨限電^ -6 -
556345 A7 ___B7 五、發明説明（4 ) 因此明顯地決定於氮化物層1 〇9之自由電荷載子之存在與否 ’因為自由電荷載子會影響裝置之電導率，且因此會影響 電流流動。 [2]所描述之方法實現於程式設計之”相反”方向，其中該 方法疋用以分別讀出儲存於接近源極區1 02之記憶體區1 Η ’與接近汲極區103之記憶體區U2之資料量。換句話說， 若要讀出接近源極區102之記憶體區iU，施加一電壓於汲 極區103及另一電壓於閘極區1〇ι。相對於此，為程式設計 接近源極區102之έ己憶體區111，施加一電壓於源極區1 與另一電壓於閘極區1 〇 1。若要讀出接近汲極區i 〇3之記憶 體區112 ,則施加一電壓於源極區1〇2及另一電壓於閘極區 101。因為在以”相反”方向讀出期間只需較少量之侷限於 ΟΝΟ層107之電荷就足夠了 [2]，所以以”相反，，方向（相較於 私式没计）漬出二記憶體區111，i 12致能一加速之程式設計 運作。 根據所描述之2-位元記憶體電晶體1〇〇，可建構具有多個 此種2-位元記憶體電晶體丨〇〇之裝置，且，相較於傳統之電 晶體記憶體裝置，其中每一裝置可儲存一位元之儲存量， 此種裝置可達成雙倍之儲存密度。 但是，若要程式設計2-位元記憶體電晶體1〇〇 ,則必須， 如前所述，施加一相當高之電壓於源極區1〇2或汲極區1〇3。 如果結構尺寸降至大約150奈米以下，則分別施加所需之 南電壓於源極區102與汲極區1〇3將在源極區1〇2與汲極區 103之間導致不良之電流流動。自源極區1〇2至汲極區1〇3 297公釐） 本紙張尺度適用中國國家標準(CNS) A4規格(210 556345 A7 ____B7 五、發明説明（5 ) 之空間電荷區之此寄生擊穿對於二記憶體區丨u，U2所程 式設計之資料，與永久侷限於ΟΝΟ層107之電子會分別造成 負面影響。 具有刖述不良後果之源極區1 〇2與汲極區1 〇3間之空間電 荷區的擊穿可藉由下列方式來避免：在源極區1 〇2與汲極區 103之間以相當大之方式來提供通道之水平範圍-根據圖"导 知。因此，形成於源極區1〇2周圍之空間電荷區與形成於汲 極區103周圍之空間電荷區間之重疊受到避免，且二記憶體 區111，112接著可利用所需之高電壓來操作，而不會發生 前述之不良效應。但是，源極區1〇2與汲極區1〇3間之通道 之水平延伸，根據圖1亦即沿水平方向延伸〇Ν〇層丨〇7，會 導致一記憶體裝置之電晶體之面積需求增加，其中該記憶 體裝置具有多個此種電晶體。這會抵消所追求之目標，亦 即達成達成可能之最南儲存密度，也就是說每一單位之穿 置面積之資料儲存容量，之目標。 這限制具有下列效應：[2]所揭示之2·位元記憶體電晶體 100受限於不小於150奈米之線性尺寸。利用此裝置無^達 成進一步微縮化。對於所追求之目標而言這是一項缺點， 其中所追求之目標是提供具有可能之最高儲存密度，並具 有可能之最短信號傳播時間，之電晶體。 ^ [3]揭示一種非揮發性記憶體單元，其中多個^位元記憶 體電晶體彼此相鄰配置。在每一種情形中一汲極，一通道 區，一源極區，一控制閘極與一漂浮閘極共同形成一 κ = 元記憶體電晶體。在此種情形之下，每一 位元記憶體電 -8 - 本紙張尺度通用中國國家標準(CNS) A4規格(210 X 297公釐) 556345 五、發明説明（6 晶體是配置成為音# + 。漂浮間極包含發性記憶體單元之表面 導電材科，且在每一個別之】_办一 體電晶體中充當_I# 疋圮憶 ”針曰 憶體，《中在每一種情形中-杨 疋之儲存置可受到餘存。為確保每一控制閉極盘位 極喪入於一❹：0:持適當之電氣絕緣，該等控制閉 應之ΟΝΟ層，且因此與該等汲極， 及漂浮閘極是電氣解耦合。 °σ ’ [4]揭示-種電氣程式設計記憶體細胞裝置，其中 細胞具有一垂直MOS電晶體❶ 心 m揭示-種具有一垂直漂浮閘極區之半導體記憶體細胞。 [6] 揭示一種非揮發性半導體記憶體，其中最多可儲存8 位元之資訊。 [7] 揭示一種平面型半導體記憶體細胞，其中多個位元之 資訊可儲存於一電荷儲存層。 [8] 揭示一種平面型多位元記憶體細胞。 [9] 揭示一種平面型eePROM記憶體細胞，其中電荷載子 可注入一 0N0層。 [10] 揭示一種記憶體裝置，其中相鄰之記憶體細胞藉由一 ρη接面來達成彼此間之電氣絕緣。 因此，本發明之一目標是提供一具有增加之儲存密度之 2-位元記憶體電晶體裝置。 此問題是藉由下列方式來解決：一電晶體裝置，一用以 操作一電晶體裝置作為一資料記憶體之方法，與一用以製 造一電晶體裝置之方法，其中該等電晶體裝置具有根據一 -9 - 本紙張尺度通用中國國家標準(CNS) Α4規格(210 X 297公釐） 556345 A7 B7 五、發明説明（7 ) 些獨立專利申請之特點。 一電晶體裝置具有一基質與一垂直電晶體。該垂直電晶 體具有，作為其之第一部份：第一電極區，第二電極區， 其中第二電極區配置成為實質上位於第一電極區之上，一 位於第一電極區與第二電極區間之通道區，一位於通道區 之旁之閘極區，與一位於閘極區及通道區間之電氣絕緣層 序列。在此種情形之下，電氣絕緣層序列之相互空間分離 及電氣解耦合之二區在每一種情形中充當電荷載子之儲存 處。 本發明之一基本理念是以下列事實為基礎：為進一步增 加儲存密度，2-位元記憶體電晶體在晶片上受到垂直整合 ’而非以平面方式整合，且晶片之個別電晶體之平面尺寸 以此方式受到降低。當一電壓施加於一電晶體時，源極與 沒極是利用該電晶體之二電極區來形成。在此種情形之下 ’源極具有低於汲極之電位。 因此，根據本發明，二局部分離之記憶體區形成於電氣 絕緣層序列，其中一記憶體區配置於電氣絕緣層序列之源 極側，且另一記憶體區配置於電氣絕緣層序列之汲極側。 形成於第一電極區與第二電極區之間之通道除此之外可具 有一相當大大小，且該大小與該等平面尺寸解耦合。因此 可確保位於第一電極區與第二電極區之旁之二記憶體區不 會相互地彼此影響。 在漂浮電極之情形中一資訊項通常是藉由F〇wia_ Ncmiheim穿透電子來儲存。在電氣絕緣層序列之情形中， -10- 556345 〔、發明説明（ 相對地，貝訊是藉由加速（所謂之"熱"）通道電子來儲存。產 =加速之通道電子所需之電壓低於產生Fowler-Nordheim 穿透電子所需之電壓。根據本發明，資訊是儲存於一電氣 絕緣層序列，且因此記憶體電晶體之程式設計與消除所需 之電魔皆低於漂浮閘極情形所需之電麼。因此，記情體區 形成於—電氣絕緣層序列也致能儲存密度之進_步增 電晶體裝置因此具有下列優點：垂直電晶體致能一節省 空間裝置’亦即高儲存密度’與電子元件之穩定操作性。 本發明之另-方面在於下列事實：在垂直電晶體中可 在第-電極區與第二電極區之間形成一相當長之通道。這 可在電晶體裝置之程式設計期間防止第一電極區與第二電 ，區之間之電流流動之擊穿，且不會出現通道之巨大一維 範圍對於健存密度所造成之不良效應。這是由於下列事實 具有—垂直導電通道之-電晶體對於裝置表面之面積需 來’’’、？於通道之長度。因此，本發明之電晶體裝置提供一 結合高儲存密度與穩定操作性之裝置。 a 儲存2位元之資料量於垂亩雷日辨β 貝丁寸置π S直1：日日體疋猎由電氣絕緣層序列 來實現’纟中電氣絕緣層序列沿通道區延伸於第—電極區 與第二電極區之間。電氣絕緣層序列最好具有一層序列 其中包含第-氧化物層，一氮化物層，與第二氧化物層。 因此’在每-種情形中氮化物層在二側皆受到一氧化物層 之包圍。此種層序列稱為0Ν0層序列。通常二氧化^ (si〇2)是作為二氧化物層之材料，且氮切⑶爪)是作為氣 化物層之材料。處於電荷載子型態之第一位元可儲存於 -11 -
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ΟΝΟ層序列之氮化物層之一區，其中該區實質上位於第一 電極區，通道區，肖閘極區之間。以一與第一位元維持空 間刀離且電氣解耦合之方式，處於電荷載子型態之第二位 元可儲存於0Ν0層序列之氮化物層之另一區，其中該區實 質上配置成為位於第二電極區，通道區，肖閘極區之間。 因此，二位元可餘存於本發明之電晶體裝置之垂直電晶體。 包含一位70之二兀資訊項可儲存於根據本發明之一垂 直電晶體之0Ν0層序列的氮化㈣，如下所述。如果電荷 載子儲存於0Ν0層序列之前述二區其中之一，則這可解讀 成為具有第一邏輯值”1”之二元資訊。相對地，如果沒有電 荷載子受到儲存，則這可解讀成為具有第二邏輯值"〇，，之二 元:貝訊帛邏輯值疋藉由注入加速（”熱"）冑荷載子於氛 化物層之對應記憶體區來受到儲存。 最好，在電晶體裝置中，通道區受到ρ型摻雜，且二電極 區=到型摻雜。”表示一具有11型摻雜原子及特別大粒 子密度之摻雜，以致η+型摻雜區具有特別低之電阻。視施 ，那些電壓於該二電極區之間而$，第一電極區變為源極 區且第一電極區變為汲極區，或第一電極區變為汲極區且 第二電極區變為源極區。 若要形成具有多個記憶體電晶體之記憶體裝置，根據本 發明之記憶體裝置最好具有多個垂直電晶體，其中該等垂 直電晶體在基質中是配置成為彼此相鄰。明確地說，此種 電晶體裝置纟電晶ϋ裝置之程式設計與讀出 當短之信號傳播時間。 -12- 556345 A7 B7
五、發明説明（1〇 最好’在具有多個垂直電晶體之電晶體裝置中，一電氣 絕緣區使得第一電極區及/或第二電極區與他/他們之周圍解 輕合’除了通道區與電氣絕緣層序列以外，其中第_電極 區及/或第二電極區至少部份受到該電氣絕緣區之包圍。這 可防止’由於空間電荷區之形成，自一垂直電晶體之一電 極區至一相鄰垂直電晶體之對應電極區之電流流動的擊穿 ^細*加電壓時，此種空間電荷區總是形成於垂直電晶體 之第一電極區與第二電極區之周圍。
裝 一電極區受到電氣絕緣媒體，例如二氧化矽層，之部份 包圍之事實可防止此電極區與一相鄰垂直電晶體之對應電 極區之間之不良”串音"。為避免穿透電流，電氣絕緣媒體 之層厚度必須選得相當大。因此，藉由適當提供之電氣絕 緣區’可避免不同位元線之間，亦即一垂直電晶體之一電 極區與另一相鄰垂直電晶體之一對應電極區之間，之，，串音·，。 訂
具有前所展現之組態之記憶體裝置因此具有下列優點： 垂直電晶體之電極區之至少部份封裝致能一節省空間裝置 ’亦即南儲存密度，與穩定操作性。明確地說，用以程式 設計該裝置之相當高電壓可施加於此種電晶體裝置，且不 會出現不良效應，例如寄生電流。 為達成一具有多個垂直電晶體之記憶體裝置之信號傳播 時間的進一步縮短，根據本發明之另一組態，記憶體裝置 之所有垂直電s曰體之第一電極區彼此電氣搞接。因此，記 憶體裝置之所有垂直電晶體之一共用電極區受到形成。此 共用電極區是以"共用源極"或另外，，共用汲極，，這些術語來稱
556345 A7 B7 五 、發明説明（Μ 呼〇 另外，在電晶體裝置中，閘極區可以一非對稱方式受到 一電氣絕緣區之至少部份包圍，以致一垂直電晶體之問極 區與相鄰之垂直電晶體形成電氣解耦合。"以一非對稱方式，， 意謂，例如，電氣絕緣區只提供於壕溝之一側壁，且因此 隔絕壕溝之該側壁與閘極區。以此方式，也可防止電晶體 裝置之第一垂直電晶體之閘極區與電晶體裝置之第二垂直 電晶體之通道區的不良電氣耦合。如果電氣絕緣區是提供 成為其至少部份包圍一垂直電晶體之閘極區，則可確保， 在未耦接至所考慮之閘極區之其他通道區，耦接至其他通 道區之垂直t晶體之特性不t受到％加於該閘才亟區之 之影響。 -用以操作-電晶體裝置作為一資料記憶體之方法受 解釋如下’根據該方法可操作前述之電晶體裝置以作為 資料記憶體。本發明之電晶體裝置可作為—具有高儲 度之册麵（電氣消除與程式設計型唯讀記憶體）。 根據用以操作-電晶體裝置作為資料記憶體之方法，自 先利用指配給第一電極區之電氣絕緣 ^ ^ ^ ^ ^ ., L 層序列之该Q來形成 體。同樣地利用指配給第二電極區之電氣絕 :層：列之該區來形成第二資料記憶體。最後，在每一 情形中-位元可儲存於該二資料記憶 體讀出，或自該二資料記憶體中消除。目一““ 理論上，藉由下列方式可儲存二 裝置之垂宣雷曰舻·^ 位兀之資料量於電晶邇 曰日·〆A電荷載子於鄰接電極區 之ΟΝΟ層 到 密 首 種 憶 體 -14- 556345 A7
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線 556345 A7 B7 五、發明説明（13 ) 用以操作一電晶體裝置作為資料記憶體之方法提供一方 一 法’且藉由該方法可讀出儲存於ΟΝΟ層序列之氮化物層之 二資料記憶體的資訊。 可藉由下列方式自二資料記憶體其中之一讀出一位元： 施加第一讀出電壓於閘極區，且同時，施加第二讀出電壓 於第一電極區或第二電極區。在此種情形中，二讀出電壓 之大小與正負號應受到適當選擇。明確地說，二讀出電壓 應選擇成為小至足以排除來往於氮化物層之電子穿透電流 之形成。在此種情形中，第二讀出電壓可小於或大於第一 讀出電壓。 為讀出儲存於第二電極區附近之氮化物層之二元資訊， 施加第一讀出電壓於閘極區以使二電極區之間之通道變為 導電。另外’施加第二讀出電壓於第二電極區，因此自第 電極區至第二電極區之電子流受到產生。此電流是由裝 置之電導率來決定。電導率特別是由侷限於第二電極區附 近之氮化物層之電荷載子來決定。此電流之特徵可用以確 定是否電荷載子固定於第二電極區附近之氮化物層，以致 記憶體具有第一邏輯值”丨"，或者是否無電荷載子固定於第 二電極區附近之氮化物層，以致記憶體具有第二邏輯值"〇,， 。=一類似方式，第一電極區附近之氮化物層之二元資訊 可藉由下列方式來讀出：施加第一讀出電壓於問極區，以 使二電極區之間之通道變為導電，且同時，施加第二讀出 電壓於第-電極區，以致自第二電極區至第一電極區之電 子流受到產生。該電流之特徵再一次允許獲得下列結論： -16-
五、發明説明（14 ) 是否電荷載子固定於第一電極區附近之氮化物層，以致記 隐體具有第一邏輯值”1”，或者是否無電荷載子固定於第一 電極區附近之氮化物層，以致記憶體具有第二邏輯值"0，，。 用以操作一電晶體裝置作為資料記憶體之方法另外提供 厂方法，且藉由該方法可消除儲存於資料記憶體之資訊 π消除”這個術語表示重置所有二元記憶體成為邏輯值，，0，，， 亦即可能侷限於一垂直電晶體之0Ν0層序列之氮化物層的 電荷載子由於此消除皆受到移除。電荷載子之移除是藉由 注入所謂之，，熱"電洞於0Ν0層序列來實現，其中注入之帶 正電之電洞與帶負電之電子重新結合，且因此，一淨電荷 不再儲存於ΟΝΟ層序列。 一貝料記憶體之位元是藉由下列方式來消除··同時，施 加第一消除電壓於第一電極區，施加第二消除電壓於第二 電極區，且施加第三消除電壓於閘極區。在此種情形之下 ，第三消除電壓應選擇成為其遠低於第一消除電壓，且也 遠低於第二消除電壓。在此種情形之下，第一消除電壓與 第二消除電壓可具有相同之絕對值。 ^ 藉由施加相當高之負第三消除電壓於閘極區，且在每一 種情形中藉由分別施加相當高之第一與第二消除電壓，其 中正電壓分別施加於第一電極區與第二電極區，則電洞， 亦即帶正電之電荷載子，沿導電通道受到加速，以致"熱·， 電洞穿透氧化物層至〇ΝΟ層序列之氮化物層，且與侷限於 該處之電子重新結合。在該等資料記憶體中，其中在消除 運作之前電荷載子受到侷限，且因此具有第一邏輯值,，Γ， 本紙張尺度適用巾@ @家標準(CNS) Μ規格(21〇; 297公釐) -17- 556345 五、發明説明（ 之二元資訊項受到儲. 到重置成為第二在電荷平衡之後該資訊項現在受 根據本發明之择竹— 提供一方法，且該方：=裝置作為資料記憶體之方法 置之每-電曰俨， 二位元於本發明之電晶體裝 -電晶體之:位元:、讀取及消除本發明之電晶體裝置之每 如果電晶體裝置受 垂直電晶體最好配置乂:作皮：:乍：一記憶趙裝置，則多個 成為彼此相鄰。另外，所有垂直電晶 =第-電極區最好皆彼此電氣輕合，且因此一"共用源極" =' ，·區受到形成。這可加速信號傳播時間，且 因=加速記㈣裝置之料，讀取及消除程序。 π=藉由下列方式來儲存於具有耗合第-電極區之 2 、之-特定垂直電晶體的第—資料記憶體：在該 直電晶體中’施加第一儲存電壓於第二電極區，且 同時’：加第二儲存電壓於閘極區。作為-替代方案，一 ::::由下列方式來儲存於具有耦合第-電極區之記憶 品二之肖定垂直電晶體的第二資料記憶體：施加第 一儲存電壓於第-電極區’2同時在該特定垂直電晶體中 力第__儲存電壓於閘極區。該二儲存電壓應選擇成為 八適备之大小與適當之正負號。在此種情形之下，第二 儲存電壓應選擇成為其之大小大於第一儲存電壓之大小。 可=由下？j方式自具有耗合第__電極區之記憶艘裝置之 -特定垂直電晶體的第_資料記憶鱧中讀出_位元：施加 第一讀出電壓於第-電極區，且同時在該特定垂直電晶趙
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中，施加第二讀出電壓於閘極區。相對地，可藉由下列方 式自具有輕纟苐一電極區之記憶體裝置之一特定垂直電晶 =的第二資料記憶體中讀出一位元：施加第一讀出電壓： 電。區且同時在該特定垂直電晶體中，施加第二續 出電壓於閘極區。該二讀出電壓應選擇成為具有適當之^ 小與適當之正負號。在此種情形之下，第二讀出電壓可大 於或小於第-讀出電壓。 大 最後，可藉由下列方式自具有耦合第一電極區之記憶體 特疋垂直電晶體的二資料記憶體中消除位元：同 時，施加第一消除電壓於第一電極區，施加第二消除電壓 於第一電極區，且施加第三消除電壓閘極區。該等消除電 壓應選擇成為具有適當之大小與適當之正負號。在此種情 形之下’第三消除電壓應選擇成為遠低於第一消除電壓， 且也遠低於第二消除電壓。第三消除電壓最好是選擇成為 負的。在此種情形之下，第一消除電壓與第二消除電壓可 具有相同之絕對值。 另外，本發明提供一用以製造根據本發明（根據前述說明） 之一電晶體裝置之方法。根據該方法，首先，利用一基質 ’ 一通道層’一電極層與第一電氣絕緣層來形成一層裝置 。接著在層裝置中建立一壕溝，該壕溝延伸至通道層，且 ’在此程序中，利用通道層來形成一通道區並利用電極層 來形成第一電極區。在此之後，第二電氣絕緣層形成於壕 溝之内部區域，且再度自該内部區域之一區中移除第二電 氣絕緣層，其中該區位於壕溝之内部區域之一橫向上區。 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公袭：) 556345 A7 B7
因此，第二電極區形成於壕溝，其中篦- τ罘一電極區形成於第 二電氣絕緣層，除了第二電極區耦接至通道區之該區以 。現在，一電氣絕緣層序列受到施加。最德，一 夕 取便 閘極區形 成於該電氣絕緣層序列。 根據另一方法，首先利用一基質，第一電極區，一通道 層與一電極層來形成一層裝置。接著在該層裝置中建立= 壕溝’該壕溝一直延伸至第一電極區，且，在此程序中， 利用通道層來形成一通道區並利用電極層來形成第二電極 區。在此之後’ 一電氣絕緣層序列形成於第一電極區與第 二電極區之上’且橫向位於通道區。最後，一閘極區形成 於該電氣絕緣層序列。 在此種情形中，個別之方法步驟是藉由已知之方法，例 如光刻法，氣相外延，陰極濺鍍與其他方法，來實施。在 本發明之電晶體裝置之製造中最好使用下列材料··通道區 是利用p型摻雜半導體材料來製造。第二電極區是利用n+型 摻雜半導體材料來製造。第一電氣絕緣區是利用氮化矽 (SisN4)來製造。第二電氣絕緣區是利用二氧化矽（Si〇2)來製 造。第二電極區是利用n+型摻雜半導體材料來製造。電氣 絕緣層序列是利用一層序列來製造，其中該層序列包含第 一氧化物層，一氮化物層與第二氧化物層（ΟΝΟ層序列）。閘 極區是利用η型摻雜半導體材料來製造。而且第一電極區及 /或閘極區是利用polysilicon，亦即多晶矽，來製造。 就功能而言，第一電氣絕緣區與第二電氣絕緣區是用以 形成前述之電氣絕緣區，且該電氣絕緣區至少部份包圍第 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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一電極£及/或第一電極區’以致第一電極區及/或第二電極 區與他/他們之周圍是電氣解耦合，除了相關之通道區與電 氣絕緣層序列以外。該電氣絕緣區也可部份包圍閘極區， 以致閘極區只透過電氣絕緣層序列來只耦接相關之通道區 ，然而閘極區與其他之相鄰通道區是電氣解耦合，其中該 電氣絕緣區是由第一電氣絕緣區與第二電氣絕緣區來形成 。雖然第一電氣絕緣區與第二電氣絕緣區不一定要利用相 同之材料來製造，但是他們皆可利用，例如，二氧化石夕 (Si02)來製造。 本發明之示範實例展示於附圖，且更詳細解釋於下文。 在此種情形之下，相同之參考符號表示相同之元件。 在下列附圖中： 圖1展現一根據先前技術之2 -位元記憶體電晶體； 圖2展現一根據本發明之第一示範實例之電晶體裝置的系 意圖’且該電晶體裝置具有一垂直電晶體； 圖3展現一根據本發明之第二示範實例之電晶體裝置的橫 截面，且該電晶體裝置具有多個垂直電晶體； 圖4A展現一根據本發明之一較佳示範實例之層裝置，在 第一方法區段之後，的橫截面，其中該方法是用以製造〆 具有多個垂直電晶體之本發明之電晶體裝置· 圖4B展現一根據本發明之一較佳示範實例之層裝置，在 第二方法區段之後，的橫截面，其中該方法是用以製造〆 具有多個垂直電晶體之本發明之電晶體裝置· 圖4C展現一根據本發明之一較佳示範實例之層裝置，在 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公董） 556345 A7 一 —__B7 五、發明説明（19 ) 第三方法區段之後，的橫截面，其中該方法是用以製造一 具有多個垂直電晶體之本發明之電晶體裝置； 圖4D展現一根據本發明之一較佳示範實例之層裝置，在 第四方法區段之後，的橫截面，其中該方法是用以製造一 具有多個垂直電晶體之本發明之電晶體裝置； 圖4E展現一根據本發明之一較佳示範實例之層裝置，在 第五方法區段之後，的橫截面，其中該方法是用以製造一 具有多個垂直電晶體之本發明之電晶體裝置； 圖4F展現一根據本發明之一較佳示範實例之層裝置，在 第六方法區段之後，的橫截面，其中該方法是用以製造一 具有多個垂直電晶體之本發明之電晶體裝置； 圖5展現一根據本發明之第三示範實例之電晶體裝置的橫 截面’且該電晶體裝置具有多個垂直電晶體；且 圖6展現一根據本發明之第四示範實例之電晶體裝置的橫 截面，且該電晶體裝置具有多個垂直電晶體。 圖2展現一根據本發明之第一示範實例之電晶體裝置2〇〇 的示意圖，且電晶體裝置200具有一垂直電晶體。 電晶體裝置200具有一基質201與一通道層202-施加於基質 201之上-一環溝建立於該通道層，以致一通道區2Q3形成於 該壕溝旁。一垂直電晶體形成於壕溝之邊緣。垂直電晶體 具有第一電極區204與第二電極區205，且該二電極區輕接 至通道區203。根據此示範實例，第一電極區2〇4是源極區 且第二電極區205是汲極區。另外，垂直電晶體具有一電氣 絕緣層序列206，且電氣絕緣層序列206沿通道區203延伸於
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556345 A7 __ B7 五、發明説明（2〇 ) 第一電極區204與第二電極區205之間。
線 \ 此外，垂直電晶體具有一導電閘極區207，且閘極區2〇7 配置於電氣絕緣層序列206以致導電通道可形成於第一電極 區204，第二電極區205與電氣絕緣層序列206之間之通道區 203。垂直電晶體分別具有電氣絕緣區21〇與211，其中電氣 絕緣區210與211分別至少部份包圍第一電極區2〇4與第二電 極區205，以致第一電極區204及第二電極區205與他們之周 圍分別是電氣解耦合，除了通道區203與電氣絕緣層序列 206以外。在此範例中電氣絕緣區21〇與211分別是任選的。 電氣絕緣層序列206至少部份垂直於基質2〇〇之表面。 另外，根據圖2，一電氣絕緣區212至少部份包圍閘極區 207。電氣絕緣區212也是任選的。 圖2所展示之電晶體裝置2〇〇之操作方法說明於下文。就 功能而言重要的是，尤其，下列特點：電氣絕緣層序列2〇6 之指向實質上垂直於基質201之表面。第一電極區2〇4,第 二電極區205與閘極區207之至少部份電氣絕緣封裝21〇 , 211 , 212致能一根據本發明之具有多個垂直電晶體之裝置 於一記憶體裝置’其中該記憶體裝置具有高儲存密度，且 該記憶體裝置之相鄰垂直電晶體未對於彼此造成不良之相 互影響。這可分別防止一電晶體裝置之二相鄰垂直電晶體 之相鄰位元與字組線之間，亦即電極區2〇4，2〇5與閘極區 207之間，的電流擊穿。 電氣絕緣層序列206是配置成為實質上垂直於電晶體裝置 2 00之表面這項事實使得下列變為可行：形成一具有相當長 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 556345
之長度之電氣絕緣層序列206，但不會增加一記憶體裝置之 垂直電晶體對於該記憶體裝置之表面的面積需求。一延伸 至相當長度之電氣絕緣層序列206只會增加壕溝之深度，然 而儲存密度（記憶體裝置之每一表面之垂直電晶體數目）卻不 會降低。一相當長之電氣絕緣層序列2〇6是用以，當施加高 電壓於閘極區207與第一電極區204或第二電極區2〇5時，防 止第一電極區204與第二電極區205之間之電流之擊穿。 如果可儲存二位元之資料量之電晶體裝置2〇〇的垂直電晶 體受到程式設計，讀取或消除，如下文將進一步說明，則 前述之寄生電流可出現。下文將參照圖2來解釋二位元之資 料篁如何儲存於垂直電晶體之方式。電氣絕緣層序列206之 建k疋這項工作之關鍵。根據本發明之第一示範實例，電 氣絕緣層序列206是提供作為一 ΟΝΟ層序列。該ΟΝΟ層序列 具有一配置於二氧化物層之間之氮化物層，其中該氮化物 層是利用氮化矽（S“N4)來構成，且該二氧化物層是利用二 氧化矽（Si02)來構成。 在每一種情形中一位元之資料量可儲存於電氣絕緣層序 列206之氮化物層之空間相互分離且電氣解耦合之二區2〇8 ’ 209 ’其中該二區分別位於通道區203，閘極區207與第一 電極區204及第二電極區205之間。記憶體區208，209在圖2 中是藉由虛線圓來受到視覺強調，且分別配置於源極側與 汲極側。一具有邏輯值”丨"或"〇"之二元資訊項可藉由下列方 式來儲存於二區208，209 :由於分別施加適當之電壓於第 電極區204，第二電極區205與閘.極區207 ,使得電子電荷 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 556345 A7 _____ Β7 五、發明説明（22 ) 載子此夠穿透進入-一 3己憶體區208，209。如果電子電荷載 子永久儲存於二記憶體區208，209其中之一，則第一邏輯 值1存在於對應之§己憶體區2 〇 8或2 0 9，否則則是第二邏輯 值Π0Π存在於對應之記憶體區208或209。 下文將參照圖3來說明一根據本發明之第二示範實例之電 晶體裝置300，且電晶體裝置3〇〇具有多個垂直電晶體。 電晶體裝置300具有一基質301與一通道層302-施加於基質 301之上-其中多個壕溝建立於該通道層，以致在每一種情 形中通道區303形成於二壕溝之間。另外，電晶體裝置3〇〇 在由一壕溝與一通道區303所形成之每一區中包含一對應垂 直電晶體。每一該等垂直電晶體具有第一電極區3〇4與第二 電極區305，且該二電極區皆耦接至該等通道區3〇3恰好其 t之一。另外，每一垂直電晶體皆包含一電氣絕緣層序列 306，且電氣絕緣層序列306沿通道區3〇3部份延伸於第一電 極區304與第二電極區305之間。 導電閘極區3 0 7配置於電氣絕緣層序列3 〇 6，以致一導 電通道可形成於第一電極區304與第二電極區305之間之耦 合區，其中該耦合區位於電氣絕緣層序列3〇6旁之通道區 303。另外，每一垂直電晶體分別具有電氣絕緣區3〇8與 3〇9，其中電氣絕緣區308與3〇9至少部份包圍第一電極區 304 ’第二電極區305與閘極區307，以致第一電極區3〇4 , 第二電極區305及閘極區3 07與他們之周圍是電氣解耦合， 除了相關之通道區303與相關之電氣絕緣層序列3〇6以外。 電氣絕緣層序列306至少部份垂直於電晶體裝置3〇〇之表面。 -25- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 556345 A7 ______B7 五、發明説明（23 ) 另外’圖3展現電氣絕緣層序列3〇6之二記憶體區3丨〇， 3 11 ’其中該一記憶體區是以虛線圓之型態來受到視覺強調 。在每一種情形中一位元之資料量可儲存於每一記憶體區 310 ， 311 〇 根據圖3所示之本發明之第二示範實例，電晶體裝置3〇〇 之各種組成元件最好使用下列材料：基質3〇1與通道層3〇2 是利用p型摻雜半導體材料，例如矽，來製造。第一電極區 304是利用n+型摻雜半導體材料，例如多晶矽，來製造，且 第一電極區304之一耦接至通道區303之區最好是利用n型摻 雜半導體材料來製造。此n型摻雜區是以分離於第一電極區 304之η+型摻雜區之一虛線來展示於圖3。第二電極區3〇5也 是利用η+型摻雜半導體材料，例如矽，來製造。 如前所述，電氣絕緣層序列306包含，依照固定順序，利 用一氧化石夕（Si〇2)來構成之第一氧化物層，利用氮化石夕 (si#4)來構成之氮化物層，與利用二氧化矽（Si〇2)來製造之 第二氧化物層。根據圖3所示之本發明之第二示範實例，電 氣絕緣層序列306沿整個電晶體裝置3〇〇不間斷地延伸。這 是一製造方法之結果，如圖3所示之本發明之第二示範實例 可藉由此製造方法來製造’且下文將進一步詳細解釋該製 造方法。 閘極區307是利用n型摻雜半導體材料，例如多晶矽，來 製造。電氣絕緣區308，309是藉由一利用氮化石夕（^队）來 構成之層與一利用一乳化石夕（Si〇2)來構成之層來實現，其中 藉由該一電氣絕緣區，根據本發明，第一電極區第二 -26- 本紙張尺度適财國國家標準(CNS) A4規格(21GX 297公爱） ------ 556345
電極區3G5及閘極區3G7與他們之周圍是至少部份電氣解搞 合。電氣絕緣區309之垂直上區具有下列效應：一，，垂直 ΟΝΟ電晶體”只形成於一壕溝之二側壁其中之一，其中該垂 直上區相當厚。因此，例如，一垂直電晶體之第二電極區 305所產生之熱"電荷載子無法影響配置於相反側壁之垂直 電晶體之特性。 下文將參照圖3與表1來說明一種操作一電晶體裝置3〇〇作 為資料記憶體之方法。 下文將解釋一種操作一電晶體裝置作為資料記憶體之方 法之一示範貫例。該方法是利用圖3所示之電晶體裝置 之範例來說明。根據此方法，記憶體區3丨〇與3丨丨形成分離 之資料記憶體，其中在每一種情形中一位元可受到儲存， 讀出與消除；其中第一電極區304與第二電極區305 ,在一 方面，與通道區303以及電氣絕緣層序列3〇6 ,在另一方面 ，受到耦接。
儲/ 存 讀 出 消除 電壓 記憶體區 311 記憶體區 310 記憶體區 311 記憶體區 310 記憶體區 310 ， 311 第一電極 區304 0V 5V 1.2V 0V 5V 第二電極 區305 5V 0V 0V 1.2V 5V 閘極區 307 10V 10V 2V .2V -5V -27- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) ；· 裝 訂
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表1 :當分別儲存，讀出與消除電晶體裝置3〇〇之一垂直電 晶體之對應記憶體區31〇，311時，分別施加於第一電極區 304，第二電極區305與閘極區307之電壓。 °° 藉由參看表1 ,首先一方法之解釋受到提供，其中藉由該 方法可儲存二位元於電晶體裝置3〇〇。為儲存具有第一邏輯 值"1”之一位元之資料量於記憶體區311，施加5从之第一程 式設計電壓於第二電極區3〇5，且同時，施加1〇v之第二程 式设汁電壓於閘極區3〇7。未施加任何電壓於第一電極區 304。施加於閘極區307之第二程式設計電壓導致一導電通 道沿電氣絕緣層序列306形成於第一電極區3〇4與第二電極 區305之間。施加於第二電極區3〇5之5 v之第一程式設計電 壓在第一電極區304與第二電極區305之間產生一電子流， 且因此加速之電子穿透至記憶體區311之電氣絕緣層序列 306之氮化物層，且永久留在該處。如果沒有電子永久侷限 於記憶體區3 11，則此對應於第二邏輯值，，〇，，。 為儲存具有第一邏輯值"1”之一位元之資料量於記憶體區 310,施加5V之第一程式設計電壓於第一電極區3〇4，且同 時施加ιον之第二程式設計電壓於閘極區3〇7。未施加任何 電壓於第二電極區305。施加於閘極區307之第二程式設計 電壓導致一導電通道沿電氣絕緣層序列3〇6形成於第一電極 區304與第二電極區305之間。施加於第一電極區3〇4之5¥之 第一程式設計電壓在第二電極區3〇5與第一電極區3〇4之間 產生一電子流，且因此電子穿透至記憶體區3 1〇之電氣絕緣 層序列306之氮化物層，且永久留在該處。如果沒有電子永 -28- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 556345 五、發明説明（26 ) 久侷限於記憶體區31〇，則此對應於第二邏輯值，，〇”。 β月再久參看表1，下文提供一方法之說明，其中藉由詨 方法健存於電晶體裝置之二位元之資料量可受到讀出y 為讀出儲存於第二電極區305附近之記憶體區311之位元， 施加L2V之第-讀出電壓於第—電極區綱，且同時，施加 2 V之第一 3貝出電壓於閘極區3〇7。未施加任何電壓於第二電 極區305。如果電荷載子存在於記憶體區3ΐι(第一邏^值 1”），則記憶體區311附近之電導率將不同於如果電荷載子 不存在於記憶體區311(第二邏輯值，，〇”）情形之電導率。根據 沿導電通道在第一電極區3〇4與第二電極區3〇5之間之電流 j因此可讀出，由於施加之電壓信號，是否儲存於記憶體 區311之二疋資訊具有第一邏輯值"丨"或第二邏輯值"〇"。施 =之電壓信號是選擇成為夠小，以致通往，來自或經由電 氣絕緣層序列306之穿透電流不會發生。 體 施 為讀出儲存於第一電極區304附近之記憶體區3 ι〇之位元 ’施加1.2V之第一讀出電壓於第二電極區3〇5，且同時，施 加2V之第二讀出電壓於閘極區3〇7。未施加任何電壓於第一 電極區304。如果電荷載子存在於記憶體區31()(第_邏輯值 1Π)，則記憶體區310附近之電導率將不同於如果電荷載子 不存在於記憶體區310(第二邏輯值，，〇”）情形之電導率。根據 沿導電通道在第二電極區3〇5與第一電極區3〇4之間之電流 ，因此可讀出，由於施加之電壓信號，是否儲存於記憶以 區310之二元資訊具有第一邏輯值"丨，，或第二邏輯值”〇,。 加之電壓信號是選擇成為夠小，以致通往，來自或經由電 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) -29- 556345
氣絕緣層序列306之穿透電流不會發生。
裝 另外，根據本發明用以操作一電晶體裝置作為資料記憶 體之方法之示範實例具有一方法，其中藉由該方法，可儲 存於電晶體裝置3 0 0之每一垂直電晶體之二位元的資料量可 受到消除。請參看表1，為達成此目標，施加5V之第一消除 電壓於第一電極區304,施加5V之第二消除電壓於第二電極 區305，且施加-5V之第三消除電壓於閘極區3〇7。由於該等 電壓信號，電洞，亦即正電荷载子，受到加速及穿透進入 電氣絕緣層序列306之記憶體區31〇, 311，其中電子電荷載 子侷限於該二記憶體區。帶正電之電洞與帶負電之電子在 該處重新結合以形成消失之總電荷。因此，電子電荷載子 自電氣絕緣層序列306受到移除，其中該等電子電荷載子， 在消除運作之前，永久侷限於記憶體區3 1〇 , 3丨丨之氮化物 層，以表示第一邏輯值”1、因此，在消除運作之後，儲存 訂
線 於電晶體裝置300之一垂直電晶體之二位元皆重置成為第二 邏輯值”0”。 下文將參照圖4A ,圖4B ,圖4C，圖4D ,圖4E與圖4F來解 釋根據本發明用以製造一電晶體裝置3〇〇之方法之一較佳示 範實例’其中電晶體裝置300具有多個垂直電晶體。 第一方法區段是參照圖4 A來受到說明。所用之啟始材料 疋一石夕基質401，且如果藉由適當之表面遮罩，可在基質 401之表面形成一二氧化矽層（未展示於該圖）。這可藉由， 例如，氧化與，如果適合的話，矽表面之圖樣化，來實現。 藉由一佈植方法，p型摻雜原子可置入裝置之一表面區， -30-
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、人汜成P型摻雜通道層402於基質401。剩餘之未經處理基一 質是以參考號碼301來表示。 、在下一方法步驟中，裝置表面之二氧化矽層或二氧化矽 遮罩是藉由適當之蝕刻技術來受到蝕刻。在下一步驟中， 藉由佈植方法使得!!型摻雜原子進入p型摻雜通道層4〇2之一 表面區，以因此形成一n+型摻雜，亦即高度η型摻雜，第二 電極層403。 在下一步驟中，施加一氮化矽層4〇4於n+型摻雜第二電極 層403_之表面，其中氮化矽層4〇4是電氣絕緣且作為一鈍化 層。氮化矽層404之施加與施加一材料於一表面之所有下述 方法步驟皆是使用一適用對應之個別情形之標準方法來實 施:例如氣相沉積（CVD),蒸汽沉積或陰極濺鍍。在前述之 該等方法步驟受到實施之後，即可獲得圖4A所示之層裝置 400A 〇 下文將參照圖4B來說明第二方法區段。 首先，多個壕溝形成於層裝置4〇〇A，該等壕溝之指向實 質上是彼此平行，且如圖4B所示，實質上垂直延伸通過整 個氮化矽層404直到進入通道層4〇2。該等壕溝最好深入通 道層402至大約〇·3微米之深度。 該等壕溝可藉由，例如，光刻法來建構於層裝置4〇〇A。 在光刻法期間，首先施加一光阻劑於層裝置4〇〇八之表面， 且接著根據该專壕溝之所要配置，亦即該等壕溝之寬度與 間隔，藉由適當之遮罩，來選擇性暴露該表面。其後，藉 由一適當蝕刻技術來移除暴露之表面區之光阻劑，且隨後 -31 · 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公 556345
，首先氮化矽層404之未覆蓋區，且接著^型摻雜第二電極 區403與p型摻雜通道層402受到蝕除。因此，第一電氣絕緣 區308是利用氮化矽層404來形成，第二電極區3〇5是利用〆 型摻雜第二電極層403來形成，且通道區3〇3是利用p型摻雜 通道層402來形成。p型摻雜通道層4〇2之剩餘區現在是以參 考號碼302來表示。隨後裝置之未經暴露表面區之光阻劑受 到移除。在下一方法步驟中，壕溝之未覆蓋矽表面區受到 ；· 裝 氧化，以形成二氧化矽（Sioj。因此，一二氧化矽層4〇5形 成於缘溝。 在前述該等方法步驟受到執行之後，即可獲得圖4B所示 之層裝置400B。 下文將參照圖4C來說明第三方法區段。 訂
線 施加一由多晶矽來構成之多晶矽層於層裝置4〇〇b ,其中 該多晶矽層是n+型摻雜，且因此具有高電導率。接著藉由 適當之蝕刻技術自層裝置4〇〇B之一些表面區中移除多晶矽 層，其中該等表面區形成壕溝之間之中間區。換句話說， 藉由對於層裝置400B之沉積運作與蝕刻運作，在每一壕溝 中 由夕曰曰石夕構成之南度n+型摻雜第一電極層406形成於 二氧化矽層405。這導致圖4C所示之層裝置4〇〇C。 下文將參照圖4D來說明第四方法區段。 自圖4C所示之層裝置4〇〇c繼續，施加一二氧化石夕層於該 裝置。這是藉由使用適當之沉積方法來實現。接著藉由光 刻法來部份移除二氧化矽層。如圖4D所示，二氧化矽層是 自壕溝間之表面區與根據圖4D之每一壕溝之一左側區中受 -32-
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到移除，以致一二氧化矽牆407保留於根據圖4D之每一壕溝 =一右側區。根據一較佳示範實例，二氧化矽牆4〇7之厚度 是壕溝之寬度之大約二分之一。另外，根據圖4〇二氧化矽 層4〇5，-部份保留於每一壕溝之一左側區，其中該左側區 位於η型摻雜第一電極層4〇6與通道區3〇3之間之中間地帶 。連同二氧化矽牆4〇7與第二電氣絕緣區3〇9 ,二氧化矽層 405之剩餘部份形成。 曰 以前述方式移除二氧化矽材料可藉由，例如，一光刻法 來實現。首先，施加一光阻劑於層裝置4〇〇c之表面，且根 據所要之二氧化⑨圖樣化藉由適當之遮罩來暴露該表面。 接著藉由一適當之蝕刻技術來移除暴露之表面區之光阻劑 ,且隨後根據所尋求之結構藉由蝕刻來移除二氧化矽材料 。在下一步驟中，光阻劑是自裝置之未暴露表面區受到移 除’且因此可獲得圖4D所示之層裝置4〇〇D。 下文將參照圖4E來說明第五方法區段。 一薄層之無摻雜多晶矽施加於前述之層裝置。藉由一適 田方法在下一方法步驟中，該施加層受到移除，除了為 一壕溝之左下邊緣區所包圍之一間隙以外，根據圖4E，其 中η型摻雜第一電極層4〇6位於該壕溝（請參考圖4e)。如此 將留下由多晶矽所構成之無摻雜第一電極層4〇8，且〆型摻 雜第一電極層406藉由無摻雜第一電極層4〇8來耦接至通道 區303。無摻雜第一電極區4〇8形成，連同型摻雜第一電 極層406，第一電極區3〇4。前述之最後一方法步驟根據此 示範實例是藉ϋ當姓財法，例如濕性㈣，來執行 -33 -
556345 A7 B7 五、發明説明（31 ) 。圖4E所示之層裝置400E完成。 下文將參照圖4F來說明第六方法區段。 施加一電氣絕緣層序列306於層裝置400E。在本發明之此 示範實例中，電氣絕緣層序列306是一 ΟΝΟ層序列，且該 ΟΝΟ層序列具有一由氮化矽（Si3N4)所構成之氮化物層，其 中該氮化物層之二側皆受到由二氧化矽（Si〇2)所構成之一對 應乳化物層之覆蓋。在下一方法步驟中，施加η型摻雜多晶 矽於電氣絕緣層序列306。在此方法步驟之前就存在之壕溝 為此矽材料所填滿，以形成閘極區307。合成之平面表面另 外受到一 η型摻雜多晶矽層409之覆蓋。為產生一圖樣化多 晶矽裝置，一光阻劑可施加於η型摻雜多晶矽層4〇9 ,該光 阻劑可藉由在光刻法中受到暴露之光罩來受到圖樣化，且 一用以連接該等閘極區3〇7之結構可根據該光罩受到蝕刻進 入η型摻雜多晶石夕層409。光阻劑接著在下一方法步驟中受 到移除。 圖4F展現，在前所解釋之該等方法區段受到實施之後， 所獲得之層裝置400F。所獲得之層裝置適合作為一電晶體 裝置300，其中，如前所述，二位元可儲存於每一該等垂直 電晶體，且可讀取及消除每一該等垂直電晶體之二位元。 圖5展示一根據本發明之第三示範實例之電晶體裝置5⑻ ’其中電晶體裝置500具有多個垂直電晶體。 電aa體裝置5 00具有一基質501與第一電極區502，其中第 一電極區502根據此示範實例是源極區，且位於基質5(Π。 夕個通道區503形成於第一電極區5〇2。第二電極區5〇4配置 -34- 本紙張尺度適用中國國家標準(CNS) Α4規格(21〇χ 297公釐） 556345 A7 ___ B7 五、發明説明（32 ) 於每一通道區503之上，其中第二電極區504根據此示範實 例是對應之汲極區。另外，在電晶體裝置5〇〇中，一垂直電 晶體是利用第一電極區502，一對應之通道區503與第二電 極區504來形成，其中第二電極區5〇4配置於對應之通道區 之上。每一該等垂直電晶體因此耦接至該等通道區5〇3恰好 其中之一。在此種情形中，第一電極區5〇2延伸於所有垂直 電晶體之下。因此根據此示範實例，第一電極區5〇2清楚地 構成一共用源極區，其也稱為"共用源極，，。在每一垂直電 晶體中，第一電極區502在每一種情形中皆形成第一電極區 。因此，所有垂直電晶體之第一電極區皆具有均勻之電位 。這提供第一電極區502之電阻較低之優點，因而使得資料 記憶體之儲存，讀出與消除之信號傳播時間的進一步縮短 ’且電晶體裝置500之垂直電晶體之密度維持不變。 另外，電晶體裝置500包含一電氣絕緣層序列505，且電 氣絕緣層序列505覆蓋第一電極區502，通道區503與第二電 極區504之所有未覆蓋區。因此，電氣絕緣層序列505尤其 在每一垂直電晶體中沿通道區503在第一電極區502與第二 電極區504之間沿伸。電氣絕緣層序列505因此至少部份垂 直於電晶體裝置500之表面。 一導電閘極區506配置於電氣絕緣層序列505，以致一導 電通道可形成於第一電極區502與第二電極區504之間之每 一垂直電晶體之耦合區，其中該耦合區位於電氣絕緣層序 列505旁之通道區503。 另外’圖5展示電氣絕緣層序列505之二相互空間分離且 •35- 本紙張尺度適用中國國家標準(CMS) A4規格(210X297公釐） 556345 A7 B7 五、發明説明（33 ) 電氣解搞合之記憶體區507 ’ 508，其中該等記憶體區是以 虛線圓之型態受到視覺強調。在每一種情形中一位元之資 料量可儲存於每一資料記憶體區5〇7，508。 根據圖5所示之本發明之第三示範實例，電晶體裝置5〇〇 之各種組成元件使用下列材料：基質5〇丨與通道區5〇3是利 用P型摻雜半導體材料’例如矽，來製造。第一電極區5〇2 與第二電極區504是利用n+型摻雜半導體材料來製造。閘極 區506是利用n型摻雜半導體材料，例如多晶矽，來製造。 如前所述’電氣絕緣層序列505具有，依照固定順序，利 用二氧化矽（Si〇2)來構成之第一氧化物層，一利用氮化矽 (ShN4)來構成之氮化物層，與利用二氧化矽（Si〇2)來構成之 第一氧化物層。根據圖5所示之本發明之第三示範實例，電 氣絕緣層序列505沿整個電晶體裝置500不間斷地延伸。這 是一製造方法之結果，如圖3所示之本發明之第三示範實例 可藉由此製造方法來製造，且下文將進一步詳細解釋該製 造方法。 下文將參照圖5與表2來說明一種操作一電晶體裝置5〇〇作 為資料記憶體之方法，其中電晶體裝置500具有多個垂直電 晶體。 -36 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 556345 A7 B7 五、發明説明（34 )
儲存 讀 出 消除 電壓 選定之記 憶體區 507 選定之記 憶體區 508 選定之記 憶體區 507 選定之記 憶體區 508 所有記憶 體區507 ，508 第一電極 區502 6V 0V 2V 0V 6V 選定之第 二電極區 504 0V 6V 0V 2V 6V 剩餘之第 二電極區 504 6V 0V 0V 2V 0V 選定之閘 極區5 0 6 10V 10V 1.2V 0V -6V 剩餘之閘 極區5 0 6 0V 0V 0V 1.2V 0V 表2 :當分別儲存，讀出與消除電晶體裝置500之一選定垂 直電晶體之對應記憶體區507，508時，施加於第一電極區 502，選定及剩餘之第二電極區504，與選定及剩餘之閘極 區506之電壓。 根據此方法，記憶體區507與508形成分離之資料記憶體 ，且其中在每一種情形中一位元可受到儲存，讀出或消除 :其中第一電極區502與第二電極區504，在一方面，分別 -37- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 556345 A7 ___ ____ B7 五、發明説明（35 ) 與通道區503以及電氣絕緣層序列5〇5，在另一方面，受到 耦接。 首先’參照表2來解釋一方法，其中藉由該方法可儲存二 位tl於電晶體裝置500之一選定垂直電晶體。為儲存具有第 一邏輯值”1"之一位元之資料量於一選定垂直電晶體之記憶 體區507 ’施加6V之第一程式設計電壓於第一電極區5〇2 , 與剩餘之未選定第二電極區5〇4，且同時，施加1〇v之第二 程式。又计電壓於選定之閘極區5。未施加任何電壓於選定 之第二電極區504與剩餘之未選定閘極區5〇6。施加於選定 之閘極區5 0 6之第二程式設計電壓導致一導電通道沿電氣絕 緣層序列505形成於第一電極區5〇2與第二電極區5〇4之間。 施加於第一電極區5〇2之6从之第一程式設計電壓在選定之第 二電極區504與第一電極區5〇2之間產生一電子流，且因此 加速之電子穿透至電氣絕緣層序列505之氮化物層並進入記 憶體區507，且永久留在該處。如果沒有電子永久侷限於記 憶體區507 ,則此對應於第二邏輯值”〇，，。 為儲存具有第一邏輯值"丨，，之一位元之資料量於一選定垂 f電晶體之記憶體區508，施加6V之第一程式設計電壓於選 疋之第二電極區5〇4，且同時施加1〇v之第二程式設計電壓 於選疋之閘極區506。未施加任何電壓於第一電極區5〇2 , 剩餘之未選定第二電極區504 ,與剩餘之未選定閘極區5〇6 施加於選定之閘極區5〇6之第二程式設計電壓導致一導電 通道沿電氣絕緣層序列505形成於第一電極區5〇2與選定之 第二電極區504之間。施加於選定之第二電極區5〇4之“之
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556345 A7 B7 五、發明説明（36 ) 第一程式設計電壓在第一電極區5〇2與選定之第二電極區 5〇4之間產生一電子流，且因此電子穿透至電氣絕緣層序列 5〇5之氮化物層並進入記憶體區5〇8，且永久留在該處。如 果沒有電子永久侷限於記憶體區5〇8 ,則此對應於第二邏輯 值，，〇’，。 明再一次參看表2 , —方法說明於下文，其中藉由該方法 儲存於電晶體裝置500之一選定垂直電晶體之二位元的資料 量觉到璜出。為讀出儲存於第一電極區5〇2附近之一選定垂 直電晶體之記憶體區507的位元，施加2V之第一讀出電壓於 第一電極區507 ,且同時施加L2V之第二讀出電壓於選定之 閘極區506。未施加任何電壓於第二電極區5〇4與剩餘之未 選定閘極區506。如果電荷載子存在於記憶體區5〇7(第一邏 輯值"1”），則記憶體區507附近之電導率將不同於如果電荷 載子不存在於記憶體區5〇7(第二邏輯值”〇”）情形之電導率。 根據沿導電通道在第一電極區5〇2與選定之第二電極區5〇4 之間之電流，因此可讀出，由於施加之電壓信號，是否儲 存於記憶體區507之二元資訊具有第一邏輯值”丨，，或第二邏 輯值”0”。施加之電壓信號是選擇成為夠小，以致通往，來 自或經由電氣絕緣層序列505之穿透電流不會發生。 為讀出儲存於選定第二電極區504附近之一選定垂直電晶 體之δ己憶體區508的位元，施加2V之第一讀出電壓於所有第 二電極區504 ,且同時施加h2v之第二讀出電壓於剩餘之未 選定閘極區506。未施加任何電壓於第一電極區5〇2與選定 之閘極區506❶如果電荷載子存在於記憶體區5〇8(第一邏輯 556345 A7 B7
值” 1 ”），則記憶體區5 Ο 8附近之電導率將不同於如果電荷載 子不存在於記憶體區508(第二邏輯值"〇")情形之電導率。根 據沿導電通道在選定之第二電極區5〇4與第一電極區5〇2之 間之電流，因此可讀出，由於施加之電壓信號，是否儲存 於記憶體區508之二元資訊具有第一邏輯值”丨”或第二邏輯 值Π0Π。施加之電壓信號是選擇成為夠小，以致通往，來自 或經由電氣絕緣層序列505之穿透電流不會發生。 下文將參照表2來說明一方法，其中藉由該方法，可儲存 於電晶體裝置500之一選定垂直電晶體之二位元的資料量可 受到消除。為達成此目標，施加6 ν之第一消除電壓於第一 電極區502 ,施加6V之第二消除電壓於選定之第二電極區 504,且施加-6V之第三消除電壓於選定之閘極區5〇6。沒有 任何電壓施加於剩餘之未選定第二電極區5〇4與剩餘之未選 定閘極區506。由於該等電壓信號，電洞，亦即正電荷載子 ，爻到加速及穿透進入選定之垂直電晶體之電氣絕緣層序 列505的記憶體區507，508，其中電子電荷載子侷限於該二 記憶體區。帶正電之電洞與帶負電之電子在該處重新結合 以形成消失之總電荷。因此，電子電荷載子自電氣絕緣層 序列505受到移除，其中該等電子電荷載子，在消除運作之 前，永久侷限於記憶體區507，508之氮化物層，以表示第 一邏輯值”1，^因此，在消除運作之後，儲存於電晶體裝置 500之選定垂直電晶體之二位元皆重置成為第二邏輯值” 〇，，。 下文將說明一根據本發明之第三示範實例來製造一電晶 體裝置500之方法。首先，利用一基質5〇1,第一電極區5〇2 -40- 本紙張尺度適用中國國豕標準(CNS) Α4規格(210 X 297公爱） 556345 A7
’一通道層與一電極層來形成一層裝置。接著建構壕溝於 該層裝置’且該等壕溝一直延伸至第一電極區5〇2,且在此 程序中’利用通道層來形成多個通道區5〇3 ,且利用電極層 來形成多個第二電極區5〇4。其後，電氣絕緣層序列5〇5形 成於第一電極區502與第二電極區5〇4之上，且橫向位於通 道區503。最後，多個閘極區5〇6形成於電氣絕緣層序列5〇5。 在此種情形中，個別之方法步驟是使用已知之方法，例 如光刻法，濕性化學蝕刻，氣相外延，離子佈植，陰極濺 鍍與其他方法，來實施。 圖6展示一根據本發明之第四示範實例之電晶體裝置6〇〇 的示意圖’其中電晶體裝置600具有多個垂直電晶體。 根據第四示範實例之電晶體裝置600與根據第二示範實例 之電晶體裝置300之不同點在於下列事實：電晶體裝置6〇〇 之第二電氣絕緣區3〇9只部份包圍第一電極區3〇4，以致第 一電極區304與相鄰之通道區3〇3在二位置具有一接觸區， 且未接觸第一電氣絕緣區3〇8。因此，每一第二電極區3〇5 在每一種情形中皆藉由相關之通道區3〇3 ,相鄰之閘極區 307以及配置於前二者之間之電氣絕緣層序列3〇6，來電氣 耦接至二第一電極區304。 因此，建構於通道層302之每一壕溝在配置於其下之第一 電極區304與二鄰接第二電極區3〇5之間的二側皆具有一對 應之垂直電晶體。電晶體裝置6〇〇之每一通道區3 〇3因此在 每一種情形中皆指配給二垂直電晶體。 二位元之資料量在每一種情形中，根據相關於圖3之說明 -41 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）
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線 556345 A7 ___B7 五、發明説明（39 ) ，可儲存於每一垂直電晶體，且可自每一該等垂直電晶體 一 讀出及消除二位元之資料量。對於電晶體裝置6〇〇，這導致 每一通道區303包含四位元之資料量。 為製造電晶體裝置600，可實質上依照圖4A至圖4F所述之 製造方法，只有圖4C與圖4D所示之層裝置之間的產生步驟 受到修改，且剩餘之產生步驟據此受到調整。 所有未覆蓋位置之二氧化矽層405皆受到移除，而非如圖 4C所示沉積及選擇性移除層裝置400C之上之二氧化石夕層。 二氧化石夕層405因此只保留在n+型摻雜第一電極層406之下 與旁邊一部份。第二電氣絕緣區309因此是利用二氧化石夕層 405來產生。在無摻雜多晶石夕所構成之該層之沉積與圖樣化 期間，n+型摻雜第一電極層406與二鄰接通道區303之間之 間隙接著受到閉合。這接著導致第一電極區304，且第一電 極區304耦接至二鄰接通道區303。 本文引用下列二文獻： [1] Widmann D·，Mader H·，Friedrich H· : ’’Technologie hochintegrierter Schaltungen” [Technology of Largescale Integrated Circuits], Chapter 8.4，Springer Verlag，Berlin， IBSN 3-540-59357-8(1996)。 [2] Eitan B. ^ Pavan P. » Bloom I. » Aloni E. » Frommer A. ，Finzi D· : ’’NROM : A Novel Localized Trapping，2-Bit
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[3] US 6 087 222 A -42- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐）
556345 A7 B7五、發明説明（40 ) [4] US 6 191 459 B1 [5] JP 8 162 547 A [6] US 6 204 529 B1 [7] JP 2001 156 188 A [8] DE 100 36 911 A1 [9] US 5 969 383 A [10] JP 5 251 669 A ；· 裝
-43- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 556345 A7 B7 五、發明説明（41 ) 參考號碼表 一 100 根據以前技術之2-位元記憶體電晶體 101 閘極區 102 源極區 103 没極區 104 井區 105 第一電氣絕緣層 106 第二電氣絕緣層 107 ΟΝΟ層 108 第一二氧化矽層 109 氮化$夕層 110 第二二氧化矽層 111 第一記憶體區 112 第二記憶體區 200 根據本發明之第一 示範實例之電晶體裝置 201 基質 202 通道層 203 通道區 204 第*一電極區 205 第二電極區 206 電氣絕緣層序列 207 閘極區 208 第一記憶體區 209 第二記憶體區 -44- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐) 556345
A7 B7 五、發明説明（42 ) 210 電氣絕緣封裝 一 211 電氣絕緣封裝 212 電氣絕緣封裝 300 根據本發明之第二示範實例之電晶體裝置 301 基質 302 通道層 303 通道區 304 第一電極區 305 第二電極區 306 電氣絕緣層序列 307 閘極區 308 第一電氣絕緣區 309 第二電氣絕緣區 310 第一記憶體區 311 第二記憶體區 400A 層裝置 400B 層裝置 400C 層裝置 400D 層裝置 400E 層裝置 400F 層裝置 401 P型摻雜基質 402 P型摻雜通道層 403 n+型摻雜第二電極層 -45- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 556345 A7 B7 五、發明説明（43 ) 404 氮化矽層 405 二氧化矽層 406 n+型摻雜第一電極層 407 二氧化矽牆 408 無摻雜第一電極層 409 η型摻雜多晶矽層 500 根據本發明之第三示範實例之電晶體裝置 501 基質 502 第一電極區 503 通道區 504 第二電極區 505 電氣絕緣層序列 506 閘極區 507 第一記憶體區 508 第二記憶體區 600 根據本發明之第四示範實例之電晶體裝置 -46- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐）

Claims (1)

  1. 556345 A8 B8 C8 _______ D8 __ 六、申請專利範圍 1· 一種電晶體裝置，具有 一基質，與 一垂直電晶體，其包含： 第一電極區； 第二電極區，且第二電極區是配置成為實質上位於 第一電極區之上； 一位於第一電極區與第二電極區之間之通道區； 一位於通道區旁邊之閘極區； 一電氣絕緣區’閘極區受到該電氣絕緣區之部份包 圍’以致閘極區與相鄰之垂直電晶體是電氣解耦合； 與 一位於閘極區與通道區之間之電氣絕緣層序列； 其中電氣絕緣層序列之相互空間分離且電氣解耦合之 二區在每一種情形中充當電荷載子之儲存處。 2.如申請專利範圍第1項之電晶體裝置，其中電氣絕緣層 序列疋一包含第一氧化物層，一氮化物層與第二氧化物 層之層序列（ΟΝΟ層序列）。 3·如申請專利範圍第1或2項之電晶體裝置， 其中在每一種情形中電氣絕緣層序列之該二區其中之 -是配置成為實質上位於通道區，閘極區以及第一電極 區或第二電極區之間。 4·如申請專利範圍第1項之電晶體裝置， 其中通道區是Ρ型摻雜，且其中第一電極區與 極區是η+型摻雜。 -47-
    556345 A8 B8 C8 ------— D8 六、申請專利範圍 5 ·如申凊專利範圍第1項之電晶體裝置， 其中至少二垂直電晶體是配置成為在基質中彼此相鄰。 6.如申請專利範圍第1項之電晶體裝置， 其中一電氣絕緣區使得第一電極區及/或第二電極區 與他/他們之周圍是電氣解耦合，除了通道區與電氣絕緣 層序列以外，且該電氣絕緣區至少部份包圍第一電極區 及/或第二電極區。 ；· k 7·如申請專利範圍第5項之電晶體裝置， 其中所有垂直電晶體之該等第一電極區皆彼此電氣耦 8· 一種操作一電晶體裝置作為資料記憶體之方法， 其中一電晶體裝置受到提供，該電晶體裝置具有一基 質與一垂直電晶體，該垂直電晶體包含： 第一電極區； 第二電極區，且第二電極區是配置成為實質上位於 第一電極區之上； 禱 一位於第一電極區與第二電極區之間之通道區； 一位於通道區旁邊之閘極區； 一電氣絕緣區，閘極區受到該電氣絕緣區之部份包 圍，以致閘極區與相鄰之垂直電晶體是電氣解耦合； 與 一位於閘極區與通道區之間之電氣絕緣層序列，其 中電氣絕緣層序列之相互空間分離且電氣解耦合之二 區在每一種情形中充當電荷載子之儲存處； -48- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 556345 A8 B8
    裝
    556345 A8 B8 C8 D8 有垂直電晶體之第一電極區是彼此電氣麵接。 13. 如申請專利範圍第12項之方法， 其中位元是藉由下列方式來儲存於_特定垂直電晶 體之第-貧料記憶體··在該特定垂直 ^ 〃 一儲存電壓於第二電極區， ^ ，她加第 閘極區。 门…卩弟二儲#電歷於 14. 如申請專利範圍第12項之方法， 其中-位元是藉由下列方式來健存 體之第二資料記憶體：：電曰曰 問極區。 中&加第二儲存電壓於 15. 如申請專利範圍第12項之方法， 其中藉由下列方式以自-特定垂 記憶體中讀出一位元：施加第體之帛貝科 枝—# 印出電壓於第一電極區 ,且同時在該特定垂直電晶體 L 閘極區。 靶加第二讀出電壓於 16. 如申請專利範圍第12項之方法， 其中藉由下列方式以自一特定 記情體中嫌ψ ... 、 直電晶體之第二資料 施加第一讀出電壓於第二電極區 且同時在该特定垂直電晶體中， 閘極區。 轭加第二讀出電壓於 17 ·如申凊專利範圍第12項之方法， 其中位元是藉由下列方式以自— 眘杈々咕姊▲— 特疋垂直電晶體之二 憶趙中㈣消除：同時，施加第-消除電壓於第 -50- 556345 A8 B8 C8
    -電極區’施加第二消除電壓於第二電極區，且施加第 三消除電壓於閘極區。 18· -種製造-電晶體裝置之方法，該電晶體裝置具有一基 質與-垂直電晶體，該垂直電晶體包含： 第一電極區； 第一電極區’且第二電極區是配置成為實質上位於第 一電極區之上； 一位於第一電極區與第二電極區之間之通道區； 一位於通道區旁邊之閘極區； 一電氣絕緣區’閘極區受到該電氣絕緣區之部份包圍 ，以致閘極區與相鄰之垂直電晶體是電氣解耦合；與 一位於閘極區與通道區之間之電氣絕緣層序列，其中 電氣絕緣層序列之相互空間分離且電氣解耦合之二區在 每一種情形中充當電荷載子之儲存處； 其中一層裝置是利用一基質，一通道層，一電極層與 第一電氣絕緣層來形成； 其中建構一壕溝於該層裝置，該壕溝延伸進入通道層 ’且在此程序中，利用通道層來形成一通道區且利用電 極層來形成第一電極區； 其中第二電氣絕緣層形成於該壕溝之内部區域； 其中第二電氣絕緣層是自内部區域之一區中受到移除 ’且該區位於該壕溝之内部區域之一橫向上區； 其中第二電極區形成於該壕溝，第二電極區形成於第 二電氣絕緣層，除了第二電極區耦接至通道區之該區以
    裝 訂 Λ -51 -
    556345 8 8 8 8 ABCD 六、申請專利範圍 外； 其中一電氣絕緣層序列受到施加； 其中一閘極區形成於該電氣絕緣層序列；且 其中一電氣絕緣區形成，該電氣絕緣區部份包圍閘極 區，以致閘極區與相鄰之垂直電晶體是電氣解耦合。 19. 如申請專利範圍第18項之方法， 其中電氣絕緣層序列是利用一層序列來製造，且該層 序列包含第一氧化物層，一氮化物層與第二氧化物層 (ΟΝΟ層序列）。 20. 如申請專利範圍第18或19項之方法， 其中通道區是利用ρ型掺雜半導體材料來製造。 21·如申請專利範圍第18項之方法， 其中第一電極區及/或第二電極區是利用η+型摻雜半導 體材料來製造。 22.如申請專利範圍第18項之方法， 其中閘極區是利用η型摻雜半導體材料來製造。 23·如申請專利範圍第18項之方法， 其中第一電極區及/或第二電極區及/或閘極區是利用 多晶梦來製造。 -52- 本紙張尺度適用中國國家橾準(CNS) Α4規格(210 X 297公釐)
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