CN106024797A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的各个实施例涉及半导体器件及其制造方法。半导体器件的性能得到改进。在用于制造半导体器件的方法中，在控制栅极电极的表面处顺序地形成第一绝缘膜、导电膜、包含硅的第二绝缘膜、和由硅形成的第三膜。然后，对第三膜进行回蚀刻，以经由第一绝缘膜、导电膜和第二绝缘膜将第三膜保留在控制栅极电极的侧表面处，从而形成间隔件。然后，对导电膜进行回蚀刻，以在间隔件与控制栅极电极之间、以及在间隔件与半导体衬底之间，形成由导电膜形成的存储器栅极电极。

Description

半导体器件及其制造方法
相关申请的交叉引用
2015年3月30日提交的日本专利申请2015-070206号的公开，包括说明书、附图和摘要，以引用的方式全部并入本文。
技术领域
本发明涉及一种半导体器件及其制造方法。本发明可优选地应用于，例如，其中包括形成于导体衬底处的半导体元件的半导体器件、及其制造方法。
背景技术
具有如下这样的存储器单元区域的半导体器件已经得到广泛使用，该存储器单元区域中包括存储器单元，诸如，形成于半导体衬底之上的非易失性存储器。例如，可以将由通过使用MONOS(金属氧化物氮化物氧化物半导体)膜的分离栅极型单元形成的存储器单元，形成为非易失性存储器。在该步骤中，存储器单元由具有控制栅极电极的控制晶体管和具有存储器栅极电极的存储器晶体管的两个MISFET(金属绝缘体半导体场效应晶体管)形成。进一步地，通过经由绝缘膜将导电膜按照侧壁间隔件形状，保留在控制栅极电极的侧表面之上，来形成存储器栅极电极。
日本特开2010-282987号(专利文件1)公开了一种具有形成在半导体衬底的主表面处的第一存储器单元和第二存储器单元的半导体器件的技术，其中，第一存储器单元和第二存储器单元中的每一个都具有控制栅极和存储器栅极。而日本特开2008-294088号(专利文件2)公开了一种具有非易失性存储器单元的半导体器件的技术，该非易失性存储器单元包括在半导体衬底的主表面的第一区域中的第一场效应晶体管和在半导体衬底的主表面的第二区域中的与第一场效应晶体管相邻的第二场效应晶体管。
日本特开2007-5771(专利文件3)公开了一种集成半导体非易失性存储装置的技术，该集成半导体非易失性存储装置至少具有：多个半导体非易失性存储元件，每个半导体非易失性存储元件形成为至少具有半导体衬底；以及绝缘栅极型场效应晶体管，该绝缘栅极型场效应晶体管具有在该半导体衬底之上的电荷保持部分。进一步地，日本特开2011-210777号(专利文件4)公开了一种半导体器件的技术，该半导体器件具有：半导体衬底、形成在该半导体衬底的顶部处的第一栅极电极、和形成在该半导体衬底的顶部处并且与第一栅极电极相邻的第二栅极电极。
发明内容
作为具有这种存储器单元的半导体器件，存在一种包括合并在相同芯片中的存储器单元的半导体器件，这些存储器单元在存储器栅极电极的栅极长度上彼此不同，并且从而具有高操作速度和高重写循环次数的非易失性存储器、以及具有高可靠性的非易失性存储器单元。如之前所描述的，当通过经由绝缘膜将导电膜按照侧壁间隔件形状，保留在控制栅极电极的侧壁之上时，对于具有长的栅极长度的存储器栅极电极，其与控制栅极电极相对的部分的厚度小于其在控制栅极电极侧上的部分的厚度。
而当将其中其与控制栅极电极相对的部分在厚度上小于其在控制栅极电极侧上的部分的存储器栅极电极用作掩膜、对半导体衬底进行离子注入时，注入到存储器栅极电极的小厚度部分中的杂质离子可以穿过存储器栅极电极以到达在存储器栅极电极之下的具有电荷累积部分的栅极绝缘膜。因此，可能降低了在存储器栅极电极之下的栅极绝缘膜的膜质量。这种情况等可以导致作为非易失性存储器的存储器单元的特性的降低。结果，半导体器件的性能不能得到改进。
其它目标和新颖特征将通过本说明书和所附附图的说明而显而易见。
根据一个实施例，通过一种用于制造半导体器件的方法，在第一栅极电极和第二栅极电极中的每一个表面处顺序地形成第一绝缘膜、第一导电膜、包含硅的第二绝缘膜、和由硅形成的第一膜。然后，对第一膜进行回蚀刻，从而经由第一绝缘膜、第一导电膜和第二绝缘膜将第一膜保留在第一栅极电极的侧表面处以形成第一侧壁部分。然后，对第一导电膜进行回蚀刻，从而在第一侧壁部分与第一栅极电极之间、以及在第一侧壁部分与半导体衬底之间，形成由第一导电膜形成的第三栅极电极，并且经由第一绝缘膜将第一导电膜保留在第二栅极电极的侧表面处以形成第四栅极电极。第三栅极电极的栅极长度长于第四栅极电极的栅极长度。
进一步地，根据另一实施例，半导体器件具有：第三栅极电极，该第三栅极电极形成在第一栅极电极的侧表面处；以及第四栅极电极，该第四栅极电极形成在第二栅极电极的侧表面处。再进一步地，该半导体器件具有：第一侧壁部分，该第一侧壁部分经由第一绝缘膜和第三栅极电极形成在第一栅极电极的侧表面处；以及第二绝缘膜，该第二绝缘膜形成在第一侧壁部分与第三栅极电极之间。第二绝缘膜由包含硅的绝缘膜形成。第一侧壁部分由硅形成。第三栅极电极形成在第一侧壁部分与第一栅极电极之间、以及在第一侧壁部分与半导体衬底之间。第三栅极电极的栅极长度长于第四栅极电极的栅极长度。
根据实施例，可以改进半导体器件的性能。
附图说明
图1是示出了第一实施例的半导体器件的布局配置示例的示意图；
图2是第一实施例的半导体器件的基本部分平面图；
图3是第一实施例的半导体器件的基本部分截面图；
图4是第一实施例的半导体器件的基本部分截面图；
图5是示出了第一实施例的半导体器件的制造步骤中的一些步骤的工艺流程图；
图6是示出了第一实施例的半导体器件的制造步骤中的其它步骤的工艺流程图；
图7是第一实施例的半导体器件的基本部分在制造步骤期间的截面图；
图8是第一实施例的半导体器件的基本部分在制造步骤期间的截面图；
图9是第一实施例的半导体器件的基本部分在制造步骤期间的截面图；
图10是第一实施例的半导体器件的基本部分在制造步骤期间的截面图；
图11是第一实施例的半导体器件的基本部分在制造步骤期间的截面图；
图12是第一实施例的半导体器件的基本部分在制造步骤期间的截面图；
图13是第一实施例的半导体器件的基本部分在制造步骤期间的截面图；
图14是第一实施例的半导体器件的基本部分在制造步骤期间的截面图；
图15是第一实施例的半导体器件的基本部分在制造步骤期间的截面图；
图16是第一实施例的半导体器件的基本部分在制造步骤期间的截面图；
图17是第一实施例的半导体器件的基本部分在制造步骤期间的截面图；
图18是第一实施例的半导体器件的基本部分在制造步骤期间的截面图；
图19是第一实施例的半导体器件的基本部分在制造步骤期间的截面图；
图20是第一实施例的半导体器件的基本部分在制造步骤期间的截面图；
图21是第一实施例的半导体器件的基本部分在制造步骤期间的截面图；
图22是第一实施例的半导体器件的基本部分在制造步骤期间的截面图；
图23是第一实施例的半导体器件的基本部分在制造步骤期间的截面图；
图24是第一实施例的半导体器件的基本部分在制造步骤期间的平面图；
图25是第一实施例的半导体器件的基本部分在制造步骤期间的平面图；
图26是第一实施例的半导体器件的基本部分在制造步骤期间的平面图；
图27是第一实施例的半导体器件的基本部分在制造步骤期间的平面图；
图28是第一实施例的半导体器件的基本部分在制造步骤期间的平面图；
图29是比较示例的半导体器件的基本部分截面图；
图30是第一实施例的第一修改示例的半导体器件的基本部分平面图；
图31是第一实施例的第一修改示例的半导体器件的基本部分截面图；
图32是第一实施例的第一修改示例的半导体器件的基本部分在制造步骤期间的平面图；
图33是第一实施例的第一修改示例的半导体器件的基本部分在制造步骤期间的平面图；
图34是第一实施例的第一修改示例的半导体器件的基本部分在制造步骤期间的平面图；
图35是第一实施例的第一修改示例的半导体器件的基本部分在制造步骤期间的平面图；
图36是第一实施例的第二修改示例的半导体器件的基本部分平面图；
图37是第一实施例的第二修改示例的半导体器件的基本部分截面图；
图38是第一实施例的第三修改示例的半导体器件的基本部分平面图；
图39是第一实施例的第三修改示例的半导体器件的基本部分截面图；
图40是第二实施例的半导体器件的基本部分在制造步骤期间的截面图；
图41是第二实施例的半导体器件的基本部分在制造步骤期间的截面图；
图42是第二实施例的半导体器件的基本部分在制造步骤期间的截面图；
图43是第二实施例的半导体器件的基本部分在制造步骤期间的截面图；以及
图44是第二实施例的半导体器件的基本部分在制造步骤期间的截面图。
具体实施方式
在以下实施例的说明中，若需要，出于方便起见，可以将实施例分为多个部分或者多个实施例进行描述。然而，除非另外指出，否则这些部分或者实施例并不是互无关系的，而是这些部分或者实施例中的一个部分或者实施例是另外的部分或者实施例的一部分或者整体的修改示例、详细说明、补充说明等。
进一步地，在以下各个实施例中，当提及元件的数目等(包括数目、数值、数量、范围等)时，该元件的数目等不限于特定数目，并且可以大于或者小于该特定数目，除非是在另外指出的情况下或者在从原理上明确限于特定数目的情况下或者其它情况下。
进一步地，在以下各个实施例中，不言自明的是构成要素(包括要素步骤等)并不一定是不可缺少的，除非是在另外指出的情况下和在从原理上明确考虑为必不可少的情况下或者其它情况下。相似地，在以下各个实施例中，当提及构成要素等的形状、位置关系等时，要理解，它们包括与该形状等基本接近或者类似的形状等，除非是在另外指出的情况下和在从原理上考虑为显而易见的情况下或者其它情况下。这也适用于前述数值和范围。
下面，将参照所附附图对各个实施例进行详细描述。顺便提及，在用于描述各个实施例的所有附图中，具有相同功能的构件用相同的附图标记和符号表示，并且将省略对其的重复说明。进一步地，在以下各个实施例中，在原则上将不再重复针对相同或者相似部分的说明，除非另有需要。
进一步地，在各个实施例中使用的附图中，即使在截面图中也可以省略影线以便于理解附图。
第一实施例
<半导体器件的布局配置示例>
首先，将给出对第一实施例的半导体器件的布局配置示例的说明。图1是示出了第一实施例的半导体器件的布局配置示例的示意图。
如图1所示，本第一实施例的半导体器件包括用于程序的非易失性存储器/模块1、用于数据的非易失性存储器/模块2、外围电路3、RAM(随机存取存储器)4和CPU(中央处理单元)/DSP(数字信号处理器)5。
用于程序的非易失性存储器/模块1和用于数据的非易失性存储器/模块2中的每一个，包括非易失性存储器。被包括在用于程序的非易失性存储器/模块1和用于数据的非易失性存储器/模块2中的每一个非易失性存储器，为一种能够针对写入操作和擦除操作两者被电重写的非易失性存储器，并且也称为电可擦除可编程只读存储器。在本第一实施例中，被包括在用于程序的非易失性存储器/模块1和用于数据的非易失性存储器/模块2中的每一个非易失性存储器，由MONOS型晶体管形成。对于MONOS型晶体管的写入操作和擦除操作，利用例如Fowler-Nordheim(FN)型隧穿现象。顺便提及，也能够通过使用热电子或者热空穴，来执行写入操作和擦除操作。
作为被包括在用于程序的非易失性存储器/模块1中的非易失性存储器，理想地，使用与被包括在用于数据的非易失性存储器/模块2中的非易失性存储器相比在操作速度上更高并且在重写循环次数上更高的非易失性存储器。另一方面，作为被包括在用于数据的非易失性存储器/模块2中的非易失性存储器，理想地，使用具有比被包括在用于程序的非易失性存储器/模块1中的非易失性存储器的可靠性更高的可靠性的非易失性存储器。
<半导体器件的结构>
然后，将给出对本第一实施例的半导体器件的结构的说明。图2是第一实施例的半导体器件的基本部分平面图。图3和图4中的每一个是第一实施例的半导体器件的基本部分截面图。
图3的截面图示出了被包括在存储器单元区域M1中的单元形成区域M11和馈送区域M12、和被包括在存储器单元区域M2中的单元形成区域M21和馈送区域M22的基本部分截面图。而图4的截面图示出了单元形成区域M11和M21的放大了的相应截面图。在图3中，单元形成区域M11的截面图是沿着在图2中的线A-A所作的截面图；并且馈送区域M12的截面图是沿着在图2中的线B-B所作的截面图。进一步地，在图3中，单元形成区域M21的截面图是沿着在图2中的线C-C所作的截面图；并且馈送区域M22的截面图是沿着在图2中的线D-D所作的截面图。顺便提及，在图2中，为了便于理解，层间绝缘膜25、绝缘膜24、封盖绝缘膜CP1至CP4和侧壁间隔件SW(见图3)被去除，可以透视；并且金属硅化物层23和n+型半导体区域22a和22b未示出。
如图2所示，在半导体衬底11的主表面11a中彼此交叉的、优选地彼此正交的两个方向，分别称为X轴方向和Y轴方向。进一步地，在本说明书中，措辞“在平面图中”指从与半导体衬底11的主表面11a垂直的方向看到的情况。
如图2至图4所示，半导体器件具有半导体衬底11。半导体衬底11是由，例如，具有大约1Ωcm至10Ωcm的比电阻的p型单晶硅形成的半导体晶片。
半导体器件具有作为半导体衬底11的主表面11a的部分区域的存储器单元区域M1和M2。进一步地，存储器单元区域M1包括单元形成区域M11和馈送区域M12。存储器单元区域M2包括单元形成区域M21和馈送区域M22。在单元形成区域M11中，形成作为非易失性存储器的存储器单元MC1。在馈送区域M12中，形成馈送电极部分SE1。而在单元形成区域M21中，形成作为非易失性存储器的存储器单元MC2。在馈送区域M22中，形成馈送电极部分SE2。
首先，将对形成在第一形成区域M11中的存储器单元MC1、和形成在单元形成区域M21中的存储器单元MC2的配置进行具体描述。
在单元形成区域M11中，半导体器件具有有源区域AR1和元件隔离区域IR1。在单元形成区域M21中，半导体器件具有有源区域AR2和元件隔离区域IR2。元件隔离区域IR1和IR2用于将元件隔离。在元件隔离区域IR1和IR2中，形成元件隔离膜12。有源区域AR1由元件隔离区域IR1限定，即，划分，并且通过元件隔离区域IR1与其它有源区域电气分离。在有源区域AR1中，形成p型阱PW1。有源区域AR2由元件隔离区域IR2限定，即，划分，并且通过元件隔离区域IR2与其它有源区域电气分离。在有源区域AR2中，形成p型阱PW2。即，有源区域AR1是在其中形成有p型阱PW1的区域。有源区域AR2是在其中形成有p型阱PW2的区域。p型阱PW1和PW2中的每一个都具有p型导电类型。
如图4所示，在单元形成区域M11中的p型阱PW1中，形成由存储器晶体管MT1和控制晶体管CT1形成的存储器单元MC1。在单元形成区域M21中的p型阱PW2中，形成由存储器晶体管MT2和控制晶体管CT2形成的存储器单元MC2。如图2所示，在单元形成区域M11中，实际上，多个存储器单元MC1形成为阵列。在单元形成区域M21中，实际上，多个存储器单元MC2形成为阵列。而图3示出了多个存储器单元MC1中的两个存储器单元MC1和多个存储器单元MC2中的两个存储器单元MC2的截面图。图4示出了多个存储器单元MC1中的一个存储器单元MC1和多个存储器单元MC2中的一个存储器单元MC2的截面图。
存储器单元MC1和MC2中的每一个为分离栅极型存储器单元。即，如图4所示，存储器单元MC1具有：控制晶体管CT1，该控制晶体管CT1具有控制栅极电极CG1；以及存储器晶体管MT1，该存储器晶体管MT1与控制晶体管CT1耦合，并且具有存储器栅极电极MG1。而存储器单元MC2具有：控制晶体管CT2，该控制晶体管CT2具有控制栅极电极CG2；以及存储器晶体管MT2，该存储器晶体管MT2与控制晶体管CT2耦合，并且具有存储器栅极电极MG2。
如图2至图4所示，存储器单元MC1具有n型半导体区域MS1、n型半导体区域MD1、控制栅极电极CG1和存储器栅极电极MG1。存储器单元MC2具有n型半导体区域MS2、n型半导体区域MD2、控制栅极电极CG2和存储器栅极电极MG2。n型半导体区域MS1和MS2和n型半导体区域MD1和MD2中的每一个都具有导电类型与p型导电类型相反的n型导电类型。进一步地，存储器单元MC1具有形成在控制栅极电极CG1之上的封盖绝缘膜CP1。存储器单元MC2具有形成在控制栅极电极CG2之上的封盖绝缘膜CP2。
进一步地，存储器单元MC1具有形成在控制栅极电极CG1与半导体衬底11之间的栅极绝缘膜GIc1、和形成在存储器栅极电极MG1与半导体衬底11之间以及在存储器栅极电极MG1与控制栅极电极CG1之间的栅极绝缘膜GIm1。存储器单元MC2具有形成在控制栅极电极CG2与半导体衬底11之间的栅极绝缘膜GIc2、和形成在存储器栅极电极MG2与半导体衬底11之间以及在存储器栅极电极MG2与控制栅极电极CG2之间的栅极绝缘膜GIm2。
控制栅极电极CG1和存储器栅极电极MG1沿着半导体衬底11的主表面11a延伸并且并排布置，其中栅极绝缘膜GIm1中介在相互相对的侧表面(即，侧壁)之间。控制栅极电极CG1和存储器栅极电极MG1的延伸的方向，是与图3和图4的纸平面垂直的方向(图2的Y轴方向)。控制栅极电极CG1经由栅极绝缘膜GIc1，形成在位于半导体区域MD1与半导体区域MS1之间的这部分p型阱PW1之上，即，半导体衬底11之上。而存储器栅极电极MG1经由栅极绝缘膜GIm1，形成在位于半导体区域MD1与半导体区域MS1之间的这部分p型阱PW1之上，即，半导体衬底11之上。进一步地，存储器栅极电极MG1布置在半导体区域MS1侧。控制栅极电极CG1布置在半导体区域MD1侧。控制栅极电极CG1和存储器栅极电极MG1形成存储器单元MC1，即，非易失性存储器。
控制栅极电极CG2和存储器栅极电极MG2沿着半导体衬底11的主表面11a延伸并且并排布置，其中栅极绝缘膜GIm2中介在相互相对的侧表面(即，侧壁)之间。控制栅极电极CG2和存储器栅极电极MG2的延伸的方向，为与图3和图4的纸平面垂直的方向(图2的Y轴方向)。控制栅极电极CG2经由栅极绝缘膜GIc2，形成在位于半导体区域MD2与半导体区域MS2之间这部分p型阱PW2之上，即，半导体衬底11之上。而存储器栅极电极MG2经由栅极绝缘膜GIm2，形成在位于半导体区域MD2与半导体区域MS2之间的这部分p型阱PW2之上，即，半导体衬底11之上。进一步地，存储器栅极电极MG2布置在半导体区域MS2侧。控制栅极电极CG2布置在半导体区域MD2侧。控制栅极电极CG2和存储器栅极电极MG2形成存储器单元MC2，即，非易失性存储器。
顺便提及，形成在控制栅极电极CG1之上的封盖绝缘膜CP1也沿着半导体衬底11的主表面11a延伸。形成在控制栅极电极CG2之上的封盖绝缘膜CP2也沿着半导体衬底11的主表面11a延伸。
控制栅极电极CG1和存储器栅极电极MG1彼此相邻，其中栅极绝缘膜GIm1中介其间。存储器栅极电极MG1经由栅极绝缘膜GIm1，按照侧壁间隔件形状形成在侧表面(即，控制栅极电极CG1的侧壁)之上。而栅极绝缘膜GIm1形成在存储器栅极电极MG1与半导体衬底11(即，p型阱PW1)之间、以及在存储器栅极电极MG1与控制栅极电极CG1之间。
控制栅极电极CG2和存储器栅极电极MG2彼此相邻，其中栅极绝缘膜GIm2中介其间。存储器栅极电极MG2经由栅极绝缘膜GIm2，按照侧壁间隔件形状形成在侧表面(即，控制栅极电极CG2的侧壁)之上。而栅极绝缘膜GIm2形成在存储器栅极电极MG2与半导体衬底11(即，p型阱PW2)之间、以及在存储器栅极电极MG2与控制栅极电极CG2之间。
顺便提及，在本说明书中，例如，措辞“存储器栅极电极MG1形成在侧表面(即，控制栅极电极CG1的侧壁)之上”指，存储器栅极电极MG1形成在侧表面(即，控制栅极电极CG1的侧壁)处。进一步地，在本说明书中，例如，措辞“存储器栅极电极MG1形成在控制栅极电极CG1的侧表面之上”指，存储器栅极电极MG1形成为与控制栅极电极CG1的侧表面接触，或者存储器栅极电极MG1形成为跨控制栅极电极CG1的侧表面与控制栅极电极CG1相对。
与存储器单元MC2不同，存储器单元MC1具有作为侧壁部分的间隔件SP11、和绝缘膜IF11。间隔件SP11经由栅极绝缘膜GIm1和存储器栅极电极MG1，形成在侧表面(即，在控制栅极电极CG1的侧壁)之上。绝缘膜IF11形成在间隔件SP11与存储器栅极电极MG1之间。
与存储器栅极电极MG2不同，存储器栅极电极MG1形成在间隔件SP11与控制栅极电极CG1之间、以及在间隔件SP11与半导体衬底11(即，p型阱PW1)之间。如图4所示，存储器栅极电极MG1的在控制栅极电极CG1侧的部分称为P1，并且与控制栅极电极CG1相对的部分称为P2。在该步骤中，部分P1由存储器栅极电极MG1的位于间隔件SP11与控制栅极电极CG1之间的部分形成；并且部分P2由存储器栅极电极MG1的位于间隔件SP11与半导体衬底11(即，p型阱PW1)之间的部分形成。
在半导体衬底11的厚度方向上的、部分P2的厚度TH2，小于部分P1的在半导体衬底11的厚度方向上的厚度TH1。而部分P2的下表面的高度位置等于部分P1的下表面的高度位置。部分P2的上表面的高度位置低于部分P1的上表面的高度位置。
顺便提及，绝缘膜IF11形成在间隔件SP11与部分P1之间、以及在间隔件SP11与部分P2之间。而栅极绝缘膜GIm1形成在部分P1与控制栅极电极CG1之间、在部分P1与半导体衬底11(即，p型阱PW1)之间、以及在部分P2与半导体衬底11(即，p型阱PW1)之间。
存储器栅极电极MG1具有部分P1和部分P2。结果，存储器栅极电极MG1的栅极长度L1可以制成为大于存储器栅极电极MG2的栅极长度L2。即，在本第一实施例中，形成在单元形成区域M11中的存储器栅极电极MG1的栅极长度L1长于形成在单元形成区域M21中的存储器栅极电极MG2的栅极长度L2。具体地，例如，存储器栅极电极MG2的栅极长度L2可以设置为，例如，30nm，并且存储器栅极电极MG1的栅极长度L1可以设置为，例如，50nm。
顺便提及，在本说明书中，栅极长度指，在与控制栅极电极CG1和CG2和存储器栅极电极MG1和MG2的延伸的方向中的每一个(图2的Y轴方向)交叉的、并且优选地与其正交的方向上(图2的X轴方向)的、栅极长度指控制栅极电极CG1和CG2和存储器栅极电极MG1和MG2的长度中的每一个。
即，存储器栅极电极MG1的栅极长度为在X轴方向上的存储器栅极电极MG1的下表面的宽度；并且存储器栅极电极MG2的栅极长度为在X轴方向上的存储器栅极电极MG2的下表面的宽度；
如参照之前描述的图1所描述的，作为被包括在用于程序的非易失性存储器/模块1中的非易失性存储器，理想地使用与被包括在用于数据的非易失性存储器/模块2中的非易失性存储器相比在操作速度上更高并且在重写循环次数上更高的非易失性存储器。另一方面，作为被包括在用于数据的非易失性存储器/模块2中的非易失性存储器，理想地使用具有比被包括在用于程序的非易失性存储器/模块1中的非易失性存储器的可靠性更高的可靠性的非易失性存储器。
因此，优选地，将数据存储在作为如下这样的非易失性存储器的存储器单元MC1中，该非易失性存储器由具有比存储器栅极电极MG2的栅极长度L2更长的栅极长度L1的存储器栅极电极MG1、和控制栅极电极CG1形成。而优选地，将程序存储在作为如下这样的非易失性存储器的存储器单元MC2中，该非易失性存储器由具有比存储器栅极电极MG1的栅极长度L1更短的栅极长度L2的存储器栅极电极MG2、和控制栅极电极CG2形成。
优选地，部分P1的在X轴方向上的宽度W1大于间隔件SP11的在X轴方向上的宽度WS。这可以减少部分P2的在X轴方向上的宽度W2，该部分P2具有比存储器栅极电极MG1的部分P1的厚度TH1更小的厚度TH2。从而，变得易于防止或者抑制，当执行用于形成n-型半导体区域21a和21b的离子注入时所注入的杂质离子穿过部分P2、并且到达栅极绝缘膜GIm1。
形成在控制栅极电极CG1与p型阱PW1之间的栅极绝缘膜GIc1用作控制晶体管CT1的栅极绝缘膜。形成在控制栅极电极CG2与p型阱PW2之间的栅极绝缘膜GIc2用作控制晶体管CT2的栅极绝缘膜。而形成在存储器栅极电极MG1与p型阱PW1之间的栅极绝缘膜GIm1用作存储器晶体管MT1的栅极绝缘膜。形成在存储器栅极电极MG2与p型阱PW2之间的栅极绝缘膜GIm2用作存储器晶体管MT2的栅极绝缘膜。
栅极绝缘膜GIc1和GIc2中的每一个都由绝缘膜13形成。绝缘膜13由氧化硅膜、氮化硅膜、或者氮氧化硅膜、或者具有比氮化硅膜的介电常数更高的介电常数的高介电常数膜(即，所谓的高k膜)形成。顺便提及，在本申请中，术语“高k膜或者高介电常数膜”指在介电常数(比介电常数)上比氮化硅更高的膜。作为绝缘膜13，可以使用金属氧化物膜，诸如，氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或者氧化镧膜。
栅极绝缘膜GIm1和GIm2中的每一个都由绝缘膜16形成。在图3中，为了便于理解附图，将绝缘膜16示出为一层膜。而如图4所示，绝缘膜16由，例如，氧化硅膜16a、在该氧化硅膜16a之上作为电荷累积部分的氮化硅膜16b以及在该氮化硅膜16b之上的氧化硅膜16c的层合膜形成。
顺便提及，在存储器栅极电极MG1与p型阱PW1之间的栅极绝缘膜GIm1用作存储器晶体管MT1的栅极绝缘膜，如之前所描述的。另一方面，在存储器栅极电极MG1与控制栅极电极CG1之间的栅极绝缘膜GIm1用作用于在存储器栅极电极MG1与控制栅极电极CG1之间建立绝缘，即，电气隔离的绝缘膜。进一步地，这也适用于栅极绝缘膜GIm2。
绝缘膜16的氮化硅膜16b是用于累积电荷的绝缘膜，并且用作电荷累积部分。即，氮化硅膜16b是形成在绝缘膜16中的陷阱绝缘膜。因此，可以将绝缘膜16视为在其内部中具有电荷累积部分的绝缘膜。
分别位于氮化硅膜16b之上和之下的氧化硅膜16c和氧化硅膜16a中的每一个，可以用作用于将电荷限制在其中的的电荷阻挡层。氮化硅膜16b中介在氧化硅膜16c和氧化硅膜16a之间。该结构使得电荷能够累积到氮化硅膜16b中。也可以将氧化硅膜16a、氮化硅膜16b和氧化硅膜16c视为ONO(氧化物氮化物氧化物)膜。
控制栅极电极CG1和CG2中的每一个都由导电膜14形成。导电膜14由硅形成，并且由，例如，作为掺杂有n型杂质的多晶体硅膜的n型多晶硅膜形成。具体地，控制栅极电极CG1和CG2中的每一个都由图案化的导电膜14形成。
存储器栅极电极MG1和MG2中的每一个都由导电膜17形成。导电膜17由硅形成，并且由，例如，作为掺杂有n型杂质的多晶体硅膜的n型多晶硅膜形成。存储器栅极电极MG1和MG2按照以下方式形成：对按照覆盖控制栅极电极CG1和CG2的方式形成在半导体衬底11之上的导电膜17，进行各向异性蚀刻，即，回蚀刻；结果，经由绝缘膜16将导电膜17保留在控制栅极电极CG1和CG2中的每一个侧壁之上。因此，存储器栅极电极MG1经由绝缘膜16，按照侧壁间隔件形状形成在控制栅极电极CG1的侧壁之上；并且存储器栅极电极MG2经由绝缘膜16，按照侧壁间隔件形状形成在控制栅极电极CG2的侧壁之上。
封盖绝缘膜CP1和CP2中的每一个都由包含硅和氮的绝缘膜15形成。封盖绝缘膜CP1和CP2是分别用于保护控制栅极电极CG1和CG2的保护膜，并且是分别用于将导电膜14图案化并且形成控制栅极电极CG1和CG2的硬掩膜。可替代地，封盖绝缘膜CP1和CP2，是当对导电膜17回蚀刻以形成存储器栅极电极MG1和MG2时，分别用于调节存储器栅极电极MG1和MG2的顶表面的相应高度的封盖膜。
绝缘膜IF11由绝缘膜18形成。绝缘膜18由包含硅的绝缘膜，诸如，氧化硅膜、氮化硅膜或者氮氧化硅膜形成。
间隔件SP11由膜19形成。膜19由硅形成，并且由，例如，作为掺杂有n型杂质的多晶体硅膜的n型多晶硅膜形成。间隔件SP11按照以下方式形成：对按照覆盖控制栅极电极CG1的方式形成在半导体衬底11之上的膜19，进行各向异性蚀刻，即，回蚀刻；结果，经由绝缘膜16、导电膜17和绝缘膜18，将膜19保留在控制栅极电极CG1的侧壁之上。因此，间隔件SP11经由绝缘膜16、导电膜17和绝缘膜18，按照侧壁间隔件形状形成在控制栅极电极CG1的侧壁之上。
当导电膜17由，例如，掺杂有n型或者p型第一杂质的硅形成，并且膜19由，例如，掺杂有n型或者p型第二杂质的硅形成时，可以将在导电膜17中的第一杂质的浓度设置为高于在膜19中的第二杂质的浓度。结果，不考虑膜19的电阻率，可以减小导电膜17的电阻率。
顺便提及，绝缘膜18是用于将膜19图案化并且形成间隔件SP11的蚀刻停止膜。而导电膜17是用于去除绝缘膜18的从间隔件SP11暴露出来的部分的蚀刻停止膜。
半导体区域MS1和MS2中的每一个，是用作源极区域或者漏极区域中的一个的半导体区域。半导体区域MD1和MD2中的每一个是用作源极区域或者漏极区域中的另一个的半导体区域。此处，半导体区域MS1和MS2中的每一个是用作，例如，源极区域的半导体区域。半导体区域MD1和MD2中的每一个是用作，例如，漏极区域的半导体区域。半导体区域MS1和MS2和半导体区域MD1和MD2中的每一个，都由掺杂有n型杂质的半导体区域形成，并且具有LDD(轻掺杂漏极)结构。
用于源极的半导体区域MS1和MS2中的每一个，都具有n-型半导体区域21a和n+型半导体区域22a，该n+型半导体区域22a具有比n-型半导体区域21a的杂质浓度更高的杂质浓度。而用于漏极的半导体区域MD1和MD2中的每一个，都具有n-型半导体区域21b和n+型半导体区域22b，该n+型半导体区域22b具有比n-型半导体区域21b的杂质浓度更高的杂质浓度。
将从p型阱PW1和PW2的顶表面(即，半导体衬底11的主表面11a)，至n-型半导体区域21a和21b和n+型半导体区域22a和22b的相应下表面的深度，定义为pn结深度，即，结深度，从而使得n型杂质浓度和p型杂质浓度变得彼此相等。在该步骤中，与n-型半导体区域21a相比，n+型半导体区域22a在结深度上更深，并且在杂质浓度上更高。而与n-型半导体区域21b相比，n+型半导体区域22b在结深度上更深，并且在杂质浓度上更高。
在存储器栅极电极MG1和控制栅极电极CG1的彼此不相邻的相应侧的侧壁之上，并且在存储器栅极电极MG2和控制栅极电极CG2的彼此不相邻的相应侧的侧壁之上，分别形成了侧壁间隔件SW，每个侧壁间隔件SW由绝缘膜诸如氧化硅膜、氮化硅膜或者其层合膜形成。
在单元形成区域M11中，侧壁间隔件SW形成为跨控制栅极电极CG1与存储器栅极电极MG1相对并且与控制栅极电极CG1相邻的部分处。然后，侧壁间隔件SW形成为在跨存储器栅极电极MG1和侧壁间隔件SP11与控制栅极电极CG1相对、并且与存储器栅极电极MG1和侧壁间隔件SP11相邻的部分处。而在单元形成区域M21中，侧壁间隔件SW形成为在跨控制栅极电极CG2与存储器栅极电极MG2相对、并且与控制栅极电极CG2相邻的部分处。然后，侧壁间隔件SW形成为在跨存储器栅极电极MG2与控制栅极电极CG2相对、并且与存储器栅极电极MG2相邻的部分处。
顺便提及，如图4所示，由例如氧化硅形成的绝缘膜SIF可以中介在控制栅极电极CG1与侧壁间隔件SW之间、在存储器栅极电极MG1与侧壁间隔件SW之间、以及在间隔件SP11与侧壁间隔件SW之间。而由例如氧化硅形成的绝缘膜SIF可以中介在控制栅极电极CG2与侧壁间隔件SW之间、以及在存储器栅极电极MG2与侧壁间隔件SW之间。
n-型半导体区域21a形成为与存储器栅极电极MG1和MG2的每一个侧表面自对准。n+型半导体区域22a形成为与侧壁间隔件SW的在存储器栅极电极MG1和MG2的每一个侧表面之上的侧表面自对准。因此，低浓度n-型半导体区域21a形成在存储器栅极电极MG1和MG2的每一个侧表面之上的侧壁间隔件SW之下。高浓度n+型半导体区域22a形成在低浓度n-型半导体区域21a之外。因此，高浓度n+型半导体区域22a按照与低浓度n-型半导体区域21a接触的方式来形成。
n-型半导体区域21b形成为与控制栅极电极CG1和CG2的每一个侧表面自对准。n+型半导体区域22b形成为与侧壁间隔件SW的在控制栅极电极CG1和CG2的每一个侧表面之上的侧表面自对准。因此，低浓度n-型半导体区域21b形成在控制栅极电极CG1和CG2的每一个侧表面之上的侧壁间隔件SW之下。高浓度n+型半导体区域22b形成在低浓度n-型半导体区域21b之外。因此，高浓度n+型半导体区域22b按照与低浓度n-型半导体区域21b接触的方式来形成。顺便提及，相邻的两个存储器单元MC1具有共用的高浓度n+型半导体区域22b。
控制晶体管CT1的沟道区域形成在位于控制栅极电极CG1之下的栅极绝缘膜GIc1之下的这部分p型阱PW1处的上层部分中。控制晶体管CT2的沟道区域形成在位于控制栅极电极CG2之下的栅极绝缘膜GIc2之下的这部分p型阱PW2处的上层部分中。
在n+型半导体区域22a和n+型半导体区域22b中的每一个之上，即，在n+型半导体区域22a和n+型半导体区域22b中的每一个顶表面处，通过自对准硅化物(Self Aligned Silicide)技术等来形成金属硅化物层23。金属硅化物层23由，例如，硅化钴层、硅化镍层或者掺杂有铂的硅化镍层形成。金属硅化物层23可以减小扩散电阻和接触电阻。顺便提及，金属硅化物层23可以形成在存储器栅极电极MG1和MG2中的每一个之上。
然后，将对形成在馈送区域M12中的馈送电极部分SE1、和形成在馈送区域M22中的馈送电极部分SE2的配置，进行具体描述。
如图2和图3所示，在馈送区域M12中，半导体器件具有元件隔离区域IR3，并且在馈送区域M22中，半导体器件具有元件隔离区域IR4。元件隔离区域IR3和IR4是与元件隔离区域IR1和IR2一样用于隔离元件。在元件隔离区域IR3和IR4中，形成元件隔离膜12。
在馈送区域M12中的元件隔离区域IR3中，形成由电极CGS1、虚设电极DM1和电极MGS1形成的馈送电极部分SE1。在馈送区域M22中的元件隔离区域IR4中，形成由电极CGS2、虚设电极DM2和电极MGS2形成的馈送电极部分SE2。顺便提及，在电极CGS1与虚设电极DM1中的每一个之上，形成封盖绝缘膜CP3。在电极CGS2和虚设电极DM2中的每一个之上，形成封盖绝缘膜CP4。
电极CGS1在半导体衬底11之上，即，在馈送区域M12中的元件隔离区域IR3之上，与控制栅极电极CG1一体化形成。电极CGS2在半导体衬底11之上，即，在馈送区域M22中的元件隔离区域IR4之上，与控制栅极电极CG2一体化形成。结果，可以经由电极CGS1将电力馈送至控制栅极电极CG1，并且可以经由电极CGS2将电力馈送至控制栅极电极CG2。
栅极绝缘膜GIc3形成在电极CGS1与元件隔离区域IR3之间。栅极绝缘膜GIc4形成在电极CGS2与元件隔离区域IR4之间。栅极绝缘膜GIc3可以与栅极绝缘膜GIc1一体化形成。栅极绝缘膜GIc4可以与栅极绝缘膜GIc2一体化形成。
虚设电极DM1在半导体衬底11之上，即，在馈送区域M12中的元件隔离区域IR3之上，形成为与电极CGS1间隔隔开。虚设电极DM2在半导体衬底11之上，即，在馈送区域M22中的元件隔离区域IR4之上，形成为与电极CGS2间隔隔开。
电极MGS1在虚设电极DM1的侧表面之上与存储器栅极电极MG1一体化形成。电极MGS2在虚设电极DM2的侧表面之上与存储器栅极电极MG2一体化形成。结果，可以经由电极MGS1将电力馈送至存储器栅极电极MG1，并且可以经由电极MGS2将电力馈送至存储器栅极电极MG2。
在电极MGS1与元件隔离区域IR3之间、以及在电极MGS1与虚设电极DM1之间，绝缘膜GIm3形成为在其内部中具有电荷累积部分的栅极绝缘膜。而在电极MGS2与元件隔离区域IR4之间、以及在电极MGS2与虚设电极DM2之间，绝缘膜GIm4形成为在其内部中具有电荷累积部分的栅极绝缘膜。栅极绝缘膜GIm3可以与栅极绝缘膜GIm1一体化形成。栅极绝缘膜GIm4可以与栅极绝缘膜GIm2一体化形成。
在馈送区域M12中，如与馈送区域M22不同，作为侧壁部分的间隔件SP13经由绝缘膜GIm3和电极MGS1形成在虚设电极DM1的侧表面之上。进一步地，绝缘膜IF3形成在间隔件SP13与电极MGS1之间。
如与电极MGS2不同，电极MGS1形成在间隔件SP13与虚设电极DM1之间、以及在间隔件SP13与元件隔离区域IR3之间。电极MGS1的在虚设电极DM1上的部分称为P3，并且与虚设电极DM1相对的部分称为P4。在该步骤中，部分P3由电极MGS1的位于间隔件SP13与虚设电极DM1之间的部分形成，并且部分P4由电极MGS1的位于间隔件SP13与半导体衬底11(即，元件隔离区域IR3)之间的部分形成。
部分P4的在半导体衬底11的厚度方向上的厚度TH4小于部分P3的在半导体衬底11的厚度方向上的厚度TH3。而部分P4的下表面的高度位置等于部分P3的下表面的高度位置。部分P4的上表面的高度位置低于部分P3的上表面的高度位置。
顺便提及，绝缘膜IF13形成在间隔件SP13与部分P3之间、以及在间隔件SP13与部分P4之间。而绝缘膜GIm3形成在部分P3与虚设电极DM1之间、在部分P3与元件隔离区域IR3之间、以及在部分P4与元件隔离区域IR3之间。
绝缘膜GIm3和GIm4中的每一个都由绝缘膜16形成，如与栅极绝缘膜GIm1与GIm2中的每一个一样。电极CGS1和CGS2和虚设电极DM1和DM2中的每一个都由导电膜14形成，如与控制栅极电极CG1和CG2中的每一个一样。电极MGS1和MGS2中的每一个都由导电膜17形成，如与存储器栅极电极MG1和MG2中的每一个一样。封盖绝缘膜CP3和CP4中的每一个都由绝缘膜15形成，如与封盖绝缘膜CP1和CP2中的每一个一样。绝缘膜IF13由绝缘膜18形成，如与绝缘膜IF11一样。间隔件SP13由膜19形成，如与间隔件SP11一样。
然后，将给出对在形成在单元形成区域M11中的存储器单元MC1之上、在形成在馈送区域M12中的馈送电极部分SE1之上、在形成在单元形成区域M21中的存储器单元MC2之上、以及在形成在馈送区域M22中的馈送电极部分SE2之上的配置的具体说明。
在单元形成区域M11、馈送区域M12、单元形成区域M21和馈送区域M22中，绝缘膜24按照覆盖控制栅极电极CG1和CG2、封盖绝缘膜CP1和CP2、存储器栅极电极MG1和MG2、和相应的侧壁间隔件SW的方式，形成在半导体衬底11之上。绝缘膜24由，例如，氮化硅膜形成。
在绝缘膜24之上，形成层间绝缘膜25。层间绝缘膜25由氧化硅膜的单个膜、氮化硅膜和氧化硅膜的层合膜等形成。将层间绝缘膜25的顶表面平面化。
在层间绝缘膜25中，形成接触孔CNT。在每个接触孔CNT中，将导电接触塞PG作为导体部分嵌入。
塞PG由形成在底部和侧壁(即，接触孔CNT的侧表面)之上的薄势垒导体膜、和按照填充该接触孔CNT的方式形成在势垒导体膜之上的主导体膜形成。在图3和图4中，为了简化附图，形成塞PG的势垒导体膜和主导体膜一体地示出。顺便提及，形成塞PG的势垒导电膜可以是，例如，钛(Ti)膜、氮化钛(TiN)膜、或者其层合膜。形成塞PG的主导体膜可以是钨(W)膜。
接触孔CNT和嵌入在其中的塞PG分别形成在馈送区域M12和M22中的电极MGS1和MGS2、电极CGS1和CGS2等之上。在接触孔CNT的相应底部处，例如，使在电极MGS1和MGS2和电极CGS1和CGS2之上的金属硅化物层23分别暴露出来。然后，将嵌入在接触孔CNT中的相应塞PG分别与形成在电极MGS1和MGS2、和电极CGS1和CGS2之上的金属硅化物层23接触，从而分别与电极MGS1和MGS2、和电极CGS1和CGS2电耦合。
顺便提及，虽然未在图3中示出，但是塞PG可以分别与n+型半导体区域22a和22b电耦合。
在包括嵌入在其中的塞PG的层间绝缘膜25之上，将第一层接线形成为大马士革接线，作为包括例如铜(Cu)作为主导电材料的嵌入接线。在第一层接线之上，将上层接线形成为大马士革接线，但是，此处，未示出或者描述。进一步地，第一层接线和更高层接线不限于大马士革接线，并且也可以通过将布线导电膜图案化来形成，并且可以形成为，例如，钨(W)接线或者铝(Al)接线。
然后，将给出对在单元形成区域M11中形成的存储器单元MC1的操作的说明。顺便提及，下面，将对存储器单元MC1的操作进行描述。这也适用于在单元形成区域M21中形成的存储器单元MC2的操作。
在本第一实施例中，将电子注入到在存储器晶体管的绝缘膜16中的电荷累积部分的氮化硅膜16b中定义为“写入”，并且将空穴或者正空穴的注入定义为“擦除”。进一步地，将电源电压Vdd设置为1.5V。
针对写入方法，可以使用称为所谓的源极侧注入SSI方法的热电子写入。在该步骤中，将待施加至半导体区域MD1的电压Vd设置为例如大约电源电压Vdd，将待施加至控制栅极电极CG1的电压Vcg设置为例如大约1V，并且将待施加至存储器栅极电极MG1的电压Vmg设置为例如大约12V。而将待施加至半导体区域MS1的电压Vs设置为例如大约6V，并且将待施加至p型阱PW1的电压Vb设置为例如大约0V。将上面描述的相应电压施加至存储器单元MC1的相应位置以执行写入。由此，将电子注入到在存储器单元MC1的栅极绝缘膜GIm1中的氮化硅膜16b中。
热电子主要生成在经由栅极绝缘膜GIm1位于存储器栅极电极MG1之下的这部分沟道区域中，并且注入到作为在栅极绝缘膜GIm1中的电荷累积部分的氮化硅膜16b中。通过陷阱能级将注入的热电子捕获在栅极绝缘膜GIm1中的氮化硅膜16b中。结果，存储器晶体管的阈值电压(Vth)增加。
针对擦除方法，可以使用通过带到带隧穿BTBT现象的热空穴注入擦除方法。换言之，将空穴，即，通过BTBT现象生成的正空穴，注入到在栅极绝缘膜GIm1中的电荷累积部分，即，氮化硅膜16b中，从而执行擦除。在该步骤中，将电压Vd设置为例如大约0V，将电压Vcg设置为例如大约0V，将电压Vmg设置为例如大约-6V，将电压Vs设置为例如大约6V，并且将电压Vb设置为例如大约0V。将上面描述的相应电压施加至存储器单元MC1的相应位置以执行擦除。由此，空穴通过BTBT现象生成，并且在电场下加速。结果，将空穴注入到在存储器单元MC1的栅极绝缘膜GIm1中的氮化硅膜16b中。这减小了存储器晶体管的阈值电压。
针对擦除操作，也可以使用通过使用直接隧穿现象的空穴注入的擦除方法。换言之，通过直接隧穿现象将空穴注入到在栅极绝缘膜GIm1中的电荷累积部分(即，氮化硅膜16b)中，来执行擦除。在该步骤中，将电压Vmg设置为例如大约12V，并且将电压Vb设置为例如大约0V。结果，通过直接隧穿现象经由氧化硅膜16c将空穴从存储器栅极电极MG1侧注入到电荷累积部分(即，氮化硅膜16b)中，并且消除在氮化硅膜16b中b中的电子。结果，执行擦除。可替代地，通过陷阱能级将注入到氮化硅膜16b中的空穴捕获在氮化硅膜16b中。结果，执行擦除。这减小了存储器晶体管的阈值电压，导致擦除状态。当使用这种擦除方法时，与使用通过BTBT现象的擦除方法的情况相比，可以更加减少电流消耗。
针对读出，可以将电压Vd设置为例如大约电源电压Vdd，将电压Vcg设置为例如大约电源电压Vdd，将电压Vmg设置为例如大约0V，将电压Vs设置为例如大约0V，并且将电压Vb设置为例如大约0V。将上面描述的相应电压施加至存储器单元MC1的相应位置，以执行读出。将待施加至存储器栅极电极MG1用于读出的电压Vmg，设置为在写入状态下的存储器晶体管的阈值电压与在擦除状态下的存储器晶体管的阈值电压之间的值。结果，能够在写入状态与擦除状态之间进行区分。
<用于制造半导体器件的方法>
然后，将给出对一种用于制造本第一实施例的半导体器件的方法的说明。
图5和图6中的每一个是示出了第一实施例的半导体器件的制造步骤中的一些制造步骤的工艺流程图。图7至图23中的每一个是在制造步骤期间第一实施例的半导体器件的基本部分截面图。图24至图28中的每一个是在制造步骤期间第一实施例的半导体器件的基本部分平面图；
图7至图21中的每一个截面图示出了被包括在存储器单元区域M1中的单元形成区域M11和馈送区域M12、和被包括在存储器单元区域M2中的单元形成区域M21和馈送区域M22的基本部分截面图。而图22和图23中的每一个截面图示出了单元形成区域M11和M21的放大截面。
在图7至图21中，单元形成区域M11的截面图是沿着在图2中的线A-A所作的截面图，并且馈送区域M12的截面图是沿着在图2中的线B-B所作的截面图。而在图7至图21中，单元形成区域M21的截面图是沿着在图2中的线C-C所作的截面图，并且馈送区域M22的截面图是沿着在图2中的线D-D所作的截面图。
进一步地，在本第一实施例中，将给出对n沟道型控制晶体管CT1和存储器晶体管MT1形成在单元形成区域M11中，并且n沟道型控制晶体管CT2和存储器晶体管MT2形成在单元形成区域M21中的情况的说明。而通过反转导电类型，也可以实现以下配置：p沟道型控制晶体管CT1和存储器晶体管MT1形成在单元形成区域M11中，并且p沟道型控制晶体管CT2和存储器晶体管MT2形成在单元形成区域M21中。
如图7所示，首先，准备作为半导体晶片的半导体衬底11，该半导体晶片由，例如，具有大约1Ωcm至10Ωcm的比电阻的p型单晶硅形成(图5的步骤S10)。
然后，如图7所示，形成有元件隔离区域12，该元件隔离区域12是用于在半导体衬底11的主表面11a的存储器单元区域M1中限定出有源区域AR1的元件隔离区域，并且是用于在半导体衬底11的主表面11a的存储器单元区域M2中限定出有源区域AR2的元件隔离区域(图5的步骤S2)。元件隔离区域12由绝缘体诸如氧化硅形成，并且可以通过例如STI(浅沟槽隔离)方法或者LOCOS(局部硅氧化)方法来形成。例如，在元件隔离区域中形成用于元件隔离的沟槽。然后，将由例如氧化硅形成的绝缘膜嵌入在用于元件隔离的沟槽中。结果，可以形成元件隔离膜12。
顺便提及，图7示出了形成在馈送区域M12和M22中的元件隔离膜12。
然后，如图7所示，在存储器单元区域M1中，在有源区域AR1中形成p型阱PW1，并且在存储器单元区域M2中，在有源区域AR2中形成p型阱PW2(图5的步骤S3)。可以通过离子注入方法等，将p型杂质诸如硼(B)掺杂到半导体衬底11中，来形成p型阱PW1和PW2。p型阱PW1和PW2从半导体衬底11的主表面11a形成到预定深度。即，执行步骤S1至步骤S3，从而准备半导体衬底11，该半导体衬底11具有形成在存储器单元区域M1中的主表面11a中的p型阱PW1，并且具有形成在存储器单元区域M2中的主表面11a中的p型阱PW2。
然后，例如，通过使用氟氢酸(HF)水溶液进行湿法蚀刻，去除在半导体衬底11的表面处的天然氧化物膜。由此，清洁了半导体衬底11的表面，并且从而将半导体衬底11的表面纯化。结果，使半导体衬底11的表面(即，p型阱PW1和PW2的表面)暴露出来。
然后，如图7所示，在整个半导体衬底11的主表面11a处，形成绝缘膜13、导电膜14和绝缘膜15(图5的步骤S4)。
在步骤S4中，首先，如图7所示，在存储器单元区域M1和M2中，在半导体衬底11的主表面11a处形成绝缘膜13。如之前所描述的，作为绝缘膜13，可以使用氧化硅膜、氮化硅膜或者氮氧化硅膜，或者高k膜(即，高介电常数膜)。可用作绝缘膜13的材料的示例如之前所描述的。进一步地，可以通过使用热氧化方法、溅射方法、原子层沉积ALD方法、化学汽相沉积CVD方法等，来形成绝缘膜13。
在步骤S4中，然后，如图7所示，在整个半导体衬底11的主表面11a之上，即，在绝缘膜13之上，形成由硅形成的导电膜14。
优选地，导电膜14由多晶体硅膜(即，多晶硅膜)形成。可以通过使用CVD方法等，来形成这种导电膜14。可以将导电膜14的膜厚度设置为足够覆盖绝缘膜13的厚度。可替代地，以下也是可能的：针对沉积，将导电膜14沉积为非晶硅膜；然后，通过随后的热处理，使非晶硅膜变为多晶体硅膜。
作为导电膜14，优选地使用通过掺杂有n型杂质诸如磷(P)或者砷(As)、或者p型杂质诸如硼(B)的在电阻率上减小的膜。可以在沉积期间或者在沉积导电膜14之后，掺杂杂质。当在沉积导电膜14之后掺杂杂质时，通过允许用于沉积导电膜14的气体包含掺杂气体，能够沉积掺杂有杂质的导电膜14。另一方面，当在沉积硅膜之后掺杂杂质时，在有意地沉积未掺杂有杂质的硅膜之后，通过离子注入方法等使硅膜掺杂有杂质。结果，能够形成掺杂有杂质的导电膜14。
在步骤S4中，然后，如图7所示，在整个半导体衬底11的主表面11a之上，即，在导电膜14之上，形成包含硅和氮的绝缘膜15。例如，可以通过使用例如CVD方法，来形成由氮化硅膜形成的绝缘膜15。
顺便提及，虽然未示出，但是在导电膜14与绝缘膜15之间，可以通过对由例如硅膜形成的导电膜14的表面进行热氧化，来形成由具有例如大约6nm的厚度的氧化硅膜形成的绝缘膜。
然后，如图7所示，将绝缘膜15和导电膜14图案化(图5的步骤S5)。在步骤S5中，例如，通过使用光刻和蚀刻，将绝缘膜15和导电膜14图案化。
首先，在绝缘膜15之上，形成抗蚀剂膜。然后，在单元形成区域M11和M21的、在除了待形成有控制栅极电极CG1和CG2的区域之外的区域中，形成穿过抗蚀剂膜并且到达绝缘膜15的开口。这导致抗蚀剂图案的形成，该抗蚀剂图案由包括形成在其中的开口的抗蚀剂膜形成。而在馈送区域M12和M22的、在除了待形成有电极CGS1和CGS2和虚设电极DM1和DM2的区域之外的区域中，形成穿过抗蚀剂膜并且到达绝缘膜15的开口。这导致抗蚀剂图案的形成，该抗蚀剂图案由包括形成在其中的该开口的抗蚀剂膜形成。
在该步骤中，用抗蚀剂膜覆盖在布置在单元形成区域M11和M21中的待形成控制栅极电极CG1和CG2的区域中的每个部分处的绝缘膜15。而用抗蚀剂膜覆盖在布置在在馈送区域M12和M22中的待形成电极CGS1和CGS2和虚设电极DM1和DM2区域中的每个部分处的绝缘膜15。
然后，通过将抗蚀剂图案用作蚀刻掩膜，通过例如干法蚀刻对绝缘膜15和导电膜14进行蚀刻并且图案化。
结果，在单元形成区域M11中，在半导体衬底11之上形成由导电膜14形成的控制栅极电极CG1；以及，在控制栅极电极CG1与半导体衬底11之间，形成由在控制栅极电极CG1与半导体衬底11之间的绝缘膜13形成的栅极绝缘膜GIc1。进一步地，形成由在形成在控制栅极电极CG1之上的这部分绝缘膜15形成的封盖绝缘膜CP1。
而在单元形成区域M21中，在半导体衬底11之上形成由导电膜14形成的控制栅极电极CG2；以及，在控制栅极电极CG2与半导体衬底11之间，形成由在控制栅极电极CG2与半导体衬底11之间的绝缘膜13形成的栅极绝缘膜GIc2。进一步地，形成由在形成在控制栅极电极CG2之上的这部分绝缘膜15形成的封盖绝缘膜CP2。
另一方面，在馈送区域M12中，在半导体衬底11之上，形成由导电膜14形成的电极CGS1和虚设电极DM1，并且形成由在电极CGS1和虚设电极DM1、与元件隔离区域IR3之间的绝缘膜13，形成的栅极绝缘膜GIc3。即，经由在馈送区域M12中的相应栅极绝缘膜GIc3，在元件隔离区域IR3之上形成电极CGS1和虚设电极DM1。分别在电极CGS1和虚设电极DM1、与元件隔离区域IR3之间，形成栅极绝缘膜GIc3。而形成由形成在电极CGS1之上并且在虚设电极DM1之上的这部分绝缘膜15形成的封盖绝缘膜CP3。
电极CGS1与控制栅极电极CG1一体化形成。虚设电极DM1形成为与电极CGS1间隔隔开。顺便提及，如图7所示，实质上仅仅将在电极CGS1之上的封盖绝缘膜CP3保留在电极CGS1的在虚设电极DM1侧的部分之上。
而在馈送区域M22中，在半导体衬底11之上，形成每一个由导电膜14形成的电极CGS2和虚设电极DM2；并且形成由在电极CGS2和虚设电极DM2、与元件隔离区域IR4之间的相应绝缘膜13形成的栅极绝缘膜GIc4。即，经由在馈送区域M22中的相应栅极绝缘膜GIc4，在元件隔离区域IR4之上形成电极CGS2和虚设电极DM2。分别在电极CGS2和虚设电极DM2、与元件隔离区域IR4之间，形成栅极绝缘膜GIc4。而形成由形成在电极CGS2之上并且在虚设电极DM2之上的这部分绝缘膜15形成的封盖绝缘膜CP4。
电极CGS2与控制栅极电极CG2一体化形成。虚设电极DM2形成为与电极CGS2间隔隔开。顺便提及，如图7所示，实质上仅仅将在电极CGS2之上的封盖绝缘膜CP4保留在电极CGS2的在虚设电极DM2侧的部分之上。
然后，去除抗蚀剂图案，即，抗蚀剂膜。
顺便提及，在单元形成区域M11和M21中，可以通过执行步骤S5的干法蚀刻，或者在步骤S5的干法蚀刻之后执行湿法蚀刻，来去除绝缘膜13的未被控制栅极电极CG1和CG2覆盖的每个部分。然后，在单元形成区域M11和M21的在其中未形成控制栅极电极CG1和CG2的部分中，使半导体衬底11的p型阱PW1和PW2暴露出来。
顺便提及，在步骤S5中，在执行稍后描述的图5的步骤S6之前，能够通过使用光刻技术和蚀刻技术，来执行对在电极CGS1之上的封盖绝缘膜CP3和在电极CGS2之上的封盖绝缘膜CP4进行部分蚀刻的步骤。结果，如之前所描述的，可以将在电极CGS1之上的封盖绝缘膜CP3保留在电极CGS1的在虚设电极DM1侧的部分之上，并且将在电极CGS2之上的封盖绝缘膜CP4保留在电极CGS2的在虚设电极DM2侧的部分之上。
然后，如图8所示，在整个半导体衬底11的主表面11a之上，形成绝缘膜16(图5的步骤S6)。顺便提及，图22示出了当执行步骤S6时单元形成区域M11和M21的放大截面。
在步骤S6中，在单元形成区域M11和M21中，在半导体衬底11的主表面11a、控制栅极电极CG1和CG2的相应表面以及封盖绝缘膜CP1和CP2的相应表面的暴露部分之上，形成绝缘膜16。即，在步骤S6中，按照覆盖在单元形成区域M11和M21中的控制栅极电极CG1和CG2和封盖绝缘膜CP1和CP2的方式，在半导体衬底11之上形成绝缘膜16。
进一步地，在步骤S6中，在馈送区域M12和M22中，在电极CGS1和CGS2、虚设电极DM1和DM2以及封盖绝缘膜CP3和CP4的相应表面之上，形成绝缘膜16。即，在步骤S6中，按照覆盖在馈送区域M12和M22中的电极CGS1和CGS2、虚设电极DM1和DM2、和封盖绝缘膜CP3和CP4的方式，在半导体衬底11之上形成绝缘膜16。
如图22所示，绝缘膜16是在其内部中具有电荷累积部分的绝缘膜，并且由作为绝缘膜的从底部顺序地形成的氧化硅膜16a、氮化硅膜16b和氧化硅膜16c的层合膜形成。
绝缘膜16的氧化硅膜16a可以通过例如热氧化方法或者ISSG(原位蒸汽生成)氧化方法来形成。而绝缘膜16的氮化硅膜16b可以通过例如CVD方法来形成。进一步地，绝缘膜16的氧化硅膜16c可以通过例如CVD方法或者ISSG氧化方法来形成。
首先，在单元形成区域M11和M21中，通过例如热氧化方法或者ISSG氧化方法，来在半导体衬底11的主表面11a、控制栅极电极CG1和CG2的相应表面以及封盖绝缘膜CP1和CP2的相应顶表面和侧表面的暴露部分之上，形成氧化硅膜16a。而在馈送区域M12和M22中，通过例如热氧化方法或者ISSG氧化方法，来在电极CGS1和CGS2的相应顶表面和侧表面、虚设电极DM1和DM2的相应侧表面、和封盖绝缘膜CP3和CP4的相应顶表面和侧表面之上，形成氧化硅膜16a。
可以将氧化硅膜16a的厚度设置为例如大约4nm。可替代地，作为另一形式，可以通过ALD方法来形成氧化硅膜16a。
然后，在氧化硅膜16a之上，通过例如CVD方法来形成氮化硅膜16b。进一步地，在氮化硅膜16b之上，通过例如CVD方法或者ISSG氧化方法或者它们两者，来形成氧化硅膜16c。结果，能够形成由氧化硅膜16a、氮化硅膜16b和氧化硅膜16c的层合膜形成的绝缘膜16。
绝缘膜16用作存储器栅极电极MG1和MG2(见图3)的每一个栅极绝缘膜，并且具有电荷保持功能。绝缘膜16具有在其中作为电荷累积部分的氮化硅膜16b中介在作为电荷阻挡层的氧化硅膜16a和氧化硅膜16c之间的结构。然后，由氧化硅膜16a和16c形成的电荷阻挡层的势垒高度，比由氮化硅膜16b形成的电荷累积部分的势垒高度更高。
顺便提及，在本第一实施例中，作为具有陷阱能级的绝缘膜，使用氮化硅膜16b。从可靠性方面来讲，优选地使用氮化硅膜16b。然而，具有陷阱能级的绝缘膜不限于氮化硅膜。可以使用具有比氮化硅膜的介电常数更高的介电常数的高介电常数膜，诸如，氧化铝膜、氧化铪膜、或者氧化钽膜。
然后，如图8所示，在整个半导体衬底11的主表面11a之上，即，在绝缘膜16之上，形成由硅形成的导电膜17(图5的步骤S7)。顺便提及，图22示出了当执行步骤S7时单元形成区域M11和M21的放大截面。
优选地，导电膜17由例如多晶体硅膜(即，多晶硅膜)形成。可以通过使用CVD方法等来形成这种导电膜17。可替代地，以下也是可能的：针对沉积，将导电膜17沉积为非晶硅膜；然后，通过随后的热处理，使非晶硅膜变为多晶体硅膜。
作为导电膜17，优选地使用通过掺杂有n型杂质诸如磷(P)或者砷(As)或者p型杂质诸如硼(B)的在电阻率上减小的膜。可以在沉积期间、或者在沉积导电膜17之后，掺杂杂质。虽然可以在沉积导电膜17之后、通过离子注入将杂质掺杂到导电膜17中，但是也可以在沉积导电膜17期间将杂质掺杂到导电膜17中。当在沉积导电膜17期间掺杂杂质时，通过允许用于沉积导电膜17的气体包含掺杂气体，能够沉积掺杂有杂质的导电膜17。
然后，如图9所示，在整个半导体衬底11的主表面11a之上，即，在导电膜17之上，形成绝缘膜18(图5的步骤S8)。绝缘膜18是用于对膜19(见稍后描述的图9)进行蚀刻的蚀刻停止膜。进一步地，导电膜17是用于对绝缘膜18进行蚀刻的蚀刻停止膜。
作为这种蚀刻停止膜的绝缘膜18优选地由包含硅的绝缘膜形成，诸如，氧化硅膜，氮化硅膜、或者氮氧化硅膜。可以通过使用热氧化方法、ISSG氧化方法、CVD方法等，来形成这种绝缘膜18。
然后，如图9所示，在整个半导体衬底11的主表面11a之上，即，在绝缘膜18之上，形成由硅形成的膜19(图5的步骤S9)。如之前所描述的，绝缘膜18是用于对膜19进行蚀刻的蚀刻停止膜。
优选地，膜19由例如多晶体硅膜(即，多晶硅膜)形成。可以通过使用CVD方法等来形成这种膜19。可替代地，以下也是可能的：针对沉积，将膜19沉积为非晶硅膜；然后，通过随后的热处理，使非晶硅膜变为多晶体硅膜。
形成在单元形成区域M21(见图4)中的存储器栅极电极MG2由导电膜17的经由绝缘膜16形成在控制栅极电极CG2的侧表面处的部分形成。因此，存储器栅极电极MG2(见图4)的栅极长度L2等于在形成导电膜17时导电膜17的膜厚度，或者等于在导电膜17被表面氧化的状态下的导电膜17的膜厚度，并且在形成导电膜17之后、直到形成存储器栅极电极MG2为止期间，膜厚度略有减小。
另一方面，在单元形成区域M11(见图4)中的存储器栅极电极MG1的栅极长度，例如等于导电膜17、绝缘膜18和膜19的经由绝缘膜16形成在控制栅极电极CG1的侧表面处的这些部分处的相应膜厚度之和。进一步地，在形成导电膜17之后、直到形成存储器栅极电极MG1为止期间，用绝缘膜18和膜19覆盖导电膜17的表面。因此，不使导电膜17的表面氧化，并且因此不减小导电膜17的膜厚度。因此，存储器栅极电极MG1(见图4)的栅极长度L1，等于在形成导电膜17时导电膜17的膜厚度FT1、绝缘膜18的膜厚度FT2、和膜19的膜厚度FT3之和。因此，可以将存储器栅极电极MG1的栅极长度L1设置为比存储器栅极电极MG2的栅极长度L2更大。
例如，当将存储器栅极电极MG1(见图4)的栅极长度L1设置为例如50nm，并且将存储器栅极电极MG2(见图4)的栅极长度L2设置为例如30nm时，可以实现以下设置：将导电膜17的膜厚度FT1设置为例如大约40nm；将绝缘膜18的膜厚度FT2设置为例如大约5nm，并且可以将膜19的膜厚度FT3设置为例如大约10nm至20nm。
优选地，导电膜17的膜厚度FT1大于膜19的膜厚度FT3。结果，可以将部分P1的在X轴方向上的宽度W1(见图4)设置为比间隔件SP11的在X轴方向上的宽度WS更宽。可以减短存储器栅极电极MG1的部分P2的在X轴方向上的宽度W2，该部分P2具有比部分P1(见图4)的厚度TH1更小的厚度TH2。因此，当执行参照稍后描述的图19所描述的用于形成n-型半导体区域21a和21b的离子注入时，变得易于防止或者抑制注入的离子穿过部分P2并且到达p型阱PW1。
进一步地，在单元形成区域M11中，膜19形成间隔件SP11(见稍后描述的图10)。间隔件SP11的目的是，防止用于形成n-型半导体区域21a的离子注入的杂质离子，穿过位于间隔件SP11与半导体衬底11之间的这部分存储器栅极电极MG1，并且到达栅极绝缘膜GIm1。即，不将膜19用作存储器栅极电极。因此，作为膜19，可以使用通过掺杂有n型杂质诸如磷(P)或者砷(As)或者p型杂质诸如硼(B)的在电阻率上减小的膜。然而，也可以使用未掺杂有杂质并且具有高电阻率的膜。
当导电膜17由例如掺杂有n型或者p型第一杂质的硅形成，并且膜19由例如掺杂有n型或者p型第二杂质的硅形成时，可以将在导电膜17中的第一杂质的浓度设置为比在膜19中的第二杂质的浓度更高。结果，不考虑膜17的电阻率，可以减小导电膜17的电阻率。
可替代地，当导电膜17由例如掺杂有n型或者p型第一杂质的硅形成，并且膜19由例如掺杂有n型或者p型第二杂质的硅形成时，可以将在导电膜17中的第一杂质的浓度设置为等于在膜19中的第二杂质的浓度。结果，当通过使用相同种类的蚀刻剂来对膜19和导电膜17进行蚀刻时，可以将蚀刻率设置为彼此相等。这可以简化半导体器件的制造步骤。
进一步地，实质上仅仅绝缘膜18是用于对膜19进行蚀刻的蚀刻停止膜，并且导电膜17是用于对绝缘膜18进行蚀刻的蚀刻停止膜。因此，可以使用由与导电膜17的材料不同的材料形成的膜，来替代绝缘膜18。作为膜19，可以使用由与用于替代绝缘膜18的膜的材料不同的材料形成的膜。
然后，如图10所示，通过使用各向异性蚀刻技术对膜19进行回蚀刻，从而形成作为侧壁部分的间隔件SP11(图5的步骤S10)。顺便提及，图24示出了当执行步骤S10时单元形成区域M11和馈送区域M12的平面图。
在步骤S10中，将膜19回蚀刻了膜19的膜厚度。结果，例如，经由绝缘膜16、导电膜17和绝缘膜18，将膜19按照侧壁间隔件形状，保留在控制栅极电极CG1的每个相对侧表面处。
结果，在单元形成区域M11中，经由绝缘膜16、导电膜17和绝缘膜18，将膜19按照侧壁间隔件形状，保留在控制栅极电极CG1的相对侧表面中的、在其上布置有与控制栅极电极CG1相邻的存储器栅极电极MG1的一侧的、控制栅极电极CG1的侧表面处。结果，形成由保留下来的膜19形成的间隔件SP11。而在单元形成区域M11中，经由绝缘膜16、导电膜17和绝缘膜18，将膜19按照侧壁间隔件形状，保留在与控制栅极电极CG1的相对侧表面中的、在其上布置有与控制栅极电极CG1相邻的存储器栅极电极MG1的一侧相对的、控制栅极电极CG1的侧表面处。结果，形成由保留下来的膜19形成的间隔件SP12。
另一方面，在单元形成区域M21中，形成有由经由绝缘膜16、导电膜17和绝缘膜18按照侧壁间隔件形状，保留在控制栅极电极CG2的相对侧表面中的在其上布置有与控制栅极电极CG2相邻的存储器栅极电极MG2的一侧的控制栅极电极CG2的侧表面处的膜19形成的间隔件SP21。而在单元形成区域M21中，经由绝缘膜16、导电膜17和绝缘膜18，将膜19按照侧壁间隔件形状，保留在控制栅极电极CG2的相对侧表面中的、在其上布置有与控制栅极电极CG2相邻的存储器栅极电极MG2的一侧相对的、控制栅极电极CG2的侧表面处。结果，形成由保留下来的膜19形成的间隔件SP22。
在该步骤中，在馈送区域M12中，经由绝缘膜16、导电膜17和绝缘膜18，将膜19按照侧壁间隔件形状，保留在虚设电极DM1的相对侧表面中的、在其上布置有与虚设电极DM1相邻的电极CGS1的一侧相对的、虚设电极DM1的侧表面处。结果，形成由保留下来的膜19形成的间隔件SP13。而在馈送区域M12中，经由绝缘膜16、导电膜17和绝缘膜18，将膜19按照侧壁间隔件形状，保留在与电极CGS1的相对侧表面中的、在其上布置有与电极CGS1相邻的虚设电极DM1的一侧相对的、电极CGS1的侧表面处。结果，形成由保留下来的膜19形成的间隔件SP14。而在馈送区域M12中，经由绝缘膜16、导电膜17和绝缘膜18，将膜19按照侧壁间隔件形状，保留在电极CGS1之上的封盖绝缘膜CP3的相对侧表面中的、在其上布置有与电极CGS1相邻的虚设电极DM1的一侧相对的、在电极CGS1之上的封盖绝缘膜CP3的侧表面处。结果，形成由保留下来的膜19形成的间隔件SP15。
进一步地，在该步骤中，在馈送区域M22中，经由绝缘膜16、导电膜17和绝缘膜18，将膜19按照侧壁间隔件形状，保留在虚设电极DM2的相对侧表面中的、在其上布置有与虚设电极DM2相邻的电极CGS2的一侧相对的、虚设电极DM2的侧表面处。结果，形成由保留下来的膜19形成的间隔件SP23。而在馈送区域M22中，经由绝缘膜16、导电膜17和绝缘膜18，将膜19按照侧壁间隔件形状，保留在电极CGS2的相对侧表面中的、在其上布置有与电极CGS2相邻的虚设电极DM2的一侧相对的、电极CGS2的侧表面处。结果，形成由保留下来的膜19形成的间隔件SP24。而在馈送区域M22中，经由绝缘膜16、导电膜17和绝缘膜18，将膜19按照侧壁间隔件形状，保留在电极CGS2之上的封盖绝缘膜CP4的相对侧表面中的、在其上布置有与电极CGS2相邻的虚设电极DM2的一侧相对的、在电极CGS2之上的封盖绝缘膜CP4的侧表面处。结果，形成由保留下来的膜19形成的间隔件SP25。
间隔件SP11和间隔件SP12分别形成在控制栅极电极CG1的相互相对的侧表面处，并且具有跨控制栅极电极CG1接近对称的结构。间隔件SP21和间隔件SP22分别形成在控制栅极电极CG2的相互相对的侧表面处，并且具有跨控制栅极电极CG2接近对称的结构。
然后，如图11至图13所示，去除间隔件SP12、SP21和SP22(图5的步骤S11)。顺便提及，图25示出了当执行通过参照图11描述的步骤时的单元形成区域M11和馈送区域M12的平面图。而图26示出了当执行通过参照图13描述的步骤时单元形成区域M11和馈送区域M12的平面图。
在步骤S11中，在单元形成区域M11和M21中，首先，如图11所示，通过使用光刻，在半导体衬底11之上形成用于覆盖间隔件SP11并且从而使间隔件SP12、SP21和SP22暴露出来的这种抗蚀剂图案R1。在该步骤中，在馈送区域M12和M22中，如图11所示，通过使用光刻，在半导体衬底11之上形成用于覆盖间隔件SP13并且从而使间隔件SP14、SP15和SP23暴露出来的这种抗蚀剂图案R1。
具体地，首先，在存储器单元区域M1和M2中，按照覆盖间隔件SP11至SP15、和SP21至SP25的方式，在绝缘膜18之上形成作为掩膜的抗蚀剂膜RF1。然后，将抗蚀剂膜RF1图案化。结果，在存储器单元区域M2中去除抗蚀剂膜RF1。在存储器单元区域M1中，形成作为掩膜图案的抗蚀剂图案R1，该抗蚀剂图案R1由覆盖间隔件SP11和SP13的抗蚀剂膜RF1形成。由此，使间隔件SP12、SP14和SP15从抗蚀剂膜RF1暴露出来。
在步骤S11中，在单元形成区域M11和M21中，然后，如图12所示，通过将形成的抗蚀剂图案R1用作蚀刻掩膜进行干法蚀刻，来去除间隔件SP12、SP21和SP22。另一方面，间隔件SP11已经被抗蚀剂图案R1覆盖，并且因此保留下来而不被蚀刻。在该步骤中，在馈送区域M12和M22中，如图12所示，去除间隔件SP14、SP15和SP23至SP25。另一方面，间隔件SP13已经被抗蚀剂图案R1覆盖，并且因此保留下来而不被蚀刻。
在步骤S11中，之后，如图13所示，去除抗蚀剂图案R1。
在不在执行步骤S10之后、执行步骤S11未去除间隔件SP12的情况下，当执行步骤S14以去除间隔件SP31时，可以将位于间隔件SP31与间隔件SP12之间并且由例如氧化硅形成的绝缘膜18作为异物飞散。然后，可以将飞散的异物沉积在单独的部分中，从而在稍后步骤中制造出的半导体器件中导致缺陷。这可以降低产品良率。
另一方面，在本第一实施例中，在执行步骤S10之后，执行步骤S11，从而去除间隔件SP2。因此，能够防止在执行步骤S14从而去除间隔件SP31时，由例如氧化硅形成的绝缘膜18作为异物飞散。然后，可以防止飞散的异物沉积在单独存在的部分上，并且可以防止或者抑制在稍后步骤中制造出的半导体器件中导致缺陷。这可以防止或者抑制产品良率的降低。
然后，如图14所示，通过蚀刻，诸如湿法蚀刻，去除绝缘膜18的从间隔件S11和S13暴露出来的部分(图6的步骤S12)。在该步骤中，在单元形成区域M11中，将位于间隔件SP11与导电膜17之间的这部分绝缘膜18保留下来而不去除，并且去除绝缘膜18的在其它区域中的部分。
然后，如图15所示，通过使用各向异性蚀刻技术，对导电膜17进行回蚀刻，从而形成存储器栅极电极MG1和MG2(图6的步骤S13)。顺便提及，图27示出了当执行步骤S13时，单元形成区域M11和馈送区域M12的平面图。
在步骤S13中，将导电膜17回蚀刻了膜17的膜厚度。结果，在控制栅极电极CG1和CG2的每一个相对侧表面处，经由绝缘膜16将导电膜17按照侧壁间隔件形状保留下来，并且去除导电膜17的在其它区域中的部分。
结果，如图15所示，在单元形成区域M11中，形成由在间隔件SP11与控制栅极电极CG1之间以及在间隔件SP11与半导体衬底11之间的导电膜17形成的存储器栅极电极MG1。进一步地，在单元形成区域M11中，经由绝缘膜16将导电膜17按照侧壁间隔件形状，保留在控制栅极电极CG1的相对侧表面中的、在其上布置有与控制栅极电极CG1相邻的存储器栅极电极MG1的一侧相对的、控制栅极电极CG1的侧表面处。这导致形成由保留下来的导电膜17形成的间隔件SP31。
另一方面，在单元形成区域M21中，经由绝缘膜16将导电膜17按照侧壁间隔件形状，保留在控制栅极电极CG2的相对侧表面中的一个侧表面处。这导致形成由保留下来的导电膜17形成的存储器栅极电极MG2。进一步地，在单元形成区域M21中，经由绝缘膜16将导电膜17按照侧壁间隔件形状，保留在与控制栅极电极CG2的相对侧表面中的、在其上布置有与控制栅极电极CG2相邻的存储器栅极电极MG2的一侧相对的、控制栅极电极CG2的侧表面处。这导致形成由保留下来的导电膜17形成的间隔件SP41。
在该步骤中，在馈送区域M12中，形成由在间隔件SP13与虚设电极DM1之间以及在间隔件SP13与半导体衬底11之间的导电膜17形成的电极MGS1。进一步地，在馈送区域M12中，经由绝缘膜16将导电膜17按照侧壁间隔件形状，保留在与在电极CGS1的相对侧表面中的、在其上布置有与电极CGS1相邻的虚设电极DM1的一侧相对的、电极CGS1的侧表面处。这导致形成由保留下来的导电膜17形成的间隔件SP32。
顺便提及，电极MGS1与存储器栅极电极MG1一体化形成。结果，可以经由电极MGS1将电力馈送至存储器栅极电极MG1。
而在馈送区域M12中，经由绝缘膜16将膜17按照侧壁间隔件形状，保留在电极CGS1之上的封盖绝缘膜CP3的两个侧表面中的、在其上布置有与电极CGS1相邻的虚设电极DM1的一侧的、在电极CGS1之上的封盖绝缘膜CP3的侧表面处。这导致形成由保留下来的导电膜17形成的间隔件SP33。顺便提及，在馈送区域M12中，经由绝缘膜16，用导电膜17填充在虚设电极DM1与电极CGS1之间的空间。
进一步地，在该步骤中，在馈送区域M22中，经由绝缘膜16，将导电膜17按照侧壁间隔件形状，保留在与在虚设电极DM2的相对侧表面中的、在其上布置有与虚设电极DM2相邻的电极CGS2的一侧相对的、虚设电极DM2的侧表面处。这导致形成由保留下来的导电膜17形成的电极MGS2。进一步地，在馈送区域M22中，经由绝缘膜16将导电膜17按照侧壁间隔件形状，保留在与电极CGS2的相对侧表面中的、在其上布置有与电极CGS2相邻的虚设电极DM2的一侧相对的、电极CGS2的侧表面处。这导致形成由保留下来的导电膜17形成的间隔件SP42。
进一步地，在馈送区域M22中，经由绝缘膜16将膜17按照侧壁间隔件形状，保留在电极CGS2之上的封盖绝缘膜CP4的两个侧表面中的、在其上布置有与电极CGS2相邻的虚设电极DM2的、在电极CGS2之上的封盖绝缘膜CP4的侧表面处。这导致形成由保留下来的导电膜17形成的间隔件SP43。顺便提及，在馈送区域M22中，经由绝缘膜16用导电膜17填充在虚设电极DM2与电极CGS2之间的空间。
经由绝缘膜16，按照与控制栅极电极CG1相邻的方式，形成存储器栅极电极MG1。经由绝缘膜16，按照与控制栅极电极CG2相邻的方式，形成存储器栅极电极MG2。存储器栅极电极MG1和间隔件SP11形成在控制栅极电极CG1的相互相对的侧表面处。存储器栅极电极MG2和间隔件SP41形成在控制栅极电极CG2的相互相对的侧表面处，并且具有跨控制栅极电极CG2接近对称的结构。
在控制栅极电极CG1之上，形成封盖绝缘膜CP1。在控制栅极电极CG2之上，形成封盖绝缘膜CP2。因此，存储器栅极电极MG1由经由绝缘膜16按照侧壁间隔件形状保留在封盖绝缘膜CP1的在第一侧的侧表面处的导电膜17形成。存储器栅极电极MG2由经由绝缘膜16按照侧壁间隔件形状保留在封盖绝缘膜CP2的在第一侧的侧表面处的导电膜17形成。而间隔件SP31由经由绝缘膜16按照侧壁间隔件形状保留在封盖绝缘膜CP1的与其第一侧相对的侧表面处的导电膜17形成。间隔件SP41由经由绝缘膜16按照侧壁间隔件形状保留在封盖绝缘膜CP2的与其第一侧相对的侧表面处的导电膜17形成。
绝缘膜16中介在形成在步骤S13中的存储器栅极电极MG1与半导体衬底11的p型阱PW1之间、以及在存储器栅极电极MG1与控制栅极电极CG1之间。存储器栅极电极MG1由与绝缘膜16接触的导电膜17形成。而绝缘膜16中介在形成在步骤S13中的存储器栅极电极MG2与半导体衬底11的p型阱PW2之间、以及在存储器栅极电极MG2与控制栅极电极CG2之间。存储器栅极电极MG2由与绝缘膜16接触的导电膜17形成。
在已经执行了步骤S13的回蚀刻步骤的阶段中，在单元形成区域M11中，使绝缘膜16的未被存储器栅极电极MG1和间隔件SP31中的任何一个覆盖的部分暴露出来。在单元形成区域M11中的存储器栅极电极MG1之下的绝缘膜16，成为存储器晶体管MT1(见稍后描述的图18)的栅极绝缘膜GIm1。进一步地，在已经执行了步骤S13的回蚀刻步骤的阶段中，在单元形成区域M21中，使绝缘膜16的未被存储器栅极电极MG2和间隔件SP41中的任何一个覆盖的部分暴露出来。在单元形成区域M21中的存储器栅极电极MG2之下的绝缘膜16，成为存储器晶体管MT2的栅极绝缘膜GIm2(见稍后描述的图18)。
然后，如图16和图17所示，去除间隔件SP31和SP41(图6的步骤S14)。
在步骤S14中，在单元形成区域M11和M21中，首先，如图16所示，通过使用光刻，在半导体衬底11之上形成用于覆盖存储器栅极电极MG1和MG2和间隔件SP11并且从而使间隔件SP31和SP41暴露出来的这种抗蚀剂图案R2。在该步骤中，在馈送区域M12和M22中，用抗蚀剂图案R2覆盖电极MGS1和间隔件SP13、以及导电膜17的位于电极CGS1和虚设电极DM1之间的部分，并且使间隔件SP32、SP33、SP42和SP43暴露出来。
具体地，首先，在存储器单元区域M1和M2中，按照覆盖存储器栅极电极MG1和MG2、电极CGS1和CGS2、电极MGS1和MGS2、和间隔件SP11、SP13、SP31至SP33和SP41和SP43的方式，在绝缘膜16之上形成用作掩膜的抗蚀剂膜RF2。在该步骤中，按照覆盖导电膜17的位于电极CGS1与虚设电极DM1之间的部分、和导电膜17的位于电极CGS2与虚设电极DM2之间的部分的方式，形成抗蚀剂膜RF2。
然后，将抗蚀剂膜RF2图案化，从而在存储器单元区域M1中形成由覆盖存储器栅极电极MG1、电极MGS1、间隔件SP11和SP13、和导电膜17的位于电极CGS1与虚设电极DM1之间的部分的抗蚀剂膜RF2形成的抗蚀剂图案R2。然后，使间隔件SP31、SP32和SP33从抗蚀剂膜RF2暴露出来。在该步骤中，将抗蚀剂膜RF2图案化，从而在存储器单元区域M2中形成由覆盖存储器栅极电极MG2、电极MGS2和导电膜17的位于电极CGS2与虚设电极DM2之间的部分的抗蚀剂膜RF2形成的抗蚀剂图案R2。然后，使间隔件SP41、SP42和SP43从抗蚀剂膜RF2暴露出来。
在步骤S14中，在单元形成区域M11和M21中，然后，如图16所示，通过将形成的抗蚀剂图案R2用作蚀刻掩膜进行干法蚀刻，去除间隔件SP31和SP41。另一方面，存储器栅极电极MG1和MG2、和间隔件SP11已经被抗蚀剂图案R2覆盖，并且因此保留下来而不被蚀刻。在该步骤中，在馈送区域M12和M22中，如图16所示，去除间隔件SP32、SP33、SP42和SP43。另一方面，电极MGS1和MGS2、间隔件SP13、导电膜17的位于电极CGS1与虚设电极DM1之间的部分、和导电膜17的位于电极CGS2与虚设电极DM2之间的部分，已经被抗蚀剂图案R2覆盖，并且因此保留下来而不被蚀刻。
在步骤S14中，然后，如图17所示，去除抗蚀剂图案R2。
然后，如图18所示，通过蚀刻诸如湿法蚀刻，去除绝缘膜16的未被存储器栅极电极MG1和MG2覆盖的部分(图6的步骤S15)。顺便提及，图28示出了当执行步骤S15时单元形成区域M11和馈送区域M12的平面图。
在该步骤中，在存储器单元区域M11中，将绝缘膜16的位于存储器栅极电极MG1与p型阱PW1之间以及位于存储器栅极电极MG1与控制栅极电极CG1之间的部分保留下来而不去除。去除绝缘膜16的位于其它区域中的部分。然后，在单元形成区域M11中形成，由在存储器栅极电极MG1与p型阱PW1之间以及在存储器栅极电极MG1与控制栅极电极CG1之间的绝缘膜16形成的栅极绝缘膜GIm1。
进一步地，在该步骤中，在单元形成区域M21中，将绝缘膜16的位于存储器栅极电极MG2与p型阱PW2之间以及位于存储器栅极电极MG2与控制栅极电极CG2之间的部分，保留下来而不去除。去除绝缘膜16的位于其它区域中的部分。然后，在单元形成区域M21中形成，由在存储器栅极电极MG2与p型阱PW2之间以及在存储器栅极电极MG2与控制栅极电极CG2之间的绝缘膜16形成的栅极绝缘膜GIm2。
顺便提及，在步骤S15中，也可以执行蚀刻，从而使得去除绝缘膜16的氧化硅膜16c和氮化硅膜16b，并且将氧化硅膜16a保留下来而不去除。
然后，如图19所示，通过使用离子注入方法等，形成n-型半导体区域21a和21b(图6的步骤S16)。顺便提及，图23示出了当执行步骤S16时单元形成区域M11和M21的放大截面。
在步骤S16中，通过将控制栅极电极CG1和CG2以及存储器栅极电极MG1和MG2用作掩膜，将n型杂质诸如砷(As)或者磷(P)掺杂到半导体衬底11的p型阱PW1和PW2中。结果，在单元形成区域M11中，在p型阱PW1的上层部分中形成n-型半导体区域21a和21b，并且在单元形成区域M21中，在p型阱PW2的上层部分中形成n-型半导体区域21a和21b。
在该步骤中，在单元形成区域M11中，将n-型半导体区域21a形成为与存储器栅极电极MG1的侧表面自对准，并且n-型半导体区域21b形成为与控制栅极电极CG1的侧表面自对准。而在单元形成区域M21中，将n-型半导体区域21a形成为与存储器栅极电极MG2的侧表面自对准，并且将n-型半导体区域21b形成为与控制栅极电极CG2的侧表面自对准。
顺便提及，在执行步骤S15之后，并且在执行步骤S16之前，在外围电路区域(未示出)中，通过使用例如光刻和蚀刻，可以将在步骤S5中(见图21)部分保留在外围电路区域中的导电膜14图案化，从而形成由导电膜14(未示出)形成的栅极电极。在该步骤中，在应用抗蚀剂之前，作为用于将在外围电路区域中的导电膜14图案化的在存储器单元区域M1和M2中的保护膜，可以在半导体衬底11的在存储器单元区域M1和M2中的主表面11a处形成绝缘膜SIF，该绝缘膜SIF由例如氧化硅膜和氮化硅膜(未示出)形成。然后，在外围电路区域中形成栅极电极之后，可以去除氮化硅膜。在这种情况下，当在步骤S16中形成n-型半导体区域21a和21b时，按照覆盖在存储器单元区域M1和M2中的控制栅极电极CG1和CG2、封盖绝缘膜CP1和CP2、存储器栅极电极MG1和MG2、和间隔件SP11的方式，形成绝缘膜SIF。
然后，如图20所示，在控制栅极电极CG1和CG2的侧表面、和存储器栅极电极MG1和MG2的侧表面处，形成侧壁间隔件SW(图6的步骤S17)。
首先，在整个半导体衬底11的主表面11a处，形成用于侧壁间隔件SW的绝缘膜。通过例如各向异性蚀刻，对形成的绝缘膜进行回蚀刻。
通过这种方式，在单元形成区域M11中，将跨控制栅极电极CG1与存储器栅极电极MG1相对并且与控制栅极电极CG1相邻的这部分绝缘膜保留下来，从而形成侧壁间隔件SW。而跨存储器栅极电极MG1和间隔件SP11与控制栅极电极CG1相对并且与存储器栅极电极MG1和间隔件SP11相邻的这部分绝缘膜保留下来，从而形成侧壁间隔件SW。
进一步地，在单元形成区域M21中，将跨控制栅极电极CG2与存储器栅极电极MG2相对并且与控制栅极电极CG2相邻的这部分绝缘膜保留下来，从而形成侧壁间隔件SW。而将跨存储器栅极电极MG2与控制栅极电极CG2相对并且与存储器栅极电极MG2相邻的这部分绝缘膜保留下来，从而形成侧壁间隔件SW。
另一方面，在馈送区域M12中，将跨电极MGS1与电极CGS1相对并且与电极MGS1相邻的这部分绝缘膜保留下来，从而形成侧壁间隔件SW。而将跨电极CGS1与虚设电极DM1相对并且与电极CGS1相邻的这部分绝缘膜保留下来，从而形成侧壁间隔件SW。进一步地，将与在电极CGS1之上的封盖绝缘膜CP3相邻的这部分绝缘膜保留下来，从而形成侧壁间隔件SW。
而在馈送区域M22中，将跨电极MGS2与电极CGS2相对并且与电极MGS2相邻的这部分绝缘膜保留下来，从而形成侧壁间隔件SW。而将跨电极CGS2与虚设电极DM2相对并且与电极CGS2相邻的这部分绝缘膜保留下来，从而形成侧壁间隔件SW。进一步地，将与在电极CGS2之上的封盖绝缘膜CP4相邻的这部分绝缘膜保留下来，从而形成侧壁间隔件SW。
侧壁间隔件SW中的每一个都由绝缘膜诸如氧化硅膜、氮化硅膜或者其层合膜形成。
然后，如图21所示，通过使用离子注入方法等来形成n+型半导体区域22a和22b(图6的步骤S18)。在步骤S18中，通过将控制栅极电极CG1和CG2、和存储器栅极电极MG1和MG2、和与其相邻的侧壁间隔件SW用作掩膜，将n型杂质诸如砷(As)或者磷(P)掺杂到半导体衬底11的p型阱PW1和PW2中。结果，在单元形成区域M11中，在p型阱PW1的上层部分中形成n+型半导体区域22a和22b，并且在单元形成区域M21中，在p型阱PW2的上层部分中形成n+型半导体区域22a和22b。
在该步骤中，在单元形成区域M11中，将n+型半导体区域22a形成为与在存储器栅极电极MG1的侧表面之上的侧壁间隔件SW自对准，并且将n+型半导体区域22b形成为与在控制栅极电极CG1的侧表面之上的侧壁间隔件SW自对准。进一步地，在单元形成区域M21中，将n+型半导体区域22a形成为与在存储器栅极电极MG2的侧表面之上的侧壁间隔件SW自对准，并且将n+型半导体区域22b形成为与在控制栅极电极CG2的侧表面之上的侧壁间隔件SW自对准。
通过这种方式，在单元形成区域M11中，n-型半导体区域21a和具有更高杂质浓度的n+型半导体区域22a形成n型半导体区域MS1，该n型半导体区域MS1具有LDD结构并且用作存储器晶体管MT1的源极区域(见图4)。进一步地，在单元形成区域M11中，n-型半导体区域21b和具有更高杂质浓度的n+型半导体区域22b形成n型半导体区域MD1，该n型半导体区域MD1具有LDD结构并且用作控制晶体管CT1的漏极区域(见图4)。
而在单元形成区域M21中，n-型半导体区域21a和具有更高杂质浓度的n+型半导体区域22a形成n型半导体区域MS2，该n型半导体区域MS2具有LDD结构并且用作存储器晶体管MT2的源极区域(见图4)。进一步地，在单元形成区域M21中，n-型半导体区域21b和具有更高杂质浓度的n+型半导体区域22b形成n型半导体区域MD2，该n型半导体区域MD2具有LDD结构并且用作控制晶体管CT2的漏极区域(见图4)。
然后，执行活化退火，该活化退火是用于活化被掺杂到n-型半导体区域21a和21b、n+型半导体区域22a和22b等中的杂质的热处理。
结果，如图21所示，在单元形成区域M11中，形成控制晶体管CT1(见图4)和存储器晶体管MT1(见图4)。控制晶体管CT1和存储器晶体管MT1形成存储器单元MC1作为非易失性存储器。即，控制栅极电极CG1、栅极绝缘膜GIc1、存储器栅极电极MG1和栅极绝缘膜GIm1，形成存储器单元MC1作为非易失性存储器。
而在单元形成区域M21中，形成控制晶体管CT2(见图4)和存储器晶体管MT2(见图4)。控制晶体管CT2和存储器晶体管MT2形成存储器单元MC2作为非易失性存储器。即，控制栅极电极CG2、栅极绝缘膜GIc2、存储器栅极电极MG2和栅极绝缘膜GIm2，形成存储器单元MG2作为非易失性存储器。
顺便提及，在馈送区域M12中，电极CGS1、虚设电极DM1和电极MGS1形成馈送电极部分SE1。在馈送区域M22中，电极CGS2、虚设电极DM2和电极MGS2形成馈送电极部分SE2。
如之前所描述的，存储器栅极电极MG1(见图4)的栅极长度L1长于存储器栅极电极MG2(见图4)的栅极长度L2。包括具有长的栅极长度的存储器栅极电极MG1的存储器单元MC1，具有比包括具有短的栅极长度的存储器栅极电极MG2的存储器单元MC2的可靠性更高的可靠性，并且因此，被理想地用作图1的用于数据的非易失性存储器/模块2。另一方面，与包括具有长的栅极长度的存储器栅极电极MG1的存储器单元MC1相比，包括具有短的栅极长度的存储器栅极电极MG2的存储器单元MC2在操作速度上更高，并且在重写循环次数上更高，并且因此被理想地用作图1的用于程序的非易失性存储器/模块1。
然后，如图3所示，形成金属硅化物层23(图6的步骤S19)。在步骤S19中，在整个半导体衬底11的主表面11a之上，按照覆盖封盖绝缘膜CP1和CP2、存储器栅极电极MG1和MG2、和侧壁间隔件SW的方式，来形成金属膜。金属膜由例如钴(Co)膜、镍(Ni)膜或者镍铂合金膜形成，并且可以通过溅射方法等来形成。然后，对半导体衬底11进行热处理。结果，允许n+型半导体区域22a和22b、和存储器栅极电极MG1和MG2的相应上层部分与金属膜反应。这导致在n+型半导体区域22a和22b、和存储器栅极电极MG1和MG2中的每一个之上形成金属硅化物层23。
金属硅化物层23可以是，例如，硅化钴层、硅化镍层、或者掺杂有铂的硅化镍层。然后，去除金属膜的未反应部分。通过执行这种所谓的自对准硅化物工艺，能够在n+型半导体区域22a和22b和存储器栅极电极MG1和MG2中的每一个之上形成金属硅化物层23，如图3所示。
在该步骤中，在馈送区域M12和M22中，也可以在电极MGS1和MGS2、电极CGS1和CGS2和导电膜17中的每一个之上形成金属硅化物层23。
然后，如图3所示，在整个半导体衬底11的主表面11a之上，形成绝缘膜24和层间绝缘膜25(图6的步骤S20)。在步骤S20中，首先，按照覆盖封盖绝缘膜CP1和CP2、栅极绝缘膜GIm1和GIm2、存储器栅极电极MG1和MG2、和侧壁间隔件SW的方式形成绝缘膜24。绝缘膜24由例如氮化硅膜形成。可以通过例如CVD方法来形成绝缘膜24。
然后，如图3所示，在绝缘膜24之上，形成层间绝缘膜25。层间绝缘膜25由氧化硅膜的单个膜、氮化硅膜和氧化硅膜的层合膜等形成。在通过例如CVD方法形成层间绝缘膜25之后，将层间绝缘膜25的顶表面平面化。
然后，如图3所示，形成穿过层间绝缘膜25的塞PG(图6的步骤S21)。首先，通过将使用光刻而形成在层间绝缘膜25之上的抗蚀剂图案(未示出)用作蚀刻掩膜，对层间绝缘膜25进行干法蚀刻。结果，在层间绝缘膜25中形成接触孔CNT。然后，在接触孔CNT中，形成由钨(W)等形成的导电塞PG作为导体部分。
为了例如在层间绝缘膜25(包括接触孔CNT的内部)之上形成塞PG，形成由例如钛(Ti)膜、氮化钛(TiN)膜、或者其层合膜形成的势垒导体膜。然后，在势垒导体膜之上，按照填充接触孔CNT的方式，形成由钨(W)膜等形成的主导体膜。然后，通过CMP(化学机械抛光)方法、回蚀刻方法等，去除主导体膜和势垒导体膜的在层间绝缘膜25之上的不必要的部分。结果，可以形成塞PG。顺便提及，为了简化附图，在图3中，形成塞PG的势垒导体膜和主导体膜一体化示出。
如图3所示，在馈送区域M12和M22中，分别在电极MGS1和MGS2、和电极CGS1和CGS2之上，形成接触孔CNT和嵌入在其中的相应塞PG。在接触孔CNT的相应底部处，分别使在电极MGS1和MGS2、和电极CGS1和CGS2之上的金属硅化物层23暴露出来。然后，使嵌入在接触孔CNT中的相应塞PG分别与形成在电极MGS1和MGS2和电极CGS1和CGS2之上的金属硅化物层23接触，从而分别与电极MGS1和MGS2和电极CGS1和CGS2电耦合。
顺便提及，虽然未在图3中示出，但是塞PG可以与n+型半导体区域22a和22b中的每一个电耦合。
按照到目前为止提及的方式，制造本第一实施例的半导体器件。顺便提及，在包括嵌入在其中的塞PG的层间绝缘膜25之上，可以通过使用例如大马士革技术来形成包括例如铜(Cu)作为主导电膜的接线。然而，此处，省略了对其的说明。
<用于制造比较示例的半导体器件的方法>
然后，将对一种用于制造比较示例的半导体器件的方法进行描述。图29是在制造步骤期间比较示例的半导体器件的基本部分截面图。顺便提及，图29的截面图是在执行第一实施例的半导体器件的制造步骤的步骤S16的步骤相对应的步骤从而在单元形成区域M11中形成n-型半导体区域21a和21b时的截面图。
通过采用用于制造比较示例的半导体器件的方法，执行与第一实施例的步骤S6和步骤S7相对应的步骤，从而形成绝缘膜16和导电膜17。然后，在绝缘膜17之上，形成氧化硅膜111。然后，对氧化硅膜111进行回蚀刻，从而经由绝缘膜16和导电膜17将氧化硅膜111保留在控制栅极电极CG1的侧表面处。这导致形成由保留下来的氧化硅膜111形成的间隔件SP111。然后，通过将由氧化硅膜111形成的间隔件SP111用作掩膜，对导电膜17进行回蚀刻。这导致形成由在间隔件SP111与控制栅极电极CG1之间以及在间隔件SP111与半导体衬底11之间的导电膜17形成的存储器栅极电极MG101。然后，去除间隔件SP111。之后，执行与第一实施例的半导体器件的制造步骤的步骤S16的步骤相对应的步骤，即，通过将存储器栅极电极MG101用作掩膜执行离子注入的步骤，从而形成n-型半导体区域21a和21b。
顺便提及，用于制造比较示例的半导体器件的方法与用于制造在专利文件1中描述的半导体器件的方法相同。
如图29所示，存储器栅极电极MG101的与在半导体衬底11的厚度方向上的控制栅极电极CG1相对的部分P102的厚度TH102，小于在半导体衬底11的厚度方向上的控制栅极电极CG1侧的部分P101的厚度TH101。而通过采用用于制造比较示例的半导体器件的方法，在执行离子注入从而形成n-型半导体区域21a和21b时，不将间隔件诸如间隔件SP111保留在部分P102之上。
注入到p型阱PW1用于形成n-型半导体区域21a和21b的杂质离子的浓度分布的表示了在深度方向上距离p型阱PW1的顶表面的最大值的深度位置为，例如，10nm至20nm。而同样当将杂质离子离子注入到由多晶体硅或者非晶硅形成的部分P102中时，浓度分布的表示了在深度方向上距离部分P102的顶表面的最大值的深度位置为，例如，10nm至20nm，并且大体上等于浓度分布的表示了在深度方向上距离p型阱PW1的顶表面的最大值的深度位置。
因此，在用于制造比较示例的半导体器件的方法中，在部分P102(即，导电膜17)的膜厚度为例如大约30nm的情况下，当形成n-型半导体区域21a和21b时，注入到部分P102中的杂质离子可以穿过部分P102以到达如图29所示的栅极绝缘膜GIm1。因此，可以降低具有电荷累积部分的栅极绝缘膜GIm1的膜质量。这种情况等可以减少作为非易失性存储器的存储器单元MC1的特性。因此，不能改进具有非易失性存储器的半导体器件的性能。
另一方面，当执行热处理诸如活化退火时，在p型阱PW1中的离子注入通过扩散到达栅极绝缘膜GIm1的可能性较小。因此，在杂质离子通过离子注入到达栅极绝缘膜GIm1时、杂质离子对于栅极绝缘膜GIm1的膜质量的降低的影响，大于在杂质离子在随后执行热处理诸如活化退火之时通过扩散到达栅极绝缘膜GIm1时、杂质对于栅极绝缘膜GIm1的膜质量的降低的影响。
可替代地，当将通过BTBT现象的热空穴注入擦除方法用作擦除方法时，将空穴注入到栅极绝缘膜GIm1的在源极区域侧的部分中。因此，注入的杂质离子在穿过部分P102并且到达栅极绝缘膜GIm1的在源极区域侧的部分时，极大地影响了栅极绝缘膜GIm1的膜质量的降低。
顺便提及，在图29中示出的示例中，如在图23中示出的示例中一样，当形成n-型半导体区域21a和21b时，在存储器单元区域M1中，按照覆盖控制栅极电极CG1、封盖绝缘膜CP1和存储器栅极电极MG101的方式，在半导体衬底11的主表面11a之上形成绝缘膜SIF。然而，绝缘膜SIF的膜厚度小于被包括在存储器栅极电极MG101中的导电膜17的膜厚度。因此，仅仅通过形成绝缘膜SIF难以防止杂质离子穿过部分P102。
<本实施例的主要特征和效果>
通过采用用于制造本第一实施例的半导体器件的方法，在控制栅极电极CG1和CG2的相应表面之上顺序地形成绝缘膜16、导电膜17、包含硅的绝缘膜18、和由硅形成的膜19。然后，对膜19进行回蚀刻。结果，经由绝缘膜16、导电膜17和绝缘膜18，将膜19保留在控制栅极电极CG1的侧表面处，从而形成间隔件SP11。然后，对导电膜17进行回蚀刻。结果，形成由在间隔件SP11与控制栅极电极CG1以及在间隔件SP11与半导体衬底11之间的导电膜17形成的存储器栅极电极MG1；并且经由绝缘膜16将导电膜17保留在控制栅极电极CG2的侧表面处，从而形成存储器栅极电极MG2。存储器栅极电极MG1的栅极长度长于存储器栅极电极MG2的栅极长度。
同样，通过采用用于制造本第一实施例的半导体器件的方法，与用于制造比较示例的半导体器件的方法一样，存储器栅极电极MG1的与控制栅极电极CG1相对的部分P2的厚度TH2，小于在控制栅极电极CG1侧的部分P1的厚度TH1。然而，通过采用用于制造本第一实施例的半导体器件的方法，与用于制造比较示例的半导体器件的方法不同，当通过将存储器栅极电极MG1用作掩膜通过离子注入方法来形成n-型半导体区域21a时，在部分P2之上形成间隔件SP11。
因此，如图23所示，可以防止或者抑制，被注入用于形成n-型半导体区域21a和21b的杂质离子穿过部分P2并且到达栅极绝缘膜GIm1。因此，可以防止或者抑制具有电荷累积部分的栅极绝缘膜GIm1的膜质量降低。这可以防止或者抑制作为非易失性存储器的存储器单元MC1的特性的降低。因此，能够改进具有非易失性存储器的半导体器件的特性。
进一步地，本第一实施例的半导体器件具有形成在控制栅极电极CG1的侧表面处的存储器栅极电极MG1、和形成在控制栅极电极CG2的侧表面处的存储器栅极电极MG2。进一步地，半导体器件具有经由栅极绝缘膜GIm1和存储器栅极电极MG1形成在控制栅极电极CG1的侧表面处的间隔件SP11、和形成在间隔件SP11与存储器栅极电极MG1之间的绝缘膜18。绝缘膜18由包含硅的绝缘膜形成。间隔件SP11由硅形成。存储器栅极电极MG1形成在间隔件SP11与控制栅极电极CG1之间、以及在间隔件SP11与半导体衬底11之间。存储器栅极电极MG1的栅极长度长于存储器栅极电极MG2的栅极长度。
当制造本第一实施例的半导体器件时，如图23所示，可以防止或者抑制注入用于形成n-型半导体区域21a的杂质离子穿过部分P2并且到达绝缘膜GIm1。因此，可以防止或者抑制具有电荷累积部分的栅极绝缘膜GIm1的膜质量降低。这可以防止或者抑制作为非易失性存储器的存储器单元MC1的特性的降低。因此，能够改进具有非易失性存储器的半导体器件的特性。
<半导体器件的第一修改示例>
在第一实施例的半导体器件中，在馈送区域M12中，间隔件SP13经由绝缘膜GIm3、电极MGS1和绝缘膜IF13，形成在虚设电极DM1的侧表面处。另一方面，在馈送区域M12中，不需要形成间隔件SP13。将对这种示例进行描述，作为第一实施例的第一修改示例的半导体器件。
图30是第一实施例的第一修改示例的半导体器件的基本部分平面图。图31是第一实施例的第一修改示例的半导体器件的基本部分截面图。图32至图35中的每一个是在制造步骤期间第一实施例的第一修改示例的半导体器件的基本部分平面图。
在图30中示出的平面图示出了由在图2中示出的平面图的两条点划线围成的放大了的区域RG1。在图31中的截面图是沿着在图30中的线B-B所作的截面图。而图32至图35中的每一个是当执行通过参照在第一实施例中的图25至图28描述的步骤时单元形成区域M11和馈送区域M12的平面图。顺便提及，为了易于理解，作为在图31中示出的截面图，示出了与在参照图18描述的步骤S15中的截面图相对应的截面图。
如图30和图31所示，在本第一修改示例的半导体器件中，在馈送区域M12中，电极MGS1经由绝缘膜GIm3形成在虚设电极DM1的侧表面处，但是不形成绝缘膜IF13(见图3)，并且也不形成间隔件SP13(见图3)。
进一步地，通过采用用于制造本第一修改示例的半导体器件的方法，执行通过参照图10和图24描述的步骤(图5的步骤S10)。然后，执行通过参照图11描述的步骤(图5的步骤S11)。结果，形成抗蚀剂图案R1。当形成抗蚀剂图案R1时，在馈送区域M12中，如图32所示，通过使用光刻，在半导体衬底11之上形成用于使除了间隔件SP14之外的间隔件SP13暴露出来的这种抗蚀剂图案R1。即，形成用于使馈送区域M12暴露出来的这种抗蚀剂图案R1。
在步骤S11中，然后，当执行通过参照图12描述的步骤时，在馈送区域M12中，通过将形成的抗蚀剂图案R1用作如图33所示的蚀刻掩膜进行干法蚀刻，来去除间隔件SP14、和附加地间隔件SP13。即，在馈送区域M12中，去除膜19(见图10)。
在步骤S11中，然后，当执行通过参照图13描述的步骤时，如图33所示，去除抗蚀剂图案R1。
然后，执行通过参照图15描述的步骤(图6的步骤S12)。然后，执行通过参照图15描述的步骤(图6的步骤S13)。结果，在单元形成区域M11中，形成存储器栅极电极MG1。在该步骤中，在馈送区域M12中，如图34所示，经由绝缘膜16(见图15)，将导电膜17(见图15)按照侧壁间隔件形状，保留在与虚设电极DM1的相对侧表面中的、在其上布置有与虚设电极DM1相邻的电极CGS1的一侧相对的、虚设电极DM1的侧表面之上。结果，形成由保留下来的膜17形成的电极MGS1。电极MGS1的在与虚设电极DM1的侧表面垂直的方向上的下表面的宽度W3，小于存储器栅极电极MG1的栅极长度L1。顺便提及，间隔件SP32和SP33(见图15)按照与在第一实施例中相同的方式形成。
顺便提及，电极MGS1与存储器栅极电极MG1一体化形成。结果，可以经由电极MGS1将电力馈送至存储器栅极电极MG1。
然后，执行通过参照图16和图17描述的步骤(图6的步骤S14)。然后，执行通过参照图18描述的步骤(图6的步骤S15)。结果，如图35所示，在单元形成区域M11和馈送区域M12中，去除绝缘膜16(见图17)的未被存储器栅极电极MG1覆盖的部分。可以按照与在第一实施例中相同的方式来执行随后的步骤。
如图28所示，在第一实施例中，虚设电极DM1、电极MGS1和间隔件SP13形成馈送电极部分SE10作为馈送电极部分SE1。而在形成在单元形成区域M11中的存储器单元MC1与形成在馈送区域M12中的馈送电极部分SE10之间的最近接近距离称为距离DS10。
另一方面，如图35所示，在本第一修改示例中，虚设电极DM1和电极MGS1形成馈送电极部分SE11作为馈送电极部分SE1。而在形成在单元形成区域M11中的存储器单元MC1与形成在馈送区域M12中的馈送电极部分SE11之间的最近接近距离称为距离DS11。
当在馈送区域M12的Y轴方向上的长度设置为彼此相等时，距离DS11比距离DS10更长。即，在本第一修改示例中，间隔件SP11形成在单元形成区域M11中，但是间隔件SP13(见图28)不形成在馈送区域M12中。结果，距离DS11可以设置为比距离DS10更长。可替代地，可以减短在馈送区域M12的Y轴方向上的长度，从而使得距离DS11变得等于距离DS10。因此，单元形成区域M11可以有效地布置在Y轴方向上。
进一步地，如图28所示，在第一实施例中，对于分别形成在两个单元形成区域M11中的、由作为漏极区域的半导体区域MD1形成的阵列，在布置在馈送区域M12侧的端部的半导体区域MD1之间的间距称为间隔IT10，其中该两个单元形成区域M11在Y轴方向上跨馈送区域M12布置在相对侧。间隔IT10是与在形成有馈送电极部分SE10的区域(即，馈送区域M12)的Y轴方向上的长度相对应的长度，并且也称为分流高度。
进一步地，如图35所示，在本修改示例中，对于分别形成在两个单元形成区域M11中的、由作为漏极区域的半导体区域MD1形成的阵列，在布置在馈送区域M12侧的端部的半导体区域MD1之间的间距称为间隔IT11，其中该两个单元形成区域M11在Y轴方向上跨馈送区域M12布置在相对侧。间隔IT11还是与在形成有馈送电极部分SE11的区域(即，馈送区域M12)的Y轴方向上的长度相对应的长度，并且也称为分流高度。
当馈送区域M12的在Y轴方向上的长度设置为彼此相等时，距离DS11比距离DS10更长，并且间隔IT11等于间隔IT10。另一方面，如之前所描述的，当减短馈送区域M12的在Y轴方向上的长度从而使得距离DS11变得等于距离DS10时，可以减短馈送区域M12的在Y轴方向上的长度。结果，间隔IT11可以设置为比间隔IT10更短。因此，单元形成区域M11可以有效地布置在Y方向上。
<半导体器件的第二修改示例>
在第一实施例的半导体器件中，在馈送区域M12中，用导电膜17填充在虚设电极DM1与电极CGS1之间的空间。另一方面，在馈送区域M12中，不需要用导电膜17填充在虚设电极DM1与电极CGS1之间的空间。将对这种示例进行描述，作为第一实施例的第二修改示例的半导体器件。
图36是第一实施例的第二修改示例的半导体器件的基本部分平面图。图37是第一实施例的第二修改示例的半导体器件的基本部分截面图。在图36中的截面图示出了由在图2中示出的平面图的双点划线围成的放大了的区域RG1。在图37中示出的截面图是沿着在图36中的线B-B所作的截面图。顺便提及，为了易于理解，作为在图37中示出的截面图，示出了与在通过参照图18描述的步骤S15中的截面图相对应的截面图。
如图36和图37所示，在本第二修改示例的半导体器件中，与第一实施例的半导体器件一样，在馈送区域M12中，电极MGS1、绝缘膜IF13和间隔件SP13经由绝缘膜GIm3形成在虚设电极DM1的侧表面处。
另一方面，在本第二修改示例中，与第一实施例不同，在虚设电极DM1与电极CGS1之间的空间不完全填充有导电膜17。因此，形成在虚设电极DM1与电极CGS1之间的导电膜17包括：由经由绝缘膜GIm3形成在虚设电极DM1的在电极CGS1侧的侧表面处的这部分导电膜17形成的导电膜部分17a。而形成在虚设电极DM1与电极CGS1之间的导电膜17包括由经由绝缘膜GIm3形成在电极CGS1的在虚设电极DM1侧的侧表面处的这部分导电膜17形成的导电膜部分17b、和由经由绝缘膜GIm3形成在元件隔离区域IR3之上的这部分导电膜17形成的导电膜部分17c。进一步地，在导电膜部分17a与导电膜部分17b之间形成沟槽部分17d。在沟槽部分17d的内壁处形成绝缘膜18。在绝缘膜18之上，按照填充沟槽部分17d的方式形成膜19。
在导电膜部分17a和17b和膜19中的每一个上层部分处，形成金属硅化物层(未示出)。然而，金属硅化物层不形成在绝缘膜18的上层部分处。因此，形成在导电膜部分17a的上层部分处的金属硅化物层、和形成在导电膜部分17b的上层部分处的金属硅化物层，不一体化形成。即，形成在电极MGS1的上层部分处的金属硅化物层、和形成在存储器栅极电极MG1的上层部分处的金属硅化物层，不一体化形成。
然而，在本第二修改示例中，形成在导电膜17a的上层部分处的金属硅化物层、和形成在导电膜部分17b的上层部分处的金属硅化物层，经由导电膜部分17a、导电膜部分17c和导电膜部分17b，彼此电耦合。因此，即使如在本第二修改示例中一样，由于在从虚设电极DM1至电极CGS1的距离与导电膜17的膜厚度之间的关系，在虚设电极DM1与电极CGS1之间的空间经由绝缘膜GIm3不完全填充有导电膜17，电极MGS1和存储器栅极电极MG1也可以在低电阻下彼此电耦合。
<半导体器件的第三修改示例>
在第一实施例的第一修改示例的半导体器件中，在馈送区域M12中，不形成间隔件SP13，并且用导电膜17填充在虚设电极DM1与电极CGS1之间的空间。另一方面，在馈送区域M12中，不形成间隔件SP13，但是不需要用导电膜17填充在虚设电极DM1与电极CGS1之间的空间。将对这种示例进行描述，作为第一实施例的第三修改示例的半导体器件。
图38是第一实施例的第三修改示例的半导体器件的基本部分平面图。图39是第一实施例的第三修改示例的半导体器件的基本部分截面图。在图38中示出的截面图示出了由在图2中示出的平面图的双点划线围成的放大了的区域RG1。在图39中示出的截面图是沿着在图38中的线B-B所作的截面图。顺便提及，为了易于理解，作为在图39中示出的截面图，示出了与在通过参照图18描述的步骤S15中的截面图相对应的截面图。
如图38和图39所示，在本第三修改示例的半导体器件中，与第一实施例的第一修改示例的半导体器件一样，在馈送区域M12中，电极MGS1经由绝缘膜GIm3形成在虚设电极DM1的侧表面处。然而，既不形成绝缘膜IF13(见图3)，也不形成间隔件SP13(见图3)。
另一方面，在本第三修改示例中，与第一实施例的第一修改示例不同，在虚设电极DM1与电极CGS1之间的空间不完全填充有导电膜17。因此，形成在虚设电极DM1与电极CGS1之间的导电膜17包括，由经由绝缘膜GIm3形成在虚设电极DM1的在电极CGS1侧的侧表面处的这部分导电膜17形成的导电膜17a。而形成在虚设电极DM1与电极CGS1之间的导电膜17包括，由经由绝缘膜GIm3形成在电极CGS1的在虚设电极DM1侧的侧表面处的这部分导电膜17形成的导电膜部分17b、和由经由绝缘膜GIm3形成在元件隔离区域IR3之上的这部分导电膜17形成的导电膜部分17c。进一步地，在导电膜部分17a与导电膜部分17b之间，形成沟槽部分17d。顺便提及，在本第三修改示例中，与第一实施例的第二修改示例不同，在沟槽部分17d中，既不形成绝缘膜18(见图37)，也不形成膜19(见图37)。
在导电膜部分17a和17b中的每一个上层部分处，形成金属硅化物层(未示出)。然而，形成在导电膜部分17a的上层部分处的金属硅化物层、和形成在导电膜部分17b的上层部分处的金属硅化物层，不一体化形成。即，形成在电极MGS1的上层部分处的金属硅化物层、和形成在存储器栅极电极MG1的上层部分处的金属硅化物层，不一体化形成。顺便提及，在形成侧壁间隔件时，用由例如氧化硅膜形成的绝缘膜填充沟槽部分17d。因此，在绝缘膜17c的上层部分处不形成金属硅化物层。
然而，同样在本第三修改示例中，与第一实施例的第二修改示例一样，形成在导电膜部分17a的上层部分处的金属硅化物层、和形成在导电膜部分17b的上层部分处的金属硅化物层经由导电膜部分17a、导电膜部分17c和导电膜部分17b彼此电耦合。因此，即使如在本第三修改示例中一样，由于在从虚设电极DM1至电极CGS1的距离与导电膜17的膜厚度之间的关系，在虚设电极DM1与电极CGS1之间的空间经由绝缘膜GIm3不完全填充有导电膜17，电极MGS1和存储器栅极电极MG1也可以在低电阻下彼此电耦合。
第二实施例
在第一实施例中，如图23所示，为了防止或者抑制所注入的用于通过执行离子注入形成n-型半导体区域21a的杂质离子穿过部分P2并且到达半导体衬底11，在部分P2之上形成间隔件SP11。另一方面，在第二实施例中，为了防止或者抑制所注入的用于通过执行离子注入形成n-型半导体区域21a的杂质离子穿过部分P102(见稍后描述的图43)并且到达半导体衬底11，在部分P102之上形成由例如氮化硅(见稍后描述的图43)形成的侧壁间隔件SW32。
顺便提及，下面，将给出对用于在单元形成区域M11(见图3)中制造半导体器件的方法的说明。
图40至图44中的每一个是在制造步骤期间第二实施例的半导体器件的基本部分截面图。
通过采用用于制造本第二实施例的半导体器件的方法，执行与第一实施例的步骤S6和步骤S7相对应的步骤，从而形成绝缘膜16和导电膜17。然后，在绝缘膜17之上，形成氧化硅膜111(见图29)。然后，对氧化硅膜111进行回蚀刻，从而经由绝缘膜16和导电膜17将氧化硅膜111保留在控制栅极电极CG1的侧表面处。结果，形成由保留下来的氧化硅膜111(见图29)形成的间隔件SP111。然后，通过将由氧化硅膜111形成的间隔件SP111用作掩膜，对导电膜17进行回蚀刻。这导致形成由在间隔件SP111与控制栅极电极CG1以及在间隔件SP111与半导体衬底11之间的导电膜17形成的存储器栅极电极MG101。到目前为止的步骤，与通过参照图29描述的比较示例的半导体器件的制造步骤相同。
在本第二实施例中，然后，如图40所示，通过使用光刻，在半导体衬底11之上，形成用于覆盖存储器栅极电极MG101、和跨存储器栅极电极MG101与控制栅极电极CG1相对的这部分半导体衬底11或者绝缘膜SIF的这种抗蚀剂图案R3。在该步骤中，使跨控制栅极电极CG1与存储器栅极电极MG101相对的这部分半导体衬底11或者绝缘膜SIF从抗蚀剂图案R3暴露出来。
然后，通过将控制栅极电极CG1和抗蚀剂图案R3用作掩膜，将n型杂质诸如砷(As)或者磷(P)注入到半导体衬底11的p型阱PW1中。结果，在单元形成区域M11中，在p型阱PW1的上层部分处，形成n-型半导体区域21b。然后，去除抗蚀剂图案R3。
然后，如图41所示，在整个半导体衬底11的主表面11a之上，按照覆盖控制栅极电极CG1、封盖绝缘膜CP1和存储器栅极电极MG101的方式，形成由例如氮化硅形成的绝缘膜31。
然后，如图42所示，通过例如各向异性蚀刻对形成的绝缘膜31进行回蚀刻。通过这种方式，在单元形成区域M11中，将跨控制栅极电极CG1与存储器栅极电极MG101相对、并且与控制栅极电极CG1相邻的这部分绝缘膜31保留下来，从而形成侧壁间隔件SW31。而将跨部分P101与控制栅极电极CG1相对并且与部分P101相邻的这部分绝缘膜31保留下来，从而形成侧壁间隔件SW32。进一步地，将跨部分P102与控制栅极电极CG1相对并且与部分P102相邻的这部分绝缘膜保留下来，从而形成侧壁间隔件SW33。
然后，如图43所示，通过使用光刻，在半导体衬底11之上形成用于覆盖控制栅极电极CG1、和跨控制栅极电极CG1与存储器栅极电极MG101相对的这部分半导体衬底11或者绝缘膜SIF的这种抗蚀剂图案R4。在该步骤中，使跨存储器栅极电极MG101与控制栅极电极CG1相对的这部分半导体衬底11或者绝缘膜SIF从抗蚀剂图案R4暴露出来。
然后，通过将存储器栅极电极MG101和抗蚀剂图案R4用作掩膜，将n型杂质诸如砷(As)或者磷(P)注入到半导体衬底11的p型阱PW1中。结果，在单元形成区域M11中的p型阱PW1的上层部分处，形成n-型半导体区域21a。
然后，如图44所示，去除抗蚀剂图案R4，并且去除由绝缘膜31形成的侧壁间隔件SW31、SW32和SW33。可以按照与在第一实施例中相同的方式来执行随后的步骤。
通过采用用于制造本第二实施例的半导体器件的方法，在单元形成区域M11中，通过将由氧化硅膜111(见图29)形成的间隔件SP111用作掩膜，对导电膜17进行回蚀刻。结果，形成具有部分P101和部分P102的存储器栅极电极MG101。然后，去除间隔件SP111。然后，对跨控制栅极电极CG1与存储器栅极电极MG101相对的这部分p型阱PW1进行离子注入，从而形成n-型半导体区域21b。然后，在部分P101的侧表面处形成侧壁间隔件SW32。然后，对跨存储器栅极电极MG101与控制栅极电极CG1相对的这部分p型阱PW1进行离子注入，从而形成n-型半导体区域21a。
同样通过采用用于制造本第二实施例的半导体器件的方法，与用于制造比较示例的半导体器件的方法一样，部分P102的在半导体衬底11的厚度方向上的厚度TH102比部分P101的在半导体衬底11的厚度方向上的厚度TH101更小。而当通过采用用于制造本第二实施例的半导体器件的方法、执行离子注入以形成n-型半导体区域21a时，在部分P102之上形成侧壁间隔件SW32。
因此，通过采用用于制造本第二实施例的半导体器件的方法，可以防止或者抑制用于通过执行离子注入形成n-型半导体区域21a而注入的杂质离子穿过部分P102并且到达半导体衬底11。因此，可能防止或者抑制具有电荷累积部分的栅极绝缘膜GIm1的膜质量的降低。这可以防止或者抑制作为非易失性存储器的存储器单元MC1的特性的降低。因此，能够改进具有非易失性存储器的半导体器件的特性。
顺便提及，在本第二实施例中，当执行用于形成n-型半导体区域21a的离子注入时，在部分P102的与控制栅极电极CG1相对的侧表面处形成侧壁间隔件SW33。因此，当从与半导体衬底11的主表面11a垂直的方向注入杂质离子以便执行离子注入以形成n-型半导体区域21a时，在平面图中，n-型半导体区域21a可以与存储器栅极电极MG101间隔隔开。
因此，优选地，当执行用于形成n-型半导体区域21a的离子注入时，从相对于与半导体衬底11的主表面11a垂直的方向倾斜的方向注入杂质离子。这可以防止在平面图中n-型半导体区域21a与存储器栅极电极MG101间隔隔开。即，可以按照在平面图中与存储器栅极电极MG101相邻，或者重叠存储器栅极电极MG101的方式，来形成n-型半导体区域21a。
到目前为止，借由实施例对由本发明人完成的发明进行了具体描述。然而，自然要理解本发明不限于各个实施例，并且可以在不背离本发明的主旨的范围内做出各种改变。

Claims (15)

1.一种用于制造半导体器件的方法，包括以下步骤：
(a)准备半导体衬底；
(b)在所述半导体衬底的所述主表面的第一区域中的所述半导体衬底之上形成第一栅极电极，并且在所述半导体衬底的所述主表面的第二区域中的所述半导体衬底之上形成第二栅极电极，在所述第一栅极电极与所述半导体衬底之间形成第一栅极绝缘膜，并且在所述第二栅极电极与所述半导体衬底之间形成第二栅极绝缘膜；
(c)在所述第一区域和所述第二区域中的所述半导体衬底的所述主表面、所述第一栅极电极的所述表面和所述第二栅极电极的所述表面处，形成在其内部具有电荷累积部分的第一绝缘膜；
(d)在所述第一绝缘膜之上形成第一导电膜；
(e)在所述第一导电膜之上形成包含硅的第二绝缘膜；
(f)在所述第二绝缘膜之上形成由硅形成的第一膜；
(g)在所述第一区域中，对所述第一膜进行回蚀刻，并且从而经由所述第一绝缘膜、所述第一导电膜和所述第二绝缘膜，将所述第一膜保留在所述第一栅极电极的第一侧表面处以形成第一侧壁部分，并且在所述第二区域中，去除所述第一膜；
(h)去除所述第二绝缘膜的从所述第一侧壁部分暴露出来的部分；以及
(i)对所述第一导电膜进行回蚀刻，并且从而在所述第一侧壁部分与所述第一栅极电极之间、以及在所述第一侧壁部分与所述半导体衬底之间，形成由所述第一导电膜形成的第三栅极电极，并且经由所述第一绝缘膜将所述第一导电膜保留在所述第二栅极电极的第二侧表面处以形成第四栅极电极，
其中所述第三栅极电极的栅极长度长于所述第四栅极电极的栅极长度。
2.根据权利要求1所述的用于制造半导体器件的方法，
其中所述步骤(g)包括以下步骤：
(g1)对所述第一膜进行回蚀刻，并且从而在所述第一栅极电极的所述第一侧表面处形成所述第一侧壁部分，并且经由所述第一绝缘膜、所述第一导电膜和所述第二绝缘膜，将所述第一膜保留在所述第一栅极电极的与所述第一侧表面相对的第三侧表面处以形成第二侧壁部分，经由所述第一绝缘膜、所述第一导电膜和所述第二绝缘膜，将所述第一膜保留在所述第二栅极电极的所述第二侧表面处以形成第三侧壁部分，并且经由所述第一绝缘膜、所述第一导电膜和所述第二绝缘膜，将所述第一膜保留在所述第二栅极电极的与所述第二侧表面相对的第四侧表面处以形成第四侧壁部分；
(g2)按照覆盖所述第一侧壁部分、所述第二侧壁部分、所述第三侧壁部分和所述第四侧壁部分的方式，在所述第二绝缘膜之上形成掩膜；
(g3)将所述掩膜图案化，并且从而去除在所述第二区域中的所述掩膜，并且形成由覆盖所述第一侧壁部分的所述掩膜形成的掩膜图案，并且在所述第一区域中使所述第二侧壁部分从所述掩膜暴露出来；以及
(g4)在所述步骤(g3)之后，去除所述第二侧壁部分、所述第三侧壁部分和所述第四侧壁部分。
3.根据权利要求1所述的用于制造半导体器件的方法，
其中在所述步骤(b)中，在所述半导体衬底的所述主表面的第三区域中，将第一电极与在所述半导体衬底之上的所述第一栅极电极一体化形成，并且将第一虚设电极形成为与在所述半导体衬底之上的所述第一电极间隔隔开；
其中在所述步骤(c)中，在所述第三区域中，在所述第一电极的所述表面和所述第一虚设电极的所述表面处形成所述第一绝缘膜；
其中在所述步骤(g)中，经由所述第一绝缘膜、所述第一导电膜和所述第二绝缘膜，将所述第一膜保留在所述第一虚设电极的第五侧表面处，从而形成第五侧壁部分；
其中在所述步骤(h)中，去除所述第二绝缘膜的从所述第五侧壁部分暴露出来的部分；以及
其中在所述步骤(i)中，将第二电极与所述第三栅极电极一体化形成，所述第二电极由在所述第五侧壁部分与所述第一虚设电极之间以及在所述第五侧壁部分与所述半导体衬底之间的所述第一导电膜形成。
4.根据权利要求1所述的用于制造半导体器件的方法，
其中在所述步骤(b)中，在所述半导体衬底的所述主表面的第四区域中，将第三电极与在所述半导体衬底之上的所述第一栅极电极一体化形成，并且将第二虚设电极形成为与在所述半导体衬底之上的所述第三电极间隔隔开；
其中在所述步骤(c)中，在所述第四区域中，在所述第三电极的所述表面和所述第二虚设电极的所述表面处形成所述第一绝缘膜；
其中在所述步骤(g)处，在所述第四区域中，去除所述第一膜；
其中在所述步骤(i)中，经由所述第一绝缘膜，将所述第一导电膜保留在所述第二虚设电极的第六侧表面处，从而形成第四电极；
其中所述第四电极的在与所述第六侧表面垂直的方向上的所述下表面的宽度短于所述第三栅极电极的栅极长度；以及
其中在所述步骤(i)中，将所述第四电极与所述第三栅极电极一体化形成。
5.根据权利要求1所述的用于制造半导体器件的方法，
其中所述第一导电膜的膜厚度大于所述第一膜的膜厚度。
6.根据权利要求1所述的用于制造半导体器件的方法，
其中所述第一导电膜由硅形成。
7.根据权利要求6所述的用于制造半导体器件的方法，
其中所述第一导电膜由掺杂有第一导电类型第一杂质的硅形成；
其中所述第一膜由掺杂有第二导电类型第二杂质的硅形成；以及
其中在所述第一导电膜中的所述第一杂质的浓度，高于在所述第一膜中的所述第二杂质的浓度。
8.根据权利要求6所述的用于制造半导体器件的方法，
其中所述第二绝缘膜由氧化硅膜形成。
9.根据权利要求1所述的用于制造半导体器件的方法，
其中在所述步骤(i)中，形成第三栅极绝缘膜，所述第三栅极绝缘膜由在所述第三栅极电极与所述半导体衬底之间以及在所述第三栅极电极与所述第一栅极电极之间的所述第二绝缘膜形成，并且形成第四栅极绝缘膜，所述第四栅极绝缘膜由在所述第四栅极电极与所述半导体衬底之间以及在所述第四栅极电极与所述第二栅极电极之间的所述第二绝缘膜形成。
10.根据权利要求9所述的用于制造半导体器件的方法，
其中所述第一栅极电极和所述第三栅极电极形成第一非易失性存储器；
其中所述第二栅极电极和所述第四栅极电极形成第二非易失性存储器；
其中所述第一非易失性存储器存储数据；以及
其中所述第二非易失性存储器存储程序。
11.一种半导体器件，包括：
半导体衬底；
第一栅极电极，所述第一栅极电极形成在所述半导体衬底之上、在所述半导体衬底的所述主表面的第一区域中；
第二栅极电极，所述第二栅极电极形成在所述半导体衬底之上、在所述半导体衬底的所述主表面的第二区域中；
第一栅极绝缘膜，所述第一栅极绝缘膜形成在所述第一栅极电极与所述半导体衬底之间；
第二栅极绝缘膜，所述第二栅极绝缘膜形成在所述第二栅极电极与所述半导体衬底之间；
第三栅极电极，所述第三栅极电极形成在所述第一栅极电极的第一侧表面处；
第三栅极绝缘膜，所述第三栅极绝缘膜形成在所述第三栅极电极与所述半导体衬底之间、以及在所述第三栅极电极与所述第一栅极电极之间，并且在其内部具有电荷累积部分；
第四栅极电极，所述第四栅极电极形成在所述第二栅极电极的第二侧表面处；
第四栅极绝缘膜，所述第四栅极绝缘膜形成在所述第四栅极电极与所述半导体衬底之间、以及在所述第四栅极电极与所述第二栅极电极之间，并且在其内部具有电荷累积部分；
第一侧壁部分，所述第一侧壁部分经由所述第三栅极绝缘膜和所述第三栅极电极，形成在所述第一栅极电极的所述第一侧表面处；以及
第一绝缘膜，所述第一绝缘膜形成在所述第一侧壁部分与所述第三栅极电极之间；
其中所述第一侧壁部分由硅形成，
其中所述第一绝缘膜包含硅，
其中所述第三栅极电极形成在所述第一侧壁部分与所述第一栅极电极之间、以及在所述第一侧壁部分与所述半导体衬底之间；以及
其中所述第三栅极电极的栅极长度长于所述第四栅极电极的栅极长度。
12.根据权利要求11所述的半导体器件，包括：
第一电极，所述第一电极在所述半导体衬底之上、在所述半导体衬底的所述主表面的第三区域中、与所述第一栅极电极一体化形成；
第一虚设电极，所述第一虚设电极形成为在所述半导体衬底之上、在所述第三区域中、与所述第一栅极电极间隔隔开；
第二电极，所述第二电极在所述第一虚设电极的第三侧表面处与所述第三栅极电极一体化形成；
第二绝缘膜，所述第二绝缘膜形成在所述第二电极与所述第一虚设电极之间；
第二侧壁部分，所述第二侧壁部分经由所述第二绝缘膜和所述第二电极，形成在所述第一虚设电极的所述第三侧表面处；以及
第三绝缘膜，所述第三绝缘膜形成在所述第二侧壁部分与所述第二电极之间；
其中所述第二侧壁部分由硅形成；以及
其中所述第三绝缘膜包含硅。
13.根据权利要求11所述的半导体器件，包括：
第三电极，所述第三电极在所述半导体衬底之上、在所述半导体衬底的所述主表面的第四区域中、与所述第一栅极电极一体化形成；
第二虚设电极，所述第二虚设电极形成为在所述半导体衬底之上、在所述第四区域中、与所述第三电极间隔隔开；
第四电极，所述第四电极在所述第二虚设电极的第四侧表面处、与所述第三栅极电极一体化形成；以及
第四绝缘膜，所述第四绝缘膜形成在所述第四电极与所述第二虚设电极之间；
其中所述第四电极由硅形成；以及
其中所述第四电极的在与所述第四侧表面垂直的方向上的所述下表面的宽度短于所述第三栅极电极的栅极长度。
14.根据权利要求11所述的半导体器件，
其中所述第三栅极电极由掺杂有第一导电类型第一杂质的硅形成；
其中所述第一侧壁部分由掺杂有第二导电类型第二杂质的硅形成；以及
其中在所述第三栅极电极中的所述第一杂质的浓度高于在所述第一侧壁部分中的所述第二杂质的浓度。
15.根据权利要求11所述的半导体器件，
其中所述第一栅极电极和所述第三栅极电极形成第一非易失性存储器；
其中所述第二栅极电极和所述第四栅极电极形成第二非易失性存储器；
其中所述第一非易失性存储器存储数据；以及
其中所述第二非易失性存储器存储程序。
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GR01 Patent grant
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