JP2006173469A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 信頼性の高いゲート絶縁膜を有する半導体装置およびその製造方法を提供する。
【解決手段】 半導体装置は、主表面を有する半導体基板８と、半導体基板８の主表面上にゲート絶縁膜１２を介して形成され、半導体基板８に反転層を形成するアシストゲート電極３と、半導体基板８の主表面上においてアシストゲート電極３と隣り合う位置に断続的に形成され、半導体基板８およびアシストゲート電極３と電気的に絶縁された孤立パターンであるフローティングゲート電極２０と、アシストゲート電極３上にシリコン酸化膜１３Ａを介して形成され、ゲルマニウムが注入されたシリコン窒化膜１３Ｂと、シリコン窒化膜１３Ｂ上からフローティングゲート電極２０上に形成される絶縁膜１５と、フローティングゲート電極２０が位置する絶縁膜１５上に設けられたコントロールゲート電極２とを備える。
【選択図】 図３

Description

本発明は、半導体装置およびその製造方法に関し、特に、ゲート電極上に窒化膜が形成された半導体装置およびその製造方法に関する。

ＭＯＳトランジスタなどを構成するゲート電極上に窒化膜が形成されることがある。

たとえば、特開２０００−２９４７５３号公報（従来例１）においては、下部電極を含む領域に酸化膜および窒化膜を堆積し、フォトレジスト膜をマスクとして窒化膜に異方性エッチングを施すことにより、下部電極上の酸化膜上に窒化膜を残す工程を含む半導体装置の製造方法が開示されている。

また、特開平５−１１００１７号公報（従来例２）においては、電界効果トランジスタのゲート電極を酸化膜と窒化膜とで覆う構造を有する半導体装置が開示されている。

また、特開２０００−７７６２５号公報（従来例３）においては、ゲート電極上のキャップ絶縁膜を酸化シリコン膜とその上に形成された窒化シリコン膜との積層構造とした半導体集積回路装置が開示されている。
特開２０００−２９４７５３号公報 特開平５−１１００１７号公報 特開２０００−７７６２５号公報

しかしながら、上記のような半導体装置においては、以下のような問題があった。

ゲート電極上に窒化膜が形成される場合、該窒化膜の膜応力が、ゲート電極下に形成されるゲート絶縁膜の信頼性に影響を与える場合がある。ゲート絶縁膜の信頼性を向上させることは、半導体装置全体としての信頼性を高める観点から重要である。

本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、信頼性の高いゲート絶縁膜を有する半導体装置およびその製造方法を提供することにある。

本発明に係る半導体装置は、主表面を有する半導体基板と、半導体基板の主表面上にゲート絶縁膜を介して形成され、半導体基板に反転層を形成する第１ゲート電極と、主表面上において第１ゲート電極と隣り合う位置に断続的に形成され、半導体基板および第１ゲート電極と電気的に絶縁された孤立パターンである第２ゲート電極と、第１ゲート電極上に形成され、不純物が注入された窒化膜と、窒化膜上から第２ゲート電極上に形成される絶縁膜と、第２ゲート電極が位置する絶縁膜上に設けられた第３ゲート電極とを備える。

本発明に係る半導体装置の製造方法は、半導体基板の主表面上にゲート絶縁膜を介して第１導電膜を形成する工程と、第１導電膜上に窒化膜を形成する工程と、窒化膜に不純物を注入する工程と、第１導電膜および窒化膜をパターニングする工程と、第１導電膜および窒化膜の側壁上にサイドウォール絶縁膜を形成する工程と、サイドウォール絶縁膜を覆うように半導体基板上に第２導電膜を形成する工程と、窒化膜上から第２導電膜上に絶縁膜を形成する工程と、絶縁膜上に第３導電膜を形成する工程と、第３導電膜をパターニングする工程とを備える。

本発明によれば、ゲート絶縁膜の信頼性を高めることができる。

以下に、本発明に基づく半導体装置およびその製造方法の実施の形態について説明する。

（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置を示す上面図である。

本実施の形態に係る半導体装置１は、ＡＧ（Ａｓｓｉｓｔ Ｇａｔｅ）−ＡＮＤ型のフラッシュメモリ（不揮発性半導体記憶装置）であって、メモリセルアレイ部１Ａを有するメモリセル領域（図１に示される領域）と周辺回路部とを備える。メモリセルアレイ部１Ａには、ワード線としてのコントロールゲート電極２（第３ゲート電極）と、アシストゲート電極３（第１ゲート電極）とが互いにほぼ直交するように形成されている。アシストゲート電極３に電圧が印加されると、半導体基板上におけるアシストゲート電極３の直下に反転層（図示せず）が形成される。メモリセルアレイ部１Ａの周辺には、共通ドレイン４および選択ＭＯＳ部５が設けられており、選択ＭＯＳ部５がＯＮ状態になることにより、共通ドレイン４とアシストゲート電極３下部の反転層とが電気的に接続される。アシストゲート電極３、共通ドレイン４および選択ＭＯＳ部５におけるゲート電極６は、それぞれコンタクト部３Ａ，４Ａ，６Ａを介して上層配線と接続されている。選択ＭＯＳ部５においては、該トランジスタのソース／ドレインとなる不純物領域と分離領域７とがゲート電極６が延びる方向に交互に並んで形成されている。分離領域７は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）またはＳＧＩ（Ｓｈａｌｌｏｗ Ｇｒｏｏｖｅ Ｉｓｏｌａｔｉｏｎ）と称される溝型の分離領域である。

図２は図１中のII−II断面を示す。図２を参照して、半導体基板８上にｎ型埋込み領域９およびｐウエル１０Ａが形成される。アシストゲート電極３およびゲート電極６は、たとえば酸化シリコンなどからなるゲート絶縁膜１２を介してｐウエル１０Ａ上に形成されている。ｐウエル１０Ａにおけるゲート電極６の両側には、ｎ−不純物領域１１および共通ドレイン４としてのｎ＋不純物領域４０Ａおよびｎ−不純物領域４０Ｂが設けられる。アシストゲート電極３およびゲート電極６上には、シリコン酸化膜１３Ａとシリコン窒化膜１３Ｂとからなるキャップ絶縁膜および絶縁膜１４が堆積されている。メモリセルアレイ部においては、キャップ絶縁膜上にＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜構造を有する絶縁膜１５が形成されている。絶縁膜１５上に、導電膜２Ａおよびシリサイド膜２Ｂを含むコントロールゲート電極２が形成され、コントロールゲート電極２上に、絶縁膜１６が形成されている。ゲート電極６、キャップ絶縁膜および絶縁膜１４の側壁上とコントロールゲート電極２および絶縁膜１６の側壁上とに絶縁膜１７が形成されている。絶縁膜１４，１６，１７を覆うように層間絶縁膜１８が形成されており、層間絶縁膜１８上に上層配線３Ｄ，４Ｄ，６Ｄが形成されている。上層配線３Ｄ，４Ｄ，６Ｄは、それぞれコンタクト部３Ａ，４Ａ，６Ａを介してアシストゲート電極３，ｎ＋不純物領域４０Ａおよびゲート電極６と電気的に接続される。なお、コンタクト部３Ａ，４Ａ，６Ａは、それぞれコンタクトホール３Ｂ，４Ｂ，６Ｂと該コンタクトホール内に設けられたプラグ３Ｃ，４Ｃ，６Ｃとを含む。

図３（ａ）は、図２中のIII−III断面を示す。図３（ａ）を参照して、アシストゲート電極３の側壁上には絶縁膜１９が形成されている。また、各々のアシストゲート電極間においては、ｐウエル１０Ａ上にゲート絶縁膜１２を介して孤立パターンであるフローティングゲート電極２０（第２ゲート電極）が設けられている。フローティングゲート電極２０とコントロールゲート電極２の導電膜２Ａとは絶縁膜１５によって電気的に絶縁されている。

図３（ｂ）は、周辺回路部の断面を示す図である。図３（ｂ）を参照して、分離領域７Ａにより隔てられたｐウエル１０Ｂおよびｎウエル１０Ｃ上には、それぞれ、ゲート電極３００、シリコン酸化膜１３Ａ、シリコン窒化膜１３Ｂおよび絶縁膜１４を含む積層構造が形成されている。この積層構造の側壁上には絶縁膜１７が形成され、ｐウエル１０Ｂおよびｎウエル１０Ｃ上から絶縁膜１４上を覆うように層間絶縁膜１８が形成されている。ｐウエル１０Ｂにおけるゲート電極３００の両側には、ｎ＋不純物領域４０Ｃおよびｎ−不純物領域４０Ｄが形成され、ｎウエル１０Ｃにおけるゲート電極３００の両側には、ｐ＋不純物領域４０Ｅおよびｐ−不純物領域４０Ｆが形成されている。

次に、図１〜図３（ａ），（ｂ）に示される半導体装置１の製造方法について説明する。

図４〜図１２は、半導体装置１の製造工程における第１〜第９工程を示す図であり、図４（ａ），図５（ａ），図６（ａ），図７（ａ）および図８〜図１２は、図３（ａ）に対応する断面（メモリセル領域）を示し、図４（ｂ），図５（ｂ），図６（ｂ），図７（ｂ）は、図３（ｂ）に対応する断面（周辺回路領域）を示す。

図４（ａ）を参照して、メモリセル領域においては、よく用いられるイオン注入法などを用いて半導体基板８上にたとえばリン（Ｐ）が選択的に注入されることにより、ｎ型埋込み領域９が形成される。次に、よく用いられるイオン注入法などにより、たとえばホウ素（Ｂ）が選択的に注入されることにより、ｐウエル１０Ａが形成される。さらに、所定のレジストパターンをマスクとして、たとえばヒ素が注入されることにより、メモリセルアレイ部および選択ＭＯＳ部５の連結用のｎ−不純物領域１１（図２参照）が形成される。また、図４（ｂ）を参照して、周辺回路部においては、半導体基板８上に、分離領域７Ａによって隔てられたｐウエル１０Ｂとｎウエル１０Ｃとが形成される。

図５（ａ）を参照して、メモリセル領域においては、ｐウエル１０Ａ上およびｎ−不純物領域１１（図２参照）上に、たとえば二酸化シリコン換算膜厚で８．５ｎｍ程度の厚さになるように、ゲート絶縁膜１２が形成される。ゲート絶縁膜１２は、たとえばＩＳＳＧ（Ｉｎ−Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）酸化法などの熱酸化法により形成される。そして、ゲート絶縁膜１２上に、５０ｎｍ程度の厚さになるように、多結晶シリコンなどからなる導電膜３０がＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成される。この導電膜３０は、選択ＭＯＳ部５におけるゲート電極６およびアシストゲート電極３となる。また、図５（ｂ）を参照して、周辺回路部においても、メモリセル領域と同様にゲート絶縁膜１２および導電膜３０が形成される。

図６（ａ）を参照して、導電膜３０上に、２０ｎｍ程度の厚みを有する酸化シリコン膜１３Ａが形成され、酸化シリコン膜１３Ａ上に、５０ｎｍ程度の厚みを有する窒化シリコン膜１３Ｂが形成される。酸化シリコン膜１３Ａは、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）ガスを用いたＣＶＤ法などにより形成され、窒化シリコン膜１３Ｂは、ＣＶＤ法などにより形成される。このように、アシストゲート電極３となる導電膜３０上に酸化シリコン膜１３Ａを介して窒化シリコン膜１３Ｂを形成することで、シリコン窒化膜１３Ｂから拡散する水素やシリコン窒化膜１３Ｂの膜応力の影響を受けてゲート絶縁膜１２の信頼性が低下することを抑制することができる。また、図６（ｂ）を参照して、周辺回路部においても、メモリセル領域と同様にシリコン酸化膜１３Ａおよびシリコン窒化膜１３Ｂが形成される。

図７（ａ），（ｂ）を参照して、シリコン酸化膜１３Ａおよびシリコン窒化膜１３Ｂの積層構造上から、たとえばIＶ族の半導体であるゲルマニウムなどを含む不純物がイオン注入（図７（ａ），（ｂ）中の矢印）される。ここで、イオン注入は、たとえば、ドーズ量１×１０¹⁵（ｃｍ^-2）、打ち込みエネルギー２０ｋｅＶの条件下で行なわれる。このように、窒化膜上から不純物を注入することで、窒化膜１３Ｂの膜応力を低減させ、該膜応力の影響でゲート絶縁膜１２の信頼性が低下することを抑制することができる。

図８を参照して、メモリセル領域においては、イオン注入がなされたシリコン窒化膜１３Ｂ上にＴＥＯＳ酸化膜などからなる絶縁膜１４が堆積される。絶縁膜１４上にはレジスト膜４１が形成される。そして、レジスト膜４１をマスクとして、図９に示すように、シリコン酸化膜１３Ａ、シリコン窒化膜１３Ｂおよび絶縁膜１４がパターニングされる。次に、図１０に示すように、アシストゲート電極３およびゲート絶縁膜１２がパターニングされる。さらに、図１１に示すように、アシストゲート電極３から絶縁膜１４の側壁上に絶縁膜１９が形成され、絶縁膜１９に囲まれた領域にフローティングゲート電極２０が形成される。さらに、シリコン窒化膜１３Ｂからフローティングゲート電極２０を覆うように、絶縁膜１５が形成される。絶縁膜１５は、たとえばその厚みがそれぞれ５ｎｍ，８ｎｍ，５ｎｍ程度である酸化膜−窒化膜−酸化膜の積層構造（ＯＮＯ膜構造）を有する。絶縁膜１５上に導電膜２Ａ、シリサイド膜２Ｂおよび絶縁膜１６が形成され、これらがパターニングされることにより、コントロールゲート電極２が形成される。また、フローティングゲート電極２０についてもパターニングされ、フローティングゲート電極２０が孤立パターンとなる。その後、絶縁膜１７および層間絶縁膜１８が形成され、層間絶縁膜１８上からそれぞれアシストゲート電極３、ｎ＋不純物領域４０Ａおよびゲート電極６に達するコンタクト部３Ａ，４Ａ，６Ａが設けられ、上層配線３Ｄ，４Ｄ，６Ｄとアシストゲート電極３、ｎ＋不純物領域４０Ａおよびゲート電極６とが電気的に接続される。以上の工程により、図３（ａ）に示されるメモリセル領域の構造が得られる。

一方、周辺回路部においては、図７（ｂ）に示される状態から、導電膜３０、シリコン酸化膜１３Ａおよびシリコン窒化膜１３Ｂがパターニングされる。これにより、図３（ｂ）に示されるゲート電極３００が形成される。次に、ｐウエル１０Ｂにおけるゲート電極３００の両側に、ｎ＋不純物領域４０Ｃおよびｎ−不純物領域４０Ｄが形成され、ｎウエル１０Ｃにおけるゲート電極３００の両側に、ｐ＋不純物領域４０Ｅおよびｐ−不純物領域４０Ｆが形成される。そして、ゲート電極３００、シリコン酸化膜１３Ａ、シリコン窒化膜１３Ｂおよび絶縁膜１４を含む積層構造の側壁上に絶縁膜１７が形成される。さらに、ｐウエル１０Ｂおよびｎウエル１０Ｃ上から絶縁膜１４上を覆うように層間絶縁膜１８が形成される。以上の工程により、図３（ｂ）に示される周辺回路部の構造が得られる。

次に、上記フラッシュメモリの書込み、読み出しおよび消去の動作について説明する。

データ書込み時には、所定のアシストゲート電極３に電圧が印加される。これにより所定のメモリセル（選択メモリセル）が選択される。該データ書込みは、ソースサイドホットエレクトロン注入方式により行なわれる。これにより、高速に、かつ、低電流で効率的なデータ書込みが実現される。個々のメモリセルには、多値のデータを記憶することが可能である。この多値記憶は、コントロールゲート電極に印加される書込み電圧を一定にしながら、個々のメモリセルごとに書込み時間を変化させ、それぞれ異なる閾値レベルを有するメモリセルを形成することで実現される。たとえば、“００”／“０１”／“１０”／“１１”などのような４つ以上の値が記憶可能である。したがって、１つのメモリセルで２つ以上のメモリセル分の働きを実現することができる。この結果、フラッシュメモリの小型化が実現される。

データ書込み動作においては、選択メモリセルが接続されるコントロールゲート電極２に、たとえば１５Ｖ程度の電圧が印加され、それ以外のコントロールゲート電極２に、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース形成用のアシストゲート電極３に、たとえば５Ｖ程度の電圧が印加され、ドレイン形成用のアシストゲート電極３（典型的には、たとえば、ソース形成用のアシストゲート電極３に隣接するアシストゲート電極３）に、たとえば８Ｖ程度の電圧が印加される。これにより、これらのアシストゲート電極３に対向する半導体基板８の主表面上（ｐウエル１０Ａ上）にソース／ドレインとなる反転層（図示せず）が形成される。一方で、上記以外のアシストゲート電極３には、たとえば−２Ｖ程度の電圧が印加されており、これらのアシストゲート電極３に対向する半導体基板８の主表面上には反転層が形成されていない。これにより、選択メモリセルと非選択メモリセルとの間のアイソレーションが行なわれる。さらに、選択メモリセルにおけるドレインとなる反転層に接続されるビット線（上層配線４Ｄ）に、たとえば４．５Ｖ程度の電圧が印加される。ここで、選択メモリセルにおけるソースとなる反転層に接続されたビット線に、たとえば０Ｖ程度の電圧が印加される一方で、非選択メモリセルにおけるソースとなる反転層に接続されるビット線に、たとえば２Ｖ程度の電圧が印加される。これにより、選択メモリセルにおいてはドレインからソースに向かって書込み用の電流が流れ、ソース側の反転層に蓄積された電荷がゲート絶縁膜１２を介してフローティングゲート電極２０に注入される。一方で、非選択メモリセルにおいては、ドレインからソースに向かう電流は流れず、フローティングゲート電極２０への電荷の注入は行なわれない。以上の動作により、所定のメモリセルに選択的にデータの書込みが行なわれる。

データ読み出し動作においては、上記書込み動作と逆の動作が行なわれる。ここでは、選択メモリセルが接続されるコントロールゲート電極２に、たとえば２〜５Ｖ程度の電圧が印加され、それ以外のコントロールゲート電極２に、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース／ドレイン形成用のアシストゲート電極３に、たとえば４Ｖ程度の電圧が印加される。これにより、選択メモリセルにおけるソース／ドレインが形成される。一方、非選択メモリセルにおけるソース／ドレイン形成用のアシストゲート電極３に、たとえば−２Ｖ程度の電圧が印加される。これにより、非選択メモリセルにおいては、ソース／ドレインとなる反転層が形成されない。この結果、選択メモリセルと非選択メモリセルとのアイソレーションが実現される。ここで、選択メモリセルにおいてドレインとなる反転層が接続されるビット線に、たとえば１Ｖ程度の電圧が印加される。一方、他のビット線に、たとえば０Ｖ程度の電圧が印加される。さらに、選択メモリセルにおいてソースとなる反転層に接続されるビット線に、たとえば０Ｖ程度の電圧が印加される。ここで、フローティングゲート電極２０の蓄積電荷の状態によって選択メモリセルの閾値電圧が変化する。したがって、選択メモリセルのソース−ドレイン間に流れる電流の状況から該メモリセルのデータを判別することができる。以上の動作により、多値記憶のメモリセルに対して読み出し動作を行なうことができる。

データ消去動作においては、選択対象のワード線に負電圧（たとえば−１６Ｖ程度）が印加される一方で、半導体基板８（ｐウエル１０Ａ）に正の電圧が印加される。なお、アシストゲート電極３には０Ｖ程度の電圧が印加され、反転層は形成されない。これにより、フローティングゲート電極２０から半導体基板８に電荷が放出される。該放出は、Ｆ−Ｎ（Ｆｏｗｌｏｒ Ｎｏｒｄｈｅｉｍ）トンネル放出により行なわれる。以上の動作により、複数のメモリセルのデータが一括で消去される。

このように、ＡＧ−ＡＮＤ型フラッシュメモリにおいては、ゲート絶縁膜１２上のアシストゲート電極３が、ソース／ドレインとなる反転層を形成し、ｐウエル１０Ａとフローティングゲート電極２０との間を行来する電荷はゲート絶縁膜１２を通過する。したがって、ゲート絶縁膜１２の信頼性が、半導体装置１全体の信頼性に大きく影響する。このため、上述したように、キャップ絶縁膜としてシリコン酸化膜１３Ａおよびシリコン窒化膜１３Ｂの積層構造を採用したり、シリコン窒化膜１３Ｂに不純物を注入したりしてゲート絶縁膜の信頼性を高めることが特に重要である。

本実施の形態の内容について要約すると、以下のようになる。

本実施の形態に係る半導体装置１は、主表面を有する半導体基板８と、半導体基板８の主表面上にゲート絶縁膜１２を介して形成され、半導体基板８に反転層（図示せず）を形成するアシストゲート電極３（第１ゲート電極）と、半導体基板８の主表面上においてアシストゲート電極３と隣り合う位置に断続的に形成され、半導体基板８およびアシストゲート電極３と電気的に絶縁された孤立パターンであるフローティングゲート電極２０（第２ゲート電極）と、アシストゲート電極３上にシリコン酸化膜１３Ａを介して形成され、不純物としてのゲルマニウムが注入されたシリコン窒化膜１３Ｂと、シリコン窒化膜１３Ｂ上からフローティングゲート電極２０上に形成される絶縁膜１５と、フローティングゲート電極２０が位置する絶縁膜１５上に設けられたコントロールゲート電極２（第３ゲート電極）とを備える。

本実施の形態に係る半導体装置の製造方法は、半導体基板８の主表面上にゲート絶縁膜１２を介してアシストゲート電極３となる導電膜３０（第１導電膜）を形成する工程（図５（ａ））と、導電膜３０上にシリコン酸化膜１３Ａおよびシリコン窒化膜１３Ｂの積層構造を形成する工程（図６（ａ））と、シリコン窒化膜１３Ｂ上から不純物を注入する工程（図７（ａ））と、導電膜３０およびシリコン窒化膜１３Ｂをパターニングする工程（図８〜図１０）と、導電膜３０およびシリコン窒化膜１３Ｂの側壁上に絶縁膜１９（サイドウォール絶縁膜）を形成する工程と、絶縁膜１９を覆うように半導体基板８上にフローティングゲート電極２０となる導電膜（第２導電膜）を形成する工程（以上、図１１）と、シリコン窒化膜１３Ｂ上から第２導電膜上に絶縁膜１５を形成する工程と、絶縁膜１５上にコントロールゲート電極２となる導電膜（第３導電膜）を形成する工程と、第３導電膜をパターニングする工程とを備える。これにより、図３（ａ）に示されるメモリセル構造が得られる。

なお、本実施の形態においては、半導体装置の一例として、ＡＧ−ＡＮＤ型のフラッシュメモリについて説明したが、ゲート電極上に形成され、膜応力を緩和させるように不純物が注入された窒化膜は、任意の半導体装置に適用することが可能である。

（実施の形態２）
図１３は、実施の形態２に係る半導体装置の製造工程における、ゲート電極上の窒化膜への不純物の注入工程を示した断面図である。

本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置の変形例であって、基本的には、実施の形態１に係る半導体装置と同様の構成を有するが、アシストゲート電極３（導電膜３０）上のキャップ絶縁膜において、シリコン酸化膜１３Ａが形成されない点で実施の形態１と異なる。なお、図１３（ａ），（ｂ）は、それぞれ、実施の形態１における図７（ａ），（ｂ）に示される状態に相当する。

図１３（ａ），（ｂ）を参照して、本実施の形態においても、シリコン窒化膜１３Ｂ上から、たとえばゲルマニウムなどの不純物がイオン注入（図１３（ａ），（ｂ）中の矢印）される。これにより、実施の形態１と同様の効果を奏する。

なお、本実施の形態において、上述した実施の形態１と同様の事項については、詳細な説明は繰り返されない。

以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組合わせることは、当初から予定されている。また、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。

本発明の実施の形態１に係る半導体装置のメモリセル領域を示した上面図である。 本発明の実施の形態１に係る半導体装置のメモリセル領域を示した断面図であり、図１におけるII−II断面図である。 本発明の実施の形態１に係る半導体装置を示した断面図であり、（ａ）はメモリセル領域（図２におけるIII−III断面）を示し、（ｂ）は周辺回路部を示す。 本発明の実施の形態１に係る半導体装置の製造工程における第１工程を示す図であり、（ａ）は図３（ａ）に対応する断面を示し、（ｂ）は図３（ｂ）に対応する断面を示す。 本発明の実施の形態１に係る半導体装置の製造工程における第２工程を示す図であり、（ａ）は図３（ａ）に対応する断面を示し、（ｂ）は図３（ｂ）に対応する断面を示す。 本発明の実施の形態１に係る半導体装置の製造工程における第３工程を示す図であり、（ａ）は図３（ａ）に対応する断面を示し、（ｂ）は図３（ｂ）に対応する断面を示す。 本発明の実施の形態１に係る半導体装置の製造工程における第４工程を示す図であり、（ａ）は図３（ａ）に対応する断面を示し、（ｂ）は図３（ｂ）に対応する断面を示す。 本発明の実施の形態１に係る半導体装置の製造工程における第５工程を示す図であり、図３（ａ）に対応する断面を示す。 本発明の実施の形態１に係る半導体装置の製造工程における第６工程を示す図であり、図３（ａ）に対応する断面を示す。 本発明の実施の形態１に係る半導体装置の製造工程における第７工程を示す図であり、図３（ａ）に対応する断面を示す。 本発明の実施の形態１に係る半導体装置の製造工程における第８工程を示す図であり、図３（ａ）に対応する断面を示す。 本発明の実施の形態１に係る半導体装置の製造工程における第９工程を示す図であり、図３（ａ）に対応する断面を示す。 本発明の実施の形態２に係る半導体装置の製造工程における、窒化膜への不純物の注入工程を示す図である。

符号の説明

１ 半導体装置、１Ａ メモリセルアレイ部、２ コントロールゲート電極、２Ａ 導電膜、２Ｂ シリサイド膜、３ アシストゲート電極、３Ａ，４Ａ，６Ａ コンタクト部、３Ｂ，４Ｂ，６Ｂ コンタクトホール、３Ｃ，４Ｃ，６Ｃ プラグ、３Ｄ，４Ｄ，６Ｄ 上層配線、４ 共通ドレイン、５ 選択ＭＯＳ部、６ ゲート電極（選択ＭＯＳ部）、７，７Ａ 分離領域、８ 半導体基板、９ ｎ型埋込み領域、１０Ａ，１０Ｂ ｐウエル、１０Ｃ ｎウエル、１１ ｎ−不純物領域、１２ ゲート絶縁膜、１３Ａ シリコン酸化膜、１３Ｂ シリコン窒化膜、１４，１５，１６，１７，１９ 絶縁膜、１８ 層間絶縁膜、２０ フローティングゲート電極、３０ 導電膜、４０Ａ，４０Ｃ ｎ＋不純物領域、４０Ｂ，４０Ｄ ｎ−不純物領域、４０Ｅ ｐ＋不純物領域、４０Ｆ ｐ−不純物領域、４１ レジスト膜。

Claims (6)

1. 主表面を有する半導体基板と、
   前記半導体基板の主表面上にゲート絶縁膜を介して形成され、前記半導体基板に反転層を形成する第１ゲート電極と、
   前記主表面上において前記第１ゲート電極と隣り合う位置に断続的に形成され、前記半導体基板および前記第１ゲート電極と電気的に絶縁された孤立パターンである第２ゲート電極と、
   前記第１ゲート電極上に形成され、不純物が注入された窒化膜と、
   前記窒化膜上から前記第２ゲート電極上に形成される絶縁膜と、
   前記第２ゲート電極が位置する前記絶縁膜上に設けられた第３ゲート電極とを備えた、半導体装置。
2. 前記第１ゲート電極と前記窒化膜との間に形成される酸化膜をさらに備えた、請求項１に記載の半導体装置。
3. 半導体基板の主表面上にゲート絶縁膜を介して第１導電膜を形成する工程と、
   前記第１導電膜上に窒化膜を形成する工程と、
   前記窒化膜に不純物を注入する工程と、
   前記第１導電膜および前記窒化膜をパターニングする工程と、
   前記第１導電膜および前記窒化膜の側壁上にサイドウォール絶縁膜を形成する工程と、
   前記サイドウォール絶縁膜を覆うように前記半導体基板上に第２導電膜を形成する工程と、
   前記窒化膜上から前記第２導電膜上に絶縁膜を形成する工程と、
   前記絶縁膜上に第３導電膜を形成する工程と、
   前記第３導電膜をパターニングする工程とを備えた半導体装置の製造方法。
4. 前記第１導電膜と前記窒化膜との間に酸化膜を形成する工程をさらに備えた、請求項３に記載の半導体装置の製造方法。
5. 主表面を有する半導体基板と、
   前記半導体基板の主表面上にゲート絶縁膜を介して形成されたゲート電極と、
   前記ゲート電極上に形成され、膜応力を緩和させるように不純物が注入された窒化膜とを備えた、半導体装置。
6. 前記ゲート電極と前記窒化膜との間に形成される酸化膜をさらに備えた、請求項５に記載の半導体装置。

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