CN107871748A - 半导体装置和半导体装置的制造方法 - Google Patents

半导体装置和半导体装置的制造方法 Download PDF

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Abstract

本发明旨在改进具有非易失性存储单元和MISFET的半导体装置的特性。半导体装置具有：设置在半导体衬底1的存储单元区域1A的p型阱PW1(有源区)中的非易失性存储单元和设置在外围电路区域2A的p型阱pw2(有源区)或n型阱(有源区)中的MISFET。该半导体装置具有如下构成：围绕p型阱PW1的元件隔离区STI1的表面设成低于围绕p型阱PW2或n型阱的元件隔离区STI2的表面(H1＜H2)。通过使元件隔离区STI1的表面下降或降低，可以增加控制晶体管和存储器晶体管两者的有效沟道宽度。由于元件隔离区STI2的表面没有降低，可以防止不期望的膜残留在形成于外围电路区域2A中的用于替代栅电极GE的伪栅电极上。

Description

半导体装置和半导体装置的制造方法
相关申请的交叉引用
2016年9月28日提交的日本专利申请第2016-190230号的公布内容的全部，包括说明书、附图和摘要，通过引用并入本文。
背景技术
本发明涉及一种半导体装置和半导体装置的制造方法，适用于具有非易失性存储单元和MISFET的半导体装置及其制造方法。
具有形成于存储区域的非易失性存储单元和形成于外围电路区域的MISFET(金属-绝缘体-半导体场效应晶体管)的半导体装置被广泛应用。
例如，在一种情况下，由使用MONOS(Metal Oxide Nitride OxideSemiconductor，金属氧化物氮氧化物半导体)膜的分栅式(split-gate-type)单元制成的存储单元形成为非易失性存储器。在另一种情况下，形成使用高介电常数膜(所谓的高k膜)作为栅极绝缘膜的MISFET。
日本未经审查的专利申请公开文献2014-154789(专利文献1)公开了如下技术：在半导体装置的制造方法中，形成存储单元区域中的存储单元的控制栅电极和存储栅电极，随后，形成外围电路区域中的MISFET的栅电极。
日本未经审查的专利申请公开文献2014-154790(专利文献2)公开了如下技术：在半导体装置的制造方法中，形成存储单元区域中的存储单元的控制栅电极和存储栅电极，形成外围电路区域中的MISFET的伪(dummy)栅电极，去除伪栅电极，更换为MISFET的栅电极。
日本未经审查的专利申请公开文献2006-41354(专利文献3)公开了如下技术：在分裂栅结构的非易失性半导体装置中，形成凸衬底上的存储栅极，并利用侧面作为沟道。
发明内容
本发明的发明人从事具有非易失性存储单元和MISFET的半导体装置的研究与开发，以及敏锐地分析半导体装置的特性的改善。在这个过程中，发现具有非易失存储单元和MISFET的半导体装置及其制造方法还有改进的空间。
具体而言，在同一半导体衬底之上形成使用MONOS膜的存储单元即分栅式单元和使用高k薄膜作为栅极绝缘膜的MISFET的情况下，要求提高每个元件的特性。还要求构建能有效制造具有优异特性的元件的制造工艺。
根据说明书和附图的描述，其他问题和新特征将变得明显。
在本申请中公开的代表性实施方式中描述的构成的概要将在下文中简要描述。
在本申请中公开的典型实施方式的半导体装置具有：非易失性存储单元，其设置在半导体衬底的第一区域的第一有源区(active region)；以及MISFET，其设置在第二区域中的第二有源区。在第一区域中，围绕第一区域中的第一有源区的第一元件隔离区的表面低于围绕第二区域中的第二有源区的第二元件隔离区的表面。
本申请公开的典型实施方式的半导体装置的制造方法为制造下述半导体装置的方法，所述半导体装置具有：设置在位于半导体衬底的第一区域中的第一有源区的非易失性存储单元和设置在位于第二区域中的第二有源区的MISFET，所述制造方法具有使围绕第一有源区的第一元件隔离区的表面降低的步骤。
根据本申请中公开的典型实施方式的半导体装置，可以改善其特性。
根据本申请中公开的典型实施方式的半导体装置的制造方法，可以制造具有优异特性的半导体装置。
附图说明
图1是显示第一实施方式的半导体装置的结构的截面图；
图2是显示第一实施方式的半导体装置的结构的截面图；
图3是显示第一实施方式的半导体装置的结构的平面图；
图4是显示第一实施方式的半导体装置的结构的平面图；
图5是显示第一实施方式的半导体装置的布局结构示例的平面图；
图6是显示第一实施方式的半导体装置中的存储器阵列的电路图；
图7是显示第一比较例的半导体装置的结构的截面图；
图8是显示第二比较例的半导体装置的结构的截面图；
图9是显示第二比较例的半导体装置的结构的截面图；
图10是显示第二比较例的半导体装置的制作过程的截面图；
图11是显示第二比较例的半导体装置的制作过程的截面图；
图12是显示第二比较例的半导体装置的制作过程的截面图；
图13是显示第二比较例的半导体装置的制作过程的截面图；
图14是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图15是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图16是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图17是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图18是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图19是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图20是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图21是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图22是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图23是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图24是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图25是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图26是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图27是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图28是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图29是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图30是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图31是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图32是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图33是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图34是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图35是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图36是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图37是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图38是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图39是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图40是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图41是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图42是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图43是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图44是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图45是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图46是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图47是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图48是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图49是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图50是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图51是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图52是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图53是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图54是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图55是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图56是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图57是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图58是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图59是显示第一实施方式的半导体装置的制造过程的主要部分的截面图；
图60是显示第二实施方式的半导体装置的制造过程的主要部分的截面图；
图61是显示第二实施方式的半导体装置的制造过程的主要部分的截面图；
图62是显示第二实施方式的半导体装置的制造过程的主要部分的截面图；
图63是显示第二实施方式的半导体装置的制造过程的主要部分的截面图；
图64是显示第二实施方式的半导体装置的制造过程的主要部分的截面图；
图65是显示第二实施方式的半导体装置的制造过程的主要部分的截面图；
图66是显示第二实施方式的半导体装置的制造过程的主要部分的截面图；
图67是显示第二实施方式的半导体装置的制造过程的主要部分的截面图；
图68是显示第二实施方式的半导体装置的制造过程的主要部分的截面图；
图69是显示第二实施方式的半导体装置的制造过程的主要部分的截面图；
图70是显示第二实施方式的半导体装置的制造过程的主要部分的截面图；
图71是显示第二实施方式的半导体装置的制造过程的主要部分的截面图；
图72是显示第二实施方式的半导体装置的制造过程的主要部分的截面图；
图73是显示第二实施方式的半导体装置的制造过程的主要部分的截面图；
图74是显示第二实施方式的半导体装置的制造过程的主要部分的截面图；
图75是显示第二实施方式的半导体装置的制造过程的主要部分的截面图；
图76是显示第二实施方式的半导体装置的制造过程的主要部分的截面图；
图77是显示第二实施方式的半导体装置的制造过程的主要部分的截面图；
图78是显示第二实施方式的半导体装置的制造过程的主要部分的截面图；
图79是显示第二实施方式的半导体装置的制造过程的主要部分的截面图；
图80A至图80C是用于说明第三实施例的第一应用的图；
图81是用于说明第三实施方式的第一应用的图；
图82是用于说明第三实施方式的第一应用的图；
图83是用于说明第三实施方式的第一应用的图；
图84是用于说明第三实施方式的第二应用的图。
具体实施方式
在下面的实施方式中，为了方便起见，必要时将实施方式分为多个部分或示例进行描述。除非另有明确说明，这些多个部分或多个实施方式不是不相关的，而是具有如下关系：其中一者可以是另一者的一部分或整体的变形例、应用、具体描述、补充描述。在下面的实施方式中，当涉及元件的数字等(包括件数、数值、数量、范围)时，除明确说明的情况、本发明原理上明确限于特定的值的情况等之外，本发明不限于特定的值。数量可以大于或小于该特定的值。
另外，在接下来的实施方式中，显然，组成元件(包括组成步骤等)不一定是必需的，除另有明确说明的情况、认为原理上无疑是必需的情况等之外。类似地，在接下来的实施方式中，当提及组成元件的形状和位置关系等时，他们实质包括与其相近或类似的形状等，除明确说明的情况、认为原理上形状等显然不相似的情况等之外。这也适用于上面描述的数字(包括件数、数值、数量、范围)。
在下文中，将参照附图详细描述各个实施方式。在用于解释各个实施方式的所有附图中，相同或相关的引用数字指定给具有相同功能的构件，并且不再重复说明。在某些情况下，当存在多个相似的构件(部件)时，将符号添加通用的引用数字中，以指示个别或特定部分。在接下来的实施方式中，除非另有必要，否则将不重复描述相同或相似部分。
在各实施方式中使用的附图中，在某些情况下，为了使附图容易理解，即使在截面图中也可以省略阴影线。在另一些情况下，为了使附图容易理解，即使在平面图中也可以加上阴影线。
在截面图和平面图中，部件的尺寸与实际设备的尺寸不一致。为了更容易理解附图，在某些情况下，以相对大的方式显示特定部分。同样，在截面图和平面图彼此对应的情况下，为了更容易理解图纸，在某些情况下，特定部分以相对大的方式显示。
【第一实施方式】
在下文中，将参照附图描述第一实施方式的半导体装置的结构(半导体存储设备)。
(结构说明)
图1和图2是显示本实施方式的半导体装置的结构的截面图。图3和图4是显示本实施方式的半导体装置的结构的平面图。图5是显示本实施方式的半导体装置的布局结构示例的平面图。图6是显示本实施方式的半导体装置中的存储器阵列的电路图。
如图1所示，本实施方式的半导体装置具有作为半导体衬底1的一部分的区域的存储单元区域1A和外围电路区域2A。半导体衬底1是例如由电阻率约为1～10Ωcm的p型单晶硅等制成的半导体晶片。在存储单元区域1A中，形成有作为非易失性存储器(也称为非易失性存储单元、非易失性存储元件、非易失性半导体存储设备、EEPROM或闪存)的存储单元。在外围电路区域2A中，形成有低电压MISFET，换句话说，形成有低耐压MISFET。
尽管在图1中仅画出了低电压MISFET，在外围电路区域2A中，可以设置高电压MISFET区域和低电压MISFET区域(参照图5)。在高电压MISFET区域中形成高耐压MISFET，在低电压MISFET区域中形成低耐压MISFET。
存储单元区域1A和位于外围电路区域2A中的低电压MISFET区域可以彼此相邻或可以彼此不相邻。存储单元区域1A和位于外围电路区域2A中的高电压MISFET可以彼此相邻或可以彼此不相邻。高电压MISFET区域和低电压MISFET区域可以彼此相邻或可以彼此不相邻(参见图5)。为了更容易理解，在图1的截面图中，在存储单元区域1A的旁边显示了外围电路区域2A。
在本实施方式中，外围电路是非易失性存储器以外的电路，例如是诸如CPU(中央处理单元)的处理器、控制电路、读出放大器、列解码器、行解码器、输入/输出电路等。在外围电路区域2A中形成的MISFET是用于外围电路的MISFET。
尽管图1中仅画出了低耐压MISFET，由于高耐压MISFET的结构类似于低耐压MISFET的结构，以下描述将简称为MISFET。在低电压MISFET区域中形成低耐压的MISFET。在某些情况下，高耐压MISFET的结构与低耐压MISFET的结构有以下不同点。例如，低耐压MISFET的栅极长度小于高耐压MISFET的栅极长度(例如约30～50nm)。这种具有相对小的栅极长度的MISFET用于例如驱动存储单元MC的电路(核心电路)。另一方面，高耐压MISFET的栅极长度大于低耐压MISFET的栅极长度。这种具有相对大的栅极长度的MISFET用于例如输入/输出电路等。
(内存单元配置)
在存储单元区域1A中，半导体装置具有有源区。该有源区被元件隔离区STI1围绕。在有源区中，形成有p型阱PW1。p型阱具有p型的导电类型。
在位于存储单元区域1A中的p型阱PW1中，形成有由存储晶体管和控制晶体管构成的存储单元。在存储单元区域1A中，实际上，以阵列形式形成有多个存储单元(参照图3)。图1的左侧部分是其中一个存储单元的截面图。图的1左侧部分对应于例如沿图3中线A-A截取的截面图。
存储单元是分栅式存储单元。具体地，如图1所示，存储单元具有含有控制栅电极(控制栅电极部)CG的控制晶体管和与控制晶体管连接并含有存储栅电极(存储栅电极部)MG的存储晶体管。
存储单元具有n型半导体区域MS(源极侧)、n型半导体区域MD(漏极侧)、控制栅电极CG、和存储栅电极MG。n型的半导体区域MS和n型半导体区域MD具有n型导电类型，导电类型与p型导电类型相反。存储单元还具有形成在控制栅电极CG和p型阱PW1之间的CG栅极绝缘膜GIm和形成在存储栅电极MG和p型阱PW1之间以及存储栅电极MG和控制栅电极CG之间的阱绝缘膜(trap insulating film)ONO。也就是说，存储单元由CG栅极绝缘膜GIm、控制栅电极CG、阱绝缘膜ONO和存储栅电极MG形成。
控制栅电极CG和存储栅电极MG以下述状态在半导体衬底1的主面上延伸而且并排设置，在所述状态中，阱绝缘膜ONO设置在控制栅电极CG和存储栅电极MG彼此相对的侧面即侧壁之间。控制栅电极CG和存储栅电极MG的延伸方向是与图1的纸面垂直的方向(参照图3)。控制栅电极CG经由CG栅极绝缘膜GIm形成在位于半导体区域MD和MS之间的p型阱PW1的上方。存储栅电极MG经由阱绝缘膜ONO形成在位于半导体区域MD和MS之间的p型阱PW1的上方。存储栅电极MG设置在半导体区域MS侧，控制栅电极CG设置在半导体区域MD侧。控制栅电极CG和存储栅电极MG是形成存储单元即非易失性存储器的栅电极。
控制栅电极CG和存储栅电极MG经由阱绝缘膜ONO彼此相邻。存储栅电极MG通过阱绝缘膜ONO以侧壁间隔件状(a side-wall spacer state)形成在侧面即控制栅电极CG的侧壁上。阱绝缘膜ONO在存储栅电极MG和p型阱PW1之间的区域以及存储栅电极MG和控制栅电极CG之间的区域中延伸。
形成在控制栅极CG与p型阱PW1之间CG栅极绝缘膜GIm用作控制晶体管的栅极绝缘膜。形成在存储栅电极MG和p型阱PW1之间的阱绝缘膜ONO用作存储晶体管的栅极绝缘膜。
CG栅极绝缘膜GIm包括形成在半导体衬底1上的绝缘膜。该绝缘膜是氧化硅膜、氮化硅膜或氮氧化硅膜、或高介电常数膜(即相对介电常数比氮化硅膜的相对介电常数高的所谓高k膜)。在本说明书中，高k膜或高介电常数膜是指具有高于氮化硅的相对介电常数(例如约7.0至8.0)的相对介电常数(例如8.0)的膜。另一方面，在本说明书中，存在下述情况：相对介电常数等于或低于氮化硅的相对介电常数的膜，例如为8.0或以下的膜称为低介电常数膜。作为高介电常数膜的材料，可以使用诸如氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化钽(Ta2O5)或氧化镧(La2O3)之类的金属氧化物。
阱绝缘膜ONO包括氧化硅膜18a、位于该氧化硅膜上的作为电荷聚积部的氮化硅膜18b、以及位于该氮化硅膜上的氧化硅膜18c。在一些情况下，这种层叠膜称为ONO(氧化物氮化物氧化物)膜。如上所述，存储栅电极MG和p型阱PW1之间的阱绝缘膜ONO用作存储晶体管的栅极绝缘膜。另一方面，存储栅电极MG与控制栅电极CG之间的阱绝缘膜ONO用作绝缘即使存储栅电极MG和控制栅电极CG电隔离的绝缘膜。
阱绝缘膜ONO中的氮化硅膜18b是用于聚积电荷的绝缘膜并且用作电荷聚积单元。也就是说，氮化硅膜18b是形成在阱绝缘膜ONO中的有俘获电平(trap level)的阱绝缘膜。因此，阱绝缘膜ONO可以被视为具有电荷聚积部的绝缘膜。
由于阱绝缘膜具有俘获电平，代替氮化硅膜18b，可以使用介电常数高于氮化硅膜的高介电常数膜，例如氧化铝膜、氧化铪膜或氧化钽膜。
位于氮化硅膜18b下方的氧化硅膜18a和上方的氧化硅膜18c可用作限制电荷的电荷阻挡层。通过采用氮化硅膜18b夹在氧化硅膜18a和18c之间的结构，可以在氮化硅膜18b中蓄积电荷。
控制栅极CG包括形成在CG栅极绝缘膜GIm上的导电膜。作为导电膜，可以使用含有硅的导电膜。例如，可以使用n型多晶硅膜等，n型多晶硅膜包含引入了n型杂质的多晶硅膜。
存储栅电极MG可以使用含有硅的导电膜，例如，可以使用含有引入了n型杂质的多晶硅膜等的n型多晶硅膜。存储栅电极MG是通过进行各向异性蚀刻而形成，即，回蚀形成在半导体衬底1上的导电膜，以便覆盖控制栅电极CG，以便通过阱绝缘膜ONO将含有硅的导电膜留在控制栅电极CG的侧壁上。因此，通过阱绝缘膜ONO，存储栅电极MG以侧壁间隔件状形成在与存储栅电极MG相邻的控制CG的侧壁上。
半导体区域MS是用作源极区域或漏极区域的半导体区域，并且半导体区域MD是用作源极区域和漏极区域的另一者的半导体区域。在本实施方式中，半导体区域MS例如是用作为源极区域的半导体区域，半导体区域MD例如是用作为漏极区域的半导体区域。半导体区域MS和MD中每一者都是引入了n型杂质的半导体区域，并具有LDD(Lightly DopedDrain，轻掺杂漏极)结构。
用于源极的半导体区域MS具有n-型半导体区域21a和比n-型半导体区域21a的杂质浓度高的n+型半导体区域22a。用于漏极的半导体区域MD具有n-型半导体区域21b以及杂质浓度高于n-型半导体区域21b的n+型半导体区域22b。与n-型半导体区域21a相比，n+型半导体区域22a具有更深的结深度和更高的杂质浓度。与n-型半导体区域21b相比，n+型半导体区域22b具有更深的结深度和更高的杂质浓度。虽然未图示，为了抑制短沟道效应，可以形成p型口袋区域或晕圈区域(halo region)以包围n-型半导体区域(21a、21b)。
在存储栅电极MG与控制栅电极CG不相邻的侧面的侧壁上形成有由下述绝缘膜制成的侧壁间隔物SW，该绝缘膜是氧化硅膜、氮化硅膜、或氧化硅膜和氮化硅膜的层叠膜。具体而言，侧壁间隔物SW形成在存储栅极MG的与经阱绝缘膜ONO与控制栅电极CG相邻的一侧相反的一侧的侧壁或侧面上，以及形成在控制栅电极CG的与经阱绝缘膜ONO与存储栅电极MG相邻的一侧相反的一侧的侧壁或侧面上。
未图示的侧壁绝缘膜可以介于存储栅电极MG和侧壁间隔物SW之间以及控制栅电极CG和侧壁间隔物SW之间。
源极侧的n-型半导体区域21a以与存储栅电极MG的侧面自对准的方式形成，并且源极侧的n+型半导体区域22a以与侧壁间隔物SW的侧面自对准的方式形成。因此，源极侧的n-型半导体区域21a以与存储栅电极MG的侧面自对准的方式形成，并且位于高浓度源极侧的n+型半导体区域22a形成在位于低浓度源极侧的n-型半导体区域21a的外侧。因此，位于低浓度源极侧的n-型半导体区域21a形成为与作为存储晶体管的沟道区的p型阱PW1相邻。位于高浓度源极侧的n+型半导体区域22a形成为与位于低浓度源极侧的n-型半导体区域21a接触，并且与作为存储晶体管的沟道区的p型阱PW1仅间隔开源极侧的n-型半导体区域21a的量。
漏极侧的n-型半导体区域21b以与控制栅电极CG的侧面自对准的方式形成，并且漏极侧的n+型半导体区域22b以与侧壁间隔物SW的侧面自对准的方式形成。因此，位于低浓度漏极侧的n-型半导体区域21b形成在控制栅电极CG的侧壁上的侧壁间隔物SW的下方，位于高浓度漏极侧的n+型半导体区域22b形成在位于低浓度漏极侧的n-型半导体区域21b的外侧。因此，低浓度的n-型半导体区域21b形成为与作为控制晶体管的沟道区的p型阱PW1相邻。位于高浓度漏极侧的n+型半导体区域22b形成为与位于低浓度漏极侧的n-型半导体区域21b接触，并且与作为控制晶体管的沟道区的p型阱PW1仅间隔开漏极侧的n-型半导体区域21b的量。
存储晶体管的沟道区形成在存储栅电极MG下方的阱绝缘膜ONO的下方，并且控制晶体管的沟道区形成在控制栅极CG下方的栅极绝缘膜GIm的下方。
在n+型半导体区域(22a、22b)的上表面上，通过自对准硅化物(Self AlignedSilicide)技术等形成金属硅化物层SIL。金属硅化物层SIL由例如硅化钴层，硅化镍层或添加铂的硅化镍层制成。通过金属硅化物层SIL，可以降低n+型半导体区域22a或n+型半导体区域22b的接触电阻。
在控制栅电极CG上方或在存储栅电极MG的上表面上，通过自对准硅化物技术等形成金属硅化物层SIL。像n+型半导体区域(22a、22b)上的金属硅化物层SIL一样，该金属硅化物层SIL由例如硅化钴层、硅化镍层或添加铂的硅化镍层制成。通过该金属硅化物层SIL，可以降低控制栅电极CG或存储栅电极MG的接触电阻。
虽然未图示，如上所述，存储单元可以具有口袋区域或晕圈区域。口袋区域或晕圈区域的导电类型与n-型半导体区域(21a、21b)的导电类型相反，与p型阱PW1的导电类型相同。形成口袋区域或晕圈区域以抑制短沟道特性(穿通现象)。形成口袋区域或晕圈区域以包围n-型半导体区域(21a、21b)，并且在口袋区域或晕圈区域中的p型杂质浓度高于p型阱PW1中的p型杂质浓度。
(MISFET的结构)
接下来，将使用低耐压的MISFET来具体描述形成在外围电路区域2A中的MISFET的结构。
在外围电路区域2A中的低电压MISFET区域中，半导体装置具有有源区。有源区被元件隔离区STI2包围。在有源区中，形成了p型阱PW2。也就是说，有源区是形成p型阱PW2的区域。p型阱PW2具有p型的导电类型。作为选择，可以形成n型阱NW2。n型阱NW2具有n型导电类型，并且形成p型沟道MISFET(参照图4的右侧)。下面将描述n型沟道MISFET的结构示例。
如图1的右侧部分所示，在外围电路区域2A中的低电压MISFET区域中的p型阱PW2中，形成了低耐压MISFET。在低电压MISFET区域中，实际上形成了多个MISFET。在图1的右侧部分，显示了垂直于MISFIT之一的栅极宽度方向的截面。
如图1所示，低电压的MISFET具有由n-型半导体区域21c和n+型半导体区域22c制成的半导体区域SD、形成在p型阱PW2之上的栅极绝缘膜GI以及形成在栅极绝缘膜GI上方的金属膜BM和栅电极(栅电极部)GE。也就是说，通过栅极绝缘膜GI和栅极GE形成了低电压的MISFIT。在一些情况下，栅电极GE包括金属膜BM。金属膜BM可以是金属复合膜。n-型半导体区域21c和n+型半导体区域22c形成在半导体衬底1中的p型阱PW2的上层部分中。n-型半导体区域21c和n+型半导体区域22c具有与p型的导电类型相反的n型导电类型。
栅极绝缘膜GI用作MISFET的栅极绝缘膜。在低电压MISFET区域中栅极绝缘膜GI包括形成在半导体衬底1上方，具体地说，在p型阱PW2上的作为下层的绝缘膜GIa和形成在绝缘膜GIa上的作为上层的绝缘膜GIb。作为下层的绝缘膜GIa包含氧化硅、氮化硅或氮氧化硅。也就是说，作为下层的绝缘膜GIa的相对介电常数等于或小于氮化硅的相对介电常数。
另一方面，包括在栅极绝缘膜GI中的绝缘膜GIb由高介电常数膜制成，所述高介电常数膜包含相对介电常数比氮化硅高的高介电常数材料或所谓的高k(High-k)材料。也就是说，作为上层的绝缘膜的相对介电常数高于氮化硅的相对介电常数。作为高k材料，例如，可以使用诸如氧化铪、氧化锆、氧化铝、氧化钽、氧化镧之类的金属氧化物。
栅电极GE(包括金属膜BM)用作MISFET的栅电极。由于栅电极GE包括与栅极绝缘膜GI接触的金属膜，被称之为金属栅极。
作为金属膜BM，可以使用包含诸如氮化钛、氮化钽或氮化钨之类的金属氮化物、诸如碳化钛、碳化钽或碳化钨之类的金属碳化物、碳氮化钽、钨等的金属膜。着眼于提高导电性和在半导体装置的制造工艺中去除导电膜时使金属膜起蚀刻阻挡层的作用，更优选地，作为所述金属膜可以使用由氮化钛制成的金属膜。作为金属膜BM上的导电膜，可以使用例如铝(Al)膜之类的金属膜。
由n-型半导体区域21c和n+型半导体区域22c制成的半导体区域SD是用于引入了n型杂质的源极和漏极的半导体区域，并且，与半导体区域MS和MD相似，具有LDD结构。也就是说，与n-型半导体区域21c相比，n+型半导体区域22c具有更深的结深度和更高的杂质浓度。
在栅电极GE的侧壁上，形成了由诸如氧化硅膜、氮化硅膜或氧化硅膜和氮化硅膜的层叠膜之类的绝缘膜制成的侧壁间隔物SW。
在n+型半导体区域22c之上，类似于在存储单元中的n+型半导体区域22a和n+型半导体区域22b之上，通过自对准硅化物技术等形成金属硅化物层SIL。通过金属硅化物层SIL，可以降低n+型半导体区域22c的接触电阻。
由于以下原因未在栅电极GE上通过自对准硅化物技术等形成金属硅化物层。在使用例如铝膜之类的金属膜作为导电膜的情况下，不需要通过金属硅化物层降低栅电极的接触电阻。
虽然未图示，但是低电压的MISFET可以具有口袋区域或晕圈区域。口袋区域或晕圈区域的导电类型与n-型半导体区域21c的导电类型相反，并且与p型阱PW2的导电类型相同。形成晕圈区域以包围n-型半导体区域21c，并且口袋区域或晕圈区域中的p型杂质浓度高于p型阱PW2中的杂质浓度。
(元件上部的结构)
接下来，将具体描述形成在存储单元区域1A中的存储单元的上方和形成在低电压MISFET区域中的低耐压MISFET的上方的结构。
在半导体衬底1上方，形成了埋入存储单元和低耐压MISFET中的间隙的绝缘膜(IL1a和IL1b)。绝缘膜(IL1a、IL1b)例如是氮化硅膜IL1a和位于氮化硅膜IL1a上的氧化硅膜IL1b。对控制栅电极CG、存储栅电极MG、栅电极GE、侧壁间隔物SW以及绝缘膜(IL1a、IL1b)的上表面进行平坦化。
在控制栅电极CG、存储栅电极MG、栅电极GE、侧壁间隔物SW和绝缘膜(IL1a、IL1b)每一者之上形成绝缘膜IL1c。绝缘膜IL1c是由氧化硅膜构成的单膜或者是由氮化硅膜和氧化硅膜构成的层叠膜。对绝缘膜IL1c的上表面进行平坦化。在低电压的MISFET区域中，在栅电极GE和绝缘膜IL1b之间形成保护膜PRO3。保护膜PRO3例如是氧化硅膜。绝缘膜IL1a、IL1b和IL1c统称为层间绝缘膜IL1。保护膜PRO3可以包括在层间绝缘膜IL1中。
在层间绝缘膜IL1中形成有接触孔C1，在接触孔C1中埋入导电插塞P1作为导体部。
插塞P1由接触孔C1的底部、形成在侧壁或侧面上的薄阻挡导电膜和形成在阻挡导电膜上的主导电膜形成，以便埋入接触孔C1。在图1中，为了简化附图，构成插塞P1的阻挡导电膜和主导电膜作为整体示出。例如，作为插塞P1的组成部分的阻挡导电膜是钛(Ti)膜、氮化钛(TiN)膜或钛膜和氮化钛膜的层叠膜，并且作为插塞P1的组成部分的主导电膜是钨(W)膜。
接触孔C1和埋在接触孔C1中的插塞P1形成在n+型半导体区域(22a、22b和22c)上。在接触孔C1的底部，例如，露出n+型半导体区域(22a、22b和22c)的表面上的部分金属硅化物层SIL。插塞P1与露出部分连接。虽然未图示，接触孔C1和埋在接触孔C1中的插塞P1可形成在控制栅电极CG、存储栅电极MG和栅电极GE上。
在埋入插塞P1的层间绝缘膜IL1之上，形成了由主导电材料制成的第一层配线M1。虽然还形成了比第一层配线M1更上层的配线，但是这里未图示和描述。第一层配线M1的上层配线可以通过图案化用于配线的导电膜形成。例如，可以形成钨(W)线、铝(Al)线等。例如，第一层配线M1和上层配线可以是由铜(Cu)作为主导电材料的埋入线(buried wires)。
(存储操作)
接下来，将描述形成在存储单元区域1A中的存储单元的操作示例。
将电子注入到作为存储晶体管的阱绝缘膜中的电荷聚积部的氮化硅膜上定义为“写入”，并且注入空穴即正空穴，被定义为“擦除”。此外，将电源电压Vdd设为例如1.5V。
作为写入方法，可以使用称为源极侧注入(SSI)方法的热电子写入方法。在这种情况下，施加到半导体区域MD的电压Vd设定例如为约0.8V，施加到控制栅电极CG的电压Vcg被设定例如为约1V，并且施加到存储栅电极MG的电压Vmg被设定例如为约12V。施加到半导体区域MS的电压Vs设定例如为约6V，并且施加到p型阱PW1的电压Vb被设定例如为约0V。将上述电压施加到待执行写入的存储单元的各部分，以将电子注入到存储单元的阱绝缘膜ONO中的氮化硅膜18b中。
热电子主要通过阱绝缘膜ONO在位于存储栅电极MG下方的部分的沟道区域中产生，并且被注入到阱绝缘膜ONO中作为电荷聚积部的氮化硅膜18b中。注入的热电子在阱绝缘膜ONO中的氮化硅膜18b中的俘获电平下被捕获，结果，存储晶体管的阈值电压(Vth)上升。
作为擦除方法，可以使用基于带间隧穿(band-to-band tunneling，BTBT)现象的热空穴注入擦除方法。具体而言，通过将空穴，即通过BTBT现象产生的空穴，注入到电荷聚积部即阱绝缘膜ONO中的氮化硅膜18b，从而进行擦除。在这种情况下，将电压Vd设定例如为约0V，将电压Vcg设定例如为约0V，将电压Vmg设定例如为约-6V，电压Vs设定例如为约6V，电压Vb设定例如为约0V。将上述电压施加到待执行擦除的存储单元的各部分，以通过BTBT现象产生空穴，并且加速电场，所述空穴注入到存储单元的栅极绝缘膜(ONO)中的氮化硅膜18b中，从而降低存储晶体管的阈值电压。
作为擦除方法，也可以使用采用Fowler-Nordheim(FN)隧穿效应的空穴注入的另一种擦除方法。具体地说，通过FN隧穿效应向电荷聚积部即阱绝缘膜ONO中的氮化硅膜18b注入空穴，从而进行擦除。电压Vmg设定例如为约12V，电压Vb设定例如为约0V。通过该设定，通过FN隧穿效应，使空穴从存储栅电极MG侧经由氧化硅膜注入至电荷聚积部(即氮化硅膜18b)，并抵消氮化硅膜18b中的电子，从而执行擦除。作为选择，注入氮化硅膜18b的空穴被捕获至氮化硅膜18b中的俘获电平，从而进行擦除。因此，存储晶体管的阈值电压降低，成为擦除状态。当使用这种擦除方法时，与使用通过BTBT效应的擦除方法的情况相比，可以减少电流消耗。
在读取时，将电压Vd设定例如为电源电压Vdd，将电压Vcg设定例如为电源电压Vdd，将电压Vmg设定例如为约0V时，将电压Vs设定例如为约0V，并将电压Vb设定例如为约0V。将上述每个电压施加到要读取数据的存储单元的各部分。通过将读取时施加到存储栅电极MG的电压Vmg设定为在写入状态下的存储晶体管的阈值电压与处于擦除状态的存储晶体管的阈值电压之间的值，可以区分写入状态和擦除状态。
(存储单元和MISFET的平面结构)
接下来，将参照图3描述存储单元(存储器阵列)和MISFET的平面结构。图3中的左侧部分显示了存储单元(存储器阵列)的平面结构的示例和图3中的右侧部分显示了MISFET的平面结构的示例。
如图3的左侧部分所示，在存储单元区域1A中，多个p型阱(有源区)PW1设置成沿X方向延伸的多行。相邻p型阱PW1之间的区域是元件隔离区域STI1。此外，以预定间隔布置的多个p型阱PW1区域的外围是元件隔离区域STI1。
存储单元中的控制栅电极CG和存储栅电极MG在Y方向(垂直于A-A截面的方向或图纸垂直方向)上延伸，以横过p型阱PW1。源极线(未图示)布置在存储栅电极MG之间。源极线在Y方向上延伸以在p型阱PW1上方横过p型阱PW1。源极区域(MS和n+型半导体区域22a)和源极线经由插塞(接触插塞或连接部件)连接。
控制栅电极CG和存储栅电极MG相对于源极线对称地配置。p型阱PW1中的漏极区域(MD和n+型半导体区域22b)和漏极线(未图示)经由插塞(接触插塞和连接部件)P1、P2等连接。配线(M2)沿X方向布置，以便连接在P型阱PW1上方沿X方向并列布置的漏极区域MD上方的插塞P2。
如图6所示，存储单元(存储晶体管、控制晶体管)在源极线(源极线1)和漏极线(漏极线1、漏极线2和漏极线3)的交点处排列成阵列状。
如图3的右侧部分所示，在外围电路区域2A中，p型阱(有源区)PW2具有长边沿X方向的近似矩形。在外围电路区域2A中，沿着p型阱(有源区)PW2，布置具有长边沿X方向的近似矩形的n型阱(有源区)NW2。p型阱PW2和n型阱NW2在Y方向并排布置。在p型阱PW2和n型阱NW2之间，设置有元件隔离区域STI2。
栅电极GE在p型阱PW2和n型阱NW2上方沿Y方向延伸。栅电极GE是在p型阱PW2上设置的n沟道型MISFET和在n型阱NW2上设置的p沟道型MISFET的共同的栅电极。插塞P1设置在栅电极GE之间，并且设置配线(M1、M2)等以适当地连接插塞P1。
(半导体装置的布局结构示例)
接下来，将描述半导体装置的布局结构示例。如图5所示，本实施方式的半导体装置具有存储单元区域1A、低电压MISFET区域1C和高电压MISFET区域1B。在存储单元区域1A中，形成存储单元(非易失性存储器)。
在本实施方式中，存储单元区域1A中的元件隔离区域STI1的表面高度H1低于外围电路区域2A中的元件隔离区域STI2的表面高度H2(参照图1)。
换句话说，在存储单元区域1A中，元件隔离区域STI1的表面高度H1相对于半导体衬底1的表面高度H2下降。另一方面，在外围电路区域2A中的元件隔离区域STI2中，元件隔离区域STI2的表面高度H2不低于半导体衬底1的表面高度H2，而是设定为与半导体衬底1的表面高度H2几乎相同。
如上所述，通过使存储单元区域1A中的元件隔离区域STI1的表面下降或降低，可以增加控制晶体管和存储晶体管两者的有效沟道宽度。例如，如图2的左侧部分所示，p型阱PW1的顶部在控制栅电极CG下方成为凸形，并且沟道CH也形成在p型阱PW1的侧壁上，从而可以增加有效的沟道宽度。类似地，在存储栅电极MG的下方，p型阱PW1的顶部变为凸形，并且沟道CH也形成在p型阱PW1的侧壁上，使得有效沟道宽度可以增加。
例如，如图7所示，在元件隔离区域STI1的表面不下降的情况下，沟道宽度被限制为元件隔离区域STI1的宽度(p型阱PW1的露出区域的宽度)。图7是显示第一比较例的半导体装置的结构的截面图。元件隔离区域STI1的表面不下降的情况下的平面图类似于图3的平面图。因此，图7的左侧部分对应于图3沿A-A的截面，并且图7的右侧部分对应于图3沿C-C的截面。通过图2的左侧和图7的右侧之间的比较，有效沟道宽度的差异也变得明朗。
另一方面，在外围电路区域2A中，元件隔离区域STI2的表面高度H2不从半导体衬底1的表面高度H2下降，而是设定为几乎相同的高度，从而保持MISFET的期望特性，并且能够使形成存储单元区域1A中的存储单元的制造工艺与形成外围电路区域2A中的MISFET的制造工艺相匹配。具体地，在形成使用高k膜作为栅极绝缘膜GI并且将金属膜(金属栅极)用于栅电极GE的所谓高k金属结构的MISFET作为MISFET的情况下，可以高精度地形成栅电极GE。此外，可以容易地形成栅电极GE。
在形成高k金属结构的MISFET的情况下，预先形成伪栅电极(伪栅电极部)DGE并用金属膜替代它，从而形成栅极(金属栅极)GE。在一些情况下，在工艺的最后阶段形成栅电极(金属栅极)GE的工艺被称为“后栅极工艺(gate last process)”。
在执行这样的后栅极工艺的情况下，外围电路区域2A的平面度是重要的。
例如，如图8和图9所示，在元件隔离区域(STI1，STI2)的表面不仅在存储单元区域1A中而且在外围电路区域2A中下降的情况下，在层叠在外围电路区域2A中的各层中，形成与元件隔离区域STI2的表面上的台阶对应的凹凸。图8和图9是显示第二比较例的半导体装置的结构的截面图。在元件隔离区域STI1和STI2的表面下降情况下的平面图与图3所示的相似。因此，图8和图9的截面图对应于图3沿A-A的截面到沿D-D的截面。
将描述如下情况：在外围电路区域2A中层叠的每层中凹凸部分与的元件隔离区域STI2的表面上的台阶相对应的情形(参见图10)下执行所述后栅工艺。图10至图13是显示第二比较例的半导体装置的制作过程的截面图。
在图10所示的半导体装置中，在存储单元区域1A，从底部开始依次层叠有CG栅极绝缘膜GIm、控制栅电极CG的多晶硅膜10、盖绝缘膜CP1和层间绝缘膜IL1。在CG栅极绝缘膜GIm、控制栅电极CG的多晶硅膜等的表面上，形成与元件隔离区域STI1的表面上的台阶相对应的凹凸部。在外围电路区域2A中，栅极绝缘膜GI、伪栅电极DGE、盖绝缘膜CP2和层间绝缘膜IL1从底部依次层叠。在栅极绝缘膜GI、伪栅电极DGE等的表面上，形成与元件隔离区域STI2的表面上的台阶相对应的凹凸部。
如图11所示，通过用CMP等进行抛光来去除伪栅电极DGE上层的膜，以露出伪栅电极DGE的表面。随后，如图12所示，通过蚀刻去除露出的伪栅电极DGE以形成沟槽(开口)T。如图13所示，通过在沟槽T中埋设金属膜，形成栅电极(金属栅极)GE。
然而，如图11所示，在伪栅电极DGE的表面和其上方的膜(在这种情况下，指的是盖绝缘膜CP2)的表面具有对应于元件隔离区域STI2的表面中的台阶的不平部分的情况下，通过CMP等去除的膜(在这种情况下，是指盖绝缘膜CP2)残留下来，并且不能去除伪栅电极DGE，使得伪栅电极DGE有残留(参照图12的右侧部分)。结果，伪栅电极DGE未被金属膜替代，并且成为缺陷(参见图13的右侧)。以这种方式，伪栅电极DGE上的不期望的残留膜导致金属栅极替代错误。
为了避免这样的麻烦，通过增加预先形成的伪栅电极DGE的膜厚并增加抛光量，可以去除对应于元件隔离区域STI2的表面中的台阶的不平部分，然后可以形成栅电极(金属栅极)GE。然而，在这种情况下，步骤增加。
为了解决它，在本实施方式中，在外围电路区域2A中，由于元件隔离区域STI1的表面高度H2不低于半导体衬底1的表面高度H2，而是设定为相同高度。因此可以避免上述替代错误和步骤增加等。
另一方面，在存储单元区域1A中，也存在盖绝缘膜CP1残留在控制栅电极CG上方的可能性(参照图11)。然而，盖绝缘膜CP1经历两次抛光处理：对伪栅电极DGE的上层的膜进行的抛光处理(第一次抛光处理)，以及在将金属膜埋入沟槽T时进行的抛光处理(第二次抛光处理)。因此，存储单元区域1A中的盖绝缘膜CP1通过随后的处理被去除，盖绝缘膜CP1残留的可能性变低。如上所述，存储单元区域1A的元件隔离区域STI1的表面具有下降一定程度的空间。如稍后将描述的，允许的下降量例如为10nm至20nm。
如上详述，根据本实施方式，通过增加控制晶体管和存储晶体管的有效沟道宽度，可以提高存储单元的特性。可以避免由于替代错误而引起的产量降低，并且可以避免MISFET的特性劣化。此外，在存储单元区域1A中形成存储单元的制造工艺和在外围电路区域2A中形成的MISFET的制造工艺可以相匹配。更具体地，在保持或改善形成在存储单元区域1A和外围电路区域2A中的器件的特性的同时，可以简化制造工艺。
(元件隔离区的高度)
在上述存储单元区域1A中，具有相对低的表面高度H1的区域是图4的平面图的左侧部分的灰色(点)部分。在外围电路区域2A中，表面高度H2相对较高的区域是图4的平面图的右侧部分的灰色部分。
换句话说，在图4的左侧(存储单元区域1A)中，表面高度H1的相对较低的灰色部分低于表面高度为H2的p型阱PW1(半导体衬底1)。在图4的右侧(外围电路区域2A)中，表面高度H2的相对较高的灰色部分与表面高度为H2的p型阱PW2或n型阱NW2(半导体衬底1)具有几乎相同的高度。
关于存储单元区域1A和外围电路区域2A的表面高度H1和H2，以下几点作为测量参考点。
存储单元区域1A中的元件隔离区域STI1的表面高度H1可以设为例如p型阱PW1间的中心的高度(例如，图4中的PT1)。可以将存储单元区域1A中的p型阱PW1的表面高度H2设为存储栅电极MG(阱绝缘膜ONO)下面的p型阱PW1(半导体衬底1)的表面高度(参照图1)。
外围电路区域2A中的元件隔离区域STI2的表面高度H2可以设为例如p型阱PW2和n型阱NW2之间的中心的高度(例如，图4中的PT2)。外围电路区域2A中的p型阱PW2或n型阱NW2(半导体衬底1)的表面高度H2可以被设定为在栅电极GE下方的p型阱PW2或n型阱NW2的表面高度(半导体衬底1)(参照图1)。
存储单元区域1A中的元件隔离区域STI1的表面高度H1与外围电路区域2A中的元件隔离区域STI2的表面高度H2之间的差可以对应于存储单元区域1A的元件隔离区域STI1的膜厚度T1与外围电路区域2A的元件隔离区域STI2的膜厚度T2之间的差。通过检查“膜厚T2>膜厚度T1”的关系，可以识别“高度H2>高度H1”(参照图1)。膜厚T1可以设定为位于p型阱PW1之间的中心的元件隔离区域STI1的厚度。膜厚T2可以设定为位于p型阱PW2和n型阱NW2之间的中心的元件隔离区域STI2的厚度。
高度(H1，H2)和膜厚度(T1，T2)中每一者可以计算为两个或更多个不同点的值的平均值，并进行比较。
高度H1和H2之间的差在10nm和20nm之间。换句话说，膜厚T1和T2之间的差在10nm和20nm之间。虽然图4的右侧部分(外围电路区域2A)中的表面高度H2相对较高的灰色部分具有与表面高度为H2的p型阱PW2或n型阱NW2(半导体衬底1)几乎相同的高度，它们也可略有高度差。该高度差小于10nm。
简而言之，“在存储单元区域1A中，元件隔离区域STI1的表面下降并设置为H1”的状态可以描述如下：
a)存储单元区域1A中的元件隔离区域STI1的表面高度(H1)低于外围电路区域2A中的元件隔离区域STI2的表面高度(H2)。
b)存储单元区域1A中的元件隔离区域STI1的表面高度(H1)低于p型阱PW1(半导体衬底1)的表面高度(H2)。
c)存储单元区域1A中元件隔离区域STI1的表面高度(H1)与p型阱PW1(半导体衬底1)的表面高度(H2)之间的第一高度差大于外围电路区域2A中元件隔离区域STI2的表面高度(H2)与p型阱PW2或n型阱NW2(半导体衬底1)的表面高度(H2)之间的第二高度差。第一高度差为10nm至20nm。第二高度差异小于10nm。
d)存储单元区域1A中的元件隔离区域STI1的膜厚度(T1)小于外围电路区域2A中的元件隔离区域STI2的膜厚度(T2)。
(制造方法的说明)
接下来，将参照图14至图59描述本实施方式的半导体装置的制造方法。图14至图59是显示本实施方式的半导体装置的制造过程的主要部分的截面图。
首先，如图14和图15所示，作为半导体衬底1，例如，准备由具有约1～10Ωcm的比电阻的p型单晶硅制成的半导体衬底1。接下来，形成硬掩膜(未图示)(例如，由氧化硅膜和该氧化硅膜上的氮化硅膜形成的层叠膜)，并且蚀刻所述硬掩膜和半导体衬底1，以形成元件隔离槽。之后，通过使用CVD法等将氧化硅膜沉积在包括元件隔离槽的内部的硬掩膜上，并且通过使用CMP(化学机械抛光)等除去元件隔离槽外侧的氧化硅膜。以这种方式，元件隔离槽的内部埋入诸如氧化硅膜之类的绝缘膜以形成元件隔离区域STI1和STI2。这种元件隔离方法被称为STI(Shallow Trench Isolation，浅沟槽隔离)方法。
在存储单元区域1A中，元件隔离区域STI界定有源区。有源区为具有预定宽度(Y方向上的长度)的线状(X方向上具有长边的矩形)。在Y方向上以预定间隔(间距)布置多个线状有源区(参照图3的PW1)。在外围电路区域2A中，元件隔离区域STI2界定有源区。有源区为在X方向上具有长边的近似矩形(参见图3中的PW2)。在外围电路区域2A中，可以设置用于n型阱NW2的有源区(参照图3中的NW2)。
接下来，参照图16和图17，在半导体衬底1的表面上形成底层氧化物膜OX。底层氧化膜OX可以通过例如热氧化法形成。
接下来，在外围电路区域2A中，形成p型阱(有源区)PW2。例如，存储单元区域1A被光刻胶膜(掩膜)PR1覆盖，并且通过离子注入法等将诸如硼(B)的p型杂质引入半导体衬底1中。p型阱PW2形成距离半导体衬底1的表面预定的深度。接下来，为了调整在外围电路区域2A中形成的MISFET的阈值电压，根据需要对p型阱PW2的表面部分进行沟道掺杂离子注入。之后，去除存储单元区域1A中的光刻胶膜PR1。
如图18和图19所示，在存储单元区域1A中形成p型阱(有源区)PW1。例如，外围电路区域2A被光刻胶膜PR2覆盖，并且通过离子注入法等(阱注入工艺)将诸如硼(B)的p型杂质引入半导体衬底1中。p型阱PW1形成为距离半导体衬底1的表面预定的深度。接下来，为了调整形成在存储单元区域1A中的控制晶体管的阈值电压，根据需要对p型阱的表面部分进行沟道掺杂离子注入。
随后，使存储单元区域1A中的元件隔离区域STI1的表面下降。例如，以光刻胶膜PR2为掩膜，使存储单元区域1A的元件隔离区域STI1的表面下降预定量。作为蚀刻溶液，可以使用氢氟酸(HF)的水溶液。下降量例如为10nm至20nm。因此，存储单元区域1A中的元件隔离区域STI1的表面高度H1变得低于外围电路区域2A中的元件隔离区域STI2的表面高度H2。换句话说，在存储单元区域1A中，元件隔离区域STI1的表面高度H1从半导体衬底1的表面高度H2下缩。之后，除去外围电路区域2A的光刻胶膜PR2。
如上所述，使用用于形成存储单元区域1A的p型阱PW1的光刻胶膜PR2，蚀刻存储单元区域1A的元件隔离区域STI1的表面。因此，在不增加掩膜(曝光原板)的情况下，可以使存储单元区域1A中的元件隔离区域STI1的表面下降。在通过使用光刻胶膜PR2蚀刻存储单元区域1A中的元件隔离区域STI1的表面之后，可以在存储单元区域1A中形成p型阱PW1。换句话说，在阱注入工艺之前或之后，可以蚀刻元件隔离区域STI1的表面。必须在形成元件隔离区域STI1和STI2之后，至少要在沉积控制栅电极CG的导电膜之前，进行使存储单元区域1A中的元件隔离区域STI1的表面下降的工艺。
如图20和图21所示，在半导体衬底1(p型阱PW1和PW2)的表面上方，依次形成CG栅极绝缘膜GIm、控制栅电极CG的导电膜、和盖绝缘膜CP1。
CG栅极绝缘膜GIm的厚度例如为约2～3nm。作为CG栅极绝缘膜GIm，可以使用氧化硅膜、氮化硅膜、氮氧化硅膜或高k膜(高介电常数膜)。CG栅极绝缘膜GIm可以通过使用热氧化法、溅射法、原子层沉积(ALD)法、化学气相沉积(CVD)法等形成。
随后，在CG栅极绝缘膜GIm上形成控制栅电极CG的导电膜(例如，多晶硅膜10)。多晶硅膜10的厚度例如为约50～100nm。作为导电膜，优选使用包含硅的导电膜，例如通过引入诸如磷(P)或砷(As)的n型杂质而降低电阻率的膜。这种导电膜可以通过使用CVD法等形成。可以在形成导电膜之时或之后引入杂质。在形成导电膜时引入杂质的情况下，掺杂气体包含在用于形成导电膜的气体中。另一方面，在形成导电膜之后引入杂质的情况下，通过离子注入法等将杂质引入到导电膜中。
之后，在控制栅电极CG的导电膜(例如，多晶硅膜10)上形成盖绝缘膜CP1。盖绝缘膜CP1的厚度例如为约20～100nm。作为盖绝缘膜CP1，例如，可以使用例如氮化硅膜的绝缘膜。盖绝缘膜CP1可以通过使用例如CVD法形成。
随后，CG栅极绝缘膜GIm、控制栅电极CG的多晶硅膜10和盖绝缘膜CP1的层叠体被加工成所需的形状。通过使用光刻技术和蚀刻技术对该层叠体进行图案化处理。例如，在外围电路区域2A和控制栅电极CG的形成区域中形成光刻胶膜(未图示)，并且使用该光刻胶膜作为掩膜蚀刻层叠体。通过该操作，控制栅电极CG形成在存储单元区域1A中。
为了调整存储晶体管的阈值电压，根据需要对存储单元1A中的p型阱PW1进行沟道掺杂离子注入。
接下来，如图22和图23所示，形成了作为存储晶体管的栅极绝缘膜的阱绝缘膜ONO。阱绝缘膜ONO是内部具有电荷聚积部的绝缘膜，并且是从底部开始依次形成的氧化硅膜18a、氮化硅膜18b和氧化硅膜18c的层叠膜。
氧化硅膜18a的厚度可以设定例如为约2～5nm，氮化硅膜18b的厚度可以设定例如为约5～15nm，氧化硅的厚度膜18c可以设定例如为约5～15nm。可以使用氧氮化硅膜代替氧化硅膜18a和18c。
氧化硅膜18a可以通过热氧化法、ISSG氧化法等形成。该处理的温度例如为约900～1000℃。在形成氧化硅膜18a之后，可以在高温下进行氮化处理。该处理的温度例如为约1000～1050℃。
氮化硅膜18b可以通过CVD法等形成。氧化硅膜18c可以通过CVD法等形成。
随后，在阱绝缘膜ONO上形成存储栅电极MG的导电膜(例如，多晶硅膜)。该多晶硅膜的厚度例如为约30～100nm。作为导电膜，优选使用包含硅的导电膜，例如通过引入诸如磷(P)或砷(As)的n型杂质而降低电阻率的膜。这种导电膜可以通过使用CVD法等形成。可以在形成导电膜之时或之后引入杂质。在形成导电膜时引入杂质的情况下，在用于形成导电膜的气体中包含掺杂气体。另一方面，在形成导电膜之后引入杂质的情况下，通过离子注入法等将杂质引入到导电膜中。
之后，通过各向异性蚀刻对存储栅电极MG的导电膜进行回蚀。仅回蚀导电膜其膜厚的量，使得导电膜经由阱绝缘膜ONO以侧壁间隔物的形式留在控制栅极CG两侧的侧壁上。此时，外围电路区域2A中的导电膜被去除。接下来，当导电膜的一侧以侧壁间隔物状留在控制栅电极CG的两侧时，通过光刻技术和蚀刻技术除去其另一侧。剩余的侧壁形状的导电膜成为存储栅电极。使用存储栅电极MG作为掩膜，通过湿蚀刻等除去阱绝缘膜ONO。此时，残留在外围电路区域2A中的阱绝缘膜ONO也被去除。
接下来，如图24和图25所示，在存储单元区域1A和外围电路区域2A中形成保护膜PRO1。保护膜PRO1例如是氧化硅膜等，并且可以通过使用CVD法等形成。保护膜PRO1的厚度大于控制栅电极CG的厚度和盖绝缘膜CP1的厚度之和。因此，保护膜PRO1的上表面高于盖绝缘膜CP1的上表面。
如图26和27所示，去除保护膜PRO1的顶部。例如，通过CMP方法等对保护膜PRO1的顶部进行抛光，直到露出盖绝缘膜CP1。通过上述操作，盖绝缘膜CP1和保护膜PRO1的表面变得平坦。接下来，如图28和图29所示，存储单元区域1A被光刻胶膜PR3覆盖，并且去除留在外围电路区域2A中的控制栅极CG的导电膜(例如，多晶硅膜10)、盖绝缘膜CP1和CG栅极绝缘膜GIm。之后，去除存储单元区域1A中的光刻胶膜PR3。
之后，如图30和31所示，在存储单元区域1A和外围电路区域2A中，依次形成栅极绝缘膜GI、金属膜BM，用于替代栅电极GE的伪栅电极DGE、和盖绝缘膜CP2。
作为栅极绝缘膜GI中下层的绝缘膜Gla，是通过热氧化法等形成的例如约1nm的厚度的绝缘膜，例如氧化硅膜或氮氧化硅膜。由于绝缘膜GIa形成在半导体衬底1和稍后将描述的绝缘膜GIb之间，因此可以被认为是界面层。绝缘膜GIa可以通过CVD法等形成。在下层的绝缘膜Gla上，形成高介电常数膜(高k膜)作为上层的绝缘膜GIb。绝缘膜GIb的相对介电常数高于氮化硅。作为这样的膜，可以使用诸如氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或氧化镧膜的金属氧化物膜。绝缘膜GIb的厚度例如为1～3nm左右。绝缘膜GIb可以通过使用溅射法、ALD法、CVD法等形成。
在栅极绝缘膜GI(GIa，GIb)上形成金属膜BM。金属膜BM的厚度例如为约2～3nm。对于金属膜BM，可以使用诸如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)之类的金属氮化物、诸如碳化钛(TiC)、碳化钽(TaC)或碳化钨(WC)之类的金属碳化物、碳氮化钽(TaCN)、钨(W)等。从提高导电性的观点出发，优选使用氮化钛膜作为金属膜BM。金属膜可以通过例如溅射法的PVD法形成。基于金属膜BM的材料，金属膜BM可通过CVD法来形成。
在金属膜BM上形成用于替代栅电极GE的伪栅电极DGE。伪栅电极DGE的厚度例如为约50～100nm。形成导电膜(例如，多晶硅膜)作为伪栅电极DGE。这种导电膜可以通过使用CVD法等形成。形成上述膜时，上述导电膜可以形成为非晶硅膜，并且可以通过以下热处理将该非晶硅膜制成多晶硅膜。
在伪栅电极(导电膜)DGE上形成盖绝缘膜(硬掩膜)CP2。盖绝缘膜CP2的厚度例如为约20～50nm。盖绝缘膜CP2例如是氮化硅膜，并且可以通过使用CVD法等形成。
如图32和图33所示，外围电路区域2A被光刻胶膜PR4覆盖，并且去除存储单元区域1A中的栅极绝缘膜GI、金属膜BM、用于替代栅电极GE的伪栅电极DGE和盖绝缘膜CP2。之后，去除存储单元区域1A中的光刻胶膜PR4。
如图34和图35所示，在外围电路区域2A的栅电极GE的形成区域和存储单元区域1A中形成光刻胶膜PR5。通过使用光刻胶膜PR5作为掩膜蚀刻伪栅电极DGE等，在外围电路区域2A中的栅电极GE的形成区域中形成伪栅电极DGE。在伪栅电极DGE上，保留盖绝缘膜CP2。在伪栅电极DGE下方形成金属膜BM和栅极绝缘膜GI。之后，去除光刻胶膜PR5。
如图36和图37所示，外围电路区域2A被光刻胶膜PR6覆盖，并且通过蚀刻去除存储单元区域1A中的保护膜PRO1。作为蚀刻，执行湿蚀刻。通过湿蚀刻，露出存储单元区域1A中的半导体衬底1(p型阱PW1)和元件隔离区域STI1的表面。之后，除去光刻胶膜PR6。通过该操作，露出外围电路区域2A中的半导体衬底1(p型阱PW2)的表面和元件隔离区域STI2的表面(图38和39)。
如图38和图39所示，形成n-型半导体区域21a、21b和21c。在这种情况下，通过使用控制栅电极CG、存储栅电极MG和伪栅电极DGE作为掩膜，将n型杂质如砷(As)或磷(P)引入p型阱PW1和PW2。通过使用离子注入法等引入杂质。通过上述工序形成了n-型半导体区域21a、21b和21c。在该离子注入工序中，对于n-型半导体区域21a、21b和21c的每一者，可以改变离子注入条件。虽然未图示，为了防止或抑制短沟道效应，可以在存储单元区域1A和外围电路区域2A形成口袋区域或晕圈区域，以包围n-型半导体区域21a、21b和21c。
虽然未图示，但是在离子注入工艺之前，可以在控制栅电极CG和存储栅电极MG的组合体的两侧上以及伪栅电极DGE的两侧上形成偏移间隔物。例如，在包括控制栅电极CG、存储栅电极MG和伪栅电极DGE的半导体衬底1上形成氮化硅膜之类的绝缘膜。绝缘膜的厚度例如为约5～10nm。绝缘膜可以通过CVD法等形成。通过各向异性蚀刻回蚀该绝缘膜。以这种方式，在存储单元区域1A中，可以在控制栅电极CG和存储栅电极MG的组合体的两侧的侧壁上形成偏移间隔物。在外围电路区域2A中，可以在伪栅电极DGE的两侧的侧壁上形成偏移间隔物。
如图40和图41所示，侧壁间隔物SW形成在控制栅电极CG和存储栅电极MG的组合体的两侧的侧壁上以及伪栅电极DGE的两侧的侧壁上。例如，在包括控制栅电极CG、存储栅电极MG和伪栅电极DGE的半导体衬底1上形成氮化硅膜之类的绝缘膜。通过各向异性蚀刻回蚀该绝缘膜。以这种方式，在存储单元区域1A中，侧壁间隔物SW可以形成在控制栅电极CG和存储栅电极MG的组合体的两侧的侧壁上。在外围电路2A中，侧壁间隔物SW可以形成在伪栅电极DGE的两侧的侧壁上。
接着，形成n+型半导体区域22a、22b和22c。在这种情况下，通过使用控制栅电极CG、存储栅电极MG、伪栅电极DGE和侧壁间隔物SW作为掩膜，将诸如砷(As)或磷(P)的n型杂质引入p型阱PW1和PW2。通过离子注入法等引入杂质。通过上述工序，形成了n+型半导体区域22a、22b和22c。在离子注入工艺中，对于n+型半导体区域22a、22b和22c的每一者，可以改变离子注入条件。随后，进行热处理(激活退火)，以激活n-型半导体区域21a、21b和21c以及n+型半导体区域22a、22b和22c中的杂质。
如图42和43所示，形成金属硅化物膜SIL。在包括存储栅电极MG的半导体衬底1上形成金属膜(未图示)。作为该金属膜，例如，可以使用钴(Co)膜、镍(Ni)膜或镍铂合金膜。该金属膜可以通过使用溅射法等形成。随后，通过进行热处理，在金属膜与n+型半导体区域的连接部分和金属膜与存储栅电极MG的连接部分中引起硅化反应。通过该操作，在n+型半导体区域22a、22b和22c上形成金属硅化物层SIL。金属硅化物层SIL还形成在存储栅电极MG的上方。作为该金属硅化物层SIL，可以使用硅化钴层、硅化镍层、添加铂的硅化镍层等。之后，除去未反应的金属膜。通过进行这种所谓的自对准硅化物工艺，可以在n+型半导体区域22a、22b和22c上形成金属硅化物层SIL。金属硅化物层SIL还可以形成在存储栅电极MG的上方。
如图44和图45所示，形成层间绝缘膜IL1。层间绝缘膜IL1例如是薄氮化硅膜IL1a和厚氧化硅膜IL1b的层叠膜。薄氮化硅膜IL1a具有蚀刻阻挡层的功能。例如，在半导体衬底1上，层叠膜形成的厚度达到掩埋控制栅电极CG、存储栅电极MG、伪栅电极DGE和侧壁间隔物SW的程度。层间绝缘膜IL1(氮化硅膜IL1a和氧化硅膜IL1b)可以通过使用CVD法等形成。
如图46和图47所示，去除层间绝缘膜IL1的上部。例如，通过使用CMP方法等对层间绝缘膜IL1的上部进行抛光处理，直到露出控制栅电极CG和伪栅电极DGE为止。通过该操作，进行了平坦化处理，使得存储单元区域1A和外围电路区域2A的高度成为控制栅电极CG和伪栅电极DGE的高度。在图46所示的例子中，去除在存储栅电极MG的表面上形成的金属硅化物层SIL。
如图48和图49所示，形成覆盖存储单元区域1A中的控制栅电极CG和存储栅电极MG的表面的保护膜PRO2。例如，在半导体衬底1的上方形成氧化硅膜之类的绝缘膜并通过使用光刻技术和蚀刻技术对该绝缘膜进行图案化处理。结果，存储单元区域1A中的控制栅电极CG和存储栅电极MG的表面被保护膜PRO2覆盖，而露出外围电路区域2A中的伪栅电极DGE的表面。
如图50和51所示，通过蚀刻去除露出的伪栅电极DGE。通过该操作，在去除了伪栅电极DGE的部分形成沟槽T。在沟槽T的底部，露出了金属膜BM。在沟槽T的各侧面，露出侧壁间隔物SW。以这种方式，金属膜BM用作蚀刻阻挡层。
如图52和图53所示，将导电膜埋入沟槽T的内部，形成栅电极GE。作为导电膜，可以使用例如多晶硅膜等氧化硅膜以外的金属膜。优选地，可以使用由铝(Al)膜、氮化钽(TaN)膜、氮化钛(TiN)膜等制成的金属膜。例如，通过溅射法等在半导体衬底1上形成导电膜，然后，通过使用CMP方法等对导电膜的上部进行抛光处理，从而将导电膜埋入沟槽T内部。结果，可以形成栅电极GE。可以在金属膜BM和导电膜之间形成用于调整MISFIT的栅电极的功函数的金属膜。可以将金属膜BM和导电膜的层叠体视为栅电极GE。
在通过抛光去除导电膜时，存储单元区域1A的保护膜PRO2和留在保护膜PRO2下方的盖绝缘膜CP1被除去。如上所述，在通过CMP方法等对伪栅电极DGE的上层中的膜进行抛光(第一次抛光处理)的处理中，即使盖绝缘膜CP1留在控制栅电极CG上方(参见图47)，也会通过将导电膜埋入沟槽T中时进行的抛光处理(第二次抛光处理)而被去除。特别地，当存储单元区域1A中的元件隔离区域STI1的表面的下降量在10nm至20nm的范围内时，通过在将导电膜埋入沟槽T的内部时进行的抛光处理(第二次抛光处理)来去除留在控制栅电极CG上的盖绝缘膜CP1。
如图54和图55所示，形成覆盖外围电路区域2A中的栅电极GE的表面的保护膜PRO3，并且在存储单元区域1A中的控制栅电极CG和存储栅电极MG之上形成金属硅化物层SIL。首先，在包括控制栅电极CG和存储栅电极MG的半导体衬底1上形成金属膜(未图示)。作为该金属膜，例如可以使用钴(Co)膜、镍(Ni)膜、镍铂合金膜等。该金属膜可以通过使用溅射法等形成。接下来，通过进行热处理，在控制栅电极CG和存储栅电极MG与金属膜之间的连接部分发生硅化反应。通过该操作，金属硅化物层SIL形成在控制栅电极CG和存储栅电极MG上。金属硅化物层SIL可以是硅化钴层、硅化镍层、添加铂的硅化镍层等。之后，去除未反应的金属膜。在形成金属硅化物层SIL的过程中，如上所述，由于去除了控制栅电极CG上的残留膜(例如，盖绝缘膜CP1)，所以在控制栅电极CG上可以高精度地形成金属硅化物层SIL。c
如图56和图57所示，在薄氮化硅膜IL1a和厚氧化硅膜IL1b的层叠膜上形成绝缘膜(例如，氧化硅膜IL1c等)。例如，通过CVD法等在半导体衬底1之上形成氧化硅膜IL1c。在这种情况下，薄氮化硅膜IL1a、厚氧化硅膜IL1b和该氧化硅膜IL1b上的氧化硅膜IL1c的层叠膜称为层间绝缘膜IL1。绝缘膜可以例如是氧化硅膜IL1c的单膜或氮化硅膜和氧化硅膜的层叠膜。
接下来，形成插塞P1。通过干蚀刻层间绝缘膜IL1，形成接触孔C1。接下来，在包括接触孔C1的内侧的层间绝缘膜IL1上形成由钛(Ti)膜、氮化钛(TiN)膜、或钛(Ti)膜和氮化钛(TiN)膜的层叠膜制成的阻挡导电膜，进一步地，形成由钨(W)膜等制成的主导电膜，以掩埋接触孔C1。通过CMP法、回蚀法等除去层间绝缘膜IL1上不必要的主导电膜和阻挡导电膜。结果，可以形成插塞P1。插塞P1不仅形成在n+型半导体区域22a、22b和22c之上，而且形成在MISFET的控制栅电极CG、存储栅电极MG和栅电极GE上。
如图58和图59所示，作为第一层配线的配线M1形成在层间绝缘膜IL1上。配线M1可以通过例如在层间绝缘膜IL1上沉积并图案化钨(W)膜或铝(Al)膜而形成。
配线M1可以通过使用镶嵌技术形成。首先，在埋入插塞P1的层间绝缘膜IL1上形成绝缘膜。该绝缘膜可以由多个绝缘膜的层叠膜形成。通过蚀刻该绝缘膜，在期望的区域中形成线槽。在包括线槽的绝缘膜上，例如，形成由氮化钛(TiN)膜、钽(Ta)膜或氮化钽(TaN)膜制成的阻挡导电膜。之后，通过CVD法或溅射法在阻挡导电膜上形成铜(Cu)种子层，并且通过使用电解电镀法等在该种子层上形成铜(Cu)电镀膜，以将铜电镀膜埋入线槽的内部。通过CMP法除去线槽以外的区域中的主导电膜和阻挡导电膜，形成以埋入线槽中的Cu作为主导电材料的第一层配线M1。
之后，形成上层配线，但这里不进行描述。在第二层和后续层中的配线可以通过图案化方法、双镶嵌法等形成。
如上所述，制成了第一实施方式的半导体装置。
【第二实施方式】
在第一实施方式中，在存储单元区域1A中形成控制栅电极CG和存储栅电极MG，之后，形成并图案化与构成控制栅电极CG和存储栅电极MG的导电膜不同的导电膜，从而在外围电路区域2A中形成伪栅电极DGE。
在第二实施方式中，使用构成控制栅电极CG的导电膜，形成外围电路区域2A中的伪栅电极DGE。
(结构说明)
将参照图78和79描述本实施方式的半导体装置的结构，图78和79是显示本实施方式的半导体装置的制造过程的图60至79中的最终流程图。
如图78和79所示，在存储单元区域1A中形成作为非易失性存储器的存储单元，并且在外围电路区域2A中形成MISFET。如图所示，除了沟槽T中的栅极绝缘膜GI和栅电极GE的形状不同之外，第二实施方式的半导体装置的结构与第一实施方式的相似，将不再重复说明与第一实施方式相似的结构。第二实施方式也产生与第一实施方式相似的效果。
在第二实施方式中，栅极绝缘膜GI和由栅极绝缘膜GI上的导电膜制成的栅电极GE埋在沟槽T中。
(制造方法的说明)
接下来，参照图60至图79，对本实施方式的半导体装置的制造方法进行说明，并且本实施方式的半导体装置的结构将变得明朗。图60至图79是显示本实施方式的半导体装置的制造过程的主要部分的截面图。
如图60和61所示，在存储单元区域1A中，形成控制栅电极CG和存储栅电极MG。此时，在外围电路区域2A中，形成CG栅极绝缘膜GIm、控制栅电极CG的多晶硅膜10和盖绝缘膜CP1。存储单元区域1A中的控制栅电极CG和存储栅电极MG可以以与第一实施方式(参照图14至图23)的情况类似的方式形成。
如图62和63所示，保护膜PRO1形成在存储单元区域1A和外围电路区域2A中。保护膜PRO1例如是氧化硅膜，可以使用CVD法等形成。保护膜PRO1的厚度大于控制栅电极CG和盖绝缘膜CP1的厚度之和。通过使用CMP方法等对保护膜PRO1的上部进行抛光处理，直到露出盖绝缘膜CP1。因此，盖绝缘膜CP1和保护膜PRO1的表面被平坦化处理。
如图64和65所示，光刻胶膜PR10形成在外围电路区域2A中的栅电极GE的形成区域和存储单元区域1A中，使用光刻胶膜PR10作为掩膜，蚀刻残留在外围电路区域2A中的控制栅电极CG的导电膜(例如，多晶硅膜10)、盖绝缘膜CP1和CG栅极绝缘膜GIm。通过该操作，在外围电路区域2A中的栅电极GE的形成区域中，形成由与控制栅电极CG的导电膜(例如，多晶硅膜10)相同的层中的膜构成的伪栅电极DGE。盖绝缘膜CP1残留在伪栅电极DGE上。并且在伪栅电极DGE下方留有与CG栅极绝缘膜G1相同的层中的膜。
如图66和图67所示，形成n-型半导体区域21a、21b和21c。以类似于第一实施方式的方式，通过使用控制栅电极CG、存储栅电极MG和伪栅电极DGE作为掩膜，将诸如砷(As)或磷(P)的n型杂质引入p型阱PW1和PW2。
接下来，如图68和图69所示，在控制栅电极CG和存储栅电极MG的组合体的两侧的侧壁和伪栅电极DGE的两侧的侧壁上形成侧壁间隔物SW。例如，以类似于第一实施方式的方式，在包括控制栅电极CG、存储栅电极MG和伪栅电极DGE的半导体衬底1上，形成氮化硅膜之类的绝缘膜。该绝缘膜通过各向异性蚀刻被回蚀。
接着，形成了n+型半导体区域22a、22b和22c。以类似于第一实施方式的方式，通过使用控制栅电极CG、存储栅电极MG、伪栅电极DGE和侧壁间隔物SW作为掩膜，将诸如砷(As)或磷(P)的n型杂质引入p型阱PW1和PW2。
如图70和71所示，例如，以与第一实施方式类似的方式形成金属硅化物膜SIL。
如图72和73所示，形成层间绝缘膜IL1。以类似于第一实施方式的方式，形成作为薄氮化硅膜IL1a和厚氧化硅膜IL1b的层叠膜的层间绝缘膜IL1。
如图74和图75所示，去除层间绝缘膜IL1的上部。例如，通过使用CMP方法等对层间绝缘膜IL1的上部进行抛光，直到露出控制栅电极CG和伪栅电极DGE为止。以这样的方式，进行平坦化处理，使得存储单元区域1A和外围电路区域2A的高度成为控制栅电极CG和伪栅电极DGE的高度。在图74所示的例子中，去除形成在存储栅电极MG的表面上的金属硅化物层SIL。
如图76和77所示，形成覆盖存储单元区域1A中的控制栅电极CG和存储栅电极MG的表面的保护膜PRO2。例如，在半导体基板1上形成由氧化硅膜之类的绝缘膜，并使用光刻技术和蚀刻技术对该绝缘膜进行图案化处理。结果，存储单元区域1A中的控制栅电极CG和存储栅电极MG的表面被保护膜PRO2覆盖，而露出外围电路区域2A中的伪栅电极DGE的表面。
之后，通过蚀刻去除露出的伪栅电极DGE和位于伪栅电极DGE的下层中的栅极绝缘膜GIm。通过该操作，沟槽T形成在去除了伪栅电极DGE的部分中。在沟槽T的底部，露出p型阱PW。在沟槽T的各侧面，露出侧壁间隔物SW。
接下来，如图78和图79所示，通过热氧化法等，在包括沟槽T的内侧的层间绝缘膜IL1上形成例如约1nm的厚度的绝缘膜GIa，该绝缘膜GIa为氧化硅膜，氧氮化硅膜等。由于绝缘膜GIa形成在半导体衬底1和稍后将描述的绝缘膜GIb之间，因此可将绝缘膜GIa视为界面层。绝缘膜GIa可以通过CVD法等形成。在下层的绝缘膜Gla上，形成高介电常数膜(高k膜)作为上层的绝缘膜GIb。绝缘膜GIb的相对介电常数高于氮化硅。作为这样的膜，可以使用诸如氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或氧化镧膜之类的金属氧化物膜。绝缘膜GIb的厚度例如为约1～3nm。绝缘膜GIb可以通过使用溅射法、ALD法、CVD法等形成。
在栅极绝缘膜GI(GIa，GIb)上形成构成栅电极GE的导电膜。作为导电膜，例如可以使用除了例如多晶硅膜之类的硅膜以外的金属膜。优选地，可以使用诸如铝(Al)膜、氮化钽(TaN)膜或氮化钛(TiN)膜之类的金属膜。例如，通过溅射法等在栅极绝缘膜GI上形成导电膜，之后，通过使用CMP方法等去除沟槽T外侧的栅极绝缘膜GI和导电膜。通过这种操作，可以将栅极绝缘膜GI和栅极绝缘膜GI上方的由导电膜制成的栅电极GE埋在沟槽T中。形成栅极绝缘膜GI以覆盖沟槽T的底面和侧面。换句话说，栅极绝缘膜GI不仅形成在栅电极GE的底面和沟槽T的底面之间，而且也形成在栅电极GE的侧面和沟槽T的侧面之间。可以在导电膜和栅极绝缘膜GI之间形成用于调整MISFIT的栅电极的功函数的金属膜。该金属膜成为栅电极GE的一部分。
在通过抛光工序去除导电膜时，存储区域1A中的保护膜PRO2和残留在保护膜PRO2下方的盖绝缘膜CP1被去除。如上所述，在通过CMP方法等对伪栅电极DGE的上层中的膜进行抛光的处理(第一次抛光处理)中，即使盖绝缘膜CP1残留在控制栅电极CG上(参照图77)，也会通过将导电膜埋入沟槽T中时进行的抛光处理(第二次抛光处理)去除。特别地，当存储单元区域1A中的元件隔离区域STI1的表面的下降量在10nm至20nm的范围内时，通过在将导电膜埋入沟槽T的内部时进行的抛光处理(第二次抛光处理)来去除保留在控制栅电极CG上的盖绝缘膜CP1。
之后，以类似于第一实施方式的方式，在存储单元区域1A中的控制栅电极CG和存储栅电极MG上形成金属硅化物层SIL。进一步，形成由薄氮化硅膜IL1a、厚氧化硅膜IL1b和厚氧化硅膜IL1b上的氧化硅膜IL1c的层叠绝缘膜制成的层间绝缘膜IL1，此后，插塞P1形成在层间绝缘膜IL1中。在层间绝缘膜IL1上方形成作为第一层配线的配线M1。虽然随后形成上层配线，但是在此不进行描述。
如上所述，制成了第二实施方式的半导体装置。
【第三实施方式】
在第三实施方式中，将描述前述实施方式的各种应用示例。
(第一应用)
在第一应用中，1)将描述在元件隔离区域STI1的表面下降和降低的情况下的下降量。2)将描述在存储单元区域1A中形成用于形成控制栅电极的多晶硅膜之后距半导体衬底的表面的高度(Tc)和在外围电路区域2A中形成用于形成伪栅电极的多晶硅膜之后距半导体衬底的表面的高度(Td)之间的关系。图80A至图80C以及图81、图82和图83是用于说明本应用的图。
<在元件隔离区域STI1的表面下降和降低的情况下的下降量>
在存储单元区域1A中，下面将描述在存储单元区域1A中的元件隔离区域STI1的表面下降和降低的情况下的下降量。图80A至80C是用于说明存储单元区域1A中的元件隔离区域的表面的下降量的图。
在存储单元区域1A中，
S：元件隔离区域STI1的表面的下降量(在存储单元区域1A中，元件隔离区域STI1的表面高度(H1)与p型阱PW1(半导体衬底1)的表面高度(H2)之间的差)
Pc：构成控制栅电极CG的多晶硅膜的抛光量，以及
H：抛光后的控制栅电极CG中的p型阱PW1(半导体衬底1)的表面的多晶硅膜的高度(即，CG栅极绝缘膜GI的厚度和控制栅电极CG的厚度之和)，
对于S、Pc和H可以考虑以下关系式(1)至(6)
(1)S<Pc<H
(2)S<H<Pc
(3)Pc<S<H
(4)Pc<H<S
(5)H<S<Pc
(6)H<Pc<S
关系式(4)、(5)和(6)涉及H<S且下降量(STI台阶)大的情况(所谓的Fin(鳍状)结构的情况)。
在这种情况下，如图80A所示，考虑这样一种处理，较厚地沉积控制栅电极CG的多晶硅膜10并且通过抛光该多晶硅膜10的表面对其进行平坦化处理，接着对构成控制栅电极CG的多晶硅膜10进行抛光处理。然而，在该处理中，步骤较多。
图80B显示了下降量(STI台阶)小的情况。在这种情况下，当关系c为Pc<S<H，例如关系式(3)时，存在以下可能性：盖绝缘膜CP1留在控制栅电极CG的多晶硅膜10上，未露出期望区域中的多晶硅膜10，并且金属硅化物层SIL未形成在控制栅电极CG的表面上。当关系为S<H<Pc，例如关系式(2)时，处理控制栅电极CG时的纵横比(截面中的水平与垂直比)有变高的可能性。当抛光量增加时，抛光后控制栅电极CG的高度变化可能会变大。
通过上述考虑，关于S、Pc和H的关系，在关系式(1)至(6)中，优选关系式(1)S<Pc<H。具体而言，优选将下降量(STI台阶)设定得较小，并且将控制栅电极CG的高度设定为大于构成控制栅电极CG的多晶硅膜的抛光量(图80C)。
例如，当控制栅电极CG或存储栅电极MG的沟道宽度为100nm时，在将下降量(STI台阶)设定为10nm的情况下，有效沟道宽度增加至约120nm。结果，电流驱动功率可以提高约20％。
当假定H设定为60nm并且考虑Pc的工艺变异为至少约±10nm时，在满足关系式(1)的情况下，S最大为40nm。当下降量(STI台阶)大时，在某些情况下，在I-V波形中可以观察到凸起状异常，其成为特性变化的一个因素。因此，优选设定下降量(STI台阶)的范围为10nm至20nm。
如上所述，在外围电路区域2A的元件隔离区域中，元件隔离区域STI1的表面高度H2不会从半导体衬底1的表面高度H2降下去，并且尽可能地减少下降量。然而，考虑工艺变异时，允许小于10nm，更优选5nm或更小的下降量。
<在形成用于在存储单元区域1A中形成控制栅电极的多晶硅膜之后距半导体衬底表面的高度(Tc)和在外围电路区域2A中形成用于形成伪栅电极的多晶硅膜之后距半导体衬底表面的高度(Td)之间的关系>
在形成用于在存储单元区域1A中形成控制栅电极的多晶硅膜10(CG)之后，距半导体衬底的表面的高度被设定为Tc，并且在形成用于在外围电路区域2A中形成伪栅电极的多晶硅膜或用于接替的多晶硅膜11(DGE)之后，距半导体衬底的表面的高度设定为Td。
如图81所示，在H<Tc<Td的情况下，外围电路区域2A中的多晶硅膜11(DGE)的抛光量Pd增加。当多晶硅膜11(DGE)的抛光量Pd增加时，根据抛光精度，外围电路区域2A中的多晶硅膜11(DGE)的高度H的变化增加。在通过去除多晶硅膜11(DGE)形成沟槽并在这种状态下形成用金属膜掩埋沟槽的金属栅极的情况下，可能会发生MISFET的晶体管特性的稳定性变差的情况，例如可能发生栅电极的功函数的变化。
如图82所示，在H<Td<Tc的情况下，尽管存储单元中的控制栅电极的多晶硅膜10(CG)的抛光量增加，但多晶硅膜10(CG)不替换成金属膜。因此，在栅电极的功函数的变化方面，不是大问题。
如上所述，在通过使用用于在存储单元区域1A中形成控制栅电极的多晶硅膜10(CG)形成伪栅电极DGE的情况下，如图83所示，关系变为H<Td＝Tc。在这种情况下，抛光量被限于与存储单元区域1A中STI台阶对应，外围电路区域2A中的多晶硅膜10(CG)的抛光量可能不得不增加。
(第二应用)
在第一和第二实施方式中，存储单元区域1A的整个元件隔离区域STI1下降，但是可以只使元件隔离区域STI1和p型阱(有源区)PW1之间的边界部分中的元件隔离区域STI1下降。换句话说，在“元件隔离区域的高度”部分所述的元件隔离区域的高度(H1，H2)可以由与有源区的端部接触的部分界定。
同样，在这种情况下，如图84所示，可以提高控制晶体管和存储晶体管两者中的有效沟道宽度。图84是用于说明第二应用的图。
基于本发明的优选实施方式，对发明人完成的本发明进行了具体描述，但是，显然，本发明并不限于上述实施方式，在不背离本发明的主旨的前提下可对本发明进行改变。

Claims (20)

1.一种半导体装置，其包括设置在半导体衬底的第一区域中的第一有源区的非易失性存储元件和设置在第二区域中的第二有源区的MISFET，
其中，所述非易失性存储元件包括：
第一栅电极部，其设置在所述半导体衬底上方；
第二栅电极部，其设置在所述半导体衬底上方，与所述第一栅电极部相邻；
第一绝缘膜，其形成于所述第一栅电极部和所述半导体衬底之间，以及
第二绝缘膜，其形成于所述第二栅电极部和所述半导体衬底之间以及所述第一栅电极部和所述第二栅电极部之间，并且内部具有电荷聚积部；
其中，所述MISFET包括：
第三栅电极部，其设置在所述半导体衬底之上且包括金属膜或金属复合膜；
第三绝缘膜，其形成于所述第一栅电极部和所述半导体衬底之间且包括高介电常数膜；以及
源极区和漏极区，其形成于所述第三栅电极部的两侧的半导体衬底中；以及其中，在第一区域中围绕第一有源区的第一元件隔离区的表面低于第二区域中围绕第二有源区的第二元件隔离区的表面。
2.根据权利要求1所述的半导体装置，
其中，在所述第一区域中，围绕第一有源区的第一元件隔离区的表面低于所述第一栅电极部下方的半导体衬底的表面，并且相差为第一高度差。
3.根据权利要求2所述的半导体装置，
其中，在所述第二区域中，围绕第二有源区的第二元件隔离区的表面低于所述第三栅电极部下方的半导体衬底下的表面，并且相差为第二高度差。
4.根据权利要求3所述的半导体装置，
其中，所述第一高度差大于所述第二高度差。
5.根据权利要求2所述的半导体装置，
其中，所述第一高度差在10nm至20nm的范围之内。
6.根据权利要求3所述的半导体装置，
其中，所述第二高度差小于10nm。
7.根据权利要求1所述的半导体装置，
其中，所述第一区域中设置有多个矩形的第一有源区，并且
其中，所述第一元件隔离区的表面的高度是所述第一有源区之间的第一元件隔离区域的高度。
8.根据权利要求1所述的半导体装置，
其中，所述第二区域中设置有多个矩形的第二有源区，并且
其中，所述第一元件隔离区的表面的高度是所述第二有源区之间的第二元件隔离区的高度。
9.一种半导体装置的制造方法，其包括：
步骤(a)，在半导体衬底的第一区域形成界定第一有源区的第一元件隔离槽和在所述半导体衬底的第二区域形成界定第二有源区的第二元件隔离槽，通过在所述第一元件隔离槽的内部埋入第一绝缘膜形成第一元件隔离区，通过在所述第二元件隔离槽的内部埋入第一绝缘膜形成第二元件隔离区；
步骤(b)，使所述第一元件隔离区的表面降低；
步骤(c)，在所述第一有源区之上形成第一栅电极部和第二栅电极部；
步骤(d)，在所述第二有源区之上形成用于替代第三栅电极部的伪电极部；
步骤(e)，在所述第一栅电极部、所述第二栅电极部和所述伪电极部之上形成第二绝缘膜；
步骤(f)，蚀刻所述第二绝缘膜直至露出所述伪电极部，以及
步骤(g)，通过去除露出的伪电极部形成所述第三栅电极部。
10.根据权利要求9所述的半导体装置的制造方法，
其中，所述第三栅电极部包括金属膜或金属复合膜。
11.根据权利要求10所述的半导体装置的制造方法，
其中，在所述步骤(e)中，在所述伪电极部下方，形成包括高介电常数膜的第三绝缘膜。
12.根据权利要求10所述的半导体装置的制造方法，
其中，所述步骤(g)包括：去除露出的伪电极部，形成包括高介电常数膜的第三绝缘膜，随后，形成所述第三栅电极部。
13.根据权利要求10所述的半导体装置的制造方法，
其中，所述步骤(b)包括利用第一掩膜作为掩膜，使所述第一元件隔离区的表面降低，
其中，在步骤(b)之前或之后提供以下处理：使用所述第一掩膜作为掩膜，向所述第一区域注入杂质。
14.根据权利要求10所述的半导体装置的制造方法，
其中，所述步骤(g)为通过下述形成所述第三栅电极部的步骤：通过去除露出的伪电极部形成沟槽，在沟槽上沉积包括金属膜或金属复合膜的膜，之后，抛光所述包括金属膜或金属复合膜的上部。
15.根据权利要求10所述的半导体装置的制造方法，
其中，所述步骤(b)中，围绕第一有源区的第一元件隔离区的表面低于围绕第二有源区的第二元件隔离区的表面。
16.根据权利要求15所述的半导体装置的制造方法，
其中，所述步骤(b)中，围绕第一有源区的第一元件隔离区的表面低于所述半导体衬底的表面，并且相差为第一高度差；
其中，围绕第二有源区的第二元件隔离区的表面低于所述半导体衬底的表面，并且相差为第二高度差；以及
其中，所述第一高度差大于所述第二高度差。
17.根据权利要求16所述的半导体装置的制造方法，
其中，所述第一高度差在10nm至20nm的范围之内。
18.根据权利要求16所述的半导体装置的制造方法，
其中，所述第二高度差小于10nm。
19.一种半导体装置的制造方法，其包括：
步骤(a)，在半导体衬底的第一区域中形成界定第一有源区的第一元件隔离槽和在所述半导体衬底的第二区域中形成界定第二有源区的第二元件隔离槽，通过在所述第一元件隔离槽的内部埋入第一绝缘膜形成第一元件隔离区，通过在所述第二元件隔离槽的内部埋入第一绝缘膜形成第二元件隔离区；
步骤(b)，使所述第一元件隔离区的表面降低；
步骤(c)，在所述第一有源区之上形成第一栅电极部和第二栅电极部；
步骤(d)，在所述第二有源区之上形成替代第三栅电极部的伪电极部，该伪电极部由与所述第一栅电极部相同的层中的膜制成；
步骤(e)，在所述第一栅电极部、所述第二栅电极部和所述伪电极部之上形成第二绝缘膜；
步骤(f)，蚀刻所述第二绝缘膜直至露出所述伪电极部，以及
步骤(g)，通过去除露出的伪电极部，形成所述第三栅电极部。
20.根据权利要求19所述的半导体装置的制造方法，
其中，所述第三栅电极部包括金属膜或金属复合膜。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6670719B2 (ja) * 2016-09-28 2020-03-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10872898B2 (en) * 2017-07-19 2020-12-22 Cypress Semiconductor Corporation Embedded non-volatile memory device and fabrication method of the same
DE102018107908B4 (de) * 2017-07-28 2023-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum Bilden eines integrierten Schaltkreises mit einer Versiegelungsschicht zum Bilden einer Speicherzellenstruktur in Logik- oder BCD-Technologie sowie ein integrierter Schaltkreis mit einer Dummy-Struktur an einer Grenze einer Vorrichtungsregion
US10504912B2 (en) * 2017-07-28 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Seal method to integrate non-volatile memory (NVM) into logic or bipolar CMOS DMOS (BCD) technology
JP2019054213A (ja) * 2017-09-19 2019-04-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR20220014517A (ko) * 2020-07-29 2022-02-07 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US11637046B2 (en) 2021-02-23 2023-04-25 Taiwan Semiconductor Manufacturing Company Limited Semiconductor memory device having composite dielectric film structure and methods of forming the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1728401A (zh) * 2004-07-29 2006-02-01 株式会社瑞萨科技 半导体器件及其制造方法
CN103985673A (zh) * 2013-02-12 2014-08-13 瑞萨电子株式会社 制造半导体器件的方法
CN104009004A (zh) * 2013-02-25 2014-08-27 瑞萨电子株式会社 半导体装置的制造方法和半导体装置
CN105321954A (zh) * 2014-08-01 2016-02-10 瑞萨电子株式会社 制造半导体器件的方法
CN105374755A (zh) * 2014-08-08 2016-03-02 瑞萨电子株式会社 制造半导体器件的方法
US20160190144A1 (en) * 2013-02-12 2016-06-30 Renesas Electronics Corporation Method of manufacturing semiconductor device
CN105826325A (zh) * 2015-01-27 2016-08-03 瑞萨电子株式会社 半导体器件及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6081228B2 (ja) * 2013-02-28 2017-02-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6670719B2 (ja) * 2016-09-28 2020-03-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1728401A (zh) * 2004-07-29 2006-02-01 株式会社瑞萨科技 半导体器件及其制造方法
CN103985673A (zh) * 2013-02-12 2014-08-13 瑞萨电子株式会社 制造半导体器件的方法
US20160190144A1 (en) * 2013-02-12 2016-06-30 Renesas Electronics Corporation Method of manufacturing semiconductor device
CN104009004A (zh) * 2013-02-25 2014-08-27 瑞萨电子株式会社 半导体装置的制造方法和半导体装置
CN105321954A (zh) * 2014-08-01 2016-02-10 瑞萨电子株式会社 制造半导体器件的方法
CN105374755A (zh) * 2014-08-08 2016-03-02 瑞萨电子株式会社 制造半导体器件的方法
CN105826325A (zh) * 2015-01-27 2016-08-03 瑞萨电子株式会社 半导体器件及其制造方法

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US10153293B2 (en) 2018-12-11
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