CN104009004A - 半导体装置的制造方法和半导体装置 - Google Patents

半导体装置的制造方法和半导体装置 Download PDF

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Abstract

本发明涉及半导体装置的制造方法和半导体装置。目的在于改善半导体装置的性能。在一种半导体装置的制造方法中，在其表面上形成有绝缘膜的半导体衬底上形成金属膜，随后去除存储单元区域内的所述金属膜，而保留外围电路区域的一部分内的金属膜。接下来，在半导体衬底上形成硅膜，然后在所述存储单元区域内使所述硅膜图案化，而在外围电路区域内保留所述硅膜以使得残留金属膜的外周部由硅膜覆盖。随后在外围电路区域中，使硅膜、金属膜和绝缘膜图案化以形成由所述绝缘膜构成的绝缘膜部、由所述金属膜构成的金属膜部以及所述硅膜构成的导电膜部。

Description

半导体装置的制造方法和半导体装置
相关申请的交叉引用
包括说明书、附图和摘要的2013年2月25日提交的日本专利申请No.2013-034248的公开内容通过引用全文并入于此。
技术领域
本发明涉及半导体装置及其制造方法，并且能够适用于例如包括在半导体衬底内形成的半导体元件的半导体装置及其制造方法。
背景技术
广泛使用的半导体装置包括：其中诸如非易失性存储器的存储单元在半导体衬底上形成的存储单元区；以及其中由诸如MISFET（金属绝缘体半导体场效应晶体管）构成的外围电路在半导体衬底上形成的外围电路区。也就是说，广泛使用如下的半导体装置，在该半导体装置中诸如非易失性存储器的存储单元以及形成外围电路的MISFET被搭载在半导体衬底之上的各自区域内（即，被混载在半导体衬底之上）。
例如，作为非易失性存储器，可以形成由使用MONOS（金属-氧化物-氮化物-氧化物-半导体）膜的分裂栅单元构成的存储单元。此时，存储单元由两个MISFET（即具有控制栅电极的控制晶体管和具有存储栅电极的存储晶体管）形成。在其中诸如非易失性存储器的存储单元和形成外围电路的MISFET在半导体衬底上混载的情况下，栅电极在各自的区域内形成。
日本专利公开No.2003-17596（专利文献1）公开了如下的技术，其中在第一区域内形成非易失性存储器的层叠型栅电极之后且在第二区域内形成MISFET的栅电极之前形成绝缘膜，使得覆盖用作MISFET的栅电极的硅膜。
日本专利公开No.2007-258743（专利文献2）公开了如下的技术，其中通过使包括硅化钛膜的层叠膜图案化来形成栅电极，随后在该硅化钛膜的侧壁上形成硅膜，继而在使半导体衬底表面氧化时阻止该硅化钛膜的氧化。
日本专利公开No.11-40515（专利文献3）公开了如下的技术，其中通过使包括硅化钛膜的层叠膜图案化来形成栅电极，随后在该硅化钛膜的侧表面上形成氮化钛膜，继而形成氧化硅膜并由此形成氧化硅膜间隔物。
日本专利公开No.2002-141500（专利文献4）公开了如下的技术，其中通过使包括钨膜的层叠膜图案化来形成栅电极，随后在该栅电极的侧表面上形成由氮化硅膜形成的镶嵌栅帽。
发明内容
在其中诸如非易失性存储器的这类存储单元和形成外围电路的MISFET混载在半导体衬底上的情况下，例如可以在首先在存储单元区内形成用于包括在存储单元内的控制晶体管的栅电极之后，在外围电路区内形成用于形成外围电路的MISFET的栅电极。
在此，在外围电路区中，伴随着半导体元件的微型化，使用相对介电常数高于例如氮化硅膜的高介电膜（即，所谓的高k膜）作为MISFET的栅极绝缘膜。此外，在外围电路区中，与由高k膜形成的栅极绝缘膜相组合地使用由金属膜形成的所谓的金属栅电极来代替硅膜。
另一方面，从设计或制造工艺的观点来看，可以在存储单元区中使用多晶硅栅电极来代替金属栅电极。在此情况下，在存储单元区内，硅膜经由绝缘膜在半导体衬底之上形成，而在外围电路区内，金属膜和硅膜的层叠膜经由绝缘膜在半导体衬底之上形成，并且随后在存储单元区内，使该硅膜图案化以形成多晶硅栅电极。随后，在外围电路区，图案化硅膜和金属膜用以形成金属栅电极。
在存储单元区内形成多晶硅栅电极时，硅膜和金属膜被留在外围电路区内，但是金属膜可能被暴露于该残留硅膜的侧表面。如果在此状态下执行对半导体衬底表面的氧化的处理，残留金属膜则被氧化，并且不仅在金属膜的外周部内而且在要在外围电路区内形成金属栅电极的区域内，金属膜的膜厚可能增加，或者材料的质量可能改变。因此，外围电路区内形成的金属栅电极和栅极绝缘膜之间的界面状态波动，由此无法提升半导体装置的性能。
可替代地，可以在半导体衬底上混载例如用于DRAM（动态随机存取存储器）的存储单元或诸如CMOS（互补金属氧化物半导体）图像传感器像素的各类半导体元件与具有金属栅电极的MISFET。此外，在此情况下，在特定区域内使硅膜图案化之后且在与该特定区域不同的区域内形成金属栅电极之前，可以在金属膜和硅膜残留在这一不同区域内的状态下执行对半导体衬底执行氧化处理的过程。此外在此情况下，残留金属膜可能被氧化，于是不能提升半导体装置的性能。
其他问题和新特征将会从本说明书的描述和附图中变得清楚。
根据一个实施例，在一种用于制造半导体装置的方法中，在其表面形成有绝缘膜的半导体衬底上形成金属膜，随后去除存储单元区内的所述金属膜，同时保留外围电路区的一部分内的金属膜。接下来，在半导体衬底上形成硅膜，然后在所述存储单元区内使所述硅膜图案化，而在外围电路区内保留所述硅膜以使得残留金属膜的外周部由硅膜覆盖。接下来，在外围电路区中，使硅膜、金属膜和绝缘膜图案化以形成由所述绝缘膜构成的绝缘膜部、由所述金属膜构成的金属膜部以及由所述硅膜构成的导电膜部。
此外，根据另一个实施例中，在半导体装置中，在半导体衬底上经由栅极绝缘膜形成的栅电极包括由所述金属膜构成的金属膜部以及由所述硅膜构成的导电膜部。在金属膜部内，栅电极的栅极宽度方向上的一个端部由导电膜部覆盖。
根据一个实施例，半导体装置的性能能够提升。
附图说明
图1是第一实施例的半导体装置的主要部分的截面图；
图2是第一实施例的半导体装置内的存储单元的等效电路图；
图3是示出在“写入”、“擦除”和“读取”期间施加至存储单元的各区域的电压的施加条件的示例的表格；
图4是示出了第一实施例的半导体装置的制造过程的一部分的工艺流程图；
图5是示出了第一实施例的半导体装置的制造过程的一部分的工艺流程图；
图6是示出了第一实施例的半导体装置的制造过程的一部分的工艺流程图；
图7是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图8是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图9是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图10是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图11是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图12是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图13是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图14是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图15是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图16是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图17是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图18是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图19是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图20是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图21是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图22是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图23是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图24是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图25是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图26是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图27是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图28是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图29是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图30是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图31是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图32是在第一实施例的半导体装置的制造过程期间的主要部分的截面图；
图33是在比较示例的半导体装置的制造过程期间的主要部分的截面图；
图34是在比较示例的半导体装置的制造过程期间的主要部分的截面图；
图35是示出了在比较示例中执行用于形成氧化硅膜的氧化处理之前硅膜外周附近的截面形状的示意图；
图36是示出了在比较示例中执行用于形成氧化硅膜的氧化处理之后硅膜外周附近的截面形状的示意图；
图37是示出了在第一实施例中执行用于形成氧化硅膜的氧化处理之前硅膜外周附近的截面形状的示意图；
图38是示出了在第一实施例中执行用于形成氧化硅膜的氧化处理之后硅膜外周附近的截面形状的示意图；
图39是第二实施例的半导体装置的主要部分的截面图；
图40是在制造过程期间第二实施例的半导体装置的主要部分的截面图；
图41是在制造过程期间第二实施例的半导体装置的主要部分的截面图；
图42是在制造过程期间第二实施例的半导体装置的主要部分的截面图；
图43是在制造过程期间第二实施例的半导体装置的主要部分的截面图；
图44是第三实施例的半导体装置的主要部分的截面图；
图45是第三实施例的半导体装置内的存储单元的等效电路图；
图46是在制造过程期间第三实施例的半导体装置的主要部分的截面图；
图47是在制造过程期间第三实施例的半导体装置的主要部分的截面图；
图48是第四实施例的半导体装置的主要部分的截面图；
图49是示出了第四实施例的半导体装置中的CMOS图像传感器的像素的配置示例的等效电路图；
图50是在制造过程期间第四实施例的半导体装置的主要部分的截面图；以及
图51是在制造过程期间第四实施例的半导体装置的主要部分的截面图。
具体实施方式
如下的实施例在出于便利而需要时被分成多个章节或实施例加以阐述。除了特别声明的场合，这些章节或实施例并非彼此无关，并且具有诸如其他章节或实施例的一部分或全部的修改、细节和补充说明的关系。
在随后的实施例中，当提及要素的数等等（包括数量、数值、量和范围等）时，除了在特别明确指出以及在理论上明确限制在特定数的情况下，所提及的数不限于特定数，而是可以比该特定数更大或更小。
此外，在随后的实施例中，无需说明的是除了在特别明确指出或是从理论观点认为明确必不可少的情况下，某一要素（包括要素步骤等）并非是必不可少的。类似地，在随后的实施例中，当提及要素等的形状或位置关系等时，除了在特别明确指出或是从理论观点认为明确不对的情况下，应该包括与该形状实质上类似或近似的情况。这一声明同样适用于上述的数值和范围。
在下文中，将基于附图详细描述典型实施例。在用于解释实施例的所有附图中，具有相同功能性的构件附有相同的符号，并且省略对其的重复解释。此外，在随后的实施例中，除非特别需要，原则上不重复对相同或类似部分的解释。
此外，在解释实施例的附图中，为了使得附图易于理解，即便在截面图的情况下也可能省略阴影。
此外，在截面图中，每个区域的尺寸无需对应实际装置的尺寸，并且特定区域可以被显示得相对较大以使附图易于理解。
（第一实施例）
在第一实施例中，将会描述包括非易失性存储器和具有金属栅电极的MISFET的半导体装置（即其中混载有非易失性存储器和具有金属栅电极的MISFET的半导体装置）及其制造方法。
在该第一实施例中，将描述具有使用俘获绝缘膜（即，能够存储电荷的绝缘膜）的电荷存储部的非易失性存储器作为非易失性存储器的一个示例。具体地，作为非易失性存储器，将基于使用n沟道MISFET和俘获绝缘膜的存储单元进行描述。
注意，在该第一实施例中，对于写入操作期间、擦除操作期间和读取操作期间施加电压的极性以及对于载流子的导电极性，将描述使用n沟道MISFET的情况。然而，在使用p沟道MISFET时，可以通过反转诸如上述的施加电压的极性以及载流子的导电极性之类的全部极性来使得非易失性存储器执行相同操作。
<半导体装置的结构>
接下来将参考附图描述该第一实施例的半导体装置的结构。
图1是第一实施例的半导体装置的主要部分的截面图。图2是第一实施例的半导体装置内的存储单元的等效电路图。
如图1所示，半导体装置包括半导体衬底1。半导体衬底1是由电阻率例如约1至10Ωcm的p型单晶硅等形成的半导体晶片。
半导体装置包括在半导体衬底1的主表面1a侧上的存储单元区1A和外围电路区1B。存储单元MC1在存储单元区1A中形成，而MISFET Q1在外围电路区1B中形成。存储单元区1A和外围电路区1B可以不相互邻接。然而，为了便于理解，在图1的截面图中将外围电路区1B例示为与存储单元区1A邻接。在此，外围电路是非易失性存储器之外的电路，例如是诸如CPU（中央处理单元）之类的处理器、控制电路、感测放大器、列解码器、行解码器或输入/输出电路等。在外围电路区1B中形成的MISFET Q1是用于该外围电路的MISFET。
首先将具体描述在存储单元区1A中形成的存储单元MC1的配置。
在存储单元区1A中，半导体装置包括有源区AR1和元件隔离区IR1。元件隔离区IR1用于隔离元件，并且在元件隔离区IR1中形成有元件隔离膜2。有源区AR1由元件隔离区IR1限定并由元件隔离区IR1与其他有源区电气隔离，并且在有源区AR1中形成有p阱PW1。也就是说，有源区AR1是其中形成有p阱PW1的区域。
在存储单元区1A的p阱PW1中，形成有如图1所示的由存储晶体管和控制晶体管形成的存储单元MC1。在存储单元区1A中，实际上有多个存储单元MC1以阵列形式形成，并且图1示出的是其中一个存储单元MC1的截面。存储单元MC1被包括在设置在半导体装置中的非易失性存储器内。
非易失性存储器的存储单元MC1是分裂栅存储单元。也就是说，如图1和图2所示，存储单元MC1包括具有控制栅电极CG的控制晶体管和具有存储栅电极MG的存储晶体管，其中存储晶体管耦接至控制晶体管。
如图1所示，非易失性存储器的存储单元MC1包括n型半导体区MS和MD、控制栅电极CG和存储栅电极MG。于是，非易失性存储器的存储单元MC1包括在控制栅电极CG和半导体衬底1之间形成的绝缘膜3a、以及在存储栅电极MG和半导体衬底1之间与在存储栅电极MG和控制栅电极CG之间形成的绝缘膜5。
控制栅电极CG和存储栅电极MG沿着半导体衬底1的主表面1a延伸并被并排布置，其中绝缘膜5插入在上述电极彼此面对的侧表面之间，即在其侧壁之间。控制栅电极CG和存储栅电极MG的延伸方向是与图1的图平面垂直的方向。控制栅电极CG经由绝缘膜3a在半导体区MD和半导体区MS之间的p阱PW1上形成，即在半导体衬底1上形成，而存储栅电极MG则经由绝缘膜5在半导体区MD和半导体区MS之间的p阱PW1上形成，即在半导体衬底1上形成。此外，存储栅电极MG被布置在半导体区MS侧上，而控制栅电极CG被布置在半导体区MD侧上。控制栅电极CG和存储栅电极MG是构成非易失性存储器（即，存储单元MC1）的栅电极。
控制栅电极CG和存储栅电极MG在绝缘膜5插入其间的情况下彼此相邻，并且存储栅电极MG在控制栅电极CG的侧表面之上形成，即在侧壁之上经由绝缘膜5以侧壁间隔物的形式形成。此外，绝缘膜5在半导体衬底1内的p阱PW1和存储栅电极MG之间的区域以及在存储栅电极MG和控制栅电极CG之间的区域两者内延伸。
在控制栅电极CG和p阱PW1之间形成的绝缘膜3a用作控制晶体管的栅极绝缘膜，而在存储栅电极MG和p阱PW1之间的绝缘膜5用作存储晶体管的栅极绝缘膜。
绝缘膜3a优选地是相对介电常数比氮化硅膜更高的高介电膜，即所谓的高k膜。注意，在本申请中，当提及高k膜或高介电膜时，意味着其介电常数（相对介电常数）比氮化硅要高的膜。对于绝缘膜3a，可以使用金属氧化物膜，例如氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或三氧化镧膜。
绝缘膜5由层叠膜形成，所述层叠膜包括氧化硅膜5a、氧化硅膜5a之上的作为电荷存储部的氮化硅膜5b、以及氮化硅膜5b之上的氧化硅膜5c。注意，存储栅电极MG和p阱PW1之间的绝缘膜5用作存储晶体管的栅极绝缘膜。另一方面，存储栅电极MG和控制栅电极CG之间的绝缘膜5用作在存储栅电极MG和控制栅电极CG之间进行隔离（即，电隔离）的绝缘膜。
在绝缘膜5中，氮化硅膜5b是用于存储电荷的绝缘膜，并且用作电荷存储部。也就是说，氮化硅膜5b是在绝缘膜5内部形成的捕获（trap）绝缘膜。因此，绝缘膜5可被认为是其内具有电荷存储部的绝缘膜。
位于氮化硅膜5b上下的氧化硅膜5c和氧化硅膜5a能够用作用于限制电荷的电荷阻挡层。其中氮化硅膜5b被夹在氧化硅膜5c和氧化硅膜5a之间的结构使得电荷能被存储到氮化硅膜5b内。氧化硅膜5a、氮化硅膜5b和氧化硅膜5c也可被认为是ONO（氧化物-氮化物-氧化物）膜。
控制栅电极CG由导电膜形成，并且例如由硅膜4b（例如作为其中引入有n型杂质的多晶硅膜的n型多晶硅膜）形成。具体地，控制栅电极CG由图案化的硅膜4b形成。
存储栅电极MG由导电膜形成，并且例如由硅膜6b（例如作为其中引入有n型杂质的多晶硅膜的n型多晶硅膜）形成。存储栅电极MG通过如下来形成：对在半导体衬底1上形成的硅膜6a进行各向异性刻蚀（即，回刻）以使得覆盖控制栅电极CG，并经由绝缘膜5在控制栅电极CG的侧壁之上留下该硅膜6a。因此，存储栅电极MG经由绝缘膜5在控制栅电极CG的一个侧壁之上以侧壁间隔物的形式形成。
半导体区MS是用作源极区或漏极区的半导体区域，而半导体区MD是用作源极区或漏极区中的另一个的半导体区域。在此，半导体区MS是用作源极区的半导体区域，而半导体区MD是用作漏极区的半导体区域。半导体区MS和MD由具有n型杂质引入其中的半导体区域形成，并且各自设有LDD（轻掺杂漏极）结构。
也就是说，源极半导体区MS包括n-型半导体区7a以及杂质浓度高于n-型半导体区7a的n+型半导体区8a。此外，漏极半导体区MD包括n-型半导体区7b以及杂质浓度高于n-型半导体区7b的n+型半导体区8b。n+型半导体区8a具有比n-型半导体区7a要深的结深并且也具有比n-型半导体区7a更高的杂质浓度，并且n+型半导体区8b具有比n-型半导体区7b要深的结深并且也具有比n-型半导体区7b更高的杂质浓度。
在侧壁之上存储栅电极MG和控制栅电极CG彼此不相邻的一侧上形成有由诸如氧化硅膜、氮化硅膜或其层叠膜之类的绝缘膜形成的侧壁间隔物SW。也就是说，该侧壁间隔物SW在存储栅电极MG的与其中该存储栅电极MG经由绝缘膜5与控制栅电极CG相邻的一侧相对的侧壁之上（即，侧表面之上）形成，并且在控制栅电极CG的与其中该控制栅电极CG经由绝缘膜5与存储栅电极MG相邻的一侧相对的侧壁之上（即，侧表面之上）形成。
注意，未被例示的侧壁绝缘膜可以插入在存储栅电极MG和侧壁间隔物SW之间、控制栅电极CG和侧壁间隔物SW之间、以及控制栅电极CG和绝缘膜5之间。
源极部分的n-型半导体区7a以相对于存储栅电极MG的侧表面自对准的方式形成，而n+型半导体区8a以相对于侧壁间隔物SW的侧表面自对准的方式形成。因此，低浓度的n-型半导体区7a在存储栅电极MG的侧壁之上的侧壁间隔物SW之下形成，而高浓度的n+型半导体区8a在低浓度的n-型半导体区7a的外侧上形成。因此，低浓度的n-型半导体区7a被形成为与存储晶体管的沟道区相邻，而高浓度的n+型半导体区8a被形成为接触低浓度的n-型半导体区7a并由n-型半导体区7a与存储晶体管的沟道区分隔开。
漏极部分的n-型半导体区7b以相对于控制栅电极CG的侧表面自对准的方式形成，而n+型半导体区8b以相对于侧壁间隔物SW的侧表面自对准的方式形成。因此，低浓度的n-型半导体区7b在控制栅电极CG的侧壁之上的侧壁间隔物SW之下形成，而高浓度的n+型半导体区8b在低浓度的n-型半导体区7b的外侧上形成。因此，低浓度的n-型半导体区7b被形成为与控制晶体管的沟道区相邻，而高浓度的n+型半导体区8b被形成为接触低浓度的n-型半导体区7b并由n-型半导体区7b与控制晶体管的沟道区分隔开。
在存储栅电极MG之下的绝缘膜5之下形成有存储晶体管的沟道区，而在控制栅电极CG之下的绝缘膜3a之下则形成有控制晶体管的沟道区。
在n+型半导体区8a和8b之上，即在n+型半导体区8a和8b的上表面内，通过Salicide（自对准硅化物）技术等形成金属硅化物层11。该金属硅化物层11例如由硅化钴层、硅化镍层或加铂硅化镍层等形成。使用该金属硅化物层11能够降低扩散电阻和/或接触电阻。
注意，该金属硅化物层可以在构成控制栅电极CG的硅膜4b之上或在构成存储栅电极MG的硅膜6a之上形成。
接下来，具体讨论在外围电路区1B中形成的MISFET Q1的配置。
在外围电路区1B中，半导体装置包括有源区AR2和元件隔离区IR2。元件隔离区IR2用于隔离元件，并且在元件隔离区IR2中形成有元件隔离膜2。有源区AR2由元件隔离区IR2限定并由元件隔离区IR2与其他有源区电气隔离，并且在有源区AR2中形成有p阱PW2。也就是说，有源区AR2是其中形成有p阱PW2的区域。
注意，如前所述，为了便于理解，在图1的截面图中将外围电路区1B例示为与存储单元区1A邻接。因此，在图1的截面图中，示出的是其中存储单元区1A的元件隔离区IR1也是外围电路区1B的元件隔离区IR2的示例。
在外围电路区1B的p阱PW2中，形成有如图1所示的MISFETQ1。在外围电路区1B中实际上形成有多个MISFET Q1，并且图1示出了垂直于其中一个MISFET Q1的栅极宽度方向的截面。
如图1所示，MISFET Q1包括由n-型半导体区7c和n+型半导体区8c构成的半导体区、在p阱PW2上形成的栅极绝缘膜GI1以及在栅极绝缘膜GI1上形成的栅电极GE1。n-型半导体区7c和n+型半导体区8c在半导体衬底1的p阱PW2内部形成。
栅极绝缘膜GI1通过由绝缘膜3a形成的绝缘膜部31a形成。绝缘膜部31a用作MISFET Q1的栅极绝缘膜GI1。构成绝缘膜部31a的绝缘膜3a可以是与存储单元MC1的绝缘膜3a处于相同层内的绝缘膜。
栅电极GE1通过由金属膜4a形成的金属膜部41a以及在金属膜部41a之上由导电膜4d形成的导电膜部41d形成。也就是说，栅电极GE1通过由与栅极绝缘膜GI1相接触的金属膜4a形成的金属膜部41a以及由金属膜4a之上的导电膜4d形成的导电膜部41d形成。栅电极GE1包括由与栅极绝缘膜GI1相接触的金属膜4a形成的金属膜部41a，因此是所谓的金属栅电极。注意，在本说明书中，金属膜意味着呈现出金属性导电的导电膜。
作为金属膜4a，可以优选地使用由氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、碳氮化钽(TaCN)膜或钨(W)膜等形成的金属膜。此外，从改善导电属性的观点以及从使得金属膜4用作半导体装置制造过程中去除硅膜4b的刻蚀停止物的观点来看，可以更优选地使用TiN膜作为金属膜4a。作为导电膜4d，也可以使用与金属膜4a相同类型的金属膜，但也可以使用不同类型的金属膜。
由n-型半导体区7c和n+型半导体区8c形成的半导体区是其内具有n型杂质引入的源极和漏极半导体区，并且如存储单元MC1的半导体区MS和MD一样设有LDD结构。也就是说，n+型半导体区8c具有比n-型半导体区7c更深的结深，并且还具有比n-型半导体区7更高的杂质浓度。
在栅电极GE1的侧壁之上形成有由诸如氧化硅膜、氮化硅膜或其层叠膜之类的绝缘膜形成的侧壁间隔物SW。
在n+型半导体区8c之上（即在n+型半导体区8的上表面上），如在存储单元MC1内的n+型半导体区8a和8b之上（即在n+型半导体区8a和8b的上表面上）一样，通过Salicide技术等形成金属硅化物层11。注意，该金属硅化物层可以在栅电极GE1上形成。
接下来将具体描述在存储单元区1A内形成的存储单元MC1上的结构以及在外围电路区1B内形成的MISFET Q1上的结构。
在半导体衬底1上形成有层间绝缘膜12作为用以覆盖控制栅电极CG、存储栅电极MG、栅电极GE1和侧壁间隔物SW的绝缘膜。层间绝缘膜12由氧化硅膜的单膜或由氮化硅膜和氧化硅膜的层叠膜构成。层间绝缘膜12的上表面被平坦化。
在层间绝缘膜12内形成接触孔CNT，并且在该接触孔CNT内部嵌入导电插塞PG作为导体部。
插塞PG由在底部和侧壁上（即在接触孔CNT的侧表面上）形成的薄阻挡物导体膜以及被形成以在该阻挡物导体膜上填充接触孔CNT的主导体膜构成。在图1中，为了例示方便，以集成方式示出了构成插塞PG的阻挡物导体膜和主导体膜。注意，构成插塞PG的阻挡物导体膜例如可以是钛(Ti)膜、氮化钛(TiN)膜或其层叠膜，而构成插塞PG的主导体膜可以是钨(W)膜。
接触孔CNT和嵌入其中的插塞PG在n+型半导体区8a、8b和8c上、在控制栅电极CG上、在存储栅电极MG上以及在栅电极GE1等上形成。在接触孔CNT的底部，例如暴露有在n+型半导体区8a、8b和8c的表面上的金属硅化物层11的一部分、在控制栅电极CG表面上的金属硅化物层11的一部分或是在存储栅电极MG表面上的金属硅化物层11的一部分。可替换地，在接触孔CNT的底部例如暴露有栅电极GE1的表面上等的金属硅化物层11的一部分。随后，插塞PG耦接至该暴露区域。注意，图1示出了其中在n+型半导体区8b和8c的表面上的金属硅化物层11的一部分被暴露在接触孔CNT的底部并与嵌入该接触孔CNT的插塞PG电耦接的截面。
在插塞PG嵌入其中的层间绝缘膜12上形成作为第一层布线的布线M1。布线M1是例如含有铜(Cu)作为主要导电材料的作为嵌入布线的镶嵌布线，并被嵌入在层间绝缘膜12上形成的绝缘膜15内所设的布线槽内。布线M1经由插塞PG电耦接至存储单元MC1的半导体区MS、半导体区MD、控制栅电极CG和存储栅电极MG，以及MISFET Q1的n+型半导体区8c和栅电极GE1等。注意，图1例示的是经由插塞PG电耦接至存储单元MC1的半导体区MD和MISFETQ1的n+型半导体区8c的布线M1。虽然布线和绝缘膜实际在更上层内形成，但在此省略对其的例示和描述。此外，布线M1以及布线M1上层中的布线不限于镶嵌布线，而是可以通过使用于布线的导电膜图案化来形成并且例如也可以是钨(W)布线或铝(Al)布线等。
接下来将描述在存储单元区1A中形成的存储单元MC1的操作。
图3是示出在“写入”、“擦除”和“读取”期间施加至存储单元的各区域的电压的施加条件的示例的表格。图3的表格描述了在“写入”、“擦除”和“读取”中的每一个操作期间施加至存储栅电极MG的电压Vmg、施加至半导体区MS的电压Vs、施加至控制栅电极CG的电压Vcg以及施加至半导体区MD的电压Vd。此外，图3的表格还描述了在“写入”、“擦除”和“读取”中的每一个操作期间施加至p阱PW1的电压Vb。注意，图3表格所示的示例是各电压施加条件的优选示例，并非限制并且在需要时可进行各种修改。此外，在该第一实施例中，电子注入作为存储晶体管的绝缘膜5内部的电荷存储部的氮化硅膜5b被定义为“写入”，而空穴注入（即，正空穴）则被定义为“擦除”。此外，假设电源电压Vdd为1.5V。
作为写入方法，可以使用被称为源极侧注入(SSI)法的热电子写入。例如，在图3的“写入”列中示出的电压被施加至执行写入的存储单元MC1的每个区域，由此将电子注入存储单元MC1的绝缘膜5内部的氮化硅膜5b中。热电子在存储栅电极MG和控制栅电极CG间之下的沟道区内生成，并被注入到作为存储栅电极MG之下的绝缘膜5内部的电荷存储部的氮化硅膜5b中。注入的热电子在绝缘膜5内部的氮化硅膜5b之内的捕获水平处被捕获，结果存储晶体管的阈值电压（Vth）升高。
作为擦除方法，可以使用基于带间隧穿（BTBT）现象的热空穴注入/擦除法。也就是说，通过将空穴（即，由BTBT现象生成的正空穴）注入电荷存储部（即绝缘膜5内部的氮化硅膜5b）之内来执行擦除。例如，执行将图3“擦除”列中示出的电压施加到执行擦除的存储单元MC1的每个区域，由此通过BTBT现象生成空穴，生成的空穴由电场加速，于是将空穴注入存储单元MC1的绝缘膜5中的氮化硅膜5b之内，藉此降低存储晶体管的阈值电压。
在读取期间，例如将图3“读取”列所示的电压施加至其中执行读取的存储单元MC1的每个区域。在读取期间施加至存储栅电极MG的电压Vmg被设置为写入状态下存储晶体管的阈值电压和擦除状态下存储晶体管的阈值电压之间的值，藉此能够与写入状态或擦除状态加以区别。
<半导体装置的制造方法>
接下来将描述该第一实施例的半导体装置的制造方法。
图4至图6是示出了第一实施例的半导体装置的制造过程的一部分的工艺流程图。图7至图32是在制造过程期间第一实施例的半导体装置的主要部分的截面图。图7至图32的截面图示出了存储单元区1A和外围电路区1B的主要部分的截面图，其分别示出了存储单元MC1如何在存储单元区1A内形成以及MISFET Q1如何在外围电路区1B内形成。
如上所述，存储单元区1A和外围电路区1B可以不相互邻接，但是为了便于理解，在图7至图32的截面图中将外围电路区1B例示为与存储单元区1A邻接。
此外，在该第一实施例中，将会描述其中n沟道控制晶体管和n沟道存储晶体管在存储单元区1A内形成的情况，但是通过反转导电类型，也可在存储单元区1A内形成p沟道控制晶体管和p沟道存储晶体管。类似地，在该第一实施例中，将会描述其中n沟道MISFETQ1在外围电路区1B内形成的情况，但是通过反转导电类型，也可在外围电路区1B内形成p沟道MISFET Q1，并且此外也可以在外围电路区1B内形成CMISFET（互补MISFET）等。
如图7所示，首先制备作为由电阻率在例如约1至10Ωcm的p型单晶硅形成的半导体晶片的半导体衬底1（图4中的步骤S1）。接下来，形成元件隔离膜2，其用作在半导体衬底1的主表面1a侧上的存储单元区1A内限定有源区AR1的元件隔离区IR1，并且还用作在半导体衬底1的主表面1a侧上的外围电路区1B内限定有源区AR2的元件隔离区IR2（图4中的步骤S2）。元件隔离膜2由诸如氧化硅的绝缘体构成，并且例如可以通过STI（浅沟槽隔离）法或LOCOS（局部硅氧化）法等形成。例如，在元件隔离区IR1和IR2中形成了用于元件隔离的槽之后，由例如氧化硅形成的绝缘膜被嵌入该用于元件隔离的槽中，并可以由此形成元件隔离膜2。
接下来如图7所示，在存储单元区1A中的有源区AR1内形成p阱PW1，并在外围电路区1B中的有源区AR2内形成p阱PW2（图4中的步骤S3）。P阱PW1和PW2可以通过将诸如硼(B)的p型杂质离子注入到半导体衬底1内来形成。P阱PW1和PW2从半导体衬底1的主表面1a通过预定深度来形成。
在此，在该第一实施例中，在存储单元区1A中，优选不对半导体衬底1内的p阱PW1执行沟道掺杂离子注入。可替换地，即便在执行沟道掺杂离子注入时，优选降低掺杂剂量以降低沟道区的杂质浓度。
接下来，例如通过使用氢氟酸(HF)溶液的湿法刻蚀等去除半导体衬底1表面上的天然氧化膜，并且通过清洗半导体衬底1的表面来清洁半导体衬底1的表面。由此暴露出半导体衬底1的表面，即p阱PW1和PW2的表面。
接下来，如图8所示，在半导体衬底1的整个主表面1a上形成绝缘膜3a（图4中的步骤S4）。在该步骤S4，在半导体衬底1的主表面1a侧上的存储单元区1A内和半导体衬底1的主表面1a侧上的外围电路区1B内，在半导体衬底1之上形成绝缘膜3a。如上所述，对于绝缘膜3a，可以使用所谓的高k膜（即，高介电膜），并可以用作绝缘膜3a的材料示例如上所述。进一步地，绝缘膜3a可以通过溅射法、原子层沉积(ALD)法、化学气相生长(CVD)法等形成。
注意，虽然例示被省略，但是在形成绝缘膜3a之前可以通过热氧化法等的使用在半导体衬底1的表面上（即，在p阱PW1和PW2的表面上）形成与氧化硅膜等构成的界面层，随后可以在该界面层上形成绝缘膜3a。
此外，如随后将描述的步骤S24’至步骤S26’所述，MISFET Q1的栅极绝缘膜GI1可以通过执行所谓的高k后处理而由与绝缘膜3a不同的绝缘膜形成。在此情况下并且当使用高k膜以外的膜作为存储单元MC1的栅极绝缘膜时，例如可以使用氧化硅膜、氮硅膜或氧氮化硅膜等作为绝缘膜3a。
接下来，如图9所示，在半导体衬底1的整个主表面1a上形成（即，沉积）金属膜4a（图4中的步骤S5）。在此步骤S5，在存储单元区1A和外围电路区1B内，在绝缘膜3a上形成用于栅电极GE1的金属膜4a作为金属栅电极。金属膜4a的优选材料示例如上所述。金属膜4a可以通过例如溅射法等形成，并且该金属膜4a的膜厚度可被设为例如约2nm。
注意，该金属膜4a还用作在随后描述的步骤S24中去除由硅膜4b形成的导电膜部41b时的刻蚀停止物。
接下来通过诸如干法刻蚀之类的刻蚀来使存储单元区1A的金属膜4a图案化（图4中的步骤S6）。该步骤S6例如可以如下地执行。
首先如图10所示，通过使用光刻法在金属膜4a上形成光致抗蚀剂图案PR1。光致抗蚀剂图案PR1在作为外围电路区1B的一部分的将残留金属膜4a的区域内形成。
接下来，使用光致抗蚀剂图案PR1作为刻蚀掩模，通过例如干法刻蚀或湿法刻蚀对金属膜4a进行刻蚀和图案化。随后去除该光致抗蚀剂图案PR1。
以此方式，在步骤S6使金属膜4a图案化，并且如图11所示，去除了跨整个存储单元区1A的金属膜4a并且暴露了绝缘膜3a。另一方面，在外围电路区1B的一部分内残留有该金属膜4a。
在该第一实施例中，在随后将描述的步骤S9中，执行图案化以使得已在步骤S6中残留的金属膜4a的外周部（即，已在步骤S6中残留的金属膜4a的侧表面）由硅膜4b覆盖。因此，如上所述，金属膜4a残留在外围电路区1B的一部分内，而非整个外围电路区1B内。换句话说，残留金属膜4a以使得在步骤S6中残留的金属膜4a的外周位置相对于随后描述的步骤S9中硅膜4b要被残留的区域的外周位置有所后退。可替换地，在平面图中，残留有金属膜4a以使得其中在步骤S6残留金属膜4a的区域被包括在随后描述的步骤S9中将残留硅膜4b的区域内。
接下来，如图12所示，在半导体衬底1的整个主表面1a上形成（即，沉积）硅膜4b（图4中的步骤S7）。在该步骤S7，在存储单元区1A的绝缘膜3a上、在外围电路区1B的绝缘膜3a上以及在外围电路区1B的金属膜4a上形成硅膜4b。也就是说，在存储单元区1A和外围电路区1B中，在半导体衬底的主表面1a上形成硅膜4b，包括在已在步骤S6中残留的金属膜4a之上形成硅膜4b。
硅膜4b由多晶硅（即，多晶硅膜）构成并且可以使用CVD法等形成。硅膜4b的膜厚可被设置为足以覆盖金属膜4a的厚度程度。在沉积期间，硅膜4b被形成作为非晶硅膜，并且然后随后的热处理可以将非晶硅膜转变为多晶硅膜。
更优选地，通过引入诸如磷(P)或砷(As)的n型杂质或诸如硼(B)的p型杂质而使得硅膜4b具有低电阻率。杂质可以在硅膜4b的沉积期间或在沉积之后引入。在杂质在硅膜4b的沉积期间引入的情况下，使得用于硅膜4b沉积的气体包含掺杂气体，由此能够沉积其中引入有杂质的硅膜4b。另一方面，在杂质在硅膜沉积之后被引入的情况下，在不有意引入杂质的情况下沉积硅膜，并在其后通过离子注入法等将杂质引入该硅膜内，由此能够形成其中引入了杂质的硅膜4b。
接下来，如图12所示，在半导体衬底1的整个主表面1a上（即，在硅膜4b上），形成（即，沉积）例如由氮化硅膜构成的硬掩模膜4c（图4的步骤S8）。硬掩模膜4c可以使用例如CVD法等形成。虽然在图12中省略了例示，但是可以通过使硅膜4b的表面氧化（例如，在形成硬掩模膜4c之前的热氧化）在硅膜4b和硬掩模膜4c之间形成薄氧化硅膜。
接下来，通过诸如干法刻蚀之类的刻蚀使硬掩模膜4c和硅膜4b图案化（图4的步骤S9）。该步骤S9例如可以如下地执行。
即如图13所示，使用光刻法在硬掩模膜4c上（即，硅膜4b上）形成光致抗蚀剂图案PR2。该光致抗蚀剂图案PR2在其中要形成控制栅电极CG的区域内（该区域是存储单元区1A的一部分）和整个外围电路区1B上形成。
接下来，使用光致抗蚀剂图案PR2作为刻蚀掩模，例如通过干法刻蚀等对硬掩模膜4c和硅膜4b进行刻蚀和图案化。随后去除该光致抗蚀剂图案PR2。
以此方式，在步骤S9，如图14所示，在存储单元区1A内使硬掩模膜4c和硅膜4b图案化，并形成由图案化的硅膜4b构成的控制栅电极CG。另一方面，在外围电路区1B中，硬掩模膜4c和硅膜4b由于上述光致抗蚀剂图案PR2的形成而没被图案化。因此，在整个外围电路区1B内残留有硬掩模膜4c和硅膜4b。
在该第一实施例中，在步骤S6，金属膜4a残留在外围电路区1B的一部分内，而非整个外围电路区1B内。换句话说，已在步骤S6中残留的剩余金属膜4a的外周位置相对于步骤S9中残留的硅膜4b的外周位置有所后退。可替换地，在平面图中，其中已在步骤S6残留的金属膜4a的区域被包括在步骤S9中将残留硅膜4b的区域内。
因此，在步骤S9，在金属膜4a上残留有硅膜4b，使得已在步骤S6中残留的金属膜4a的外周部（即，已在步骤S6中残留的金属膜4a的侧表面）由硅膜4b覆盖。因此，金属膜4a的外周部没有暴露，于是在随后描述的步骤S10中，可以在半导体衬底1上执行用于形成绝缘膜5的氧化处理的过程中阻止或抑制金属膜4a的氧化。
使得金属膜4a的外周位置相对于硅膜4b的外周位置后退的距离DST1（参见图14）如下所述不小于约10nm，更优选地约30nm，并且进一步优选地约100nm。
注意，也可以通过在步骤S7之后和步骤S9之前不执行步骤S8而不在硅膜4b上形成硬掩模膜4c。此时，也不在通过步骤S9中使硅膜4b图案化而形成的控制栅电极CG上形成该硬掩模膜4c。
存储单元区1A中的未由控制栅电极CG覆盖的那部分的绝缘膜3a可以通过执行步骤S9的干法刻蚀或在步骤S9的干法刻蚀之后执行湿法刻蚀来去除。位于控制栅电极CG之下的绝缘膜3a被留下，而没有被步骤S9的干法刻蚀或在步骤S9的干法刻蚀之后的湿法刻蚀去除。在存储单元区1A中，在控制栅电极CG之下残留的绝缘膜3a用作控制晶体管的栅极绝缘膜。因此，由硅膜4b形成的控制栅电极CG处于经由作为栅极绝缘膜的绝缘膜3a在半导体衬底1内的p阱PW1上形成的状态。随后，在存储单元区1A中没有形成控制栅电极CG的部分内暴露出半导体衬底1的主表面1a。
接下来，在通过清洗半导体衬底1的表面清洁半导体衬底1的表面之后，如图15所示，在该半导体衬底1的整个主表面1a上形成有用于存储晶体管的栅极绝缘膜的绝缘膜5（图4中的步骤S10）。在该步骤S10，在存储单元区1A中，在半导体衬底1的暴露主表面1a上和控制栅电极CG的表面上形成绝缘膜5。此外，在外围电路区1B中，在已在步骤S9中残留的硬掩模膜4c的上表面和侧表面上以及在硅膜4b的侧表面上形成绝缘膜5。也就是说，在步骤S10，绝缘膜5被形成为覆盖半导体衬底1的主表面1a、控制栅电极CG的表面以及已在步骤S9在外围电路区1B中残留的硬掩模膜4c和硅膜4b的表面。
绝缘膜5是如上所述其内具有电荷存储部的绝缘膜，并且作为绝缘膜由氧化硅膜5a、氮化硅膜5b和氧化硅膜5c的层叠膜（以此顺序从下往上形成）形成。
在绝缘膜5中，氧化硅膜5a可以通过氧化处理（诸如，热氧化处理）形成，并且对于热氧化处理，可以使用ISSG（原地蒸汽生成）氧化。此外，在绝缘膜5中，例如可以通过CVD法形成氮化硅膜5b。进一步地，在绝缘膜5中，例如可以通过CVD法形成氧化硅膜5c。注意，图15示出了其中氧化硅膜5a由ISSG法或CVD法形成的情况。
在步骤S9，硅膜4b被图案化以使得已在步骤S6中残留的金属膜4a的外周部（即，已在步骤S6中残留的金属膜4a的侧表面）由硅膜4b覆盖，由此金属膜4a的外周部不被暴露。由此，在步骤S10中，可以在半导体衬底1上执行用于形成绝缘膜5的氧化处理的过程中阻止或抑制金属膜4a的氧化。
首先，通过诸如ISSG氧化的热氧化处理在半导体衬底1的暴露主表面1a、控制栅电极CG的表面（即，侧表面和上表面）、剩余硬掩模膜4c的表面和剩余硅膜4b的表面（即，侧表面）上形成氧化硅膜5a。此时，氧化了半导体衬底1的暴露主表面1a、控制栅电极CG的表面、剩余硬掩模膜4c的表面和剩余硅膜4b的表面。氧化硅膜5a的厚度例如可被设为约4nm。
在另一方面，该氧化硅膜5a可以通过ALD法形成。此时，在氧化气氛中热处理半导体衬底1的暴露主表面1a、控制栅电极CG的表面、剩余硬掩模膜4c的表面和剩余硅膜4b的表面。因此，同样在此情况下，氧化半导体衬底1的暴露主表面1a、控制栅电极CG的表面、剩余硬掩模膜4c的表面和剩余硅膜4b的表面。
接下来，通过CVD法在氧化硅膜5a上形成氮化硅膜5b，通过CVD法、热氧化或这两者在氮化硅膜5b上进一步形成氧化硅膜5c。于是，可以形成由氧化硅膜5a、氮化硅膜5b和氧化硅膜5c的层叠膜构成的绝缘膜5。
在存储单元区1A中形成的绝缘膜5用作随后形成的存储栅电极MG的栅极绝缘膜，并且具有电荷存储功能。绝缘膜5具有其中用作电荷存储部的氮化硅膜5b夹在作为电荷阻挡层的氧化硅膜5a和5c之间的结构。此外，由氧化硅膜5a和5c构成的电荷阻挡层的势垒高度变得比由氮化硅膜5b构成的电荷存储部的势垒高度要高。
注意，在该第一实施例中，对于具有捕获水平的绝缘膜使用氮化硅膜5b，并且出于可靠性的考虑优选使用该氮化硅膜5b。然而，具有捕获水平的绝缘膜不限于氮化硅膜，并且可以使用介电常数高于氮化硅膜的高介电膜，例如氧化铝膜（矾土）、氧化铪膜或氧化钽膜。
接下来，如图16所示，在半导体衬底1的整个主表面1a上（即，在绝缘膜5上）形成（即，沉积）硅膜6b（图5中的步骤S11）。
硅膜6b由多晶硅（即，多晶硅膜）构成并且可以使用CVD法等形成。在沉积期间，硅膜6b被形成作为非晶硅膜，并且随后的热处理可以将非晶硅膜转变为多晶硅膜。
更优选地，通过引入诸如磷(P)或砷(As)的n型杂质或诸如硼(B)的p型杂质而使得硅膜6a具有低电阻率。可以通过硅膜6a沉积之后的离子注入将杂质引入硅膜6a中，但也可以在硅膜6a的沉积期间将杂质引入硅膜6a。在杂质在硅膜6a的沉积期间引入的情况下，使得用于硅膜6a沉积的气体包含掺杂气体，由此能够沉积其中引入有杂质的硅膜6a。
接下来，通过各向异性刻蚀技术回刻硅膜6a，于是形成存储栅电极MG（图5的步骤S12）。
在该步骤S12，硅膜6a的回刻量与硅膜6a的膜厚相对应，于是硅膜6a以侧壁间隔物的形式经由绝缘膜5残留在控制栅电极CG的两个侧壁上（即，侧表面上），并且去除其他区域内的硅膜6a。因此，如图17所示，在存储单元区1A中，存储栅电极MG由以侧壁间隔物的形式经由绝缘膜5留在控制栅电极CG的两个侧壁中的一个侧壁上的硅膜6a形成。此外，间隔物SP1由以侧壁间隔物的形式经由绝缘膜5留在另一侧壁上的硅膜6a形成。
存储栅电极MG在绝缘膜5上形成以经由绝缘膜5与控制栅电极CG相邻。存储栅电极MG和间隔物SP1在控制栅电极CG相对侧的侧壁上形成，并且具有夹住控制栅电极CG的基本对称的结构。此外，同样在外围电路区1B中残留的硅膜4b的侧表面上以及硬掩模膜4c的侧表面上，由以侧壁间隔物形式经由绝缘膜5残留的硅膜6a形成间隔物SP1。
在步骤S12中形成的存储栅电极MG和半导体衬底1内的p阱PW1之间以及同样在存储栅电极MG和控制栅电极CG之间插入有绝缘膜5，并且该存储栅电极MG由与绝缘膜5相接触的硅膜6a形成。
在步骤S12的回刻工艺执行阶段，绝缘膜5中未由存储栅电极MG或间隔物SP1覆盖的部分（即，没有被存储栅电极MG或间隔物SP1覆盖的那一部分的绝缘膜5）被暴露。在存储单元区1A中存储栅电极MG之下的绝缘膜5用作存储晶体管的栅极绝缘膜。此外，存储栅极的长度可以通过调整在步骤S11中形成的硅膜6a的膜厚而进行调整。
接下来，使用光刻技术在半导体衬底1a上形成其中存储栅电极MG被覆盖而间隔物SP1被暴露的光致抗蚀剂图案（未示出）。随后，通过使用形成的光致抗蚀剂图案作为刻蚀掩模而进行的干法刻蚀，去除间隔物SP1（图5中的步骤S13）。随后去除该光致抗蚀剂图案。通过该步骤S13，如图18所示，间隔物SP1被去除，但由于覆盖有光致抗蚀剂图案，存储栅电极MG被留下而未被刻蚀。
接下来，如图19所示，绝缘膜5中未被存储栅电极MG覆盖的暴露部分（即，没有存储栅电极MG覆盖的那一部分的绝缘膜5）通过诸如湿法刻蚀之类的刻蚀被去除（图5的步骤S14）。在此情况下，在存储单元区1A中，位于存储栅电极MG之下的绝缘膜5以及位于存储栅电极MG和控制栅电极CG之间的绝缘膜5被留下而未被去除，而位于其他区域中的绝缘膜5则被去除。还如图19中显见，在存储单元区1A中，绝缘膜5跨两区域（即，存储栅电极MG与半导体衬底1中的p阱PW1之间的区域、以及存储栅电极MG和控制栅电极CG之间的区域）连续延伸。
注意，在步骤S14，还可以执行刻蚀以使得在绝缘膜5中去除氧化硅膜5c和氮化硅膜5b，而留下氧化硅膜5a不被去除。在此情况下，在图19的阶段中，保持留有氧化硅膜5a的状态。
接下来，使用光刻技术和刻蚀技术来使外围电路区1B的硬掩模膜4c、硅膜4b、金属膜4a和绝缘膜3a图案化（图5的步骤S15）。该步骤S15例如可以如下执行。
首先，如图20所示，使用光刻方法在半导体衬底1的主表面1a上形成光致抗蚀剂图案PR3。该光致抗蚀剂图案PR3在其中要形成栅电极GE1的区域内（该区域是外围电路区1B的一部分）和整个存储单元区1A内形成。
接下来，使用光致抗蚀剂图案PR3作为刻蚀掩模，例如通过干法刻蚀等对外围电路区1B的硬掩模膜4c、硅膜4b、金属膜4a和绝缘膜3a进行刻蚀和图案化。另一方面，存储栅电极MG和控制栅电极CG由于存储单元区1A覆盖有光致抗蚀剂图案PR3而不被刻蚀。随后去除该光致抗蚀剂图案PR3。
以此方式，如图21所示，在外围电路区1B的一部分内形成有由绝缘膜3a构成的绝缘膜部31a、由金属膜4a构成的金属膜部41a、由硅膜4b构成的导电膜部41b、以及由硬掩模膜4c构成的掩模膜部41c。
注意，在步骤S15之后，可以在随后描述的步骤S16之前在控制栅电极CG和存储栅电极MG的侧壁上和栅电极GE1的侧壁上形成侧壁绝缘膜。
接下来，使用离子注入技术等形成n-型半导体区7a、7b和7c（图5中的步骤S16）。在该步骤S16中，使用控制栅电极CG、存储栅电极MG和栅电极GE1作为掩模，将诸如砷(As)或磷(P)的n型杂质引入（即，掺杂）到半导体衬底1的p阱PW1和PW2内。因此，形成n-型半导体区7a、7b和7c。
在此情况下，n-型半导体区7a与存储单元区1A内的存储栅电极MG的侧表面自对准地形成。此外，n-型半导体区7b与存储单元区1A内的控制栅电极CG的侧表面自对准地形成。进一步地，n-型半导体区7c与外围电路区1B内的栅电极GE1的侧表面自对准地形成。n-型半导体区7a、7b和7c可以在同一离子注入工艺中形成，但也可以在不同的离子注入工艺中形成。
接下来，在控制栅电极CG的侧壁上、存储栅电极MG的侧壁上和栅电极GE1的侧壁上形成侧壁间隔物SW（图5中的步骤S17）。
首先，在半导体衬底1的整个主表面1a上形成（即，沉积）用于侧壁间隔物SW的绝缘膜，并例如通过各向异性刻蚀对形成的绝缘膜进行回刻。以此方式，通过在控制栅电极CG的侧壁上、存储栅电极MG的侧壁上和栅电极GE1的侧壁上选择性地留有该绝缘膜来形成侧壁间隔物SW。该侧壁间隔物SW由诸如氧化硅膜、氮化硅膜或其层叠膜的绝缘膜构成。
接下来，使用离子注入技术等形成n+型半导体区8a、8b和8c（图5中的步骤S18）。在该步骤S18中，使用控制栅电极CG、存储栅电极MG、栅电极GE1及其侧壁上的侧壁间隔物SW作为掩模，将诸如砷(As)或磷(P)的n型杂质引入（即，掺杂）到半导体衬底1的p阱PW1和PW2内。因此，形成n+型半导体区8a、8b和8c。
在此情况下，n+型半导体区8a与存储单元区1A内的存储栅电极MG侧壁的侧壁间隔物SW自对准地形成。此外，n+型半导体区8b与存储单元区1A内的控制栅电极CG侧壁的侧壁间隔物SW自对准形成。进一步地，n+型半导体区8c与外围电路区1B内的栅电极GE1的侧壁的侧壁间隔物SW自对准形成。由此形成LDD结构。n+型半导体区8a、8b和8c可以在同一离子注入工艺中形成，但也可以在不同的离子注入工艺中形成。
以此方式，通过n-型半导体区7a和杂质浓度高于n-型半导体区7a的n+型半导体区8a，形成用作存储晶体管的源极区域的n型半导体区MS。此外，通过n-型半导体区7b和杂质浓度高于n-型半导体区7b的n+型半导体区8b，形成用作控制晶体管的漏极区域的n型半导体区MD。
随后，执行激活退火，该激活退火是用于激活引入n-型半导体区7a、7b和7c以及n+型半导体区8b、8b和8c等中的杂质的热处理（图5中的步骤S19）。因此，如图22所示，在存储单元区1A中形成非易失性存储器的存储单元MC1。
接下来形成金属硅化物层11（图5中的步骤S20）。在该步骤S20，在半导体衬底1的整个主表面1a上形成（即，沉积）金属膜以覆盖控制栅电极CG、存储栅电极MG、栅电极GE1和侧壁间隔物SW。该金属膜由例如钴(Co)膜、镍(Ni)膜或镍铂合金膜构成，并且可以使用溅射法等来形成。此外，对半导体衬底1执行热处理，藉此使得n+型半导体区8a、8b和8c各自的上层部分与金属膜起反应。因此，在n+型半导体区8a、8b和8c各自的上部中，分别形成金属硅化物层11。该金属硅化物层11例如可以是硅化钴层、硅化镍层或加铂硅化镍层。随后，去除未反应的金属膜。通过执行所谓的Salicide工艺，可以如图22所示在n+型半导体区8a、8b和8c各自的上部中形成金属硅化物层11。
接下来，如图23所示，在半导体衬底1的整个主表面1a上形成（即，沉积）层间绝缘膜12a作为绝缘膜以覆盖控制栅电极CG、存储栅电极MG、栅电极GE1及其侧壁上的侧壁间隔物SW（图6中的步骤S21）。在该步骤S21，形成层间绝缘膜12a以覆盖绝缘膜部31a、金属膜部41a和导电膜部41b。该层间绝缘膜12a由氧化硅膜的单膜或是氮化硅膜和氧化硅膜的层叠膜等构成，并且可以使用诸如CVD法等形成。
接下来，如图24所示，抛光该层间绝缘膜12a并暴露导电膜部41b（图6中的步骤S22）。在该步骤S22，使用CMP（化学机械抛光）法等抛光由层间绝缘膜12a以及由硬掩模膜4c形成的掩模膜部41c。随后，平坦化层间绝缘膜12a的上表面并暴露由硅膜4b构成的导电膜部41b的上表面。注意，在其中没有形成由硬掩模膜4c构成的掩模膜部41c的情况下，在步骤S22中，抛光层间绝缘膜12a并暴露由硅膜4b构成的导电膜部41b的上表面。
接下来，如图25所示，形成覆盖存储单元区1A的硬掩模膜13（图6中的步骤S23）。
首先，在半导体衬底1的整个主表面1a上形成（即，沉积）由氮化硅膜构成的硬掩模膜13。硬掩模膜13可以使用例如CVD法等形成。
接下来，使用光刻技术在半导体衬底1上形成其中覆盖存储单元区1A并暴露外围电路区1B的光致抗蚀剂图案（未示出）。随后，使用形成的光致抗蚀剂图案作为刻蚀掩模，通过干法刻蚀去除硬掩模膜13。随后去除该光致抗蚀剂图案。因此，如图25所示，在外围电路区1B中，去除硬掩模膜13以暴露导电膜部41b，而在存储单元区1A中，由于覆盖有光致抗蚀剂图案，因此留有硬掩模膜13而不被刻蚀。
接下来，如图26所示，刻蚀并去除暴露的导电膜部41b（图6的步骤S24）。也就是说，导电膜部41b用作伪栅电极。
在该步骤S24，优选地使用刻蚀剂通过湿法刻蚀去除导电膜部41b。虽然取决于构成导电膜部41b的硅膜4b材料的质量，但是例如可以使用氨水或过氧化氢溶液等作为刻蚀剂。通过该步骤S24，去除由硅膜4b构成的导电膜部41b并露出位于导电膜部41b下的金属膜部41a。此外，其中导电膜部41b被去除的部分用作凹部14。在凹部14的底部内暴露金属膜部41a，而在凹部14的侧壁（即，侧表面）上则暴露侧壁间隔物SW。也就是说，在该步骤S24中，通过去除导电膜部41b形成凹部14，并由此在凹部14的底部暴露金属膜部41a。
在步骤S24，在包括刻蚀剂选择的其中金属膜部41a相比于导电膜部41b难以被刻蚀的刻蚀条件下，对导电膜部41b的刻蚀选择性地去除导电膜部41b。也就是说，由金属膜4a构成的金属膜部41a用作刻蚀停止物。
在其中金属膜部41a未被形成而是导电膜部41b直接在由绝缘膜3a构成的绝缘膜部31a上形成的情况下，可能在导电膜部41b的刻蚀中刻蚀绝缘膜部31a，此外可能刻蚀半导体衬底1的p阱PW2。另一方面，在导电膜部41b经由金属膜部41a在绝缘膜部31a上形成的情况下，金属膜部41a在导电膜部41b的刻蚀中用作刻蚀停止物。由此，能够在导电膜部41b的刻蚀中防止绝缘膜部31a和p阱PW2被刻蚀。
在该第一实施例中，在步骤S10，在半导体衬底1上执行用于形成绝缘膜5的氧化处理时，不存在金属膜4a被氧化的风险，也不存在金属膜4a材料的质量改变的风险。因此，在导电膜部41b的刻蚀中，可以使得金属膜部41a更可靠地用作刻蚀停止物。
进一步地，在步骤S24，在包括刻蚀剂选择的其中层间绝缘膜12a相比于导电膜部41b难以被刻蚀的刻蚀条件下，对导电膜部41b的刻蚀选择性地去除导电膜部41b。于是抑制或防止层间绝缘膜12a的刻蚀。
另一方面，控制栅电极CG和存储栅电极MG由硬掩模膜13覆盖而未被暴露，因此在步骤S24中不被刻蚀。
接下来，如图27所示，在半导体衬底1的整个主表面1a上形成用于MISFET Q1的栅电极GE1（参见随后描述的图28）的导电膜4d以填充凹部14内部（图6中的步骤S25）。在该步骤S25，在步骤S24形成的凹部14底部暴露的金属膜部41a上形成导电膜4d以与金属膜部41a相接触。随后，由导电膜4d填充凹部14内部。
作为导电膜4d，可以优选地使用由氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、碳氮化钽(TaCN)膜或钨(W)膜等形成的金属膜。此外，从提升导电性的观点来看，更优选的是可以使用TiN膜作为导电膜4d。导电膜4d可以通过诸如溅射法的物理气相沉积（PVD）方法形成。此外，取决于导电膜4d的材料类型，导电膜4d也可以使用CVD法形成。
接下来，如图28所示，去除凹部14外的导电膜4d而留下凹部14内的导电膜4d，由此形成栅电极GE1（图6中的步骤S26）。
具体地，在步骤S26中，通过使用回刻法或CMP法等来去除凹部14外的导电膜4d并留下凹部14内的导电膜4d，由此形成由留在凹部14内的导电膜4d构成的导电膜部41d。因此，硬掩模膜13的去除暴露出层间绝缘膜12a的上表面，从而得到其中由导电膜4d构成的导电膜部41d被嵌入在凹部14内的状态。因此，通过由金属膜4a构成的金属膜部41a以及由导电膜4d构成的导电膜部41d形成栅电极GE1。此外，在半导体衬底1的p阱PW2和栅电极GE1之间，通过由绝缘膜3a构成的绝缘膜部31a形成栅极绝缘膜GI1。
在栅电极GE1的与栅极绝缘膜GI1相接触的部分中布置有由金属膜4a构成的金属膜部41a，于是栅电极GE1是金属栅电极。也就是说，通过将金属膜部41a设为由金属膜4a构成，能够在无论导电膜部41d的材料如何的情况下都使得栅电极GE1用作金属栅电极。
此外，通过执行步骤S24至步骤S26的工艺，在MISFET Q1的n-型半导体区7c和n+型半导体区8c形成之后形成栅电极GE1作为金属栅电极，于是这是所谓的后金属栅极工艺。另一方面，由高k膜（即高介电膜）形成的栅极绝缘膜GI1在n-型半导体区7c和n+型半导体区8c形成之前被适当地形成，于是这是所谓的先金属栅极工艺。
以此方式，如图28所示，在外围电路区1B中形成MISFET Q1。
可替换地，还可以代替步骤S24至步骤S26，作为变形执行以下步骤S24’至步骤S26’。
首先，如图29所示，刻蚀并去除暴露的导电膜部41b，并且还刻蚀并去除金属膜部41a和绝缘膜部31a（步骤S24’）。也就是说，导电膜部41b和金属膜部41a用作伪栅电极，而绝缘膜部31a用作伪栅极绝缘膜。
在步骤S24’，首先可以使用相对于金属膜4a对硅膜4b具有高刻蚀选择性的刻蚀剂来去除由硅膜4b构成的导电膜部41b。接下来，可以使用相对于半导体衬底1对金属膜4a和绝缘膜3a具有高刻蚀选择性的刻蚀剂来去除由金属膜4a构成的金属膜部41a以及由绝缘膜3a构成的绝缘膜部31a。于是，去除导电膜部41b、金属膜部41a和绝缘膜部31a，并且暴露位于绝缘膜部31a下的半导体衬底1的p阱PW2。此外，其中去除了导电膜部41b、金属膜部41a和绝缘膜部31a的部分用作凹部14。在凹部14的底部，暴露半导体衬底1的p阱PW2，而在凹部14的侧壁（即，侧表面）上，暴露侧壁间隔物SW。
也就是说，在此步骤S24’中，去除导电膜部41b、金属膜部41a和绝缘膜部31a并形成凹部14，并且在该凹部14的底部暴露半导体衬底1。
在其中金属膜部41a未被形成而是导电膜部41b直接在由绝缘膜3a构成的绝缘膜部31a上形成的情况下，可能在导电膜部41b的刻蚀中刻蚀绝缘膜部31a。随后，可能刻蚀半导体衬底1的p阱PW2，或是可能损坏该p阱PW2。另一方面，在其中导电膜部41b经由金属膜部41a在绝缘膜部31a上形成的情况下，金属膜部41a在导电膜部41b的刻蚀中用作刻蚀停止物，于是能够防止p阱PW2被刻蚀并且可以防止p阱PW2被损坏。
另一方面，控制栅电极CG和存储栅电极MG由硬掩模膜13覆盖而未被暴露，因此在步骤S24’的刻蚀工艺中不被刻蚀。
接下来，如图30所示，在半导体衬底1的整个主表面1a上形成用于MISFET Q1的栅极绝缘膜GI1（参见随后描述的图31）的绝缘膜3b（步骤S25’）。在该步骤S25’，在步骤S24’中形成的凹部14的底部露出的半导体衬底1的p阱PW2之上形成绝缘膜3b以与该p阱PW2相接触。对于绝缘膜3b，可以使用所谓的高k膜（即，高介电膜），并可以用作绝缘膜3b的材料示例如上所述。此外，对于绝缘膜3b，可以使用溅射法、ALD法或CVD法形成绝缘膜3b。
接下来，如图30所示，在半导体衬底1的整个主表面1a上（即在绝缘膜3b上）形成用于MISFET Q1的栅电极GE1的导电膜4e，以填充凹部14的内部（步骤S25’）。
用于栅电极GE1的导电膜4e可以是单层金属膜，但也可以是由一个或多个导电层构成的层叠膜。如图30所示，在导电膜4e是层叠膜的情况下，由金属膜形成至少与绝缘膜3b相接触的导电层，因此例如导电膜4e由与绝缘膜3b接触的金属膜4f和在该金属膜4f上形成的导电膜4g形成。因此，由导电膜4e构成的栅电极GE1（参见随后描述的图31）可被用作金属栅电极。
作为金属膜4f，可以优选地使用由氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、碳氮化钽(TaCN)膜或钨(W)膜等形成的金属膜。此外，从提升导电性的观点并且还从使得金属膜4f用作导电膜4g形成过程中的阻挡膜的观点来看，更优选地可以使用TiN膜作为金属膜4f。导电膜4g可以是与金属膜4f同一类型的金属膜，但也可以是不同类型的金属膜。
如图30所示，在导电膜4e由金属膜4f和该金属膜4f之上的导电膜4g的层叠膜形成的情况下，优选地使用ALD法形成金属膜4f。这是因为ALD法提供较慢的沉积速率，但能够使得形成的膜具有优秀的覆盖率并且在下层上引起的损伤较少。因此，通过使用ALD法形成金属膜4f，能够形成具有优秀的覆盖率的膜，并且还能够抑制或防止下层的绝缘膜3b上的损伤。随后，由于ALD法提供较慢的沉积速率，因此在金属膜4f上形成的导电膜4g更为优选地使用沉积速率比ALD法更快的沉积法（例如，PVD法，诸如溅射法）形成。此外，取决于导电膜4g的材料类型，例如在导电膜4g是硅膜的情况下，该导电膜4g也可以使用CVD法形成。
以此方式，在使用ALD法形成的金属膜4f上，使用沉积速率比ALD法更快的沉积法（例如，PVD法）沉积导电膜4g，于是能够缩短形成导电膜4e所需的时间并改善吞吐量。
在导电膜4e的总膜厚中，使用ALD法形成的金属膜4f的膜厚优选地是足够的厚度以确保覆盖率并得到抑制绝缘膜3b上损伤的效果。此外，在导电膜4e的总膜厚中，导电膜4g的膜厚度更优选地要大于使用ALD法形成的金属膜4f的膜厚度，于是能够有效缩短沉积导电膜4e所需的时间。此外，考虑到沉积时间的缩减，优选导电膜4g为单层，但是在其他方面，该导电膜4g也可以是由多个导电层构成的层叠膜。
接下来，如图31所示，去除凹部14外的导电膜4e而留下凹部14内的导电膜4e，由此形成栅电极GE1（步骤S26’）。
具体地，在步骤S26’，使用回刻法或CMP法等，去除凹部14外部的导电膜4g、金属膜4f和绝缘膜3b，并且留下凹部14中的导电膜4g、金属膜4f和绝缘膜3b。于是，形成由留在凹部14内的绝缘膜3b构成的绝缘膜部31b、由留在凹部14内的金属膜4f构成的金属膜部41f以及由导电膜4g构成的导电膜部41g。因此，去除硬掩模膜13并暴露层间绝缘膜12a的上表面，由此得到其中导电膜部41g经由绝缘膜部31b和金属膜部41f嵌入凹部14的状态。因此，通过由金属膜4f构成的金属膜部41f以及由导电膜4g构成的导电膜部41g形成栅电极GE1。此外，在半导体衬底1的p阱PW2和栅电极GE1之间，通过由绝缘膜3b构成的绝缘膜部31b形成栅极绝缘膜GI1。
在栅电极GE1的与栅极绝缘膜GI1相接触的部分中布置有由金属膜4f构成的金属膜部41f，于是栅电极GE1是金属栅电极。也就是说，通过由金属膜4f构成金属膜部41f，能够在无论导电膜部41g的材料如何的情况下都使得栅电极GE1用作金属栅电极。
此外，通过执行步骤S24’至步骤S26’的工艺，在MISFET Q1的n-型半导体区7c和n+型半导体区8c形成之后形成栅电极GE1作为金属栅电极，于是这便是所谓的后金属栅极工艺。此外，由高k膜（即高介电膜）形成的栅极绝缘膜GI1也在n-型半导体区7c和n+型半导体区8c形成之后适当地形成，于是这便是所谓的后高k工艺。
以此方式，如图31所示，在外围电路区1B中形成MISFET Q1。
接下来，在半导体衬底1的整个主表面1a上形成（即，沉积）层间绝缘膜12b作为绝缘膜（图6的步骤S27）。与层间绝缘膜12a一样，该层间绝缘膜12b由氧化硅膜的单膜或是氮化硅膜和氧化硅膜的层叠膜构成，并且可以使用诸如CVD法等来形成。在下文中，将层间绝缘膜12a和层间绝缘膜12b的层叠膜称为层间绝缘膜12。
接下来，形成延伸通过层间绝缘膜12的插塞PG（图6中的步骤S28）。首先，使用通过光刻法在层间绝缘膜12上形成的光致抗蚀剂图案（未示出）作为刻蚀掩模，干法刻蚀层间绝缘膜12以在层间绝缘膜12内形成接触孔CNT。接下来，在接触孔CNT内部形成由W等构成的导电插塞PG作为导体部。
为了形成插塞PG，例如在包括接触孔CNT内部的层间绝缘膜12之上形成由例如钛(Ti)膜、氮化钛(TiN)膜或其层叠膜构成的阻挡导体膜。随后，在该阻挡导体膜上形成由钨（W）膜等构成的主导体膜以填充接触孔CNT，并且进一步地通过CMP法或回刻法去除层间绝缘膜12上不需要的主导体膜和阻挡导体膜，由此能够形成如图32所示的插塞PG。注意，为了便于例示，在图32中将构成插塞PG的主导体膜和阻挡导体膜一体化示出。
接触孔CNT和嵌入其中的插塞PG在n+型半导体区8a、8b和8c上、在控制栅电极CG上、在存储栅电极MG上以及在栅电极GE1等上形成。在接触孔CNT的底部例如暴露有在n+型半导体区8a、8b和8c的表面上的金属硅化物层11的一部分、在控制栅电极CG表面上的金属硅化物层11的一部分或是在存储栅电极MG表面上的金属硅化物层11的一部分。可替换地，在接触孔CNT的底部例如暴露有栅电极GE1的表面上的金属硅化物层11的一部分。注意，图32示出了其中在n+型半导体区8b和8c的表面上的金属硅化物层11的一部分暴露在接触孔CNT的底部并与嵌入该接触孔CNT的插塞PG电耦接的截面。
接下来，如图1所示，在嵌入了插塞PG的层间绝缘膜12上形成作为第一层布线的布线M1（图6中的步骤S29）。在此，将描述其中例如使用单镶嵌技术作为镶嵌技术来形成布线M1的情况。
首先，在其中嵌入了插塞PG的层间绝缘膜12上形成绝缘膜15。该绝缘膜15还可以使用多个绝缘膜的层叠膜形成。接下来，使用光致抗蚀剂图案（未示出）作为刻蚀掩模，通过干法刻蚀在绝缘膜15的预定区域内形成布线槽。
随后在包括形成的布线槽的底部和侧壁的绝缘膜15上形成例如由氮化钛(TiN)膜、钽(Ta)膜或氮化钽(TaN)膜等构成的阻挡导体膜。随后，通过CVD法或溅射法等在阻挡导体膜上形成铜(Cu)种子层，并且进一步地使用电解电镀法等在种子层上形成镀铜(Cu)膜，并且该布线槽的内部由该镀Cu膜填充。随后，通过CMP法去除布线槽之外区域内的主导体膜和阻挡导体膜，并且形成含有嵌入在布线槽内的Cu作为主要材料的第一层布线M1。注意，在图1中，为了便于例示，一体化示出了布线M1中的阻挡导体膜、种子层和镀Cu膜。
布线M1经由插塞PG电耦接至存储单元MC1的半导体区MS、半导体区MD、控制栅电极CG和存储栅电极MG，以及MISFET Q1的n+型半导体区8c和栅电极GE1等。随后，通过双镶嵌法等形成在第二和后续层内的布线，但是在此省略对其的例示和描述。此外，布线M1以及布线M1的上层中的布线不限于镶嵌布线，而还可以通过使用于布线的导电膜图案化来形成并且例如还可以是钨(W)布线或铝(Al)布线等。
以此方式制造出如上使用图1描述的根据该第一实施例的半导体装置。注意，在图1中，关于层间绝缘膜12，没有示出层间绝缘膜12a和12b之间的界面，而是将层间绝缘膜12a和12b一体化示出。
<与绝缘膜形成相关联的金属膜的氧化>
如下将参考附图描述比较示例的半导体装置的制造方法。图33和图34是在制造过程期间比较示例的半导体装置的主要部分的截面图。
在比较示例的半导体装置的制造方法中，执行与图4中步骤S1至图6中步骤S29相对应的工艺，以制造与第一实施例的半导体装置相类似的半导体装置。
如图33所示，在比较示例的半导体装置的制造方法中，在与图4中步骤S6相对应的工艺中，例如残留金属膜4a以使得要留下的金属膜4a的外周位置变得与要在随后描述的步骤S9中留下的硅膜4b的区域的外周位置处于相同位置。因此，如图34所示，在比较示例的半导体装置的制造方法中，在与图4中步骤S9相对应的工艺中，要留下的硅膜4b的外周位置与已在与图4中的步骤S6相对应的工艺中留下的金属膜4a的外周位置处于相同位置。也就是说，在比较示例的半导体装置的制造方法中，在与图4中步骤S9相对应的工艺中，残留硅膜4b以使得金属膜4a的外周部不被硅膜4b覆盖，而是在硬掩模膜4c和硅膜4b的侧表面露出。
然而，本发明人的分析揭示出当在金属膜4a的外周部在硅膜4b的侧表面露出的状态下通过执行与图4的步骤S10相对应的工艺形成绝缘膜5时，在金属膜4a的外周部内，该金属膜4a可能会被氧化并且金属膜4a的膜厚可能会增加。特别地，本发明人的分析揭示出在例如绝缘膜5中的氧化硅膜5a通过以约1050℃的高温执行ISSG氧化处理而形成时，在金属膜4a的外周部内，该金属膜4a被氧化并且金属膜4a的膜厚显著增加。
图35和图36是示出了在比较示例中执行用于形成氧化硅膜的氧化处理之前和之后硅膜外周附近的截面形状的示意图。图35示出了执行氧化处理之前的截面形状，而图36示出了执行氧化处理之后的截面形状。图36示出了刚形成氧化硅膜5a之后的状态。
当金属膜4a由氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、碳氮化钽(TaCN)膜或钨(W)膜等构成时，该金属膜4a相比于硅膜4b很容易氧化。由此，如图35所示，在金属膜4a的外周部没有被硅膜4b覆盖而是在硅膜4b的侧面露出的情况下，该金属膜4a在执行用于形成氧化硅膜5a的氧化处理中很容易氧化。
因此，在执行用于形成氧化硅膜5a的氧化处理之后，如图36所示，金属膜4a的外周部被氧化且金属膜4a的膜厚增加。特别地，越靠近金属膜4a外周的部分越容易氧化，于是在金属膜4a的外周部内，金属膜4a的膜厚增加并且金属膜4a的外周部进入在金属膜4a厚度方向上膨胀的状态。氧化处理前后的这一形状改变降低了后续工艺的加工精度，于是也无法提升半导体装置的性能。
此外，在由上述膜等构成的金属膜4a内部，相比于硅膜4b内部更易于氧气扩散。由此，由于氧气扩散通过金属膜4a，不仅是金属膜4a的外周部，而且远离金属膜4a外周的部分也被氧化。因此，对于金属膜4a，在要形成栅电极GE1的区域内，由金属膜4a形成的金属膜部41a的膜厚可能增加，或者材料质量可能改变。
将高k膜用作栅极绝缘膜的理由在于例如与使用氧化硅膜作为栅极绝缘膜的情况相比，即便半导体元件被微型化，也能够在确保MISFET的栅极电容的同时增加栅极绝缘膜的膜厚。另一个理由是栅极绝缘膜膜厚的增加降低了栅极漏电流。此外，与由高k膜构成的栅极绝缘膜组合使用由金属栅电极构成的栅电极的理由在于相比于例如使用硅膜形成的栅电极的情况，抑制了由例如栅电极耗尽引起的半导体装置的特性（例如，阈值电压）波动。
然而，在该比较示例中，如上所述，在要形成栅电极GE1的区域内，由金属膜4a形成的金属膜部41a的膜厚可能增加，或者材料质量可能改变。由此，即便在直接使用金属膜4a作为栅电极GE1的情况下，或甚至在刻蚀并去除金属膜4a后形成的另一金属膜4f被设为栅电极GE1的情况下，栅电极GE1和栅极绝缘膜GI1之间的界面的状态可能波动。结果，半导体装置的特性（例如，阈值电压）可能波动，于是也无法提升半导体装置的性能。
进一步地，不仅可能氧化金属膜4a，还可能氧化绝缘膜3a。图36例示了其中绝缘膜3a的一部分被氧化的状态。当氮化钛等的金属膜4a被氧化时，氧气更可能通过金属膜4a穿透到绝缘膜3a内部，并且与接触金属膜4a的绝缘膜3a起反应。结果，可能会出现如上所述的相同问题，并且诸如阈值电压的特性可能会波动。
使用专利文献1描述的技术，在形成绝缘膜以使得覆盖用作MISFET的栅电极的硅膜的过程中，在硅膜侧表面暴露的金属膜被氧化。此外，使用专利文献2至4描述的技术，需要在硅膜侧表面露出的金属膜的侧表面上形成例如硅膜或氮化钛膜等的工艺，于是可能增加工艺总数。
另一方面，通过执行包括如下工艺的制造方法：在存储单元区1A内形成存储单元MC1；随后在外围电路区1B内形成金属膜4a；并在其后形成MISFET Q1，能够防止金属膜4a的氧化。然而，使用这一制造方法可能增加工艺总数。
<本实施例的主要特征和效果>
于是，在该第一实施例的半导体装置的制造方法中，在图4的步骤S6中，残留有金属膜4a以使得金属膜4a的外周位置相对于图4的步骤S9中要留下硅膜4b的区域外周的位置有所后退。随后，在图4的步骤S9中，在金属膜4a上残留有硅膜4b，以使得已在图4的步骤S6中留下的金属膜4a的外周部由硅膜4b覆盖。
图37和图38是示出了在第一实施例中执行用于形成氧化硅膜的氧化处理之前和之后硅膜外周附近的截面形状的示意图。图37示出了执行氧化处理之前的截面形状，而图38是执行氧化处理之后的截面形状。图38示出了刚形成氧化硅膜5a之后的状态。
如上所述，当由上述膜等形成金属膜4a时，硅膜4b相比于金属膜4a难以氧化，并且同样在硅膜4b内部，相比于在金属膜4a内部氧气更难以扩散。由此，如图37所示，在金属膜4a的外周部被硅膜4b覆盖而没有在硅膜4b的侧表面露出的情况下，如图38所示即便在执行用于形成氧化硅膜5a的氧化处理之后该金属膜4a的外周部也不被氧化。因此，金属膜4a的外周部不会进入金属膜4a厚度方向上的膨胀状态，形状在氧化处理前后没有变化，并且能够防止后续工艺中加工精度的降低，由此能够提升半导体装置的性能。
此外，由于金属膜4a的外周部未被氧化，因此还能够防止远离金属膜4a外周的部分的氧化。因此，在要形成栅电极GE1的区域内，能够防止金属膜4a膜厚增加，并且可以防止材料质量的改变。因此，在直接使用金属膜4a作为作为金属栅电极的栅电极GE1的情况下，能够防止栅电极GE1和栅极绝缘膜GI1之间的界面状态的波动，能够防止半导体装置的阈值电压的波动，并且能够提升半导体装置的性能。
可替换地，同样在去除金属膜部41a和绝缘膜部31a并且新形成用于栅极绝缘膜GI1的绝缘膜3b和用于栅电极GE1的导电膜4e的情况下，能够防止栅极绝缘膜GI1和栅电极GE1的形状精度改变及材料质量改变。因此，能够防止作为金属栅电极的栅电极GE1和栅极绝缘膜GI1之间的界面的状态波动，能够防止半导体装置的阈值电压的波动，并且能够提升半导体装置的性能。
根据这种制造方法，无需新添加在金属膜4a的侧表面上形成例如硅膜或氮化钛膜等的工艺，并且工艺总数不会增加。此外，相比于包括如下工艺的制造方法：在存储单元区1A内形成存储单元MC1；在上述工艺之后，在外围电路区1B内形成金属膜4a；以及在上述工艺之后，形成MISFET Q1，可以不增加工艺总数。
在此，在不考虑金属膜4a和硅膜4b的图案化的位置精度的情况下，使得金属膜4a的外周位置相对于硅膜4b的外周位置后退的距离DST1（参见图14）优选地例如不小于约10nm。也就是说，如果已在步骤S6中留下的金属膜4a的外周位置相对于要在步骤S9中留下的硅膜4b的外周位置回退不小于约10nm，则氧气不扩散通过硅膜4b，于是即便在例如其中执行ISSG氧化处理的情况下，也能够防止金属膜4a的氧化。
另一方面，认为金属膜4a和硅膜4b的图案化的位置精度为约20nm。因此，考虑到金属膜4a和硅膜4b的图案化的位置精度，距离DST1（参见图14）更优选地例如不小于约30nm。因此，例如即使在其中执行ISSG氧化处理的情况下，也能够更可靠防止金属膜4a的氧化。
然而，距离DST1的上述优选值受半导体装置的设计维度和各种其他条件影响，因此可能会由于包括氧化处理等的条件的各类工艺条件而进一步波动。因此，距离DST1（参见图14）进一步优选地例如不小于约100nm。因此，例如即使在其中执行各种氧化处理的情况下，也能够在不考虑工艺条件如何的情况下都进一步可靠防止金属膜4a的氧化。
注意，在平面图中，要在步骤S6中留下的金属膜4a的外周位置优选地远离元件隔离区IR2。使用这一布置能够防止氧气扩散通过在元件隔离区IR2中形成的元件隔离膜2。由此，相比于其中在步骤S6留下的金属膜4a的外周位置位于元件隔离区IR2之上的情况，能够在无论工艺条件如下的情况下（例如，即便在执行各种氧化处理的情况下）都进一步防止金属膜4a的氧化。
（第二实施例）
在用于第一实施例的半导体装置的制造方法中，应用其中在形成MISFET Q1的源极区或漏极区（其后也被称为源极/漏极区）之后形成栅电极GE1作为金属栅电极的所谓的后金属栅极工艺。与之相对，在用于第二实施例的半导体装置的制造方法中，应用其中在形成MISFET Q1的源极/漏极区之前形成栅电极GE1作为金属栅电极的所谓的先金属栅极工艺。
在该第二实施例的半导体装置中，在垂直于栅电极GE1的栅极宽度方向的截面内的存储单元MC1的结构和MISFET Q1的结构与使用图1描述的第一实施例的半导体装置的结构相同。此外，在用于该第二实施例的半导体装置的制造方法中，应用所谓的先金属栅极工艺。因此，MISFET Q1的栅电极GE1包括在第一实施例中使用图21等描述的由硅膜4b形成的导电膜部41b，来代替在第一实施例中使用图1描述的由导电膜4d形成的导电膜部41d。因此，该第二实施例的半导体装置具有在图1中由导电膜4d形成的导电膜部41d被硅膜4b形成的导电膜部41b代替的结构。
另一方面，在垂直于栅电极GE1的栅极长度方向的截面内的MISFET Q1的结构能够被优选地设为如下结构。
<在垂直于栅极长度方向的截面内(栅极宽度方向上)的半导体装置的结构>
图39是第二实施例的半导体装置的主要部分的截面图。图39示出了垂直于栅电极GE1的栅极长度方向的截面。也就是说，例示了栅极宽度方向上的结构。注意，在该第二实施例的半导体装置中，除了由金属膜4a形成的金属膜部41a和由硅膜4b形成的导电膜部41b之外的各个部分都与第一实施例的半导体装置的各个部分相同。因此，对具有与图1所示半导体装置的构件相同功能的构件附加相同符号，所述构件是图39所示半导体装置中除金属膜部41a和导电膜部41b之外的每个部分，并省略对其的重复解释。
如上所述，该第二实施例的半导体装置通过所谓的先金属栅极工艺形成，于是栅电极GE1由金属膜4a和金属膜4a上的硅膜4b形成。也就是说，栅电极GE1通过由与栅极绝缘膜GI1相接触的金属膜4a形成的金属膜部41a以及在金属膜4a之上由硅膜4b形成的导电膜部41b形成。栅电极GE1包括与栅极绝缘膜GI1相接触的金属膜4a，因此是所谓的金属栅电极。
对于金属膜4a，可以使用与第一实施例中的金属膜4a相同的金属膜。对于硅膜4b，可以使用与第一实施例中的硅膜4b相同的硅膜。
在该第二实施例中，在栅电极GE1的栅极宽度方向上的金属膜部41a的至少一个端部优选地由导电膜部41b覆盖。这一结构的形成是因为在随后描述的用于半导体装置的制造方法中，在通过使硅膜4b图案化来形成导电膜部41b的过程中，使硅膜4b图案化以使得金属膜部41a在栅电极GE1的栅极宽度方向上的一端由导电膜部41b覆盖。因此，在该第二实施例的半导体装置中，在图4的步骤S9在外围电路区1B内使硅膜4b图案化，于是在图4的步骤S10，在对半导体衬底1执行氧化处理的过程中，能够防止或抑制金属膜4a的氧化。
此外，在该第二实施例中，优选地在p阱PW2和元件隔离区IR2上形成栅极绝缘膜GI1，并且在元件隔离区IR2上布置有金属膜部41a的在栅电极GE1的栅极宽度方向上的一侧且由硅膜4b覆盖的那侧的端部。因此，同样在栅电极GE1的栅极宽度方向上的那一侧的p阱PW2的一部分内（该部分与元件隔离区IR2相邻），经由金属膜4a在栅极绝缘膜GI1上形成硅膜4b。因此，与其中硅膜4b直接而非经由金属膜4a形成的情况相比，能够抑制由硅膜4b形成的栅电极GE1耗尽而引起的半导体装置阈值电压波动。
<半导体装置的制造方法>
接下来将描述该第二实施例的半导体装置的制造方法。图40至图43是在制造过程期间第二实施例的半导体装置的主要部分的截面图。在图40至图43的截面图中示出的是垂直于栅电极GE1的栅极长度方向的截面。
在该第二实施例的半导体装置的制造方法中，半导体装置通过执行第一实施例的半导体装置的制造方法中图4的步骤S1至图5的步骤S20的工艺，随后不执行作为后金属栅极工艺的步骤的图6中的步骤S21至步骤S26的工艺来制造。
首先，执行用于使存储单元区1A的金属膜4a图案化的图4中的步骤S1至步骤S6的工艺。此时，垂直于栅电极GE1的栅极宽度方向的截面内的结构与第一实施例中使用图11描述的结构相同。另一方面，如图40所示，在垂直于栅电极GE1的栅极长度方向的截面中，金属膜4a中的在栅电极GE1的栅极宽度方向上的至少一个端部被布置在元件隔离区IR2之上。图40示出了其中金属膜4a的在栅电极GE1的栅极宽度方向上的另一端部也被布置在元件隔离区IR2之上的示例。
接下来，执行通过诸如干法刻蚀之类的刻蚀使硬掩模膜4c和硅膜4b图案化的图4中的步骤S7至步骤S9的工艺。此时，垂直于栅电极GE1的栅极宽度方向的截面内的结构与第一实施例中使用图14描述的结构相同。另一方面，如图41所示，在垂直于栅电极GE1的栅极长度方向的截面中，金属膜4a中的在栅电极GE1的栅极宽度方向上的至少一个端部由硅膜4b覆盖。图41示出了其中金属膜4a的在栅电极GE1的栅极宽度方向上的另一端部也被硅膜4b覆盖的示例。
接下来，执行图4的步骤S10的工艺以在半导体衬底1的整个主表面1a上形成用于存储晶体管的栅极绝缘膜的绝缘膜5。此时，垂直于栅电极GE1的栅极宽度方向的截面内的结构与第一实施例中使用图15描述的结构相同。另一方面，如图42所示，同样在垂直于栅电极GE1的栅极长度方向的截面中，形成绝缘膜5以覆盖外围电路区1B中残留的硬掩模膜4c和硅膜4b的表面。
同样在该第二实施例中，与第一实施例相同，在步骤S9，在金属膜4a上留有硅膜4b，使得已在步骤S6中残留的金属膜4a的外周部（即，已在步骤S6中残留的金属膜4a的侧表面）由硅膜4b覆盖，于是金属膜4a的外周部没有露出。因此，能够在半导体衬底1上执行用于形成绝缘膜5的氧化处理的过程中阻止或抑制金属膜4a的氧化。
接下来，执行使外围电路区1B内的硬掩模膜4c和硅膜4b图案化的图5中的步骤S11至步骤S15的工艺。此时，垂直于栅电极GE1的栅极宽度方向的截面内的结构与第一实施例中使用图21描述的结构相同。另一方面，如图43所示，在垂直于栅电极GE1的栅极长度方向的截面中，金属膜4a构成的金属膜部41a中的在栅电极GE1的栅极宽度方向上的至少一个端部由硅膜4b构成的导电膜部41b覆盖。这一结构的形成是因为在图5的步骤S15中，在通过使硅膜4b图案化来形成导电膜部41b时，硅膜4b被图案化以使得栅电极GE1的栅极宽度方向上的金属膜部41a的一端由导电膜部41b覆盖。
注意，图43示出了其中金属膜部41a的在栅电极GE1的栅极宽度方向上的另一端部没有被由硅膜4b构成的导电膜部41b覆盖的示例。然而，金属膜部41a的在栅电极GE1的栅极宽度方向上的另一端部可被由硅膜4b构成的导电膜部41b覆盖。
接下来，通过执行第一实施例的半导体装置的制造方法的图5中的步骤S16至步骤S20的工艺，形成金属硅化物层11。随后，不执行作为所谓的后金属栅极工艺的各步骤的图6中的步骤S21至步骤S26的工艺，执行图6中的步骤S27至步骤S29的工艺。此时，垂直于栅电极GE1的栅极宽度方向的截面内的结构与第一实施例中使用图1描述的结构相同。另一方面，如图39所示，在垂直于栅电极GE1的栅极长度方向的截面中，金属膜部41a中的在栅电极GE1的栅极宽度方向上的至少一个端部由导电膜部41b覆盖。
<本实施例的主要特征和效果>
在根据该第二实施例的半导体装置的制造方法中，与根据第一实施例的半导体装置的制造方法相同，在图4的步骤S6中，留下金属膜4a以使得金属膜4a的外周位置相对于图4的步骤S9中要留下硅膜4b的区域的外周位置有所后退。随后，在图4的步骤S9中，在金属膜4a上残留有硅膜4b，以使得已在图4的步骤S6中留下的金属膜4a的外周部由硅膜4b覆盖。
因此，如同第一实施例一样，能够防止金属膜4a的氧化，并且在要形成栅电极GE1的区域内，能够防止由金属膜4a构成的金属膜部41a膜厚的增加，并且能够防止材料质量的改变。因此，如同第一实施例一样，例如能够防止栅电极GE1和栅极绝缘膜GI1之间的界面的状态波动，能够防止半导体装置的阈值电压的波动，并且能够提升半导体装置的性能。
另一方面，与第一实施例不同的是，该第二实施例的半导体装置使用所谓的先金属栅极工艺制造。也就是说，将已在半导体衬底1上执行氧化处理的过程中形成的金属膜部41a和由硅膜4b构成的导电膜部41b原样用作作为金属栅电极的栅电极GE1。由此，相比于第一实施例，防止栅电极GE1和栅极绝缘膜GI1之间的界面的状态波动的效果以及防止半导体装置的阈值电压的波动的效果变得更大。因此，相比于第一实施例，改善半导体装置性能的效果变得更大。
（第三实施例）
在第一实施例和第二实施例中，描述了其内混载有非易失性存储器和带金属栅电极的MISFET的半导体装置及其制造方法。另一方面，在第一实施例和第二实施例中描述的半导体装置的制造方法也可被应用于其内混载有除非易失性存储器之外的半导体元件以及带金属栅电极的MISFET的半导体装置的制造方法。其后，将描述混载有DRAM和带金属栅电极的MISFET的半导体装置及其制造方法作为第三实施例。
<半导体装置的结构>
图44是第三实施例的半导体装置的主要部分的截面图。图45是第三实施例的半导体装置内的存储单元的等效电路图。如图45所示，DRAM的一个存储单元MC2包括作为控制晶体管的MISFET Q2和电容性元件CP1。
该第三实施例的半导体装置包括半导体衬底1。半导体衬底1可以是与第一实施例的半导体装置的半导体衬底1相同的半导体衬底。
该第三实施例的半导体装置包括在半导体衬底1的主表面1a侧上的存储单元区1C和外围电路区1B。MISFET Q1在外围电路区1B中形成，而在存储单元区1C中则形成有包括在DRAM的存储单元MC2中的MISFET Q2。外围电路区1B和MISFET Q1的结构与第一实施例的半导体装置内的外围电路区1B和MISFET Q1的结构相同，于是省略对其的解释。
在存储单元区1C中，半导体装置包括有源区AR1和元件隔离区IR1。元件隔离区IR1用于隔离元件，并且在元件隔离区IR1中形成有元件隔离膜2。有源区AR1由元件隔离区IR1限定并由元件隔离区IR1与其他有源区电气隔离，并且在有源区AR1中形成有p阱PW1。在p阱PW1中形成有上述MISFET Q2。
如图44所示，MISFET Q2包括由n-型半导体区7a和7b以及n+型半导体区8a和8b构成的半导体区、在p阱PW1上形成的栅极绝缘膜GI2以及在栅极绝缘膜GI2上形成的栅电极GE2。n-型半导体区7a和7b以及n+型半导体区8a和8b在半导体衬底1的p阱PW1内部形成。
栅极绝缘膜GI2由绝缘膜3a构成。绝缘膜3a可以是与MISFETQ1的绝缘膜3a相同的层的绝缘膜。
栅电极GE2由硅膜4b和硅膜4b之上的金属膜4h构成。硅膜4b可以是与第一实施例中的硅膜4b相同的硅膜。在硅膜4b侧壁的表面上形成有侧壁绝缘膜16。对于金属膜4h，例如可以使用钨(W)膜等。
硬掩模膜4c在金属膜4h上形成。对于硬掩模膜4c，可以使用与第一实施例中的硬掩模膜4c相同的膜。
由n-型半导体区7a和7b以及n+型半导体区8a和8b构成的半导体区域是其内引入了用于MISFET Q2的n型杂质的源极和漏极半导体区域，并且设有LDD结构。该n-型半导体区7a和7b以及n+型半导体区8a和8b可以是分别与第一实施例中的n-型半导体区7a和7b以及n+型半导体区8a和8b相同的半导体区域。
与在MISFET Q1的栅电极GE2的侧壁上相同，在栅电极GE2的侧壁上也形成有由绝缘膜构成的侧壁间隔物SW。
与在MISFET Q1的n+型半导体区8c上相同，在MISFET Q2的n+型半导体区8a和8b上形成有金属硅化物层11。
注意，尽管例示被省略，但是在存储单元区1C内，形成DRAM的电容性元件连同作为控制晶体管的MISFET Q2一起在布线M1上形成。
图44示出了如同第一实施例一样由所谓的后金属栅极工艺制造的半导体装置。然而，同样在该第三实施例中，半导体装置可以由先金属栅极工艺代替后金属栅极工艺来制造。在此情况下，优选地如第二实施例中使用图39所述，在MISFET Q1中，在栅电极GE1的栅极宽度方向上的金属膜部41a中的至少一个端部使用由硅膜4b构成的导电膜部41b覆盖以代替由导电膜4d构成的导电膜部41d的覆盖。
<半导体装置的制造方法>
接下来将描述该第三实施例的半导体装置的制造方法。图46和图47是在制造过程期间第三实施例的半导体装置的主要部分的截面图。
首先，执行用于使金属膜4a图案化的图4中的步骤S1至步骤S6的工艺，并在随后执行用于使硬掩模膜4c和硅膜4b图案化的图4中的步骤S7至步骤S9的工艺。然而，用于该第三实施例的半导体装置的制造方法与用于第一实施例的半导体装置的制造方法的不同之处在于在图4中步骤S7和步骤S8之间形成（即，沉积）金属膜4h。对于该金属膜4h，例如可如上所述通过CVD法形成W膜。
在图4中步骤9的工艺执行之后的截面结构与在第一实施例中使用图14描述的结构相同，除了在硅膜4b和硬掩模膜4c之间形成金属膜4h之外。也就是说，如图46所示，同样在该第三实施例中，如同第一实施例一样，在金属膜4a上残留硅膜4b以使得金属膜4a的外周部由硅膜4b覆盖。
注意，如图46所示，在直至图4的步骤S9的工艺被执行之后，在作为外围电路区1B之外区域的存储单元区1C中，形成由硅膜4b和金属膜4h构成的栅电极GE2，并且形成由绝缘膜3a构成的栅极绝缘膜GI2。
接下来，代替图4的步骤S10的工艺执行步骤S110的工艺。在该步骤S110中，对半导体衬底1执行氧化处理。例如，在金属膜4h由W膜构成的情况下，通过例如在湿度10%的大气压大气下，以750℃约60分钟的条件执行ISSG氧化，如图47所示，金属膜4h的侧面表面未被氧化，而在存储单元区1C中，硅膜4b的侧壁表面被氧化以形成侧壁绝缘膜16。
随后，通过执行图5中的步骤S15至图6中的步骤S29的工艺而不执行图5中的步骤S11至步骤S14的工艺，在外围电路区1B中形成栅电极GE1，并由此制造如图44所示的半导体装置。
注意，同样在该第三实施例中，半导体装置可以由先金属栅极工艺代替后金属栅极工艺来制造。也就是说，半导体装置可以通过执行图5中的步骤S15至步骤S20的工艺，并在随后执行图6中的步骤S27至步骤S29的工艺，而不执行图6中的步骤S21至步骤S26的工艺（这些工艺是后金属栅极工艺的工艺）来制造。
<本实施例的主要特征和效果>
如同第一实施例一样，同样在该第三实施例中，在图4的步骤S6中，残留有金属膜4a以使得金属膜4a的外周位置相对于图4的步骤S9中要留下硅膜4b的区域外周的位置有所后退。随后，在图4的步骤S9中，在金属膜4a上残留有硅膜4b，以使得已在图4的步骤S6中留下的金属膜4a的外周部由硅膜4b覆盖。因此，在对半导体衬底1执行氧化处理从而在硅膜4b（在外围电路区1B之外的区域内被图案化）表面上形成绝缘膜的过程中，由于留在外围电路区1B中的金属膜4a的外周部被硅膜4b所覆盖，因此能够防止金属膜4a的氧化。
由此，能够防止或抑制对DRAM的存储单元MC2的MISFET Q2中的栅电极GE2的损害。因此，能够提升DRAM的诸如刷新特性的存储器特性并且改善半导体装置的性能。
也就是说，第一实施例和第二实施例的半导体装置制造方法能够广泛地应用于包括如下工艺的半导体装置制造方法：在特定区域内使硅膜图案化之后并在不同于该特定区域的区域内形成金属栅电极之前，在该不同区域内残留有金属膜和硅膜的同时对半导体衬底执行氧化处理。同样在此情况下，能够防止或抑制残留金属膜的氧化，并由此能够改善半导体装置的性能。
（第四实施例）
用于在第一实施例和第二实施例中描述的半导体装置的制造方法还能够应用于其内混载有CMOS图像传感器和有金属栅电极的MISFET的半导体装置的制造方法。其后，将描述其内混载有CMOS图像传感器和带金属栅电极的MISFET的半导体装置及其制造方法作为第四实施例。
<半导体装置的结构>
图48是第四实施例的半导体装置的主要部分的截面图。图49是示出了第四实施例的半导体装置中的CMOS图像传感器的像素的配置例的等效电路图。如图49所示，CMOS图像传感器的像素PU包括光电二极管PD和四个MISFET（RST、TX、SEL和AMI）。这些MISFET是n沟道型，其中RST是重置晶体管、TX是传送晶体管、SEL是选择晶体管而AMI是放大晶体管。
第四实施例的半导体装置包括半导体衬底1。半导体衬底1可以是与第一实施例的半导体装置的半导体衬底1相同的半导体衬底。
第四实施例的半导体装置包括在半导体衬底1的主表面1a侧上的像素区1D和外围电路区1B。MISFET Q1在外围电路区1B内形成，而在像素区1D中则形成上述四个MISFET。图48示出了在像素区1D内形成的四个MISFET中的传送晶体管TX。外围电路区1B和MISFET Q1的结构与第一实施例的半导体装置内的外围电路区1B和MISFET Q1的结构相同，于是省略对其的解释。
在像素区1D中，半导体装置包括有源区AR1和元件隔离区IR1。元件隔离区IR1用于隔离元件，并且在元件隔离区IR1中形成有元件隔离膜2。有源区AR1由元件隔离区IR1限定并由元件隔离区IR1与其他有源区电气隔离，并且在有源区AR1中形成有p阱PW1。在p阱PW1中形成有上述传送晶体管TX。
如图48所示，传送晶体管TX包括由n-型半导体区7a和7b以及n+型半导体区8a和8b构成的半导体区、在p阱PW1上形成的栅极绝缘膜GI3以及在栅极绝缘膜GI3上形成的栅电极GE3。n-型半导体区7a和7b以及n+型半导体区8a和8b在半导体衬底1的p阱PW1内部形成。
栅极绝缘膜GI3由绝缘膜3a构成。绝缘膜3a可以是与MISFETQ1的绝缘膜3a相同的层的绝缘膜。
栅电极GE3由硅膜4b构成。硅膜4b可以是与第一实施例中的硅膜4b相同的硅膜。在硅膜4b侧壁的表面上形成有侧壁绝缘膜16。
硬掩模膜4c在硅膜4b上形成。在该第四实施例中，例如可以使用氧化硅膜作为硬掩模膜4c。
由n-型半导体区7a和7b以及n+型半导体区8a和8b构成的半导体区域是其内引入了n型杂质的传送晶体管TX的源极和漏极半导体区域，并且设有LDD结构。该n-型半导体区7a和7b以及n+型半导体区8a和8b可以是分别与第一实施例中的n-型半导体区7a和7b以及n+型半导体区8a和8b相同的半导体区域。可替换地，可以不形成n-型半导体区7a和7b，而通过将图48中形成n-型半导体区7a和7b的区域分别设为n+型半导体区8a和8b，使得上述半导体区域不设有LDD结构。
与在MISFET Q1的栅电极GE1的侧壁上相同，在栅电极GE3的侧壁上也形成有由绝缘膜构成的侧壁间隔物SW。
注意，如图48所示，不同于在MISFET Q1的n+型半导体区8c之上，在传送晶体管TX的n+型半导体区8a和8b的上部内可以不形成金属硅化物层11。
图48示出了如同第一实施例一样由所谓的后金属栅极工艺制造的半导体装置。然而，同样在该第四实施例中，半导体装置可以由先金属栅极工艺代替后金属栅极工艺来制造。在此情况下，优选地如第二实施例中使用图39所述，在MISFET Q1中，在栅电极GE1的栅极宽度方向上的金属膜部41a的至少一个端部使用由硅膜4b构成的导电膜部41b覆盖以代替由导电膜4d构成的导电膜部41d的覆盖。
接下来，将描述在像素区1D中形成的像素PU的操作。
如图49所示，光电二极管PD和传送晶体管TX在地电势GND和节点n1之间串联耦接。重置晶体管RST则耦接在节点n1和电源电势VDD之间。电源电势VDD是电源电势线的电势。在电源电势VDD和输出线OL之间串联耦接着选择晶体管SEL和放大晶体管AMI。放大晶体管AMI的栅电极耦接至节点n1。此外，重置晶体管RST的栅电极耦接至重置线LRST。进一步地，选择晶体管SEL的栅电极耦接至选择线SL，而传送晶体管TX的栅电极则耦接至传送线LTX。
例如，施加至传送线LTX和重置线LRST的电压上行至H电平，以将传送晶体管TX和重置晶体管RST设为导通状态。结果会放电并耗尽光电二极管PD的电荷。随后，将传送晶体管TX设为截止状态。
随后，例如在诸如相机的电子装置的机械快门打开的情况下，快门打开期间由入射辐射生成电荷，并且这些电荷被存储在光电二极管PD内。也就是说，光电二极管PD接收入射光并生成电荷。
随后，在快门关闭之后，施加至重置线LRST的电压下行至L电平以将重置晶体管RST设为截止状态。进一步地，施加至选择线SL和传送线LTX的电压上行至H电平以将选择晶体管SEL和传送晶体管TX设为导通状态。因此，由光电二极管PD生成的电荷被传送至传送晶体管TX的节点n1侧上的端部。此时，节点n1的电势改变到取决于从光电二极管PD传送的电荷的值，并且该值由放大晶体管AMI放大并出现在输出线OL上。输出线OL的这一电势被读取作为输出信号。
<半导体装置的制造方法>
接下来将描述该第四实施例的半导体装置的制造方法。图50和图51是在制造过程期间第四实施例的半导体装置的主要部分的截面图。
首先，执行用于使金属膜4a图案化的图4中的步骤S1至步骤S6的工艺，并在随后执行用于使硬掩模膜4c和硅膜4b图案化的图4中的步骤S7至步骤S9的工艺。
在执行图4中的步骤S9的工艺之后的截面结构与第一实施例中使用图14描述的结构相同。也就是说，如图50所示，同样在该第四实施例中，如同第一实施例一样，在金属膜4a上残留硅膜4b以使得金属膜4a的外周部由硅膜4b覆盖。
注意，如图50所示，在直至图4的步骤S9的工艺被执行之后，在作为外围电路区1B之外区域的像素区1D中，形成由硅膜4b构成的栅电极GE3，并且形成由绝缘膜3a构成的栅极绝缘膜GI3。
接下来，代替图4的步骤S10的工艺执行步骤S210的工艺。在该步骤S210，通过对半导体衬底1执行氧化处理，如图51所示，在像素区1D内硅膜4b的侧壁表面的氧化形成侧壁绝缘膜16。
随后，通过执行图5中的步骤S15至图6中的步骤S29的工艺而不执行图5中的步骤S11至步骤S14的工艺，在外围电路区1B中形成栅电极GE1，并由此制造如图48所示的半导体装置。
注意，同样在该第四实施例中，半导体装置可以由先金属栅极工艺代替后金属栅极工艺来制造。也就是说，半导体装置可以通过执行图5中的步骤S15至步骤S20的工艺，并在随后执行图6中的步骤S27至步骤S29的工艺，而不执行图6中的步骤S21至步骤S26的工艺（这些工艺是后金属栅极工艺的工艺）来制造。
<本实施例的主要特征和效果>
如同第一实施例一样，同样在该第四实施例中，在图4的步骤S6中，残留有金属膜4a以使得金属膜4a的外周位置相对于图4的步骤S9中要留下硅膜4b的区域外周的位置有所后退。随后，在图4的步骤S9中，在金属膜4a上残留有硅膜4b，以使得已在图4的步骤S6中留下的金属膜4a的外周部由硅膜4b覆盖。因此，为了在外围电路区1B之外的区域内被图案化的硅膜4b的表面形成绝缘膜而对半导体衬底1执行氧化处理之际，由于留在外围电路区1B中的金属膜4a的外周部被硅膜4b所覆盖，因此能够防止金属膜4a的氧化。
因此，例如在CMOS图像传感器的像素PU的传送晶体管TX内，能够防止或抑制对栅电极GE3的损害。因此，能够提升CMOS图像传感器的检测特性并且能够改善半导体装置的性能。
已经根据各实施例具体描述了由本发明人做出的本发明。然而显见的是，本发明不限于这些实施例，并且可以在不背离本发明主旨的情况下做出各种修改。

Claims (20)

1.一种半导体装置的制造方法，包括如下步骤：
(a)制备半导体衬底；
(b)在所述半导体衬底的第一主表面侧上的第一区域内并在所述半导体衬底的所述第一主表面侧上的第二区域内，在所述半导体衬底的所述第一主表面上形成第一绝缘膜；
(c)在所述第一区域和所述第二区域内，在所述第一绝缘膜之上形成第一导电膜；
(d)去除所述第一区域内的所述第一导电膜并保留在所述第二区域的一部分内的所述第一导电膜；
(e)在所述第一区域和所述第二区域内，在所述半导体衬底的所述第一主表面上形成第二导电膜，包括在步骤(d)中保留的所述第一导电膜之上形成第二导电膜；
(f)使所述第一区域内的所述第二导电膜图案化，并且在所述第二区域内保留第一导电膜之上的第二导电膜，使得步骤(d)中保留的所述第一导电膜的外周部由所述第二导电膜所覆盖；
(g)在步骤(f)之后，氧化所述第二导电膜的表面；以及
(h)在步骤(g)之后，在所述第二区域中，使所述第二导电膜、所述第一导电膜和所述第一绝缘膜图案化，由此形成由所述第一绝缘膜构成的第一膜部、由所述第一膜部之上的所述第一导电膜构成的第二膜部、以及由所述第二膜部之上的所述第二导电膜构成的第三膜部。
2.如权利要求1所述的半导体装置的制造方法，还包括如下步骤：
(i)形成第二绝缘膜以覆盖所述第一膜部、所述第二膜部和所述第三膜部；
(j)抛光所述第二绝缘膜，从而暴露所述第三膜部的上表面；
(k)在步骤(j)之后，去除所述第三膜部以由此形成凹部并且在所述凹部的底部露出所述第二膜部；
(l)在步骤(k)之后，在所述凹部的底部露出的所述第二膜部之上形成第三导电膜，由此使用所述第三导电膜来填充所述凹部的内部；以及
(m)在步骤(l)之后，去除所述凹部之外的所述第三导电膜，由此形成由所述第一膜部构成的第一栅极绝缘膜以及由所述第二膜部和所述第三导电膜构成的第一栅电极。
3.如权利要求2所述的半导体装置的制造方法，
其中在步骤(f)中，在第一区域内，使所述第二导电膜和所述第一绝缘膜图案化，以形成由所述第一绝缘膜构成的第二栅极绝缘膜以及由所述第二导电膜构成的第二栅电极，以及
其中在步骤(g)中，所述第二栅电极的表面被氧化。
4.如权利要求3所述的半导体装置的制造方法，
其中步骤(g)包括如下步骤：
(g1)在所述半导体衬底的所述第一主表面上、在所述第二栅电极的表面上并且在步骤(f)中保留在所述第二区域内的所述第二导电膜的表面上，形成其内具有电荷存储部的第三绝缘膜；
(g2)在所述第三绝缘膜之上形成第四导电膜；
(g3)回刻所述第四导电膜，由此经由所述第三绝缘膜在所述第二栅电极的侧壁之上保留所述第四导电膜，从而形成第三栅电极；以及
(g4)去除所述第三绝缘膜的未由所述第三栅电极覆盖的部分并且保留所述第三栅电极和所述半导体衬底之间以及所述第二栅电极和所述第三栅电极之间的所述第三绝缘膜，以及
其中在步骤(g1)中，在形成所述第三绝缘膜时氧化所述第二栅电极的表面。
5.如权利要求4所述的半导体装置的制造方法，
其中所述第三绝缘膜包括第一氧化硅膜、所述第一氧化硅膜之上的第一氮化硅膜、以及所述第一氮化硅膜之上的第二氧化硅膜，
其中步骤(g1)包括如下步骤：
(g5)在所述半导体衬底的所述第一主表面上、在所述第二栅电极的表面上并且在步骤(f)中保留在所述第二区域内的所述第二导电膜的表面上，形成所述第一氧化硅膜；
(g6)在所述第一氧化硅膜之上形成所述第一氮化硅膜；以及
(g7)在所述第一氮化硅膜之上形成所述第二氧化硅膜。
6.如权利要求4所述的半导体装置的制造方法，
其中所述半导体装置包括非易失性存储器，以及
其中所述第二栅电极和所述第三栅电极是构成所述非易失性存储器的栅电极。
7.如权利要求1所述的半导体装置的制造方法，
其中所述第一导电膜包括氮化钛膜、氮化钽膜、氮化钨膜、碳化钛膜、碳化钽膜、碳化钨膜、碳氮化钽膜或钨膜，以及
其中所述第二导电膜包括硅膜。
8.如权利要求1所述的半导体装置的制造方法，还包括如下步骤：
(i)形成第二绝缘膜以覆盖所述第一膜部、所述第二膜部和所述第三膜部；
(j)抛光所述第二绝缘膜以暴露所述第三膜部的上表面；
(k)在步骤(j)之后，去除所述第三膜部、所述第二膜部和所述第一膜部，由此形成凹部并且在所述凹部的底部露出所述半导体衬底；
(l)在步骤(k)之后，在所述凹部的底部露出的所述半导体衬底之上形成第三绝缘膜；
(m)在步骤(l)之后，在所述第三绝缘膜之上形成第三导电膜，由此使用所述第三导电膜来填充所述凹部的内部；以及
(n)在步骤(m)之后，去除所述凹部之外的所述第三导电膜，由此形成由所述第三绝缘膜构成的第一栅极绝缘膜以及由所述第三导电膜构成的第一栅电极。
9.如权利要求8所述的半导体装置的制造方法，
其中在步骤(f)中，在第一区域内，使所述第二导电膜和所述第一绝缘膜图案化，以形成由所述第一绝缘膜构成的第二栅极绝缘膜以及由所述第二导电膜构成的第二栅电极，以及
其中在步骤(g)中，所述第二栅电极的表面被氧化。
10.如权利要求9所述的半导体装置的制造方法，
其中步骤(g)包括如下步骤：
(g1)在所述半导体衬底的所述第一主表面上、在所述第二栅电极的表面上并且在步骤(f)中保留在所述第二区域内的所述第二导电膜的表面上，形成其内具有电荷存储部的第四绝缘膜；
(g2)在所述第四绝缘膜之上形成第四导电膜；
(g3)回刻所述第四导电膜，由此经由所述第四绝缘膜在所述第二栅电极的侧壁之上保留所述第四导电膜，从而形成第三栅电极；以及
(g4)去除所述第四绝缘膜的未由所述第三栅电极覆盖的部分并且保留所述第三栅电极和所述半导体衬底之间以及所述第二栅电极和所述第三栅电极之间的所述第四绝缘膜，以及
其中在步骤(g1)中，在形成所述第四绝缘膜时氧化所述第二栅电极的表面。
11.如权利要求10所述的半导体装置的制造方法，
其中所述第四绝缘膜包括第一氧化硅膜、所述第一氧化硅膜之上的第一氮化硅膜、以及所述第一氮化硅膜之上的第二氧化硅膜，以及
其中步骤(g1)包括如下步骤：
(g5)在所述半导体衬底的所述第一主表面上、在所述第二栅电极的表面上并且在步骤(f)中保留在所述第二区域内的所述第二导电膜的表面上，形成所述第一氧化硅膜；
(g6)在所述第一氧化硅膜之上形成所述第一氮化硅膜；以及
(g7)在所述第一氮化硅膜之上形成所述第二氧化硅膜。
12.如权利要求1所述的半导体装置的制造方法，
其中在步骤(h)中，形成由所述第一膜部构成的第一栅极绝缘膜以及由所述第二膜部和所述第三膜部构成的第一栅电极。
13.如权利要求12所述的半导体装置的制造方法，
其中在步骤(f)中，在第一区域内，使所述第二导电膜和所述第一绝缘膜图案化，以形成由所述第一绝缘膜构成的第二栅极绝缘膜以及由所述第二导电膜构成的第二栅电极，以及
其中在步骤(g)中，所述第二栅电极的表面被氧化。
14.如权利要求13所述的半导体装置的制造方法，
其中步骤(g)包括如下步骤：
(g1)在所述半导体衬底的所述第一主表面上、在所述第二栅电极的表面上并且在步骤(f)中保留在所述第二区域内的所述第二导电膜的表面上，形成其内具有电荷存储部的第二绝缘膜；
(g2)在所述第二绝缘膜之上形成第三导电膜；
(g3)回刻所述第三导电膜，由此经由所述第二绝缘膜在所述第二栅电极的侧壁之上保留所述第三导电膜，从而形成第三栅电极；以及
(g4)去除所述第二绝缘膜的未由所述第三栅电极覆盖的部分并且保留所述第三栅电极和所述半导体衬底之间以及所述第二栅电极和所述第三栅电极之间的所述第二绝缘膜，以及
其中在步骤(g1)中，在形成所述第二绝缘膜时氧化所述第二栅电极的表面。
15.如权利要求12所述的半导体装置的制造方法，
其中在步骤(h)中，所述第二膜部和所述第三膜部被形成为使得所述第二膜部中的在所述第一栅电极的栅极宽度方向上的一个端部由所述第三膜部覆盖。
16.如权利要求15所述的半导体装置的制造方法，
其中在步骤(a)中，制备包括如下的所述半导体衬底：在所述半导体衬底的所述第一主表面侧上的第一区域内形成的第一有源区；以及在所述半导体衬底的所述第一主表面侧上的第一区域内形成并且限定所述第一有源区的第一元件隔离区，并且
其中在步骤(h)中，在所述第一有源区之上形成所述第一膜部，并且所述第二膜部被形成为使得所述第二膜部中的所述栅极宽度方向上的所述一个端部被布置在所述第一元件隔离区之上。
17.一种半导体装置，包括：
半导体衬底；
在所述半导体衬底之上形成的第一栅极绝缘膜；以及
在所述第一栅极绝缘膜之上形成的第一栅电极，
其中所述第一栅电极包括：
在所述第一栅极绝缘膜之上由所述第一导电膜构成的第一膜部；以及
在所述第一膜部之上由所述第二导电膜构成的第二膜部，并且
其中所述第一膜部中的所述第一栅电极的栅极宽度方向上的一个端部由所述第二膜部所覆盖。
18.如权利要求17所述的半导体装置，还包括：
在所述半导体衬底的第一主表面侧上的第一区域内形成的第一有源区；以及
在所述半导体衬底的所述第一主表面侧上的第一区域内形成并且限定所述第一有源区的第一元件隔离区，
其中所述第一栅极绝缘膜被形成在所述第一有源区之上，并且
其中所述第一膜部中的在所述栅极宽度方向上的所述一个端部被布置在所述第一元件隔离区之上。
19.如权利要求17所述的半导体装置，
其中所述第一栅极绝缘膜在所述半导体衬底的第一主表面侧上的第一区域内形成，所述半导体装置还包括：
在所述半导体衬底的第一主表面侧上的第二区域内，在所述半导体衬底之上形成的第二栅极绝缘膜；
在所述第二栅极绝缘膜之上形成的第二栅电极；
在所述第二区域内在所述半导体衬底之上形成并邻近所述第二栅电极的第三栅电极；以及
在所述第三栅电极和所述半导体衬底之间以及所述第二栅电极和所述第三栅电极之间形成并且其内具有电荷存储部的第一绝缘膜。
20.如权利要求19所述的半导体装置，
其中所述半导体装置包括在所述半导体衬底的所述第一主表面侧上的所述第二区域内形成的非易失性存储器，以及
其中所述第二栅电极和所述第三栅电极是构成所述非易失性存储器的栅电极。
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