CN101308847A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体装置及其制造方法。N型MIS晶体管NTr包括形成在半导体衬底100的第一活性区域100a上的第一栅极绝缘膜105a与形成在第一栅极绝缘膜上的第一栅电极108a；P型MIS晶体管PTr包括形成在半导体衬底的第二活性区域100b上且由与第一栅极绝缘膜不同的绝缘材料形成的第二栅极绝缘膜103b以及形成在第二栅极绝缘膜上的第二栅电极108b。第一栅电极和第二栅电极的上部区域在元件隔离区域上相互电连接，下部区域夹着由与第一栅极绝缘膜相同的绝缘材料形成的侧壁绝缘膜105xy而彼此分开。于是，在第一MIS晶体管和第二MIS晶体管中高精度地实现由不同的绝缘材料形成的栅极绝缘膜。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法。特别涉及一种N型MISFET和P型MISFET具有由不同的绝缘材料构成的栅极绝缘膜的半导体装置及其制造方法。
背景技术
伴随着半导体集成电路装置的高集成化和高速化，MISFET的微细化在不断地深入，以氧化铝(Al2O3)、氧化铪(HfO2)以及硅酸铪(HfSiO2)为代表的由电介质材料构成的栅极绝缘膜正代替现有的由氧化硅膜(或者硅化氧化氮化膜)构成的栅极绝缘膜步入实用阶段。因为与氧化硅膜相比这样的电介质膜的介电常数非常大，所以能够使物理膜厚厚一些，从而能够避免产生伴随着由氧化硅膜构成的栅极绝缘膜的薄膜化所导致的栅极漏电流增大的问题。但在用多晶硅膜作为形成在由这样的电介质膜构成的栅极绝缘膜的栅电极的情况下，特别是在P型MISFET中，阈值电压会由于被称为费米能级钉扎效应(Fermi Level Pinning)的现象(参考例如非专利文献1)而产生偏移(shift)，装置性能会恶化。因此，尽管构成N型MISFET(以下称其为N型MIS晶体管)的栅极绝缘膜能够用电介质膜，构成P型MISFET(以下称其为P型MIS晶体管)的栅极绝缘膜(换句话说，必须由相互不同的绝缘材料构成N型MIS晶体管和P型MIS晶体管的栅极绝缘膜)却不能够使用电介质膜。
备受关注的是具有栅电极使用金属膜的金属栅电极的MISFET，用它来解决伴随着栅极绝缘膜的极薄膜化所造成的多晶硅栅电极的耗尽电容的明显化问题以及硼在沟道区域穿透的问题。
这里，在栅电极使用多晶硅膜的情况下，通过在构成N型MIS晶体管的多晶硅栅电极中注入n型杂质，在构成P型MIS晶体管的多晶硅栅电极中注入p型杂质来构成双栅极结构。相对于此，在栅电极使用金属膜的情况下，通过在N型MIS晶体管和P型MIS晶体管中分别形成金属栅电极来构成双金属栅电极结构。
这样一来，通过在N型MIS晶体管和P型MIS晶体管中采用由不同的金属材料构成的金属栅电极，便根据MIS晶体管的导电型控制金属栅电极的工作函数(参考例如非专利文献2及非专利文献3)。而且，因为金属栅电极材料的工作函数在很大程度上依赖于栅极绝缘膜的材料，所以要想实现MIS晶体管的高性能化，则需要在N型MIS晶体管和P型MIS晶体管中分别最佳化地形成栅极绝缘膜(参考例如非专利文献4)。
《非专利文献1》C.Hobbs et al.，“Fermi Level Pinning at the PolySi/Metal Oxide Interface”，VLSI Tech.Digest 2003
《非专利文献2》S.B.Samavedam et al.，“Dual-Metal Gate CMOS with HfO2 Gate Dielectric”，IEDM Tech.Digest 2002
《非专利文献3》Z.B.Zhang et al.，“Integration of Dual MetalGate CMOS with TaSiN(NMOS)and Ru(PMOS)Gate Electrodeson HfO2 Gate Dielectric”，VLSI Tech.Digest 2005
《非专利文献4》S.C.Song et al.，“Highly Manufacturable 45nmLSTP CMOSFETs Using Novel Dual High-k and Dual Metal Gate CMOS Integration”，VLSI Tech.Digest 2006
发明内容
-发明要解决的问题-
然而，当在N型MIS晶体管和P型MIS晶体管中分别由不同的绝缘材料形成栅极绝缘膜时，则存在以下问题。
这里，作为在N型MIS晶体管和P型MIS晶体管中分别形成栅极绝缘膜的方法，有以下几种。
在半导体衬底的整个上表面形成N型MIS晶体管用(以下简单地称其为“nMIS用”)栅极绝缘膜形成膜以后，再在nMIS用栅极绝缘膜形成膜上形成将N型MIS形成区域覆盖起来且使P型MIS形成区域开着口的抗蚀膜。之后，用抗蚀膜作掩模进行蚀刻来将nMIS用栅极绝缘膜形成膜中从抗蚀膜的开口露出的部分除去后，再通过灰化处理来除去抗蚀膜。这样便在半导体衬底的N型MIS形成区域上形成了nMIS用栅极绝缘膜形成膜(说明省略，在后工序的图案化工序中成为nMIS用栅极绝缘膜)。
之后，在半导体衬底的整个上表面形成P型MIS晶体管用(以下简单地称其为“pMIS用”)栅极绝缘膜形成膜以后，再在pMIS用栅极绝缘膜形成膜上形成使N型MIS形成区域开着口且将P型MIS形成区域覆盖起来的抗蚀膜。之后，用抗蚀膜作掩模进行蚀刻来将pMIS用栅极绝缘膜形成膜中从抗蚀膜的开口露出的部分除去后，再通过灰化处理来除去抗蚀膜。这样便在半导体衬底的P型MIS形成区域上形成了pMIS用栅极绝缘膜形成膜(说明省略，在后工序的图案化工序中成为pMIS用栅极绝缘膜)。
在上述方法下，在通过蚀刻将pMIS用栅极绝缘膜形成膜中从抗蚀膜的开口露出的部分(换句话说，pMIS用栅极绝缘膜形成膜中形成在nMIS用栅极绝缘膜形成膜上的部分)除去之际存在以下问题，不除去pMIS用栅极绝缘膜形成膜下的nMIS用栅极绝缘膜形成膜，就非常难以选择性地仅除去pMIS用栅极绝缘膜形成膜。因此，便有不能够高精度地形成nMIS用栅极绝缘膜，N型MIS晶体管的元件特性恶化之虞。
补充说明一下，在上述方法中，是以在形成nMIS用栅极绝缘膜形成膜之后再形成pMIS用栅极绝缘膜形成膜的情况为具体例做说明的，与此相反，在在形成pMIS用栅极绝缘膜形成膜之后再形成nMIS用栅极绝缘膜形成膜的情况下，也有不能够高精度地形成pMIS用栅极绝缘膜，P型MIS晶体管的元件特性恶化之虞。
而且，在上述方法下，因为在利用灰化处理来除去形成在nMIS用栅极绝缘膜形成膜上的抗蚀膜之际，抗蚀膜下的nMIS用栅极绝缘膜形成膜遭到了破坏，所以有nMIS用栅极绝缘膜的界面电位增加，N型MIS晶体管的元件特性恶化之虞。而且，因为在利用灰化处理来除去形成在pMIS用栅极绝缘膜形成膜上的抗蚀膜之际，抗蚀膜下的pMIS用栅极绝缘膜形成膜遭到了破坏，所以有P型MIS晶体管的元件特性恶化之虞。因此，有不能够高精度地形成nMIS用、pMIS用栅极绝缘膜，N型、P型MIS晶体管的元件特性恶化之虞。
本发明正是为解决上述问题而研究开发出来的，其目的在于：在包括第一MIS晶体管和第二MIS晶体管的半导体装置中，在第一MIS晶体管和第二MIS晶体管中高精度地实现由不同的绝缘材料形成的栅极绝缘膜。
-用以解决技术问题的技术方案-
为实现上述目的，本发明所涉及的半导体装置，包括：第一金属绝缘体半导体晶体管和第二金属绝缘体半导体晶体管。第一金属绝缘体半导体晶体管包括：半导体衬底的被元件隔离区域包围的第一活性区域、形成在第一活性区域上的第一栅极绝缘膜、以及形成在第一栅极绝缘膜上的第一栅电极。第二金属绝缘体半导体晶体管包括：半导体衬底的被元件隔离区域包围的第二活性区域、形成在第二活性区域上且由与第一栅极绝缘膜不同的绝缘材料形成的第二栅极绝缘膜、以及形成在第二栅极绝缘膜上的第二栅电极。在位于第一活性区域与第二活性区域之间的元件隔离区域上，第一栅电极和第二栅电极的上部区域相互电连接，同时，第一栅电极和第二栅电极的下部区域夹着由与第一栅极绝缘膜相同的绝缘材料形成的侧壁绝缘膜而彼此分开。
根据本发明所涉及的半导体装置，因为能够在第一MIS晶体管和第二MIS晶体管中高精度地实现由不同的绝缘材料形成的第一、第二栅极绝缘膜，所以能够提供具有所希望的元件特性的第一、第二MIS晶体管。
最好是，在本发明所涉及的半导体装置中，第二栅电极，由形成在第二栅极绝缘膜上的第一电极和形成在第一电极上的第二电极构成；侧壁绝缘膜形成在第一电极的侧面上。
最好是，在本发明所涉及的半导体装置中，第一电极由第一硅膜构成；第二电极由第二硅膜构成；第一栅电极由形成在第一栅极绝缘膜上的第二硅膜构成；第二电极与第一栅电极形成为一体。
最好是，在本发明所涉及的半导体装置中，第一栅电极由形成在第一栅极绝缘膜上的第三电极和形成在第三电极上的第四电极构成；侧壁绝缘膜形成在第一电极和第三电极之间。
最好是，在本发明所涉及的半导体装置中，第一电极由第一硅膜构成；第二电极由第二硅膜构成；第三电极由第三硅膜构成；第四电极由第二硅膜构成；第二电极与第四电极形成为一体。
最好是，在本发明所涉及的半导体装置中，第一电极由第一金属膜构成；第二电极由硅膜构成；第三电极由第二金属膜构成；第四电极由硅膜构成；第二电极与第四电极形成为一体。
这样一来，在具有金属栅电极的半导体装置中，也能够在第一MIS晶体管和第二MIS晶体管中高精度地实现由不同的绝缘材料形成的第一、第二栅极绝缘膜。
最好是，在本发明所涉及的半导体装置中，第一金属膜与第二金属膜由材料或者组成比相互不同的金属材料形成。
最好是，在本发明所涉及的半导体装置中，第一栅电极由第二硅膜构成；第二栅电极由第一硅膜构成；第一栅电极和第二栅电极，由于形成在第二硅膜上的第一硅化物层和形成在第一硅膜上的第二硅化物层在侧壁绝缘膜上相连接而电连接。
最好是，在本发明所涉及的半导体装置中，进一步包括：形成在第一栅电极上的第一硅化物层、以及形成在第二栅电极上的第二硅化物层。
最好是，在本发明所涉及的半导体装置中，第一栅电极由全硅化的第一硅化物膜构成；第二栅电极由全硅化的第二硅化物膜构成。
这样一来，在具有全硅化栅电极的半导体装置中，也能够在第一MIS晶体管和第二MIS晶体管中高精度地实现由不同的绝缘材料形成的第一、第二栅极绝缘膜。
最好是，在本发明所涉及的半导体装置中，第一硅化物膜由硅化镍膜构成；第二硅化物膜由富镍的硅化物膜构成。
最好是，在本发明所涉及的半导体装置中，第一栅极绝缘膜由电介质膜构成；第二栅极绝缘膜由氧化硅膜或者氮氧化硅膜构成。
最好是，在本发明所涉及的半导体装置中，电介质膜由金属氧化膜构成。
最好是，在本发明所涉及的半导体装置中，电介质膜中含有铪、钽、锆、钛、铝、钪、钇以及镧的氧化物中的至少一种氧化物。
最好是，在本发明所涉及的半导体装置中，第一栅极绝缘膜由第一电介质膜构成；第二栅极绝缘膜由第二电介质膜构成；第一电介质膜和第二电介质膜由材料或者组成比相互不同的绝缘材料形成。
最好是，在本发明所涉及的半导体装置中，进一步包括第三金属绝缘体半导体晶体管，该第三金属绝缘体半导体晶体管具有半导体衬底的被元件隔离区域包围的第三活性区域、形成在第三活性区域上的第三栅极绝缘膜以及形成在第三栅极绝缘膜上的第三栅电极；第三栅极绝缘膜的膜厚比第二栅极绝缘膜的膜厚厚，且第三栅极绝缘膜由与第二栅极绝缘膜相同的绝缘材料形成。
这样一来，在具有I/O系(Input/Output)系晶体管(换句话说，相当于具有膜厚较厚的第三栅极绝缘膜的第三MIS晶体管)的半导体装置中，也能够在第一MIS晶体管和第二MIS晶体管中高精度地实现由不同的绝缘材料形成的第一、第二栅极绝缘膜。
最好是，在本发明所涉及的半导体装置中，进一步包括：形成在第一栅电极的侧面上的第一侧壁、形成在第一活性区域的第一侧壁的外侧的第一源极·漏极区域、形成在第二栅电极的侧面上的第二侧壁、以及形成在第二活性区域的第二侧壁的外侧的第二源极·漏极区域。
最好是，在本发明所涉及的半导体装置中，进一步包括：形成在第一源极·漏极区域上的第三硅化物层、以及形成在第二源极·漏极区域上的第四硅化物层。
最好是，在本发明所涉及的半导体装置中，侧壁绝缘膜与第一栅极绝缘膜形成为一体。
最好是，在本发明所涉及的半导体装置中，侧壁绝缘膜与第一栅极绝缘膜分开形成。
最好是，在本发明所涉及的半导体装置中，第一金属绝缘体半导体晶体管是N型金属绝缘体半导体晶体管；第二金属绝缘体半导体晶体管是P型金属绝缘体半导体晶体管。
为达成上述目的，本发明所涉及的半导体装置的制造方法是这样的，该半导体装置包括：具有第一栅极绝缘膜及第一栅电极的第一金属绝缘体半导体晶体管、以及具有第二栅极绝缘膜及第二栅电极的第二金属绝缘体半导体晶体管。该半导体装置的制造方法包括：工序a，在半导体衬底形成由元件隔离区域包围的第一活性区域及第二活性区域，与工序b，在第一活性区域上形成第一栅极绝缘膜及第一栅电极，同时在第二活性区域上形成第二栅极绝缘膜及第二栅电极；第二栅极绝缘膜由与第一栅极绝缘膜不同的绝缘材料形成；在工序b中，在位于第一活性区域与第二活性区域之间的元件隔离区域上，第一栅电极和第二栅电极的上部区域相互电连接，同时，第一栅电极和第二栅电极的下部区域夹着由与第一栅极绝缘膜相同的绝缘材料形成的侧壁绝缘膜而形成。
根据本发明的半导体装置的制造方法，因为能够在第一MIS晶体管和第二MIS晶体管中高精度地实现由不同的绝缘材料形成的第一、第二栅极绝缘膜，所以能够提供具有所希望的元件特性的第一、第二MIS晶体管。
最好是，在本发明所涉及的半导体装置的制造方法中，工序b包括：工序b1，在第二活性区域上形成第二栅极绝缘膜形成膜与第一电极形成膜，工序b2，在工序b1之后，在半导体衬底上形成第一栅极绝缘膜形成膜，工序b3，除去第一电极形成膜上的第一栅极绝缘膜形成膜，来让第一栅极绝缘膜形成膜残留在第一活性区域上，工序b4，在工序b3之后，在半导体衬底上形成第二电极形成膜，以及工序b5，将第一活性区域上的第二电极形成膜及第一栅极绝缘膜形成膜图案化，来形成由第一栅极绝缘膜形成膜构成的第一栅极绝缘膜以及由第二电极形成膜构成的第一栅电极，同时，将第二活性区域上的第二电极形成膜与第一电极形成膜、以及第二栅极绝缘膜形成膜图案化，来形成由第二栅极绝缘膜形成膜构成的第二栅极绝缘膜以及由第一电极形成膜与第二电极形成膜构成的第二栅电极。
这样一来，便能够在在第二栅极绝缘膜形成膜上夹着第一电极形成膜形成了第一栅极绝缘膜形成膜的状态下，除去第一电极形成膜上的第一栅极绝缘膜形成膜。因此，能够有选择地仅除去第一电极形成膜上的第一栅极绝缘膜形成膜(换句话说，蚀刻不会破坏第二栅极绝缘膜形成膜)来让第一栅极绝缘膜形成膜残留在第一活性区域上。
因此，能够在第一MIS晶体管和第二MIS晶体管中高精度地实现由不同的绝缘材料形成的第一、第二栅极绝缘膜。
最好是，在本发明所涉及的半导体装置的制造方法中，工序b，包括：工序b1，在第二活性区域上形成第二栅极绝缘膜形成膜以及第一电极形成膜，工序b2，在工序b1之后，在半导体衬底上形成第一栅极绝缘膜形成膜以及第二电极形成膜，工序b3，除去第一电极形成膜上的第一栅极绝缘膜形成膜及第二电极形成膜，来让第一栅极绝缘膜形成膜及第二电极形成膜残留在第一活性区域上，工序b4，在工序b3之后，在半导体衬底上形成第三电极形成膜，以及工序b5，将第一活性区域上的第三电极形成膜与第二电极形成膜、以及第一栅极绝缘膜形成膜图案化，来形成由第一栅极绝缘膜形成膜构成的第一栅极绝缘膜以及由第二电极形成膜与第三电极形成膜构成的第一栅电极，同时，将第二活性区域上的第三电极形成膜与第一电极形成膜、以及第二栅极绝缘膜形成膜图案化，来形成由第二栅极绝缘膜形成膜构成的第二栅极绝缘膜以及由第一电极形成膜与第三电极形成膜构成的第二栅电极。
这样一来，便能够在在第二栅极绝缘膜形成膜上夹着第一电极形成膜形成了第一栅极绝缘膜形成膜的状态下，除去第一电极形成膜上的第一栅极绝缘膜形成膜。因此，能够有选择地仅除去第一电极形成膜上的第一栅极绝缘膜形成膜来让第一栅极绝缘膜形成膜残留在第一活性区域上。
而且，这样一来，还能够在在第一栅极绝缘膜形成膜上形成第二电极形成膜的状态下除去第一电极形成膜上的第一栅极绝缘膜形成膜(换句话说，不需要形成在第一栅极绝缘膜形成膜上的抗蚀膜，即能够除去第一电极形成膜上的第一栅极绝缘膜形成膜)。因此，第一栅极绝缘膜形成膜便不可能由于除去抗蚀膜而遭到破坏。
因此，能够在第一MIS晶体管和第二MIS晶体管中高精度地实现由不同的绝缘材料形成的第一、第二栅极绝缘膜。
最好是，在本发明所涉及的半导体装置的制造方法中，工序b，包括：工序b1，在第二活性区域上形成第二栅极绝缘膜形成膜及第一电极形成膜，工序b2，在工序b1之后，在半导体衬底上形成第一栅极绝缘膜形成膜及第二电极形成膜，工序b3，除去第一电极形成膜上的第一栅极绝缘膜形成膜及第二电极形成膜，来让第一栅极绝缘膜形成膜及第二电极形成膜残留在第一活性区域上，以及工序b4，将第一活性区域上的第二电极形成膜及第一栅极绝缘膜形成膜图案化，来形成由第一栅极绝缘膜形成膜构成的第一栅极绝缘膜以及由第二电极形成膜构成的第一栅电极，同时，将第二活性区域上的第一电极形成膜及第二栅极绝缘膜形成膜图案化，来形成由第二栅极绝缘膜形成膜构成的第二栅极绝缘膜以及由第一电极形成膜构成的第二栅电极。
这样一来，便能够在在第二栅极绝缘膜形成膜上夹着第一电极形成膜形成了第一栅极绝缘膜形成膜的状态下，除去第一电极形成膜上的第一栅极绝缘膜形成膜。因此，能够有选择地仅除去第一电极形成膜上的第一栅极绝缘膜形成膜来让第一栅极绝缘膜形成膜残留在第一活性区域上。
而且，这样一来，还能够在在第一栅极绝缘膜形成膜上形成第二电极形成膜的状态下除去第一电极形成膜上的第一栅极绝缘膜形成膜。因此，第一栅极绝缘膜形成膜便不可能由于除去抗蚀膜而遭到破坏。
因此，能够在第一MIS晶体管和第二MIS晶体管中高精度地实现由不同的绝缘材料形成的第一、第二栅极绝缘膜。
最好是，在本发明所涉及的半导体装置的制造方法中，进一步包括具有第三栅极绝缘膜与第三栅电极的第三金属绝缘体半导体晶体管；工序a包括在半导体衬底形成由元件隔离区域包围的第三活性区域的工序；工序b包括在第三活性区域上形成第三栅极绝缘膜及第三栅电极的工序；第三栅极绝缘膜的膜厚比第二栅极绝缘膜的膜厚厚，且第三栅极绝缘膜由与第二栅极绝缘膜相同的绝缘材料形成。
最好是，在本发明所涉及的半导体装置的制造方法中，工序b包括：工序b1，在第三活性区域上形成第三栅极绝缘膜形成膜，工序b2，在工序b1之后，在第二活性区域上形成第二栅极绝缘膜形成膜，工序b3，在第二栅极绝缘膜形成膜及第三栅极绝缘膜形成膜上形成第一电极形成膜；工序b4，在工序b3之后，在半导体衬底上形成第一栅极绝缘膜形成膜，工序b5，除去第一电极形成膜上的第一栅极绝缘膜形成膜，来让第一栅极绝缘膜形成膜残留在第一活性区域上，工序b6，在工序b5之后，在半导体衬底上形成第二电极形成膜，以及工序b7，将第一活性区域上的第二电极形成膜及第一栅极绝缘膜形成膜图案化，来形成由第一栅极绝缘膜形成膜构成的第一栅极绝缘膜以及由第二电极形成膜构成的第一栅电极，同时，将第二活性区域上的第二电极形成膜与第一电极形成膜、以及第二栅极绝缘膜形成膜图案化，来形成由第二栅极绝缘膜形成膜构成的第二栅极绝缘膜以及由第一电极形成膜与第二电极形成膜构成的第二栅电极，进一步将第三活性区域上的第二电极形成膜与第一电极形成膜、以及第三栅极绝缘膜形成膜图案化，来形成由第三栅极绝缘膜形成膜构成的第三栅极绝缘膜以及由第一电极形成膜与第二电极形成膜构成的第三栅电极。
这样一来，在具有I/O系(Input/Output)系晶体管(换句话说，相当于具有膜厚较厚的第三栅极绝缘膜的第三MIS晶体管)的半导体装置中，也能够在第一MIS晶体管和第二MIS晶体管中高精度地实现由不同的绝缘材料形成的第一、第二栅极绝缘膜。
最好是，在本发明所涉及的半导体装置的制造方法中，该半导体装置的制造方法进一步包括：工序c，在第一栅电极的侧面上形成第一侧壁，同时在第二栅电极的侧面上形成第二侧壁，工序d，在工序c之后，在第一活性区域的第一侧壁的外侧形成第一源极·漏极区域，以及工序e，在工序c之后，在第二活性区域的第二侧壁的外侧形成第二源极·漏极区域。
最好是，在本发明所涉及的半导体装置的制造方法中，工序b包括：工序b1，在第二活性区域上形成第二栅极绝缘膜形成膜与第一硅膜，工序b2，在工序b1之后，在半导体衬底上形成第一栅极绝缘膜形成膜，工序b3，除去第一硅膜上的第一栅极绝缘膜形成膜，来让第一栅极绝缘膜形成膜残留在第一活性区域上，工序b4，在工序b3之后，在半导体衬底上形成第二硅膜，工序b5，将第一活性区域上的第二硅膜及第一栅极绝缘膜形成膜图案化，来形成由第一栅极绝缘膜形成膜构成的第一栅极绝缘膜以及由第二硅膜构成的第一硅栅电极，同时，将第二活性区域上的第二硅膜与第一硅膜、以及第二栅极绝缘膜形成膜图案化，来形成由第二栅极绝缘膜形成膜构成的第二栅极绝缘膜以及由第一硅膜与第二硅膜构成的第二硅栅电极，以及工序b6，在工序b5之后，将第一硅栅电极全硅化来形成第一栅电极，同时将第二硅栅电极全硅化来形成第二栅电极。
这样一来，在具有全硅化栅电极的半导体装置中，也能够在第一MIS晶体管和第二MIS晶体管中高精度地实现由不同的绝缘材料形成的第一、第二栅极绝缘膜。
最好是，在本发明所涉及的半导体装置的制造方法中，第一栅极绝缘膜由电介质膜构成；第二栅极绝缘膜由氧化硅膜或者氮氧化硅膜构成。
-发明的效果-
根据本发明所涉及的半导体装置及其制造方法，在包括第一MIS晶体管(N型MIS晶体管)和第二MIS晶体管(P型MIS晶体管)的半导体装置中，因为能够在N型MIS晶体管和P型MIS晶体管中高精度地实现由不同的绝缘材料形成的栅极绝缘膜，所以能够提供具有所希望的元件特性的N型MIS晶体管及P型MIS晶体管。
附图的简单说明
图1是显示本发明的第一个实施例所涉及的半导体装置的结构的俯视图。
图2(a)及图2(b)是显示本发明的第一个实施例所设计的半导体装置的结构的剖面图。
图3(a)到图3(c)是按照工序的进行顺序显示本发明第一个实施例所涉及的半导体装置的制造方法的栅极宽度方向的主要工序剖面图。
图4(a)到图4(c)是按照工序的进行顺序显示本发明第一个实施例所涉及的半导体装置的制造方法的栅极宽度方向的主要工序剖面图。
图5(a)到图5(c)是按照工序的进行顺序显示本发明第一个实施例所涉及的半导体装置的制造方法的栅极长度方向的主要工序剖面图。
图6(a)与图6(b)是按照工序的进行顺序显示本发明第一个实施例所涉及的半导体装置的制造方法的栅极长度方向的主要工序剖面图。
图7是图4(a)所示的剖面图的放大剖面图。
图8(a)到图8(d)是按照工序的进行顺序显示本发明第二个实施例所涉及的半导体装置的制造方法的栅极宽度方向的主要工序剖面图。
图9(a)到图9(d)是按照工序的进行顺序显示本发明第三个实施例所涉及的半导体装置的制造方法的栅极宽度方向的主要工序剖面图。
图10是从栅极宽度方向显示的本发明第三个实施例所涉及的半导体装置的结构的剖面图。
图11(a)到图11(c)是按照工序的进行顺序显示本发明第四个实施例所涉及的半导体装置的制造方法的栅极宽度方向的主要工序剖面图。
图12(a)到图12(c)是按照工序的进行顺序显示本发明第四个实施例所涉及的半导体装置的制造方法的栅极宽度方向的主要工序剖面图。
图13(a)到图13(c)是按照工序的进行顺序显示本发明第五个实施例所涉及的半导体装置的制造方法的栅极宽度方向的主要工序剖面图。
图14(a)到图14(c)是按照工序的进行顺序显示本发明第六个实施例所涉及的半导体装置的制造方法的栅极长度方向的主要工序剖面图。
图15(a)到图15(c)是按照工序的进行顺序显示本发明第六个实施例所涉及的半导体装置的制造方法的栅极长度方向的主要工序剖面图。
图16(a)到图16(c)是按照工序的进行顺序显示本发明第六个实施例所涉及的半导体装置的制造方法的栅极长度方向的主要工序剖面图。
图17(a)到图17(c)是按照工序的进行顺序显示本发明第六个实施例所涉及的半导体装置的制造方法的栅极长度方向的主要工序剖面图。
图18是从栅极宽度方向显示的本发明第六个实施例所涉及的半导体装置的结构的剖面图。
图19(a)到图19(d)是按照工序的进行顺序显示本发明第七个实施例所涉及的半导体装置的制造方法的栅极宽度方向的主要工序剖面图。
图20(a)到图20(c)是按照工序的进行顺序显示本发明第七个实施例所涉及的半导体装置的制造方法的栅极长度方向的主要工序剖面图。
图21是从栅极宽度方向显示的本发明第七个实施例所涉及的半导体装置的结构的剖面图。
图22(a)到图22(c)是从栅极宽度方向显示的侧壁绝缘膜的形成区域的剖面图。
具体实施方式
下面，参考附图说明本发明的各个实施例。
(第一个实施例)
下面，参考图1、图2(a)及图2(b)对本发明的第一个实施例所涉及的半导体装置进行说明。图1是显示本发明的第一个实施例所涉及的半导体装置的结构的俯视图。补充说明一下，图中，左侧所示的“N”表示N型MIS形成区域，右侧所示的“P”表示P型MIS形成区域。而且，在图中，N型MIS形成区域N和P型MIS形成区域P的交界所示的“Bnp”表示阱交界。图2(a)和图2(b)是显示本发明的第一个实施例所涉及的半导体装置的结构的剖面图。具体而言，图2(a)是栅极长度方向的剖面图，更详细地讲，左侧所示的剖面图是图1所示的IIal-IIal线的剖面图，右侧所示的剖面图是图1所示的IIar-IIar线的剖面图。补充说明一下，该图中，为使图示简略化，示出的是N型MIS形成区域N和P型MIS形成区域P相邻的情况。另一方面，图2(b)是栅极宽度方向的剖面图，更详细地讲，是图1所示的IIb-IIb线的剖面图。
如图1所示，在N型MIS形成区域形成有由元件隔离区域101包围且由半导体衬底构成的第一活性区域100a；在P型MIS形成区域形成有由元件隔离区域101包围且由半导体衬底构成的第二活性区域100b。在第一活性区域100a上形成有在其侧面形成有第一侧壁110a的第一栅电极108a；在第二活性区域100b上形成有在其侧面形成有第二侧壁110b的第二栅电极108b。在第一、第二活性区域100a、100b的第一、第二侧壁110a、110b的外侧形成有第一、第二源极·漏极区域(未示)、形成有通过形成在第一、第二源极·漏极区域的上部的第三、第四硅化物层(未示)与第一、第二源极·漏极区域电连接的第一、第二接触柱塞117a、117b。
如图2(a)所示，半导体衬底100的上部形成有元件隔离区域101，该元件隔离区域101是将绝缘膜埋入沟渠内而形成的，将N型MIS形成区域和P型MIS形成区域分隔开。在N型MIS形成区域设有N型MIS晶体管NTr；在P型MIS形成区域设有P型MIS晶体管PTr。
这里，如图2(a)所示，N型MIS晶体管NTr包括以下部分，即，形成在半导体衬底100的N型MIS形成区域的p型阱区域102a、半导体衬底100的由元件隔离区域101包围的第一活性区域100a、形成在第一活性区域100a上的第一栅极绝缘膜105a、形成在第一栅极绝缘膜105a上且由第二电极106a构成的第一栅电极108a、形成在第一栅电极108a的侧面上的第一侧壁110a、形成在第一活性区域100a的第一栅电极108a的外侧的第一延伸区域109a、形成在第一活性区域100a的第一侧壁110a的外侧的第一源极·漏极区域111a、形成在第一栅电极108a的上部的第一硅化物层112a以及形成在第一源极·漏极区域111a的上部的第三硅化物层113a。
另一方面，如图2(a)所示，P型MIS晶体管PTr包括以下部分，即，形成在半导体衬底100的P型MIS形成区域的n型阱区域102b、半导体衬底100的由元件隔离区域101包围的第二活性区域100b、形成在第二活性区域100b上的第二栅极绝缘膜103b、形成在第二栅极绝缘膜103b上且由第一电极104b和第二电极106b构成的第二栅电极108b、形成在第二栅电极108b的侧面上的第二侧壁110b、形成在第二活性区域100b的第二栅电极108b的外侧的第二延伸区域109b、形成在第二活性区域100b的第二侧壁110b外侧的第二源极·漏极区域111b、形成在第二栅电极108b的上部的第二硅化物层112b以及形成在第二源极·漏极区域111b的上部的第四硅化物层113b。
在半导体衬底100上形成有底层绝缘膜114来将第一、第二栅电极108a、108b以及第一、第二侧壁110a、110b覆盖起来。在底层绝缘膜114上形成有层间绝缘膜115。底层绝缘膜114和层间绝缘膜115中形成有通过第三、第四硅化物层113a、113b与第一、第二源极·漏极区域111a、111b电连接的第一、第二接触柱塞117、117b。
如图2(b)所示，半导体衬底100的上部形成有元件隔离区域101，该元件隔离区域101是将绝缘膜埋入沟渠内而形成的，将N型MIS形成区域和P型MIS形成区域分隔开。在半导体衬底100的N型MIS形成区域形成有p型阱区域102a，在半导体衬底100的P型MIS形成区域形成有n型阱区域102b。在N型MIS形成区域形成有半导体衬底100的由元件隔离区域101包围的第一活性区域100a，在P型MIS形成区域形成有半导体衬底100的由元件隔离区域101包围的第二活性区域100b。
在第一活性区域100a上夹着第一栅极绝缘膜105a形成有其上部具有第一硅化物层112a且由第二电极106a构成的第一栅电极108a；在第二活性区域100b上夹着第二栅极绝缘膜103b形成有其上部具有第二硅化物层112b且由第一电极104b和第二电极106b构成的第二栅电极108b。
在半导体衬底100上形成有底层绝缘膜114来将第一、第二栅电极108a、108b覆盖起来，在底层绝缘膜114上形成有层间绝缘膜115。
如图2(b)所示，在该实施例所涉及的半导体装置中，从N型MIS形成区域一侧的元件隔离区域101上到第一电极104b的侧面上形成有剖面形状呈“L”字形且由与第一栅极绝缘膜105a相同的绝缘材料形成的侧壁绝缘膜105xy。而且，第二电极106b与第一栅电极108a(第二电极106a)形成为一体。就这样，第一栅电极108a和第二栅电极108b的上部区域在元件隔离区域101上相互电连接，同时，第一栅电极108a和第二栅电极108b的下部区域夹着侧壁绝缘膜105xy而彼此分开。
下面，参考图3(a)～图3(c)、图4(a)～图4(c)、图5(a)～图5(c)以及图6(a)和图6(b)，对本发明的第一个实施例所涉及的半导体装置的制造方法进行说明。图3(a)～图3(c)、图4(a)～图4(c)、图5(a)～图5(c)以及图6(a)和图6(b)是按照工序进行的顺序显示本发明的第一个实施例所涉及的半导体装置的制造方法的主要工序剖面图。补充说明一下，图3(a)～图3(c)和图4(a)～图4(c)是栅极宽度方向的主要工序剖面图，图中，左侧表示N型MIS形成区域N，右侧表示P型MIS形成区域P。另一方面，图5(a)～图5(c)以及图6(a)和图6(b)表示栅极长度方向的主要工序剖面图，图中，为简化图示，左侧所示的N型MIS形成区域N与右侧所示的P型MIS形成区域P相邻。
首先，如图3(a)所示，利用例如埋入元件隔离(Shallow TrenchIsolation：STI)法在由例如p型硅形成的半导体衬底100的上部选择性地形成绝缘膜埋入沟渠内而形成的元件隔离区域101。这样一来，在N型MIS形成区域形成被元件隔离区域101包围且由半导体衬底100构成的第一活性区域100a；在P型MIS形成区域形成有被元件隔离区域101包围且由半导体衬底100构成的第二活性区域100b。之后，利用光刻法与离子注入法在半导体衬底100的N型MIS形成区域注入例如硼(B)等p型杂质，在半导体衬底100的P型MIS形成区域注入例如磷(P)等n型杂质之后，再利用例如850℃、30秒的热处理来在半导体衬底100的N型MIS形成区域形成p型阱区域102a；在半导体衬底100的P型MIS形成区域形成n型阱区域102b。
之后，如图3(b)所示，利用稀释氟酸处理将半导体衬底100的表面洗干净后，再利用例如ISSG(In-Situ Stream Generation)氧化法在第一活性区域100a及第二活性区域100b上形成由例如膜厚2nm的氧化硅膜构成的第二栅极绝缘膜形成膜103。接下来，利用例如CVD(ChemicalVapor Depositon)法在第二栅极绝缘膜形成膜103上沉积由例如膜厚20nm的多晶硅膜构成的第一电极形成膜104，之后，利用光刻法在半导体衬底100上形成使N型MIS形成区域开口且将P型MIS形成区域覆盖起来的抗蚀膜Re1。
之后，如图3(c)所示，以抗蚀膜Re1为掩模，通过干蚀刻依次除去第一电极形成膜104和第二栅极绝缘膜形成膜103中形成在N型MIS形成区域的部分。
就这样，如图3(c)所示，在第二活性区域100b上夹着由膜厚2nm的氧化硅膜构成的第二栅极绝缘膜形成膜103B形成了由膜厚20nm的多晶硅膜构成的第一电极形成膜104B。
之后，如图4(a)所示，除去抗蚀膜Re1之后，通过稀释氟酸处理将半导体衬底100的表面洗干净。之后再利用例如MOCVD(MetalOrganic Chemical Vapor Deposition)法在半导体衬底100的整个上表面上形成由例如膜厚2nm的电介质膜构成的第一绝缘膜105。
如图4(a)所示，此时，第一绝缘膜105具有：形成在第一、第二活性区域100a、100b上的第一栅极绝缘膜形成膜105AA、105BB以及形成在元件隔离区域101上的侧壁绝缘膜形成膜105XYZ。这里，如图7所示，侧壁绝缘膜形成膜105XYZ，由形成在N型MIS形成区域一侧的元件隔离区域101上的绝缘膜105Y、形成在第一电极形成膜104B的侧面上的绝缘膜105X以及形成在P型MIS形成区域一侧的元件隔离区域101上的绝缘膜105Z构成。
之后，利用光刻法在半导体衬底100上形成将N型MIS形成区域覆盖起来且使P型MIS形成区域开口的抗蚀膜Re2。
之后，如图4(b)所示，以抗蚀膜Re2为掩模利用干蚀刻或者湿蚀刻将第一绝缘膜105中从抗蚀膜Re2的开口露出的部分除去后，再除去抗蚀膜Re2。此时，因为第一绝缘膜(电介质膜)105具有与第一电极形成膜(多晶硅膜)104B不同的蚀刻特性，所以能够选择性地仅除去第一绝缘膜。
就这样，如图4(b)所示，除去第一电极形成膜104B上的第一栅极绝缘膜形成膜105BB，让第一栅极绝缘膜形成膜105A残留在第一活性区域100a上，同时将侧壁绝缘膜形成膜105XYZ中形成在第一电极形成膜104B上的部分(参考图7中的105Z)除去，而让侧壁绝缘膜形成膜105XY从N型MIS形成区域一侧的元件隔离区域101上一直残留到第一电极形成膜104B的侧面上(换句话说，让侧壁绝缘膜形成膜105XYZ中的绝缘膜(参考图7中的105Y)和绝缘膜(参考图7中的105X)残留下来)。
之后，如图4(c)所示，利用例如CVD法在半导体衬底100的整个上表面沉积由例如膜厚120nm的多晶硅膜构成的第二电极形成膜之后，再利用化学机械研磨(CMP)法，对第二电极形成膜的表面进行平坦化处理。这样就在半导体衬底100的N型MIS形成区域上形成了由膜厚100nm的多晶硅膜构成的第二电极形成膜106A，同时在半导体衬底100的P型MIS形成区域上形成了由膜厚80nm的多晶硅膜构成的第二电极形成膜106B。
就这样，如图4(c)所示，在第一活性区域100a上夹着由膜厚2nm的电介质膜构成的第一栅极绝缘膜形成膜105A形成了由膜厚100nm的多晶硅膜构成的第二电极形成膜106A。另一方面，在第二活性区域100b上夹着由膜厚2nm的氧化硅膜构成的第二栅极绝缘膜形成膜103B依次形成了由膜厚20nm的多晶硅膜构成的第一电极形成膜104B和由膜厚80nm的多晶硅膜构成的第二电极形成膜106B。
之后，利用光刻法与离子注入法在N型MIS形成区域的第二电极形成膜106A中注入例如磷(P)等n型杂质，另一方面，在P型MIS形成区域的第二电极形成膜106B及第一电极形成膜104B中注入例如硼(B)等p型杂质。
之后，如图5(a)所示，利用光刻法与干蚀刻将第一活性区域100a上的第二电极形成膜106B及第一栅极绝缘膜形成膜105A图案化，来在第一活性区域100a上依次形成第一栅极绝缘膜105a及第二电极106a。另一方面，将第二活性区域100b上的第二电极形成膜106B与第一电极形成膜104B以及第二栅极绝缘膜形成膜103B图案化，来在第二活性区域100b上依次形成第二栅极绝缘膜103b以及第一电极104b与第二电极106b。
这样一来，在第一活性区域100a上夹着第一栅极绝缘膜105形成了由第二电极106a构成的第一栅电极108a，同时在第二活性区域100b上夹着第二栅极绝缘膜103b形成了通过依次叠层第一电极104b和第二电极106b而构成的第二栅电极108b。
这里，因为图5(a)所示的剖面图是栅电极的长度方向的剖面图，所示虽然未示，此时侧壁绝缘膜形成膜105XY也被图案化，在元件隔离区域101上形成了由侧壁绝缘膜形成膜105XY构成的侧壁绝缘膜(参考上述图2(b)中的105XY)。
之后，利用离子注入法，以第一栅电极108a为掩模在第一活性区域100a中注入n型杂质，来在第一活性区域100a的第一栅电极108a的外侧自我对准地形成第一延伸区域109a。另一方面，以第二栅电极108b为掩模在第二活性区域100b注入p型杂质，来在第二活性区域100b的第二栅电极108b的外侧自我对准地形成第二延伸区域109b。
之后，如图5(b)所示，利用例如CVD法在半导体衬底100的整个上表面沉积例如膜厚50nm的氮化硅膜来将第一、第二栅电极108a、108b覆盖起来之后，再对氮化硅膜进行各向异性蚀刻来在第一、第二栅电极108a、108b的侧面上形成由例如氮化硅膜构成的第一、第二侧壁110a、110b。
之后，利用离子注入法，以第一栅电极108a及第一侧壁110a为掩模在第一活性区域100a中注入n型杂质，另一方面，以第二栅电极108b和第二侧壁110b为掩模在第二活性区域100b中注入P型杂质。之后，利用热处理在第一活性区域100a的第一侧壁110a的外侧自我对准地形成接合部的深度比第一延伸区域109a的接合部的深度还深的第一源极·漏极区域111a，在第二活性区域100b的第二侧壁110b的外侧自我对准地形成接合部的深度比第二延伸区域109b的接合部的深度还深的第二源极·漏极区域111b。
之后，如图5(c)所示，除去形成在第一、第二栅电极108a、108b以及第一、第二源极·漏极区域111a、111b的表面的自然氧化膜(未示)之后，再利用例如溅射法在半导体衬底100的整个上表面沉积由例如膜厚10nm的镍构成的金属膜(未示)来将第一、第二栅电极108a、108b以及第一、第二侧壁110a、110b覆盖起来。
之后，在例如氮气环境、320℃下，通过第一次的RTA(Rapid ThermalAnnealing)处理让第一、第二栅电极108a、108b中的硅与金属膜中的镍反应，来在第一、第二栅电极108a、108b的上部形成由硅化镍膜构成的第一、第二硅化物层112a、112b，同时，让第一、第二源极·漏极区域111a、111b中的硅与金属膜中的镍起反应，来在第一、第二源极·漏极区域111a、111b的上部形成由硅化镍膜构成的第三、第四硅化物膜113a、113b。
之后，通过将半导体衬底100浸渍到由硫酸与过氧化氢的混合液形成的蚀刻液中，来除去残留在元件隔离区域101、第一、第二侧壁110a、110b等上的未反应的金属膜之后，再在比第一次的RTA处理的温度更高的温度下(例如550℃)进行第二次RTA处理来使第一、第二硅化物层112a、112b、第三、第四硅化物膜113a、113b的硅化物组成比稳定化。
之后，如图6(a)所示，在半导体衬底100的整个上表面形成由例如氮化硅膜构成的底层绝缘膜114来将第一、第二栅电极108a、108b及第一、第二侧壁110a、110b覆盖起来。之后，在底层绝缘膜114上形成由例如氧化硅膜构成的层间绝缘膜115之后，再利用CMP法对层间绝缘膜115的表面进行平坦化处理。
之后，如图6(b)所示，在层间绝缘膜115上形成抗蚀膜(未示)之后，再以抗蚀膜为掩模通过第一干蚀刻，在层间绝缘膜115中形成让底层绝缘膜114的上面露出的孔后，再通过第二干蚀刻除去底层绝缘膜114中从孔内露出的部分，来在底层绝缘膜114及层间绝缘膜115中形成到达第三、第四硅化物膜113a、113b的上面的第一、第二接触通孔116a、116b。就这样，通过两个阶段的蚀刻便能够使在第三、第四硅化物膜113a、113b的过度蚀刻量减少。
之后，利用溅射法或者CVD法，在第一、第二接触通孔116a、116b的底部及侧壁部形成通过依次叠层钛膜和氮化钛膜而构成的阻挡金属膜。之后，利用CVD法在层间绝缘膜115上沉积钨膜来埋入第一、第二接触通孔116a、116b内后，再利用CMP法除去钨膜中形成在第一、第二接触孔116a、116b外的部分。就这样，在第一、第二接触通孔116a、116b内夹着阻挡金属膜形成了埋入钨膜而构成的第一、第二接触柱塞117a、117b。之后，再在层间绝缘膜115上形成与第一、第二接触柱塞117a、117b电连接的金属布线(未示)。
如上，这样就能够制造出该实施例所涉及的半导体装置。
根据该实施例，如图4(a)所示，在第一栅极绝缘膜形成膜105BB夹着第一电极形成膜104B形成在第二栅极绝缘膜形成膜103B上的状态下，能够除去第一电极形成膜104B上的第一栅极绝缘膜形成膜105BB。因此，能够有选择地仅除去第一电极形成膜104B上的第一栅极绝缘膜形成膜105BB(换句话说，第二栅极绝缘膜形成膜103B不会遭到蚀刻的破坏)，让第一栅极绝缘膜形成膜105AA残留在第一活性区域100a上。
根据该实施例，如图3(c)所示，因为抗蚀膜Re1夹着第一电极形成膜104b形成在第二栅极绝缘膜形成膜103B上，所以在除去抗蚀膜Re1之际，第二栅极绝缘膜形成膜103B不会遭到破坏。
因此，因为能够高精度地形成在第一MIS晶体管和第二MIS晶体管中由不同的绝缘材料构成的第一、第二栅极绝缘膜105a、105b，所以能够提供一种具有所希望的元件特性的N型、P型MIS晶体管。
补充说明一下，在该实施例中，以第一栅极绝缘膜105a用电介质膜、第二栅极绝缘膜103b用氧化硅膜的情况为具体例做了说明，但本发明并不限于此，还可以使用例如具有不同的组成比的第一、第二栅极绝缘膜。
在该实施例中，以具有同一膜厚的第一、第二栅极绝缘膜105a、103b的情况为具体例做了说明，但本发明并不限于此。还可以利用例如具有不同的膜厚的第一、第二栅极绝缘膜。这样一来，就能够在N型MIS晶体管和P型MIS晶体管中分别将栅极绝缘膜最佳化，使设计余量扩大。
在该实施例中，以第二栅极绝缘膜103b使用氧化硅膜的情况为具体例做了说明，但本发明并不限于此，还可以使用例如硅化氧化氮化膜作第二栅极绝缘膜。
最好是使用相对介电常数在10以上的电介质膜作电介质膜，使用由金属氧化物形成的膜更好。这里，作为电介质膜的具体例，例如有：含有氧化铪(HfO2)、硅酸铪(HfSiO)以及氮化硅酸铪(HfSiON)等铪的氧化物、钽(Ta)、锆(Zr)、钛(Ti)、铝(Al)、钪(Sc)、钇(Y)以及镧(La)的氧化物中的至少一种氧化物的电介质膜。
在该实施例中，使用了由例如多晶硅形成的第一硅膜作第一电极形成膜104、104B，使用了由例如多晶硅形成的第二硅膜作第二电极形成膜106A、106B，但可以代替它，使用由含有例如非结晶硅或者硅等的其它半导体材料形成的第一、第二硅膜。
在形成第一、第二硅化物层112a、112b以及第三、第四硅化物层113a、113b之际，使用了由镍形成的金属膜作使第一、第二源极·漏极区域111a、111b的上部及第一、第二栅电极108a、108b的上部起反应的金属膜，但可以代替此，使用由例如铂、钴、钛以及钨等的硅化物用金属。
第一、第二侧壁110a、110b使用了由氮化硅膜构成的单层膜，但可以代替它，使用例如依次叠层氧化硅膜和氮化硅膜而构成的叠层膜。
在该实施例中，作为一个具体例说明的是以下的情况，如图4(c)所示，在半导体衬底100的整个上表面沉积第二电极形成膜之后，再利用CMP法对第二电极形成膜的表面进行平坦化处理，从而使产生在形成在第二活性区域100b上的第二电极形成膜106B与形成在第一活性区域100a上的第二电极形成膜106A之间的阶梯减少，但本发明并不限于此。
例如在图3(b)所示的工序中，因为通过使第一电极形成膜104形成得非常薄(例如10nm)以下，便能够在将第二电极形成膜沉积在半导体衬底100的整个上表面之后，使产生在形成在第二活性区域100b上的第二电极形成膜与形成在第一活性区域100a上的第二电极形成膜之间的阶梯变小，所以无需对第二电极形成膜的表面进行平坦化处理。
(第二个实施例)
下面，参考图8(a)到图8(d)对本发明的第二个实施例所涉及的半导体装置的制造方法进行说明。图8(a)到图8(d)是按照工序的进行顺序显示本发明第二个实施例所涉及的半导体装置的制造方法的栅极宽度方向的主要工序剖面图。补充说明一下，图中，左侧表示N型MIS形成区域N，右侧表示P型MIS形成区域P。这里，在图8(a)到图8(d)中，用同一个符号表示与第一个实施例所涉及的半导体装置相同的构成要素。因此，在该实施例中不重复做与第一个实施例一样的说明。
首先，依序进行上述图3(a)和图3(b)所示的工序。不过，由多晶硅膜构成的第一电极形成膜104的膜厚比第一个实施例的厚度厚，这里的厚度是40nm。
之后，如图8(a)所示，以抗蚀膜Re1为掩模进行干蚀刻来依序除去第一电极形成膜和第二栅极绝缘膜形成膜中形成在N型MIS形成区域的部分(与上述图3(c)所示的工序一样)。
就这样，如图8(a)所示，在第二活性区域100b上夹着由膜厚2nm的氧化硅膜构成的第二栅极绝缘膜形成膜103B形成了由膜厚40nm的多晶硅膜构成的第一电极形成膜104B。
之后，如图8(b)所示，除去抗蚀膜Re1之后，通过稀释氟酸处理将半导体衬底100的表面洗干净。之后再利用例如MOCVD法在半导体衬底100的整个上表面上形成由例如膜厚2nm的电介质膜构成的第一绝缘膜105。如图8(b)所示，此时，第一绝缘膜105具有：形成在第一、第二活性区域100a、100b上的第一栅极绝缘膜形成膜105AA、105BB以及形成在元件隔离区域101上的侧壁绝缘膜形成膜105XYZ。之后，利用例如CVD法在第一绝缘膜105上沉积由例如膜厚100nm的多晶硅膜构成的第二电极形成膜206。
之后，如图8(c)所示，利用例如CMP法通过研磨来除去第二电极形成膜206直到第一绝缘膜105中形成在第一电极形成膜104B上的部分(详细而言，是第一栅极绝缘膜形成膜105BB、绝缘膜(参考上述图7中的105Z)的上面露出为止。这样一来，便除去第一电极形成膜104B(详细而言，是第一栅极绝缘膜形成膜105BB)上的第二电极形成膜206，让由膜厚40nm的多晶硅膜构成的第二电极形成膜206A残留在第一活性区域100a上。
之后，如图8(d)所示，通过对多晶硅膜(第二电极形成膜206A、第一电极形成膜104B)进行蚀刻选择比大的干蚀刻或者湿蚀刻来将第一绝缘膜105中形成在第一电极形成膜104B上的部分除去。详细地讲，除去第一电极形成膜104B上的第一栅极绝缘膜形成膜105BB，让第一栅极绝缘膜形成膜105A残留在第一活性区域100a上，同时将侧壁绝缘膜形成膜105XYZ中形成在第一电极形成膜104B上的部分(参考上述图7中的105Z)除去，来让侧壁绝缘膜形成膜105XY残留在元件隔离区域101上。
之后，利用例如CVD法在半导体衬底100的整个上表面沉积由例如膜厚60nm的多晶硅膜构成的第三电极形成膜。这样就在半导体衬底100的N型MIS形成区域上形成了由膜厚60nm的多晶硅膜构成的第三电极形成膜207A，同时在半导体衬底100的P型MIS形成区域上形成了由膜厚60nm的多晶硅膜构成的第三电极形成膜207B。
这样一来，如图8(d)所示，在第一活性区域100a上夹着由膜厚2nm的电介质膜构成的第一栅极绝缘膜形成膜105A依次形成了由膜厚40nm的多晶硅膜构成的第二电极形成膜206A和由膜厚60nm的多晶硅膜构成的第三电极形成膜207A。另一方面，在第二活性区域100b上夹着由膜厚2nm的氧化硅膜构成的第二栅极绝缘膜形成膜103B依次形成了由膜厚40nm的多晶硅膜构成的第一电极形成膜104B和由膜厚60nm的多晶硅膜构成的第三电极形成膜207B。
之后，利用光刻法与离子注入法在N型MIS形成区域的第三电极形成膜207A和第二电极形成膜206A中注入例如磷(P)等n型杂质，另一方面，在P型MIS形成区域的第三电极形成膜207B和第一电极形成膜104B中注入例如硼(B)等p型杂质。
之后，利用光刻法及干蚀刻，将第一活性区域100a上的第三电极形成膜207A和第二电极形成膜206A、以及第一栅极绝缘膜形成膜105A图案化，来在第一活性区域100a上依次形成由第一栅极绝缘膜形成膜105A构成的第一栅极绝缘膜、由第二电极形成膜206A构成的第三电极以及由第三电极形成膜207A构成的第四电极。另一方面，将第二活性区域100b上的第三电极形成膜207B和第一电极形成膜104B、以及第二栅极绝缘膜形成膜103B图案化，来在第二活性区域100b上依次形成由第二栅极绝缘膜形成膜103B构成的第二栅极绝缘膜、以及由第一电极形成膜104B构成的第一电极和由第三电极形成膜207B构成的第二电极。
此时，侧壁绝缘膜形成膜105XY也被图案化，在元件隔离区域101上形成了由侧壁绝缘膜形成膜105XY构成的侧壁绝缘膜(参考上述图21中的105XY)。详细地讲，侧壁绝缘膜形成在第三电极与第一电极之间且由与第一栅极绝缘膜一样的绝缘材料构成。而且，第四电极与第二电极形成为一体。
就这样，在第一活性区域100a上夹着第一栅极绝缘膜形成了依次叠层第三电极(由第二电极形成膜206A构成)和第四电极(由第三电极形成膜207A构成)构成的第一栅电极，同时在第二活性区域100b上夹着第二栅极绝缘膜形成了依次叠层第一电极(由第一电极形成膜104B构成)和第二电极(由第三电极形成膜207B构成)构成的第二栅电极。
而且，侧壁绝缘膜形成在第三电极和第一电极之间，第四电极与第二电极形成为一体，正因为如此，第一栅电极和第二栅电极的上部区域在元件隔离区域101上相互电连接，同时第一栅电极和第二栅电极的下部区域在元件隔离区域101上夹着侧壁绝缘膜而彼此分开。
之后，依次进行图5(a)到图5(c)以及图6(a)和图6(b)所示的工序。
如上，这样就能够制造出该实施例所涉及的半导体装置。
根据该实施例，能够收到和第一个实施例一样的效果。也就是说，在图8(c)所示的工序中，能够有选择地仅除去第一电极形成膜104B上的第一栅极绝缘膜形成膜105BB，而且，在图8(a)所示的工序中，第二栅极绝缘膜形成膜103B不会因为除去抗蚀膜Re1而遭到破坏。
除此以外，如图8(c)所示，根据该实施例，因为在第二电极形成膜206A形成在第一栅极绝缘膜形成膜105AA上的状态下，除去第一电极形成膜104B上的第一栅极绝缘膜形成膜105BB，所以无需形成第一个实施例那样的抗蚀膜Re2(参考上述图4(a))，也就不会象第一个实施例那样，出现因为除去抗蚀膜Re2而使第一栅极绝缘膜形成膜105A遭到破坏的可能性。
于是，因为能够在N型MIS晶体管和P型MIS晶体管中进一步高精度地形成由不同的绝缘材料形成的第一、第二栅极绝缘膜，所以能够提供具有所希望的元件特性的N型、P型MIS晶体管。
(第三个实施例)
下面，参考图9(a)到图9(d)对本发明的第三个实施例所涉及的半导体装置的制造方法进行说明。图9(a)到图9(d)是按照工序的进行顺序显示本发明第三个实施例所涉及的半导体装置的制造方法的栅极宽度方向的主要工序剖面图。补充说明一下，图中，左侧表示N型MIS形成区域N，右侧表示P型MIS形成区域P。这里，在图9(a)到图9(d)中，用同一个符号表示与第一个实施例所涉及的半导体装置相同的构成要素。因此，在该实施例中不重复做与第一个实施例一样的说明。
首先，进行上述图3(a)所示的工序。
之后，如图9(a)所示，利用稀释氟酸处理将半导体衬底100的表面洗干净后，再利用例如ISSG氧化法在第一、第二活性区域100a、100b上形成由例如膜厚2nm的氧化硅膜构成的第二栅极绝缘膜形成膜103。接下来，利用例如CVD法在第二栅极绝缘膜形成膜103上沉积由例如膜厚100nm的多晶硅膜构成的第一电极形成膜304，之后，再利用光刻法在半导体衬底100上形成使N型MIS形成区域开口且将P型MIS形成区域覆盖起来的抗蚀膜Re1。
之后，如图9(b)所示，以抗蚀膜Re1为掩模，通过干蚀刻依次除去第一电极形成膜304和第二栅极绝缘膜形成膜103中形成在N型MIS形成区域的部分。
就这样，如图9(b)所示，在第二活性区域100b上夹着由膜厚2nm的氧化硅膜构成的第二栅极绝缘膜形成膜103B形成了由膜厚100nm的多晶硅膜构成的第一电极形成膜304B。
之后，如图9(c)所示，除去抗蚀膜Re1之后，通过稀释氟酸处理将半导体衬底100的表面洗干净。之后再利用例如MOCVD法在半导体衬底100的整个上表面上形成由例如膜厚2nm的电介质膜构成的第一绝缘膜305。
如图9(c)所示，此时，第一绝缘膜305具有：形成在第一、第二活性区域100a、100b上的第一栅极绝缘膜形成膜305AA、305BB以及形成在元件隔离区域101上的侧壁绝缘膜形成膜305XYZ。这里，侧壁绝缘膜形成膜305XYZ，由形成在N型MIS形成区域一侧的元件隔离区域101上的绝缘膜(参考上述图7中的105Y)、形成在第一电极形成膜304B的侧面上的绝缘膜(参考上述图7中的105X)以及形成在P型MIS形成区域一侧的元件隔离区域101上的绝缘膜(参考上述图7中的105Z)构成。
之后，利用例如CVD法在半导体衬底100的整个上表面沉积由例如膜厚140nm的多晶硅膜构成的第二电极形成膜306。
之后，如图9(d)所示，利用例如CMP法通过研磨来除去第二电极形成膜306直到第一绝缘膜305中形成在第一电极形成膜304B上的部分的上面露出为止。这样一来，便除去第一电极形成膜304B(详细而言，是第一栅极绝缘膜形成膜305BB)上的第二电极形成膜306，让由膜厚100nm的多晶硅膜构成的第二电极形成膜306A残留在第一活性区域100a上。
之后，通过对多晶硅膜(第二电极形成膜306A、第一电极形成膜304B)进行蚀刻选择比大的干蚀刻或者湿蚀刻来将第一绝缘膜305中形成在第一电极形成膜304B上的部分除去。详细地讲，除去第一电极形成膜304B上的第一栅极绝缘膜形成膜305BB，让第一栅极绝缘膜形成膜305A残留在第一活性区域100a上，同时将侧壁绝缘膜形成膜305XYZ中形成在第一电极形成膜304B上的部分(参考上述图7中的105Z)除去，来让侧壁绝缘膜形成膜305XY残留在元件隔离区域101上。
之后，进一步进行干蚀刻或者湿蚀刻，除去侧壁绝缘膜形成膜305XY的上部，使侧壁绝缘膜形成膜305XY的上面的高度比第一、第二电极形成膜304B、306A的上面的高度低，而在第二电极形成膜306A与第一电极形成膜304B之间形成例如深度20nm的沟R。此时，因为侧壁绝缘膜形成膜(电介质膜)305XY与第一、第二电极形成膜(多晶硅膜)304B、306A具有不同的蚀刻特性，所以能够选择性地仅除去侧壁绝缘膜形成膜305XY。
这样一来，如图9(d)所示，在第一活性区域100a上夹着由膜厚2nm的电介质膜构成的第一栅极绝缘膜形成膜305A形成了由膜厚100nm的多晶硅膜构成的第二电极形成膜306A。另一方面，在第二活性区域100b上夹着由膜厚2nm的氧化硅膜构成的第二栅极绝缘膜形成膜103B形成了由膜厚100nm的多晶硅膜构成的第一电极形成膜304B。
之后，利用光刻法与离子注入法在N型MIS形成区域的第二电极形成膜306A中注入例如磷(P)等n型杂质，另一方面，在P型MIS形成区域的第一电极形成膜304B中注入例如硼(B)等p型杂质。
之后，利用光刻法及干蚀刻，将第一活性区域100a上的第二电极形成膜306A以及第一栅极绝缘膜形成膜305A图案化，来在第一活性区域100a上依次形成由第一栅极绝缘膜形成膜305A构成的第一栅极绝缘膜(参考后述的图10中的305a)和由第二电极形成膜306A构成的第二电极(参考后述的图10中的306a)。另一方面，将第二活性区域100b上的第一电极形成膜304B和第二栅极绝缘膜形成膜103B图案化，来在第二活性区域100b上依次形成由第二栅极绝缘膜形成膜103B构成的第二栅极绝缘膜(参考后述的图10中的103b)和由第一电极形成膜304B构成的第一电极(参考后述的图10中的304b)。
此时，侧壁绝缘膜形成膜305XY也被图案化，在元件隔离区域101上形成了由侧壁绝缘膜形成膜305XY构成的侧壁绝缘膜(参考上述图10中的305XY)。详细地讲，侧壁绝缘膜从N型MIS形成区域一侧的元件隔离区域101上形成到第一电极与第二电极之间且由与第一栅极绝缘膜一样的绝缘材料构成。
就这样，在第一活性区域100a上夹着第一栅极绝缘膜形成了由第二电极(由第二电极形成膜306A构成)构成的第一栅电极，同时在第二活性区域100b上夹着第二栅极绝缘膜形成了由第一电极(由第一电极形成膜304B构成)的第二栅电极。
之后，依次进行图5(a)到图5(c)以及图6(a)和图6(b)所示的工序。
如上，这样就能够制造出该实施例所涉及的半导体装置。
这里，在该实施例中，在图9(d)所示的工序中，除去侧壁绝缘膜形成膜305XY的上部，在第二电极形成膜306A与第一电极形成膜304B之间形成沟R。因此，在由在后工序的图案化工序中形成的第二电极构成的第一栅电极和由第一电极构成的第二栅电极之间形成有沟。
因此，能够在用于形成硅化物的金属膜形成在半导体衬底100上来将形成在第一栅电极和第二栅电极之间的沟内埋起来的状态下进行后工序的硅化(silicidation)工序。于是，能够借助在硅化工序中形成在第一栅电极的上部的第一硅化物层(参考后述图10中的312a)以及形成在第二栅电极的上部的第二硅化物层(参考后述图10中的312b)的体积膨胀，使第一硅化物层和第二硅化物层在沟内相互接触。正因为如此，便能够确保第一栅电极和第二栅电极的电连接。
下面，参考图10对本发明的第三个实施例所涉及的半导体装置的构造进行说明。图10是从栅极宽度方向显示的本发明第三个实施例所涉及的半导体装置的结构的剖面图。补充说明一下，图中，左侧表示N型MIS形成区域N，右侧表示P型MIS形成区域P。这里，在图10中，用同一个符号表示与第一个实施例所涉及的半导体装置相同的构成要素。因此，在该实施例中不重复做与第一个实施例一样的说明。
如图10所示，从N型MIS形成区域一侧的元件隔离区域101上到由第二电极306a构成的第一栅电极和由第一电极304b构成的第二栅电极之间形成有剖面形状呈“L”字形且由与第一栅极绝缘膜305a相同的绝缘材料形成的侧壁绝缘膜305xy。而且，第一硅化物层312a和第二硅化物层312b在侧壁绝缘膜305XY上相互接触着形成。于是，第一栅电极和第二栅电极的上部区域在元件隔离区域101上相互电连接，同时，第一栅电极和第二栅电极的下部区域夹着侧壁绝缘膜305xy而彼此分开。
根据该实施例，能够收到和第一个实施例一样的效果。也就是说，在图9(d)所示的工序中，能够有选择地仅除去第一电极形成膜304B上的第一栅极绝缘膜形成膜305BB。而且，在图9(b)所示的工序中，第二栅极绝缘膜形成膜103B不会因为除去抗蚀膜Re1而遭到破坏。
除此以外，如图9(d)所示，根据该实施例，在第二电极形成膜306A形成在第一栅极绝缘膜形成膜305AA上的状态下除去第一电极形成膜304B上的第一栅极绝缘膜形成膜305BB，所以与第二个实施例一样，无需形成第一个实施例那样的抗蚀膜Re2(参考上述图4(a))，也就不会象第一个实施例那样，出现因为除去抗蚀膜Re2而使第一栅极绝缘膜形成膜305A遭到破坏的可能性。
于是，因为能够在N型MIS晶体管和P型MIS晶体管中进一步高精度地形成由不同的绝缘材料形成的第一、第二栅极绝缘膜，所以能够提供具有所希望的元件特性的N型、P型MIS晶体管。
进一步地讲，根据该实施例，如图9(d)所示，在第二电极形成膜306A与第一电极形成膜304B之间设有沟R(补充说明一下，第一、第二电极形成膜304B、306A哪一个膜都是在注入导电型杂质之后被图案化而成为第二、第一栅电极)。因此，能够防止已注入第二电极形成膜306A中的n型杂质扩散到第一电极形成膜304B中，同时能够防止已注入到第一电极形成膜304B中的p型杂质扩散到第二电极形成膜306A中。
也就是说，象第一个实施例那样，已注入第二电极形成膜106A中的n型杂质和已注入第二电极形成膜106B的p型杂质不可能通过第二电极形成膜106A和第二电极形成膜106B的接触区域而相互扩散。同样，象第二个实施例那样，已注入第三电极形成膜207A中的n型杂质和已注入第三电极形成膜207B的p型杂质不可能通过第三电极形成膜207A和第三电极形成膜207B的接触区域而相互扩散。
(第四个实施例)
下面，参考图11(a)到图11(c)以及图12(a)到图12(c)对本发明的第四个实施例所涉及的半导体装置的制造方法进行说明。图11(a)到图11(c)以及图12(a)到图12(c)是按照工序的进行顺序显示本发明第四个实施例所涉及的半导体装置的制造方法的栅极宽度方向的主要工序剖面图。补充说明一下，图中，左侧表示第二n型MIS形成区域n和第一N型MIS形成区域N，右侧表示第一P型MIS形成区域P和第二p型MIS形成区域p。这里，在图11(a)到图11(c)以及图12(a)到图12(c)中，用同一个符号表示与第一个实施例所涉及的半导体装置相同的构成要素。因此，在该实施例中不重复做与第一个实施例一样的说明。
这里，该实施例与上述第一个实施例的不同之处为以下几点。
在第一个实施例中，以仅仅包括形成在内部电路区域且具有薄膜的第一栅极绝缘膜105a的N型MIS晶体管NTr和形成在内部电路区域且具有薄膜的第二栅极绝缘膜103b的P型MIS晶体管PTr的半导体装置为具体例做了说明。而在该实施例中，以除了包括N型MIS晶体管NTr和P型MIS晶体管PTr以外，还包括形成在周边电路区域且具有厚膜的第三栅极绝缘膜的n型MIS晶体管nTr以及形成在周边电路区域且具有厚膜的第三栅极绝缘膜的p型MIS晶体管pTr的半导体装置为具体例进行说明。
首先，如图11(a)所示，利用例如STI法在由例如p型硅构成的半导体衬底100的上部有选择地形成将绝缘膜埋入沟渠内而构成的元件隔离区域101。于是，在第二n型MIS形成区域形成了被元件隔离区域101包围且由半导体衬底100构成的第三活性区域400c；在第一N型MIS形成区域形成了被元件隔离区域101包围且由半导体衬底100构成的第一活性区域100a。另一方面，在第一P型MIS形成区域形成了被元件隔离区域101包围且由半导体衬底100构成的第二活性区域100b；在第二p型MIS形成区域形成了被元件隔离区域101包围且由半导体衬底100构成的第三活性区域400d。
之后，利用光刻法与离子注入法，在半导体衬底100的第二n型MIS形成区域和第一N型MIS形成区域中注入例如硼(B)等p型杂质，另一方面，在半导体衬底100的第一P型MIS形成区域和第二p型MIS形成区域注入例如磷(P)等n型杂质。之后，通过例如850℃且30秒钟的热处理在半导体衬底100的第二n型MIS形成区域和第一N型MIS形成区域形成p型阱区域402a，另一方面，在半导体衬底100的第一P型MIS形成区域和第二p型MIS形成区域形成n型阱区域402b。
之后，如图11(b)所示，利用稀释氟酸处理将半导体衬底100的表面洗干净后，再利用例如ISSG氧化法在第三、第一、第二、第三活性区域400c、100a、100b、400d上形成由例如膜厚7nm的氧化硅膜构成的第三栅极绝缘膜形成膜。之后，利用光刻法，在半导体衬底100上形成将第二n型MIS形成区域和第二p型MIS形成区域覆盖起来且使第一N型MIS形成区域与第一P型MIS形成区域开着口的抗蚀膜Re3。之后，以抗蚀膜Re3为掩模进行利用了氟酸系列的药液的湿蚀刻，而将第三栅极绝缘膜形成膜中的形成在第一N型MIS形成区域和第一P型MIS形成区域的部分除去。
这样一来，便在第三活性区域400c、400d上形成了由膜厚7nm的氧化硅膜构成的第三栅极绝缘膜形成膜403C、403D。
之后，如图11(c)所示，除去抗蚀膜Re3之后，再利用公知的RCA清洗法将半导体衬底100的表面洗干净。之后，利用例如ISSG氧化法在第一、第二活性区域100a、100b上形成由例如膜厚2nm的氧化硅膜构成的第二栅极绝缘膜形成膜103。
之后，利用例如CVD法在第二栅极绝缘膜形成膜103以及第三栅极绝缘膜形成膜403C、403D上沉积由例如膜厚20nm的多晶硅膜构成的第一电极形成膜404，之后，再利用光刻法在半导体衬底100上形成使第一N型MIS形成区域开口且将第二n型MIS形成区域、第一P型MIS形成区域以及第二p型MIS形成区域覆盖起来的抗蚀膜Re1(补充说明一下，图11(c)中所示的在第一N型MIS形成区域和第一P型MIS形成区域的工序与图3(b)所示的工序相对应)。
之后，如图12(a)所示，以抗蚀膜Re1为掩模，通过干蚀刻依次除去第一电极形成膜404以及第二栅极绝缘膜形成膜103中的形成在第一N型MIS形成区域的部分。
就这样，如图12(a)所示，在内部电路区域且第二活性区域100b上，夹着由膜厚2nm的氧化硅膜构成的第二栅极绝缘膜形成膜103B形成了由膜厚20nm的多晶硅膜构成的第一电极形成膜404B。除此以外，在周边电路区域且在第三活性区域400c、400d上，夹着由膜厚7nm的氧化硅膜构成的第三栅极绝缘膜形成膜403C、403D形成了由膜厚20nm的多晶硅膜构成的第一电极形成膜404C、404D。
之后，除去抗蚀膜Re1。之后，利用公知的RCA清洗法将半导体衬底100的表面洗干净。之后再利用例如MOCVD法在半导体衬底100的整个上表面上形成由例如膜厚2nm的电介质膜构成的第一绝缘膜405。
如图12(a)所示，此时，第一绝缘膜405具有：形成在第三、第一、第二、第三活性区域400c、100a、100b、400d上的第一栅极绝缘膜形成膜405CC、405AA、405BB、405DD、以及形成在位于第一活性区域100a与第二活性区域100b之间的元件隔离区域101上的侧壁绝缘膜形成膜405XYZ。
之后，利用光刻法，在半导体衬底100上形成将第一N型MIS形成区域覆盖起来且使第二n型MIS形成区域、第一P型MIS形成区域以及第二p型MIS形成区域开着口的抗蚀膜Re2(补充说明一下，图12(a)中所示的在第一N型MIS形成区域和第一P型MIS形成区域的工序与图3(c)及图4(a)所示的工序相对应)。
之后，如图12(b)所示，以抗蚀膜Re2为掩模利用干蚀刻或者湿蚀刻，将第一绝缘膜405中的从抗蚀膜Re2的开口露出的部分除去后，再除去抗蚀膜Re2。
就这样，如图12(b)所示，除去第一电极形成膜404C、404B、404D上的第一栅极绝缘膜形成膜405CC、405BB、405DD，让第一栅极绝缘膜形成膜405A残留在第一活性区域100a上，同时将侧壁绝缘膜形成膜405XYZ中形成在第一电极形成膜404B上的部分(参考图7中的105Z)除去，而让侧壁绝缘膜形成膜405XY从第一N型MIS形成区域一侧的元件隔离区域101上一直残留到第一电极形成膜404B的侧面上(补充说明一下，图12(b)所示的在第一N型MIS形成区域以及第一P型MIS形成区域的工序与上述图4(b)所示的工序相对应)。
之后，如图12(c)所示，利用例如CVD法在半导体衬底100的整个上表面沉积由例如膜厚120nm的多晶硅膜构成的第二电极形成膜之后，再利用CMP法，对第二电极形成膜的表面进行平坦化处理。这样就在半导体衬底100的第一N型MIS形成区域上形成了由膜厚100nm的多晶硅膜构成的第二电极形成膜406A，同时在半导体衬底100的第一P型MIS形成区域上形成了由膜厚80nm的多晶硅膜构成的第二电极形成膜406B。除此以外，在半导体衬底100的第二n型MIS形成区域以及第二p型MIS形成区域上形成了由膜厚80nm的多晶硅膜构成的第二电极形成膜406C、406D。
就这样，如图12(c)所示，在内部电路区域且第一活性区域100a上夹着由膜厚2nm的电介质膜构成的第一栅极绝缘膜形成膜405A形成了由膜厚100nm的多晶硅膜构成的第二电极形成膜406A。另一方面，在第二活性区域100b上夹着由膜厚2nm的氧化硅膜构成的第二栅极绝缘膜形成膜103B依次形成了由膜厚20nm的多晶硅膜构成的第一电极形成膜404B和由膜厚80nm的多晶硅膜构成的第二电极形成膜406B(补充说明一下，图12(c)所示的在第一N型MIS形成区域以及第一P型MIS形成区域的工序与上述图4(c)所示的工序相对应)。
除此之外，在周边电路区域且第三活性区域400c、400d上夹着由膜厚7nm的氧化硅膜构成的第三栅极绝缘膜形成膜403C、403D依次形成了由膜厚20nm的多晶硅膜构成的第一电极形成膜404C、404D和由膜厚80nm的多晶硅膜构成的第二电极形成膜406C、406D。
之后，利用光刻法与离子注入法在第二n型MIS形成区域的第二电极形成膜406C与第一电极形成膜404C、以及第一N型MIS形成区域的第二电极形成膜406A中注入例如磷(P)等n型杂质，另一方面，在第一P型MIS形成区域的第二电极形成膜406B与第一电极形成膜404B、以及第二p型MIS形成区域的第二电极形成膜406D及第一电极形成膜404D中注入例如硼(B)等p型杂质。
之后，利用光刻法与干蚀刻将第一活性区域100a上的第二电极形成膜406A及第一栅极绝缘膜形成膜405A图案化，来在第一活性区域100a上依次形成由第一栅极绝缘膜形成膜405A构成的第一栅极绝缘膜(参考上述图5(a)中的105a)以及由第二电极形成膜406A构成的第一栅电极(参考上述图5(a)中的108a)。另一方面，将第二活性区域100b上的第二电极形成膜406B与第一电极形成膜404B以及第二栅极绝缘膜形成膜103B图案化，来在第二活性区域100b上依次形成由第二栅极绝缘膜形成膜103B构成的第二栅极绝缘膜(参考上述图5(a)中的103b)以及由第一电极形成膜404B和第二电极形成膜406B构成的第二栅电极(参考上述图5(a)中的108b)。
与此同时，将第三活性区域400c、400d上的第二电极形成膜406C、406D与第一电极形成膜404C、404D以及第三栅极绝缘膜形成膜403C、403D图案化，来在第三活性区域400c、400d上依次形成由第三栅极绝缘膜形成膜403C、403D构成的第三栅极绝缘膜、由第一电极形成膜404C、404D与第二电极形成膜406C、406D构成的第三栅电极。这里，第三栅极绝缘膜的膜厚比第二栅极绝缘膜的膜厚厚且由与第二栅极绝缘膜一样的绝缘材料构成。
此时，侧壁绝缘膜形成膜405XY也被图案化，在元件隔离区域101上形成了由侧壁绝缘膜形成膜405XY构成的侧壁绝缘膜(参考上述图2(b)中的105XY)。详细地讲，侧壁绝缘膜从第一N型MIS形成区域一侧的元件隔离区域101上一直形成到第一电极的侧面上且由与第一栅极绝缘膜一样的绝缘材料构成。而且，第一栅电极(由第二电极形成膜406A构成)与第二电极(由第二电极形成膜406B构成)形成为一体。因此，与上述第一个实施例一样，第一栅电极和第二栅电极的上部区域在元件隔离区域101上相互电连接，同时第一栅电极和第二栅电极的下部区域在元件隔离区域101上夹着侧壁绝缘膜而彼此分开。
之后，依次进行图5(a)到图5(c)以及图6(a)和图6(b)所示的工序。
如上，这样就能够制造出该实施例所涉及的半导体装置。
根据该实施例，能够收到和第一个实施例一样的效果。也就是说，在图12(a)所示的工序中，能够有选择地仅除去第一电极形成膜404C、404B、404D上的第一栅极绝缘膜形成膜405CC、405BB、405DD，而且，在图11(c)所示的工序中，第二栅极绝缘膜形成膜103B不会因为除去抗蚀膜Re1而遭到破坏。
也就是说，在该实施例中，在包括I/O(输入/输出)系晶体管(亦即形成在周边电路区域(具体而言，是第二n型MIS形成区域、第二p型MIS形成区域)的n型MIS晶体管nTr、p型MIS晶体管pTr)的半导体装置中，也能够在内部电路区域的N型MIS晶体管和P型MIS晶体管中进一步高精度地形成由不同的绝缘材料形成的第一、第二栅极绝缘膜，所以能够提供具有所希望的元件特性的N型、P型MIS晶体管。
这里，与形成在内部电路区域(具体而言，第一N型MIS形成区域、第一P型MIS形成区域)的MIS晶体管NTr、NPr相比，形成在周边电路区域的MIS晶体管nTr、pPr对作用于MIS晶体管的电压高，因此，第三栅极绝缘膜(由第三栅极绝缘膜形成膜403C、403D构成)的膜厚较厚(具体而言，第三栅极绝缘膜比第二栅极绝缘膜(由第二栅极绝缘膜形成膜103B构成)的膜厚厚)。因此，在除去抗蚀膜Re3(参考图11(b))之际，第三栅极绝缘膜形成膜403C、403D受到除去抗蚀膜时所造成的破坏的可能性就很低。
补充说明一下，在该实施例中，以采用第一个实施例(详细地讲，图11(b)、图11(c)、图12(a)、图12(b)、图12(c)所示的在第一N型MIS形成区域和第一P型MIS形成区域的各个工序，与第一个实施例中的图3(a)、图3(b)与图3(c)以及图4(a)、图4(b)与图4(c)所示的各个工序相对应)情况为具体例做了说明，但本发明并不限于此。还可以采用例如第二个实施例或者第三个实施例。采用第二个实施例的时候能够收到与第二个实施例一样的效果；采用第三个实施例的时候能够收到与第三个实施例一样的效果。
(第五个实施例)
下面，参考图13(a)到图13(c)对本发明的第五个实施例所涉及的半导体装置的制造方法进行说明。图13(a)到图13(c)是按照工序的进行顺序显示本发明第五个实施例所涉及的半导体装置的制造方法的栅极宽度方向的主要工序剖面图。补充说明一下，图中，左侧表示第二n型MIS形成区域n和第一N型MIS形成区域N，右侧表示第一P型MIS形成区域P和第二p型MIS形成区域p。这里，在图13(a)到图13(c)中，用同一个符号表示与第四个实施例所涉及的半导体装置相同的构成要素。因此，在该实施例中不重复做与第四个实施例一样的说明。
这里，第五个实施例与上述第四个实施例的不同之处为以下几点。
在第四个实施例中图11(b)所示的工序中，以使第一P型MIS形成区域和第一N型MIS形成区域露出的抗蚀膜Re3为掩模进行湿蚀刻，来让第三栅极绝缘膜形成膜403C、403D残留在第三活性区域400c、400d上，而在该实施例中，在图13(b)所示的工序中，以仅使第一P型MIS形成区域露出的抗蚀膜Re4为掩模进行湿蚀刻，来不仅让第三栅极绝缘膜形成膜403C、403D残留在第三活性区域400c、400d上，还让第三栅极绝缘膜形成膜503A残留在第一活性区域100a上。
首先，如图13(a)所示，进行与图11(a)所示的工序一样的工序。
之后，如图13(b)所示，利用稀释氟酸处理将半导体衬底100的表面洗干净后，再利用例如ISSG氧化法在第三、第一、第二、第三活性区域400c、100a、100b、400d上形成由例如膜厚7nm的氧化硅膜构成的第三栅极绝缘膜形成膜。之后，利用光刻法，在半导体衬底100上形成将第二n型MIS形成区域、第一N型MIS形成区域以及第二p型MIS形成区域覆盖起来且使第一P型MIS形成区域露出的抗蚀膜Re4。之后，以抗蚀膜Re4为掩模进行利用了氟酸系列的药液的湿蚀刻，而将第三栅极绝缘膜形成膜中的形成在第一P型MIS形成区域的部分除去。
这样一来，便在第三活性区域400c、400d上形成了由膜厚7nm的氧化硅膜构成的第三栅极绝缘膜形成膜403C、403D。与此同时，在第一活性区域100a上形成了由膜厚7nm的氧化硅膜构成的第三栅极绝缘膜形成膜503A。
之后，如图13(c)所示，除去抗蚀膜Re4之后，再利用公知的RCA清洗法将半导体衬底100的表面洗干净。之后，利用例如ISSG氧化法在第二活性区域100b上形成由例如膜厚2nm的氧化硅膜构成的第二栅极绝缘膜形成膜503B。
之后，利用例如CVD法在第二栅极绝缘膜形成膜503B以及第三栅极绝缘膜形成膜403C、503A、403D上沉积由例如膜厚20nm的多晶硅膜构成的第一电极形成膜404，之后，再利用光刻法在半导体衬底100上形成使第一N型MIS形成区域开口且将第二n型MIS形成区域、第一P型MIS形成区域以及第二p型MIS形成区域覆盖起来的抗蚀膜Re1。
之后，以抗蚀膜Re1为掩模，通过干蚀刻依次除去第一电极形成膜404以及第三栅极绝缘膜形成膜403C、503A、403D中的形成在第一N型MIS形成区域的部分。
就这样，在内部电路区域且第二活性区域100b上，夹着由膜厚2nm的氧化硅膜构成的第二栅极绝缘膜形成膜503B形成了由膜厚20nm的多晶硅膜构成的第一电极形成膜。除此以外，在周边电路区域且第三活性区域400c、400d上，夹着由膜厚7nm的氧化硅膜构成的第三栅极绝缘膜形成膜403C、403D形成了由膜厚20nm的多晶硅膜构成的第一电极形成膜。
之后，除去抗蚀膜Re1。之后，利用公知的RCA清洗法将半导体衬底100的表面洗干净。之后再利用例如MOCVD法在半导体衬底100的整个上表面上形成由例如膜厚2nm的电介质膜构成的第一绝缘膜(参考图12(a)中的405)。
之后，利用光刻法，在半导体衬底100上形成将第一N型MIS形成区域覆盖起来且使第二n型MIS形成区域、第一P型MIS形成区域以及第二p型MIS形成区域开着口的抗蚀膜Re2(参考图12(a)中的抗蚀膜Re2)。
之后，依次进行图12(b)及图12(c)所示的工序(参考第四个实施例)。
之后，依次进行图5(a)到图5(c)以及图6(a)和图6(b)所示的工序。
如上，这样就能够制造出该实施例所涉及的半导体装置。
根据该实施例，能够收到和第四个实施例一样的效果。也就是说，在包括I/O系晶体管nTr、pTr的半导体装置中，也能够在内部电路区域的N型MIS晶体管nTr和P型MIS晶体管pTr中高精度地形成由不同的绝缘材料形成的第一、第二栅极绝缘膜，所以能够提供具有所希望的元件特性的N型、P型MIS晶体管。
除此以外，根据该实施例，在图13(b)所示的工序中，在不仅覆盖第二n型MIS形成区域和第二p型MIS形成区域而且覆盖第一N型MIS形成区域的抗蚀膜Re4形成在半导体衬底100上的状态下，除去第三栅极绝缘膜形成膜中的形成在第一P型MIS形成区域的部分。因此，与第四个实施例相比，能够减少半导体衬底100中的第一N型MIS形成区域暴露在蚀刻中的次数。结果是，在第一N型MIS形成区域中，减小了蚀刻对半导体衬底100造成的破坏，同时还能够抑制蚀刻对元件隔离区域101的挖下量。
也就是说，在第四个实施例中，在图11(b)所示的工序中，在覆盖第二n型MIS形成区域和第二p型MIS形成区域的抗蚀膜Re3形成在半导体衬底100上的状态下，不仅除去第三栅极绝缘膜形成膜中的形成在第一P型MIS形成区域的部分，还除去第三栅极绝缘膜形成膜中的形成在第一N型MIS形成区域的部分。因此，与在第四个实施例中且图11(b)所示的工序中，半导体衬底100的第一N型MIS形成区域暴露在蚀刻中相比，在该实施例中，在图13(b)所示的工序中，半导体衬底100中的第一N型MIS形成区域不会暴露在蚀刻中。
(第六个实施例)
下面，参考图14(a)到图14(c)、图15(a)到图15(c)、图16(a)到图16(c)以及图17(a)到图17(c)对本发明的第六个实施例所涉及的半导体装置的制造方法进行说明。图14(a)到图14(c)、图15(a)到图15(c)、图16(a)到图16(c)以及图17(a)到图17(c)是按照工序的进行顺序显示本发明第六个实施例所涉及的半导体装置的制造方法的栅极长度方向的主要工序剖面图。补充说明一下，图中，左侧表示N型MIS形成区域N，右侧表示P型MIS形成区域P。这里，在图14(a)到图14(c)、图15(a)到图15(c)、图16(a)到图16(c)以及图17(a)到图17(c)中，用同一个符号表示与第一个实施例所涉及的半导体装置相同的构成要素。因此，在该实施例中不重复做与第一个实施例一样的说明。
这里，第一个实施例与该实施例的不同之处在于以下几点。
在第一个实施例中，第一栅电极108a使用了由第二硅膜(具体而言是多晶硅膜)构成的第二电极106a，同时，第二栅电极108b使用了由第一硅膜(具体而言是多晶硅膜)构成的第一电极104b和由形成在第一电极104b上的第二硅膜(具体而言是多晶硅膜)构成的第二电极106b。而在该实施例中，第一栅电极617a使用第一硅化物膜(具体而言，由NiSi膜构成)，第二栅电极617b使用第二硅化物膜(具体而言，由Ni2Si膜构成。
首先，依次进行图3(a)到图3(c)以及图4(a)到图4(c)所示的工序。
之后，利用例如CVD法在第二硅膜(参考图4(c)中的106A、106B)上形成由例如氧化硅膜构成的保护膜。
之后，如图14(a)所示，利用光刻法与干蚀刻对第一活性区域100a上的保护膜、第二硅膜(参考图4(c)中的106A)以及第一栅极绝缘膜形成膜(参考图4(c)中的105A)图案化，来在第一活性区域100a上依次形成由第一栅极绝缘膜形成膜构成的第一栅极绝缘膜105a、由第二硅膜106a构成的第一硅栅电极608a以及第一保护膜607n。另一方面，通过对第二活性区域100b上的保护膜、第二硅膜(参考图4(c)中的106B)与第一硅膜(参考图4(c)中的104B)以及第二栅极绝缘膜形成膜(参考图4(c)中的103B)图案化，来在第二活性区域100b上依次形成由第二栅极绝缘膜形成膜构成的第二栅极绝缘膜103b、由第一硅膜104b以及第二硅膜106b叠层构成的第二硅栅电极608b以及第二保护膜607p。
这里，因为图14(a)所示的剖面图是栅电极的长度方向的剖面图，所示虽然未示，此时侧壁绝缘膜形成膜(参考图4(c)中的105XY)也被图案化，在元件隔离区域101上形成了由侧壁绝缘膜形成膜105构成的侧壁绝缘膜(参考后述图18中的105XY)。
之后，利用离子注入法，以第一硅栅电极608a为掩模在第一活性区域100a中注入n型杂质，来在第一活性区域100a的第一硅栅电极608a的外侧自我对准地形成第一延伸区域109a。另一方面，以第二硅栅电极608b为掩模在第二活性区域100b注入p型杂质，来在第二活性区域100b的第二硅栅电极608b的外侧自我对准地形成第二延伸区域109b(补充图14(a)所示的工序与上述图5(a)所示的工序相对应)。
之后，如图14(b)所示，利用例如CVD法在半导体衬底100的整个上表面沉积例如膜厚50nm的氮化硅膜来将第一、第二硅栅电极608a、608b覆盖起来之后，再对氮化硅膜进行各向异性蚀刻来在它的上面上形成有第一、第二保护膜607n、607p的第一、第二硅栅电极608a、608b的侧面上，形成由氮化硅膜构成的第一、第二侧壁610a、610b。
之后，利用离子注入法，以第一硅栅电极608a及第一侧壁610a为掩模在第一活性区域中注入n型杂质，另一方面，以第二硅栅电极608b和第二侧壁610b为掩模在第二活性区域中注入p型杂质。之后，利用热处理在第一活性区域的第一侧壁610a的外侧自我对准地形成接合部的深度比第一延伸区域109a的接合部的深度还深的第一源极·漏极区域111a，在第二活性区域的第二侧壁610b的外侧自我对准地形成接合部的深度比第二延伸区域109b的接合部的深度还深的第二源极·漏极区域111b(图14(b)所示的工序对应于图5(b)所示的工序)。
之后，如图14(c)所示，除去形成在第一、第二源极·漏极区域111a、111b的表面的自然氧化膜(未示)之后，再利用例如溅射法在半导体衬底100的整个上表面沉积由例如膜厚10nm的镍构成的第一金属膜(未示)来将第一、第二硅栅电极608a、608b以及第一、第二侧壁610a、610b覆盖起来。
之后，在例如氮气环境、320℃下，通过第一次的RTA处理让第一、第二源极·漏极区域111a、111b中的硅与第一金属膜中的镍起反应，来在第一、第二源极·漏极区域111a、111b的上部形成由硅化镍膜构成的第三、第四硅化物膜113a、113b。
之后，通过将半导体衬底100浸渍到由硫酸与过氧化氢的混合液形成的蚀刻液中，来除去残留在元件隔离区域101、第一、第二侧壁610a、610b以及第一、第二保护膜607n、607p等上的未反应的第一金属膜之后，再在比第一次的RTA处理的温度更高的温度下(例如550℃)进行第二次RTA处理来使第三、第四硅化物膜113a、113b的硅化物组成比稳定化(补充说明一下，图14(c)所示的工序与上述图5(c)所示的工序相对应)。
之后，如图15(a)所示，在半导体衬底100的整个上表面形成由例如氮化硅膜构成的底层绝缘膜614来将第一、第二硅栅电极608a、608b及第一、第二侧壁610a、610b覆盖起来。之后，在底层绝缘膜614上形成由例如氧化硅膜构成的第一层间绝缘膜615之后，再利用CMP法对第一层间绝缘膜615的表面进行平坦化处理(补充说明一下，图15(a)所示的工序与图6(a)所示的工序相对应)。
之后，如图15(b)所示，通过对氮化硅膜(底层绝缘膜614)进行蚀刻选择比大的干蚀刻或者湿蚀刻来将第一层间绝缘膜615中的形成在第一、第二保护膜607n、607p上的部分除去，让底层绝缘膜614的上面露出。
之后，如图15(c)所示，通过对氧化硅膜(第一、第二保护膜607n、607p以及第一层间绝缘膜615)进行蚀刻选择比大的干蚀刻或者湿蚀刻来将底层绝缘膜614中形成在第一、第二保护膜607n、607p上的部分除去。
之后，如图16(a)所示，通过对多晶硅膜(第一、第二硅栅电极608a、608b)以及氮化硅膜(底层绝缘膜614)进行蚀刻选择比大的干蚀刻或者湿蚀刻来将第一、第二保护膜607n、607p与第一层间绝缘膜615中的形成在第一、第二硅栅电极608a、608b上的部分除去，来让第一、第二硅栅电极608a、608b的上面露出。
之后，如图16(b)所示，利用光刻法在半导体衬底100上形成覆盖N型MIS形成区域且使P型MIS形成区域开口的抗蚀膜Re5。之后，以抗蚀膜Re5为掩模进行对氧化硅膜(第一层间绝缘膜615)和氮化硅膜(底层绝缘膜614)具有选择性的蚀刻，来将第二硅栅电极608b的上部除去直到膜厚成为例如20nm为止。
之后，如图16(c)所示，除去抗蚀膜Re5之后，再利用溅射法在半导体衬底100的整个上表面上沉积由例如膜厚70nm的镍构成的第二金属膜616。
之后，如图17(a)所示，在例如氮气环境、380℃下，通过第三次的RTA处理让第一、第二硅栅电极608a、608b中的硅与第二金属膜616中的镍起反应，来形成由例如NiSi膜构成的第一栅电极617a以及由例如Ni2Si膜构成的第二栅电极617b。
之后，通过将半导体衬底100浸渍到由硫酸与过氧化氢的混合液形成的蚀刻液中，来除去残留在第一层间绝缘膜615、第一、第二侧壁610a、610b以及底层绝缘膜614等上的未反应的第二金属膜616之后，再在比第三次的RTA处理的温度更高的温度下(例如550℃)进行第四次RTA处理来稳定第一、第二栅电极617a、617b的硅化物组成比。
就这样，在第一活性区域上夹着由例如膜厚2nm的电介质膜构成的第一栅极绝缘膜105a形成了由例如NiSi膜构成的第一栅电极617a。另一方面，在第二活性区域上夹着由例如膜厚2nm的氧化硅膜构成的第二栅极绝缘膜103b形成了由例如Ni2Si膜构成的第二栅电极617b。
之后，如图17(b)所示，利用例如CVD法在第一层间绝缘膜615上形成第二层间绝缘膜618之后，再利用CMP法对第二层间绝缘膜618的表面进行平坦化处理。
之后，如图17(c)所示，在第二层间绝缘膜618上形成抗蚀膜(未示)之后，再以抗蚀膜为掩模进行第一干蚀刻，来在第一层间绝缘膜615和第二层间绝缘膜618中形成让底层绝缘膜614的上面露出的孔后，再通过第二干蚀刻除去底层绝缘膜614中从孔内露出的部分，来在底层绝缘膜614、第一层间绝缘膜615以及第二层间绝缘膜618中形成到达第三、第四硅化物膜113a、113b的上面的第一、第二接触通孔619a、619b。就这样，通过两个阶段的蚀刻便能够使在第三、第四硅化物膜113a、113b的过度蚀刻量减少。
之后，利用溅射法或者CVD法，在第一、第二接触通孔619a、619b的底部及侧壁部形成通过依次叠层钛膜和氮化钛膜而构成的阻挡金属膜。之后，利用CVD法在第二层间绝缘膜618上沉积钨膜来埋入第一、第二接触通孔619a、619b内后，再利用CMP法除去钨膜中形成在第一、第二接触通孔619a、619b外的部分。就这样，在第一、第二接触通孔619a、619b内夹着阻挡金属膜形成了埋入钨膜而构成的第一、第二接触柱塞620a、620b。之后，再在第二层间绝缘膜618上形成与第一、第二接触柱塞620a、620b电连接的金属布线(未示)(补充说明一下，图17(c)所示的工序与图6(b)所示的工序相对应)。
如上，这样就能够制造出该实施例所涉及的半导体装置。
下面，参考图18对本发明第六个实施例的半导体装置的结构进行说明。图18是从栅极宽度方向显示的本发明第六个实施例所涉及的半导体装置的结构的剖面图。补充说明一下，该图中，为使图示简略化，示出的是N型MIS形成区域N和P型MIS形成区域P相邻的情况。这里，在图18中，用同一个符号表示与第一个实施例所涉及的半导体装置相同的构成要素。因此，在该实施例中不重复做与第一个实施例一样的说明。
如图18所示，在第一活性区域100a上夹着第一栅极绝缘膜105a形成有由例如NiSi等第一硅化物膜构成的第一栅电极617a。另一方面，在第二活性区域100b上夹着第二栅极绝缘膜103b形成有由例如Ni2Si等第二硅化物膜构成的第二栅电极617b。在半导体衬底100上形成有第二层间绝缘膜618。
如图18所示，从N型MIS形成区域一侧的元件隔离区域101上到第二栅电极617b的侧面上形成有剖面形状呈“L”字形且由与第一栅极绝缘膜105a相同的绝缘材料形成的侧壁绝缘膜105xy。而且，第一栅电极617a和第二栅电极617b的上部区域在元件隔离区域101上相互电连接，同时，第一栅电极617a和第二栅电极617b的下部区域夹着侧壁绝缘膜105xy而彼此分开。
根据该实施例，能够收到和第一个实施例一样的效果。也就是说，在该实施例中，在具有被全硅化(full silicidation)的栅电极的半导体装置中，也能够在N型MIS晶体管NTr和P型MIS晶体管PTr中高精度地形成由不同的绝缘材料形成的第一、第二栅极绝缘膜105a、103b，所以能够提供具有所希望的元件特性的N型、P型MIS晶体管。
补充说明一下，在该实施例中，以采用第一个实施例(详细地讲，依次进行完第一个实施例中的图3(a)到图3(c)以及图4(a)到图4(c)所示的各个工序之后，再依次进行第四个实施例的图14(a)到图14(c)、图15(a)到图15(c)、图16(a)到图16(c)以及图17(a)到图17(c)所示的工序)的情况为具体例做了说明，但本发明并不限于此。还可以采用例如第二个实施例或者第三个实施例。采用第二个实施例的时候能够收到与第二个实施例一样的效果；采用第三个实施例的时候能够收到与第三个实施例一样的效果。
补充说明一下，作为第一栅极绝缘膜和第二栅极绝缘膜，
在该实施例中，以使用
1)由电介质膜构成的第一栅极绝缘膜105a、
2)由氧化硅膜构成的第二栅极绝缘膜103b
的情况为具体例做了说明，但本发明并不限于此。可以是这样的，作为由电介质膜构成的第一栅极绝缘膜形成膜105AA、105BB(参考图4(a))，使用由例如Hf0.7SiON构成的第一栅极绝缘膜形成膜，同时使用由例如Hf0.5SiON构成的第二栅极绝缘膜形成膜来代替由氧化硅膜构成的第二栅极绝缘膜形成膜103(参考图3(b))，亦即，可以使用
1)由第一电介质膜(例如Hf0.7SiON)构成的第一栅极绝缘膜，
2)由第二电介质膜(例如Hf0.5SiON)构成的第二栅极绝缘膜。
或者是，可以使用由例如HfAlSiON构成的第一栅极绝缘膜形成膜与由HfSiON构成的第二栅极绝缘膜形成膜，亦即，可以使用
1)由第一电介质膜(例如HfAlSiON)构成的第一栅极绝缘膜，
2)由第二电介质膜(例如HfSiON)构成的第二栅极绝缘膜。
也就是说，在第一电介质膜和第二电介质膜由材料或者组成比相互不同的绝缘材料构成的情况下，也能够收到与该实施例一样的效果。
(第七个实施例)
下面，参考图19(a)到图19(d)以及图20(a)到图20(c)对本发明的第七个实施例所涉及的半导体装置的制造方法进行说明。图19(a)到图19(d)以及图20(a)到图20(c)是按照工序的进行顺序显示本发明第七个实施例所涉及的半导体装置的制造方法的主要工序剖面图。这里，图19(a)到图19(d)是栅极宽度方向的主要工序剖面图，左侧表示N型MIS形成区域N，右侧表示P型MIS形成区域P。另一方面，图20(a)到图20(c)是栅极长度方向的主要工序剖面图，图中，为使图示简略化，示出的是左侧N型MIS形成区域N和右侧P型MIS形成区域P相邻的情况。在图19(a)到图19(d)以及图20(a)到图20(c)中，用同一个符号表示与第二个实施例所涉及的半导体装置相同的构成要素。因此，在该实施例中不重复做与第二个实施例一样的说明。
这里，该实施例与第二个实施例的不同之处在于以下几点。
作为构成第二栅电极的第一电极及第二电极、构成第一栅电极的第三电极与第四电极，在第二个实施例中是这样的，
1)第一电极使用第一硅膜(由第一电极形成膜构成)
2)第二电极使用第二硅膜(由第三电极形成膜构成)
3)第三电极使用第三硅膜(由第二电极形成膜构成)
4)第四电极使用第四硅膜(由第三电极形成膜构成)
相对于此，在该实施例中是这样的，
1)第一电极使用第一金属膜(由第一电极形成膜构成)
2)第二电极使用硅膜(由第三电极形成膜构成)
3)第三电极使用第二金属膜(由第二电极形成膜构成)
4)第四电极使用硅膜(由第三电极形成膜构成)
首先，用例如由膜厚10nm的TiN膜构成的第一电极形成膜来代替第二个实施例中的由膜厚40nm的多晶硅膜构成的第一电极形成膜103，依次进行图3(a)及图3(b)所示的工序。
之后，如图19(a)所示，以抗蚀膜Re1为掩模进行干蚀刻或者湿蚀刻来依序除去第一电极形成膜和第二栅极绝缘膜形成膜中形成在N型MIS形成区域的部分(补充说明一下，图19(a)所示的工序与上述图8(a)所示的工序相对应)。
这样一来，如图19(a)所示，在第二活性区域100b上夹着由膜厚2nm的氧化硅膜构成的第二栅极绝缘膜形成膜103B形成了由膜厚10nm的TiN膜构成的第一电极形成膜704B。
之后，如图19(b)所示，除去抗蚀膜Re1之后，通过稀释氟酸处理将半导体衬底100的表面洗干净。之后再利用例如MOCVD法在半导体衬底100的整个上表面上形成由例如膜厚2nm的电介质膜构成的第一绝缘膜105。如图19(b)所示，此时，第一绝缘膜105具有：形成在第一、第二活性区域100a、100b上的第一栅极绝缘膜形成膜105AA、105BB以及形成在元件隔离区域101上的侧壁绝缘膜形成膜105XYZ。
之后，利用例如PVD法在第一绝缘膜105上沉积由例如膜厚30nm的TaSiN膜构成的第二电极形成膜706(也就是说，使用由例如膜厚30nm的TaSiN膜构成的第二电极形成膜706来代替在第二个实施例中由例如膜厚100nm的多晶硅膜构成的第二电极形成膜206，进行与图8(b)所示的工序一样的工序)。
之后，如图19(c)所示，通过进行与图8(c)所示的工序一样的工序，除去第一电极形成膜704B(详细而言，是第一栅极绝缘膜形成膜105BB)上的第二电极形成膜706，让由膜厚10nm的TaSiN膜构成的第二电极形成膜706A残留在第一活性区域100a上。
之后，如图19(d)所示，通过进行与图8(d)所示的工序一样的工序，除去第一电极形成膜704B上的第一栅极绝缘膜形成膜105BB，让第一栅极绝缘膜形成膜105A残留在第一活性区域100a上，同时将侧壁绝缘膜形成膜105XYZ中形成在第一电极形成膜704B上的部分(参考上述图7中的105Z)除去，来让侧壁绝缘膜形成膜105XY残留在元件隔离区域101上。
之后，利用例如CVD法在半导体衬底100的整个上表面沉积由例如膜厚100nm的掺杂了磷(P)的多晶硅膜构成的第三电极形成膜。这样就在半导体衬底100的N型MIS形成区域上形成了由例如膜厚100nm的掺杂了磷(P)的多晶硅膜构成的第三电极形成膜707A，同时在半导体衬底100的P型MIS形成区域上形成了由例如膜厚100nm的掺杂了磷(P)的多晶硅膜构成的第三电极形成膜707B(也就是说，使用由例如膜厚100nm的掺杂了磷(P)的多晶硅膜构成的第三电极形成膜707A、707B来代替第二个实施例中的由例如膜厚60nm的多晶硅膜构成的第三电极形成膜207A、207B，进行与上述图8(d)所示的工序一样的工序)。
这样一来，如图19(d)所示，在第一活性区域100a上夹着由膜厚2nm的电介质膜构成的第一栅极绝缘膜形成膜105A依次形成了由膜厚10nm的TaSiN膜构成的第二电极形成膜706A和由膜厚100nm的掺杂了磷(P)的多晶硅膜构成的第三电极形成膜707A。另一方面，在第二活性区域100b上夹着由膜厚2nm的氧化硅膜构成的第二栅极绝缘膜形成膜103B依次形成了由膜厚10nm的TaSiN膜构成的第一电极形成膜704B和由膜厚100nm的掺杂了磷(P)的多晶硅膜构成的第三电极形成膜707B。
之后，如图20(a)所示，利用光刻法及干蚀刻，将第一活性区域100a上的第三电极形成膜707A和第二电极形成膜706A、以及第一栅极绝缘膜形成膜105A图案化，来在第一活性区域100a上依次形成由第一栅极绝缘膜形成膜105A构成的第一栅极绝缘膜105a、以及由第二电极形成膜706A构成的第三电极706a与由第三电极形成膜707A构成的第四电极707a。另一方面，将第二活性区域100b上的第三电极形成膜707B和第一电极形成膜704B、以及第二栅极绝缘膜形成膜103B图案化，来在第二活性区域100b上依次形成由第二栅极绝缘膜形成膜103B构成的第二栅极绝缘膜103b、以及由第一电极形成膜704B构成的第一电极704b和由第三电极形成膜707B构成的第二电极707b。
此时，侧壁绝缘膜形成膜105XY也被图案化，在元件隔离区域101上形成了由侧壁绝缘膜形成膜105XY构成的侧壁绝缘膜(参考上述图21中的105XY)。
就这样，在第一活性区域100a上夹着第一栅极绝缘膜105a形成了依次叠层第三电极706a和第四电极707a而构成的第一栅电极708a，同时在第二活性区域100b上夹着第二栅极绝缘膜103b形成了依次叠层第一电极704b和第二电极707b而构成的第二栅电极708b。
之后，通过进行与图5(a)所示的工序一样的工序，在第一活性区域100a的第一栅电极708a的外侧形成第一延伸区域109a，同时在第二活性区域100b的第二栅电极708b的外侧形成第二延伸区域109b。
之后，如图20(b)所示，通过进行与图5(b)所示的工序一样的工序，在第一、第二栅电极708a、708b的侧面上形成由例如氮化硅膜构成的第一、第二侧壁110a、110b。之后，在第一活性区域100a的第一侧壁110a的外侧形成第一源极·漏极区域111a，在第二活性区域100b的第二侧壁110b的外侧形成第二源极·漏极区域111b。
之后，通过进行与图5(c)所示的工序一样的工序，来在第一栅电极708a的上部形成第一硅化物层112a，在第二栅电极708b的上部形成第一硅化物层112b；另一方面，在第一源极·漏极区域111a的上部形成第三硅化物膜113a，同时在第二源极·漏极区域111b的上部形成第四硅化物膜113b。
之后，如图20(c)所示，通过进行与图6(a)所示的工序一样的工序，在半导体衬底100的整个上表面形成由例如氮化硅膜构成的底层绝缘膜114来将第一、第二栅电极708a、708b及第一、第二侧壁110a、110b覆盖起来。之后，再在底层绝缘膜114上形成由例如氧化硅膜构成的层间绝缘膜115。
之后，通过进行与图6(b)所示的工序一样的工序，在形成在底层绝缘膜114和层间绝缘膜115中的第一、第二接触通孔116a、116b内夹着依次叠层钛膜和氮化钛膜而构成的阻挡金属膜形成了埋入钨膜而构成的第一、第二接触柱塞117a、117b。之后，再在层间绝缘膜115上形成与第一、第二接触柱塞117a、117b电连接的金属布线(未示)。
如上，这样就能够制造出该实施例所涉及的半导体装置。
下面，参考图21对本发明第七个实施例的半导体装置的结构进行说明。图21是从栅极宽度方向显示的本发明第七个实施例所涉及的半导体装置的结构的剖面图。补充说明一下，该图中，左侧表示N型MIS形成区域N，右侧表示P型MIS形成区域P。在图21中，用同一个符号表示与第一个实施例所涉及的半导体装置相同的构成要素。因此，在该实施例中不重复做与第一个实施例一样的说明。
如图21所示，从N型MIS形成区域一侧的元件隔离区域101上一直到第三电极706a和第一电极704b之间形成有剖面形状呈“L”字形且由与第一栅极绝缘膜105a相同的绝缘材料形成的侧壁绝缘膜105xy。而且，第二电极707b与第四电极707a形成为一体。就这样，第一栅电极708a和第二栅电极708b的上部区域在元件隔离区域101上相互电连接，同时，第一栅电极708a和第二栅电极708b的下部区域夹着侧壁绝缘膜105xy而彼此分开。补充说明一下，在该实施例中，说明的是使用TiN膜作将成为第一电极704b的第一电极形成膜(第一金属膜)704B、用TaSiN膜作成为第三电极706a的第二电极形成膜(第二金属膜)706的情况，但本发明并不限于此，第一电极形成膜(第一金属膜)和第二电极形成膜(第二金属膜)只要用材料或者组成比相互不同的金属材料即可。作为第一电极形成膜或者第二电极形成膜的金属材料，可以使用：铝(Al)、钛(Ti)、钨(W)、钽(Ta)或者钼(Mo)中之任一种金属或者是这些金属的合金的氮化物、碳化氮化物或者是硅化氮化物。
根据该实施例，能够收到和第二个实施例一样的效果。也就是说，在该实施例中，在具有金属栅电极的半导体装置中，也能够在N型MIS晶体管NTr和P型MIS晶体管PTr中高精度地形成由不同的绝缘材料形成的第一、第二栅极绝缘膜105a、103b，所以能够提供具有所希望的元件特性的N型、P型MIS晶体管NTr、PTr。
补充说明一下，在该实施例中，以采用第二个实施例(详细地讲，该实施例中的图19(a)到图19(d)所示的各个工序与图8(a)到图8(d)所示的各个工序相对应)的情况为具体例做了说明，但本发明并不限于此。还可以采用例如第一个实施例或者第三个实施例。
这样一来，1)第一栅电极2)第二栅电极
在该实施例中，
1)第一栅电极由由第二金属膜构成的第三电极和由硅膜构成的第四电极构成，
2)第二栅电极由由第一金属膜构成的第一电极和由硅膜构成的第二电极构成。
而在采用第一个实施例的情况下，
1)第一栅电极由硅膜构成，
2)第二栅电极由由金属膜构成的第一电极和由硅膜构成的第二电极构成。
在采用第三个实施例的情况下，
1)第一栅电极由第二金属膜构成，
2)第二栅电极第一金属膜构成。
作为第一栅极绝缘膜和第二栅极绝缘膜，
在该实施例中，是以使用
1)由电介质膜构成的第一栅极绝缘膜105a
2)由氧化硅膜构成的第二栅极绝缘膜103b的情况为具体例做了说明，但本发明并不限于此。与第六个实施例一样，作为由电介质膜构成的第一栅极绝缘膜形成膜105AA、105BB(参考图4(a))，使用由例如Hf0.7SiON构成的第一栅极绝缘膜形成膜，同时使用由例如Hf0.5SiON构成的第二栅极绝缘膜形成膜来代替由氧化硅膜构成的第二栅极绝缘膜形成膜103(参考图3(b))，可以使用
1)由第一电介质膜(例如Hf0.7SiON)构成的第一栅极绝缘膜，
2)由第二电介质膜(例如Hf0.5SiON)构成的第二栅极绝缘膜。
或者是，可以使用由例如HfAlSiON构成的第一栅极绝缘膜形成膜与由HfSiON构成的第二栅极绝缘膜形成膜，亦即可以使用
1)由第一电介质膜(例如HfAlSiON)构成的第一栅极绝缘膜，
2)由第二电介质膜(例如HfSiON)构成的第二栅极绝缘膜。
也就是说，在第一电介质膜与第二电介质膜由材料或者组成比相互不同的绝缘材料构成的情况下，也能收到与该实施例一样的效果。
在该实施例中，使用了在第三电极形成膜707A、707B中掺杂了磷(P)的多晶硅膜，但还可以在形成了未掺杂的多晶硅膜之后，利用离子注入法注入杂质。
一侧壁绝缘膜一
补充说明一下，在第一到第七实施例中，作为被夹在第一栅电极的下部区域和第二栅电极的下部区域之间的侧壁绝缘膜，如图22(a)所示，以从元件隔离区域801上一直形成到第一栅电极808a的下部区域808a1与第二栅电极808b的下部区域808b1之间且与第一栅极绝缘膜805a形成为一体的侧壁绝缘膜805XY的具体例做了说明，但本发明并不限于此。
例如，如图22(b)所示，可以在第一栅电极808a的下部区域808a1与第二栅电极808b的下部区域808b1之间使用与第一栅极绝缘膜805a分开形成的侧壁绝缘膜805x。还有，如图22(c)所示，还可以使用从元件隔离区域801开始超越第一栅电极808a的下部区域808a1与第二栅电极808b的下部区域808b1之间到第二栅电极808b的下部区域808b1与上部区域808bu之间，与第一栅极绝缘膜805a形成为一体的侧壁绝缘膜805xyz。
这样一来，只要侧壁绝缘膜805xy、805x、805xyz的形成区域在元件隔离区域801的宽度(参考图22(c)所示的宽度w)区域内即可。
-工业实用性-
本发明，因为能够在第一MIS晶体管和第二MIS晶体管中高精度地实现由不同的绝缘材料形成的栅极绝缘膜，所以对包括第一MIS晶体管和第二MIS晶体管的半导体装置很有用。

Claims (30)

1、一种半导体装置，包括：第一金属绝缘体半导体晶体管和第二金属绝缘体半导体晶体管，其特征在于：
所述第一金属绝缘体半导体晶体管包括：
半导体衬底的被元件隔离区域包围的第一活性区域、
形成在所述第一活性区域上的第一栅极绝缘膜、以及
形成在所述第一栅极绝缘膜上的第一栅电极；
所述第二金属绝缘体半导体晶体管包括：
所述半导体衬底的被所述元件隔离区域包围的第二活性区域、
形成在所述第二活性区域上且由与所述第一栅极绝缘膜不同的绝缘材料形成的第二栅极绝缘膜、以及
形成在所述第二栅极绝缘膜上的第二栅电极；
在位于所述第一活性区域与所述第二活性区域之间的所述元件隔离区域上，所述第一栅电极和所述第二栅电极的上部区域相互电连接，同时，所述第一栅电极和所述第二栅电极的下部区域夹着由与所述第一栅极绝缘膜相同的绝缘材料形成的侧壁绝缘膜而彼此分开。
2、根据权利要求1所述的半导体装置，其特征在于：
所述第二栅电极，由形成在所述第二栅极绝缘膜上的第一电极和形成在所述第一电极上的第二电极构成；
所述侧壁绝缘膜形成在所述第一电极的侧面上。
3、根据权利要求2所述的半导体装置，其特征在于：
所述第一电极由第一硅膜构成；
所述第二电极由第二硅膜构成；
所述第一栅电极由形成在所述第一栅极绝缘膜上的所述第二硅膜构成；
所述第二电极与所述第一栅电极形成为一体。
4、根据权利要求2所述的半导体装置，其特征在于：
所述第一栅电极由形成在所述第一栅极绝缘膜上的第三电极和形成在所述第三电极上的第四电极构成；
所述侧壁绝缘膜形成在第一电极和第三电极之间。
5、根据权利要求4所述的半导体装置，其特征在于：
所述第一电极由第一硅膜构成；
所述第二电极由第二硅膜构成；
所述第三电极由第三硅膜构成；
所述第四电极由所述第二硅膜构成；
所述第二电极与所述第四电极形成为一体。
6、根据权利要求4所述的半导体装置，其特征在于：
所述第一电极由第一金属膜构成；
所述第二电极由硅膜构成；
所述第三电极由第二金属膜构成；
所述第四电极由所述硅膜构成；
所述第二电极与所述第四电极形成为一体。
7、根据权利要求6所述的半导体装置，其特征在于：
所述第一金属膜与所述第二金属膜由材料或者组成比相互不同的金属材料形成。
8、根据权利要求1所述的半导体装置，其特征在于：
所述第一栅电极由第二硅膜构成；
所述第二栅电极由第一硅膜构成；
所述第一栅电极和所述第二栅电极，由于形成在所述第二硅膜上的第一硅化物层和形成在所述第一硅膜上的第二硅化物层在所述侧壁绝缘膜上相连接而电连接。
9、根据权利要求1所述的半导体装置，其特征在于：
进一步包括：
形成在所述第一栅电极上的第一硅化物层、以及
形成在所述第二栅电极上的第二硅化物层。
10、根据权利要求1所述的半导体装置，其特征在于：
所述第一栅电极由全硅化的第一硅化物膜构成；
所述第二栅电极由全硅化的第二硅化物膜构成。
11、根据权利要求10所述的半导体装置，其特征在于：
所述第一硅化物膜由硅化镍膜构成；
所述第二硅化物膜由富镍的硅化物膜构成。
12、根据权利要求1所述的半导体装置，其特征在于：
所述第一栅极绝缘膜由电介质膜构成；
所述第二栅极绝缘膜由氧化硅膜或者氮氧化硅膜构成。
13、根据权利要求12所述的半导体装置，其特征在于：
所述电介质膜由金属氧化膜构成。
14、根据权利要求12所述的半导体装置，其特征在于：
所述电介质膜中含有铪、钽、锆、钛、铝、钪、钇以及镧的氧化物中的至少一种氧化物。
15、根据权利要求10所述的半导体装置，其特征在于：
所述第一栅极绝缘膜由第一电介质膜构成；
所述第二栅极绝缘膜由第二电介质膜构成；
所述第一电介质膜和第二电介质膜由材料或者组成比相互不同的绝缘材料形成。
16、根据权利要求1所述的半导体装置，其特征在于：
进一步包括第三金属绝缘体半导体晶体管，该第三金属绝缘体半导体晶体管具有所述半导体衬底的被所述元件隔离区域包围的第三活性区域、形成在所述第三活性区域上的第三栅极绝缘膜以及形成在所述第三栅极绝缘膜上的第三栅电极；
所述第三栅极绝缘膜的膜厚比所述第二栅极绝缘膜的膜厚厚，且所述第三栅极绝缘膜由与所述第二栅极绝缘膜相同的绝缘材料形成。
17、根据权利要求1所述的半导体装置，其特征在于：
进一步包括：
形成在所述第一栅电极的侧面上的第一侧壁、
形成在所述第一活性区域的所述第一侧壁的外侧的第一源极·漏极区域、
形成在所述第二栅电极的侧面上的第二侧壁、以及
形成在所述第二活性区域的所述第二侧壁的外侧的第二源极·漏极区域。
18、根据权利要求17所述的半导体装置，其特征在于：
进一步包括：
形成在所述第一源极·漏极区域上的第三硅化物层、以及
形成在所述第二源极·漏极区域上的第四硅化物层。
19、根据权利要求1所述的半导体装置，其特征在于：
所述侧壁绝缘膜与所述第一栅极绝缘膜形成为一体。
20、根据权利要求1所述的半导体装置，其特征在于：
所述侧壁绝缘膜与所述第一栅极绝缘膜分开形成。
21、根据权利要求1所述的半导体装置，其特征在于：
所述第一金属绝缘体半导体晶体管是N型金属绝缘体半导体晶体管；
所述第二金属绝缘体半导体晶体管是P型金属绝缘体半导体晶体管。
22、一种半导体装置的制造方法，该半导体装置包括：具有第一栅极绝缘膜及第一栅电极的第一金属绝缘体半导体晶体管、以及具有第二栅极绝缘膜及第二栅电极的第二金属绝缘体半导体晶体管，其特征在于：
该半导体装置的制造方法包括：
工序a，在半导体衬底形成由元件隔离区域包围的所述第一活性区域及所述第二活性区域，与
工序b，在所述第一活性区域上形成所述第一栅极绝缘膜及所述第一栅电极，同时在所述第二活性区域上形成所述第二栅极绝缘膜及所述第二栅电极；
所述第二栅极绝缘膜由与所述第一栅极绝缘膜不同的绝缘材料形成；
在所述工序b中，在位于所述第一活性区域与所述第二活性区域之间的所述元件隔离区域上，所述第一栅电极和所述第二栅电极的上部区域相互电连接，同时，所述第一栅电极和所述第二栅电极的下部区域夹着由与所述第一栅极绝缘膜相同的绝缘材料形成的侧壁绝缘膜而形成。
23、根据权利要求22所述的半导体装置的制造方法，其特征在于：
所述工序b包括：
工序b1，在所述第二活性区域上形成第二栅极绝缘膜形成膜与第一电极形成膜，
工序b2，在所述工序b1之后，在半导体衬底上形成第一栅极绝缘膜形成膜，
工序b3，除去所述第一电极形成膜上的所述第一栅极绝缘膜形成膜，来让所述第一栅极绝缘膜形成膜残留在所述第一活性区域上，
工序b4，在所述工序b3之后，在所述半导体衬底上形成第二电极形成膜，以及
工序b5，将所述第一活性区域上的所述第二电极形成膜及所述第一栅极绝缘膜形成膜图案化，来形成由所述第一栅极绝缘膜形成膜构成的所述第一栅极绝缘膜以及由所述第二电极形成膜构成的所述第一栅电极，同时，将所述第二活性区域上的所述第二电极形成膜与所述第一电极形成膜、以及所述第二栅极绝缘膜形成膜图案化，来形成由所述第二栅极绝缘膜形成膜构成的所述第二栅极绝缘膜以及由所述第一电极形成膜与所述第二电极形成膜构成的所述第二栅电极。
24、根据权利要求22所述的半导体装置的制造方法，其特征在于：
所述工序b，包括：
工序b1，在所述第二活性区域上形成第二栅极绝缘膜形成膜以及第一电极形成膜，
工序b2，在所述工序b1之后，在所述半导体衬底上形成第一栅极绝缘膜形成膜以及第二电极形成膜，
工序b3，除去所述第一电极形成膜上的所述第一栅极绝缘膜形成膜及所述第二电极形成膜，来让所述第一栅极绝缘膜形成膜及所述第二电极形成膜残留在所述第一活性区域上，
工序b4，在所述工序b3之后，在所述半导体衬底上形成第三电极形成膜，以及
工序b5，将所述第一活性区域上的所述第三电极形成膜与所述第二电极形成膜、以及所述第一栅极绝缘膜形成膜图案化，来形成由所述第一栅极绝缘膜形成膜构成的所述第一栅极绝缘膜以及由所述第二电极形成膜与所述第三电极形成膜构成的所述第一栅电极，同时，将所述第二活性区域上的所述第三电极形成膜与所述第一电极形成膜、以及所述第二栅极绝缘膜形成膜图案化，来形成由所述第二栅极绝缘膜形成膜构成的所述第二栅极绝缘膜以及由所述第一电极形成膜与所述第三电极形成膜构成的所述第二栅电极。
25、根据权利要求22所述的半导体装置的制造方法，其特征在于：
所述工序b，包括：
工序b1，在所述第二活性区域上形成第二栅极绝缘膜形成膜及第一电极形成膜，
工序b2，在所述工序b1之后，在所述半导体衬底上形成第一栅极绝缘膜形成膜及第二电极形成膜，
工序b3，除去所述第一电极形成膜上的所述第一栅极绝缘膜形成膜及所述第二电极形成膜，来让所述第一栅极绝缘膜形成膜及所述第二电极形成膜残留在所述第一活性区域上，以及
工序b4，将所述第一活性区域上的所述第二电极形成膜及所述第一栅极绝缘膜形成膜图案化，来形成由所述第一栅极绝缘膜形成膜构成的所述第一栅极绝缘膜以及由所述第二电极形成膜构成的所述第一栅电极，同时，将所述第二活性区域上的所述第一电极形成膜及所述第二栅极绝缘膜形成膜图案化，来形成由所述第二栅极绝缘膜形成膜构成的所述第二栅极绝缘膜以及由所述述第一电极形成膜构成的所述第二栅电极。
26、根据权利要求22所述的半导体装置的制造方法，其特征在于：
进一步包括具有第三栅极绝缘膜与第三栅电极的第三金属绝缘体半导体晶体管；
所述工序a包括在所述半导体衬底形成由所述元件隔离区域包围的第三活性区域的工序；
所述工序b包括在所述第三活性区域上形成所述第三栅极绝缘膜及所述第三栅电极的工序；
所述第三栅极绝缘膜的膜厚比所述第二栅极绝缘膜的膜厚厚，且所述第三栅极绝缘膜由与所述第二栅极绝缘膜相同的绝缘材料形成。
27、根据权利要求26所述的半导体装置的制造方法，其特征在于：
所述工序b包括：
工序b1，在所述第三活性区域上形成第三栅极绝缘膜形成膜，
工序b2，在所述工序b1之后，在所述第二活性区域上形成第二栅极绝缘膜形成膜，
工序b3，在所述第二栅极绝缘膜形成膜及所述第三栅极绝缘膜形成膜上形成第一电极形成膜；
工序b4，在所述工序b3之后，在所述半导体衬底上形成第一栅极绝缘膜形成膜，
工序b5，除去所述第一电极形成膜上的所述第一栅极绝缘膜形成膜，来让所述第一栅极绝缘膜形成膜残留在所述第一活性区域上，
工序b6，在所述工序b5之后，在所述半导体衬底上形成第二电极形成膜，以及
工序b7，将所述第一活性区域上的所述第二电极形成膜及所述第一栅极绝缘膜形成膜图案化，来形成由所述第一栅极绝缘膜形成膜构成的所述第一栅极绝缘膜以及由所述第二电极形成膜构成的所述第一栅电极，同时，将所述第二活性区域上的所述第二电极形成膜与所述第一电极形成膜、以及所述第二栅极绝缘膜形成膜图案化，来形成由所述第二栅极绝缘膜形成膜构成的所述第二栅极绝缘膜以及由所述第一电极形成膜与所述第二电极形成膜构成的所述第二栅电极，进一步将所述第三活性区域上的所述第二电极形成膜与所述第一电极形成膜、以及所述第三栅极绝缘膜形成膜图案化，来形成由所述第三栅极绝缘膜形成膜构成的所述第三栅极绝缘膜以及由所述第一电极形成膜与所述第二电极形成膜构成的所述第三栅电极。
28、根据权利要求22所述的半导体装置的制造方法，其特征在于：
该半导体装置的制造方法进一步包括：
工序c，在所述第一栅电极的侧面上形成第一侧壁，同时在所述第二栅电极的侧面上形成第二侧壁，
工序d，在所述工序c之后，在所述第一活性区域的所述第一侧壁的外侧形成第一源极·漏极区域，以及
工序e，在所述工序c之后，在所述第二活性区域的所述第二侧壁的外侧形成第二源极·漏极区域。
29、根据权利要求22所述的半导体装置的制造方法，其特征在于：
所述工序b包括：
工序b1，在所述第二活性区域上形成第二栅极绝缘膜形成膜与第一硅膜，
工序b2，在所述工序b1之后，在所述半导体衬底上形成第一栅极绝缘膜形成膜，
工序b3，除去所述第一硅膜上的所述第一栅极绝缘膜形成膜，来让所述第一栅极绝缘膜形成膜残留在所述第一活性区域上，
工序b4，在所述工序b3之后，在所述半导体衬底上形成第二硅膜，
工序b5，将所述第一活性区域上的所述第二硅膜及所述第一栅极绝缘膜形成膜图案化，来形成由所述第一栅极绝缘膜形成膜构成的所述第一栅极绝缘膜以及由所述第二硅膜构成的第一硅栅电极，同时，将所述第二活性区域上的所述第二硅膜与所述第一硅膜、以及所述第二栅极绝缘膜形成膜图案化，来形成由所述第二栅极绝缘膜形成膜构成的所述第二栅极绝缘膜以及由所述第一硅膜与所述第二硅膜构成的第二硅栅电极，以及
工序b6，在所述工序b5之后，将所述第一硅栅电极全硅化来形成所述第一栅电极，同时将所述第二硅栅电极全硅化来形成所述第二栅电极。
30、根据权利要求22所述的半导体装置的制造方法，其特征在于：
所述第一栅极绝缘膜由电介质膜构成；
所述第二栅极绝缘膜由氧化硅膜或者氮氧化硅膜构成。
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