JP2011071402A - 半導体装置の製造方法及びそれを用いた半導体装置 - Google Patents
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Abstract
【課題】MIPS構造を採るメタル膜とコンタクトプラグとの界面抵抗を低減できるようにする。
【解決手段】まず、半導体基板1の上に、ゲート絶縁膜3を形成し、形成したゲート絶縁膜3の上に、TiN膜4及びポリシリコン膜5を順次形成する。続いて、ポリシリコン膜5にTiN膜4を露出するコンタクトホール5aを形成する。続いて、ポリシリコン膜5における第1のコンタクトホール5aの少なくとも底面及び壁面上に金属膜7を形成する。
【選択図】図1
【解決手段】まず、半導体基板1の上に、ゲート絶縁膜3を形成し、形成したゲート絶縁膜3の上に、TiN膜4及びポリシリコン膜5を順次形成する。続いて、ポリシリコン膜5にTiN膜4を露出するコンタクトホール5aを形成する。続いて、ポリシリコン膜5における第1のコンタクトホール5aの少なくとも底面及び壁面上に金属膜7を形成する。
【選択図】図1
Description
本発明は、半導体装置の製造方法及びそれを用いた半導体装置に関し、特に、金属とポリシリコンとが積層されてなるゲート電極又はヒューズ素子を有する半導体装置に関する。
MIPS(Metal Inserted Poly-Si Stack)構造を有するメタルゲートを用いた第1の従来例に係るトランジスタ形成プロセスを図18に示す(例えば、特許文献1を参照。)。
まず、図18(a)に示すように、シリコンからなる半導体基板101の上部に、NFET(N-type Field Effect Transistor)領域及びPFET(P-type Field Effect Transistor)領域を区画する素子分離領域102を選択的に形成する。続いて、半導体基板101の上にゲート絶縁膜103を形成し、その後、PVD(Physical Vapor Deposition)法により、ゲート絶縁膜103上の全面に、仕事関数の値が大きく且つPFETのゲートメタルに適した窒化チタン(TiN)膜104を堆積する。続いて、PFET領域をレジストマスクで覆った状態でウエットエッチングを行って、NFET領域のTiN膜104を除去する。
次に、図18(b)に示すように、レジストマスクを除去した後、半導体基板101上の全面にポリシリコン膜105を堆積する。
次に、図18(c)に示すように、ポリシリコン膜105の上に、金属膜113及びキャップ絶縁膜114を順次堆積する。
次に、図18(d)に示すように、リソグラフィ法及びエッチング法により、PFET領域においては、ポリシリコン/TiNからなるメタル電極を形成し、NFET領域においては、ポリシリコン電極を形成する。なお、特許文献1においては、ポリシリコン膜105の上に金属膜113を形成した、いわゆるポリメタル構造を採る。その後、図示はしていないが、パターニングされたゲート電極をマスクとして、半導体基板101の上部にエクステンション注入を行う。
次に、図18(e)に示すように、ゲート電極の側面上にサイドウォール106を形成し、形成したサイドウォール106及びゲート電極をマスクとして、半導体基板101の上部にソースドレイン注入を行う。
次に、図18(f)に示すように、半導体基板101上にゲート電極を覆うように層間絶縁膜108を堆積する。その後、層間絶縁膜108にゲート電極の金属膜113と電気的に接続されるコンタクトプラグ109を形成する。
ここで、ゲート構造として、NFETに対しても、PFETと組成が異なるメタルを用いたメタルゲートを形成することも可能であるが、特許文献1においては、NFETと比較して格段に特性が悪化するPFETのみをメタルゲートとして、プロセスの変更を最低限に抑えている。
ところで、PFETにおいて、ゲート絶縁膜103に酸化シリコン(SiO2)よりも比誘電率が高い、いわゆるhigh-k膜を用いたpoly-Si/high-kゲート構造によって動作特性が劣化する理由は、該ゲート構造によりフェルミレベルピニングが発生し、PFETの閾値電圧が高く保持されてしまい低下しなくなるためである。これに対し、Metal/high-kゲート構造では、フェルミレベルピニングは発生せず、閾値電圧は金属材料が持つ仕事関数の値に従って低下する。TiN膜は仕事関数の値がシリコンのバンドギャップの中間の値(mid gap)程度又はそれよりも高く(価電子バンド寄り)、PFET用のメタルとして適した材料であることが知られている。なお、NFETにおいては、poly-Si/high-kゲート構造としても、フェルミレベルピニングは発生しないため、poly-Si/high-k構造を用いてもPFETほど動作特性は劣化しない。
上記従来技術の課題の1つとして、メタルゲートを構成するメタル材料(TiN膜104)とポリシリコン膜105との間の界面抵抗が高いことが挙げられる。TiN等のメタルゲート電極材料は、シリコン(Si)のバンドギャップ内にフェルミレベルを持っているため、TiN等とポリシリコンとを接触させると、N型又はP型のいずれかの極性を持つショットキ接合となる。これにより、ポリシリコン膜105のドーパント濃度に依存するものの、界面抵抗が高くなる傾向にある。さらに、ショットキ接合の形成に加えて、製造プロセスにも強く依存し、メタルとポリシリコンとの間に高抵抗層が形成されて、界面抵抗が高くなることもあり得る。界面抵抗が高いと、トランジスタの充放電が速やかに行われないため、FETの高速動作が妨げられる。
ポリメタル構造を有するゲート電極においても、同様の課題があることが知られている。この対策として、特許文献2及び特許文献3には、図19に示すように、ゲート電極へのコンタクトプラグ109を形成する際のコンタクトホールの開口工程において、金属膜113を貫通して、該金属膜113の下のポリシリコン膜105にまでエッチングを行っている。コンタクトホールには、チタン(Ti)、窒化チタン(TiN)及びタングステン(W)を埋め込むことにより、コンタクトメタル種をポリシリコン膜105と直接に接触させることにより、ポリシリコン膜105と金属膜113との界面抵抗を低減する方法が提案されている。
しかしながら、特許文献2及び特許文献3に記載された技術では、依然として、コンタクトメタル材料とポリシリコン膜との間に界面抵抗が生じること、また、ポリメタルゲート電極の金属膜を貫通するエッチングを行う際に、通常、同時に開口するソースドレイン上へのコンタクトホール形成用のエッチングをソースドレインの上部に形成されたシリサイド膜で止める必要がある等、プロセス的に制約が大きいという問題が生じる。
また、MIPS構造における解決策はこれまで明示されていない。
前記に鑑み、本発明は、MIPS構造を採るメタル膜とコンタクトプラグとの界面抵抗を低減できるようにすることを目的とする。
前記の目的を達成するため、本発明は、半導体装置を、MIPS構造における第1の金属膜とポリメタル構造における第2の金属膜とを直接に接触させる構成とする。
具体的に、本発明に係る第1の半導体装置の製造方法は、半導体領域の上に、第1の絶縁膜を形成する工程(a)と、第1の絶縁膜の上に、第1の金属膜を形成する工程(b)と、第1の金属膜の上に、第1のシリコン膜を形成する工程(c)と、第1のシリコン膜に、第1の金属膜を露出する開口部を形成する工程(d)と、第1のシリコン膜における開口部の少なくとも底面及び壁面上に、第2の金属膜を形成する工程(e)とを備えていることを特徴とする。
第1の半導体装置の製造方法によると、第1の絶縁膜の上に第1の金属膜を形成し、形成した第1の金属膜の上に第1のシリコン膜を形成する。続いて、第1のシリコン膜に第1の金属膜を露出する開口部を形成し、形成した開口部の少なくとも底面及び壁面上に第2の金属膜を形成する。これにより、最下層の第1の金属膜と第1のシリコン膜の上の第2の金属膜とが直接に接触するため、第1のシリコン膜と第1の金属膜との間の界面抵抗の影響を受けなくなるので、デバイスの高速動作が可能となる。
第1の半導体装置の製造方法は、工程(e)において、第2の金属膜は、第1のシリコン膜の上に開口部を埋め込むように形成し、工程(e)よりも後に、形成された第2の金属膜、第1のシリコン膜及び第1の金属膜をパターニングすることにより、ゲート電極を形成する工程(f)をさらに備えていてもよい。
また、第1の半導体装置の製造方法は、工程(e)において、第2の金属膜は、第1のシリコン膜の上に開口部を埋め込むように形成し、工程(e)よりも後に、第1のシリコン膜の上に形成された第2の金属膜を選択的に除去する工程(f)と、第1のシリコン膜及び第1の金属膜をパターニングする工程(g)と、パターニングされた第1のシリコン膜の上に第3の金属膜を形成することにより、ゲート電極を形成する工程(h)とをさらに備えていてもよい。
この場合に、工程(h)は、第3の金属膜を熱処理することにより、第1のシリコン膜の上部に金属シリサイドを形成する工程を含んでいてもよい。
また、この場合に、第2の金属膜に代えて、シリコンゲルマニウムからなる半導体膜を用いてもよい。
また、第1の半導体装置の製造方法は、工程(e)において、第2の金属膜は、開口部の底面及び壁面を含む第1のシリコン膜の上に形成し、工程(e)よりも後に、第2の金属膜、第1のシリコン膜、第1の金属膜及び第1の絶縁膜をパターニングする工程(f)と、パターニングされた第1のシリコン膜の上の第2の金属膜を除去する工程(g)と、第2の金属膜が除去された第1のシリコン膜の上部に金属シリサイド膜を形成することにより、ゲート電極を形成する工程(h)とをさらに備えていてもよい。
また、第1の半導体装置の製造方法は、工程(d)と工程(e)との間に、開口部の底面及び壁面を含む第1のシリコン膜の上に、第2のシリコン膜を形成する工程(f)を備え、工程(e)は、第2の金属膜を第2のシリコン膜の上に形成した後、熱処理を行うことにより、第2の金属膜及び第2のシリコン膜から金属シリサイド膜を形成する工程を含み、形成された金属シリサイド膜、第1のシリコン膜及び第1の金属膜をパターニングすることにより、ゲート電極を形成する工程(g)とをさらに備えていてもよい。
また、この場合、第2のシリコン膜を形成する代わりに、第1のシリコン膜を完全にエッチングせず、第1のシリコン膜を残すことによって第2のシリコン膜を代用することもできる。
また、第1の半導体装置の製造方法は、工程(d)において、開口部は第1の絶縁膜を露出するように形成した開口溝であり、工程(e)よりも後に、形成された第2の金属膜、第1のシリコン膜、第1の金属膜及び第1の絶縁膜を、開口溝を挟んで対向するようにパターニングすることにより、第2の金属膜が第1のシリコン膜の上面、開口溝の底面及び壁面上に残存してなるヒューズ素子を形成する工程(f)をさらに備えていてもよい。
この場合に、第1の半導体装置の製造方法は、工程(d)と工程(e)との間に、開口溝の底面及び壁面を含む第1のシリコン膜の上に、第2のシリコン膜を形成する工程(g)をさらに備え、工程(e)は、第2の金属膜を第2のシリコン膜の上に形成した後、熱処理を行うことにより、第2の金属膜及び第2のシリコン膜から金属シリサイド膜を形成する工程を含んでいてもよい。
第1の半導体装置の製造方法は、工程(d)において、開口部は、第1の絶縁膜を露出するように形成してもよい。
本発明に係る第2の半導体装置の製造方法は、半導体領域の上に、第1の絶縁膜を形成する工程(a)と、第1の絶縁膜の上に、第1の金属膜を形成する工程(b)と、第1の金属膜の上に、第1のシリコン膜を形成する工程(c)と、第1のシリコン膜及び第1の金属膜をパターニングすることにより、ゲート電極を形成する工程(d)と、半導体領域の上にゲート電極を覆うように第2の金属膜を形成する工程(e)と、形成された第2の金属膜に対して熱処理を行うことにより、ゲート電極における第1のシリコン膜の上部及び側部に金属シリサイド膜を形成する工程(f)を備えていることを特徴とする。
第2の半導体装置の製造方法によると、第1の絶縁膜の上に第1の金属膜を形成し、形成した第1の金属膜の上に第1のシリコン膜を形成する。続いて、第1のシリコン膜及び第1の金属膜をパターニングすることによりゲート電極を形成し、さらに、半導体領域の上にゲート電極を覆うように第2の金属膜を形成する。続いて、形成した第2の金属膜を熱処理することにより、第1のシリコン膜の上部及び側部に金属シリサイド膜を形成する。これにより、最下層の第1の金属膜と第1のシリコン膜の上部及び側部に形成された金属シリサイド膜とが直接に接触するため、第1のシリコン膜と第1の金属膜との間の界面抵抗の影響を受けなくなるので、デバイスの高速動作が可能となる。
第2の半導体装置の製造方法は、工程(d)と工程(e)との間に、ゲート電極をマスクとして半導体領域に第1のエクステンション注入を行う工程(g)と、工程(f)よりも後に、金属シリサイド膜が形成されたゲート電極をマスクとして半導体領域に第2のエクステンション注入を行う工程(h)とのうち、少なくとも一方の工程を備えていてもよい。
本発明に係る第1の半導体装置は、半導体領域と、半導体領域の上に形成された第1の絶縁膜と、第1の絶縁膜の上に形成された第1の金属膜と、第1の金属膜の上に形成され、開口部を有するシリコン膜と、シリコン膜の上に形成された第2の金属膜と、シリコン膜の開口部に形成され、第1の金属膜と第2の金属膜とを電気的に接続する第3の金属膜とを備えていることを特徴とする。
第1の半導体装置によると、最下層の第1の金属膜とシリコン膜の上の第2の金属膜とが第3の金属膜によって直接に接触するため、従来の構造でみられたシリコン膜と第1の金属膜との間の界面抵抗の影響を受けなくなるので、デバイスの高速動作が可能となる。
第1の半導体装置において、第2の金属膜は、金属シリサイド膜であってもよい。
また、第1の半導体装置において、第2の金属膜及び第3の金属膜は、金属シリサイド膜であってもよい。
第1の半導体装置において、第1の金属膜、シリコン膜、第2の金属膜及び第3の金属膜は、ゲート電極を構成していてもよい。
本発明に係る第2の半導体装置は、半導体領域の上に絶縁膜を介在させて形成され、それぞれ第1の金属膜、シリコン膜及び第2の金属膜が順次積層された、少なくとも2つの積層構造体と、積層構造体同士を電気的に接続する第3の金属膜とを備え、積層構造体と第3の金属膜とからヒューズ素子が形成されていることを特徴とする。
第2の半導体装置において、第3の金属膜は、金属シリサイド膜であってもよい。
本発明に係る半導体装置の製造方法及びそれを用いた半導体装置によると、最下層の第1の金属膜とシリコン膜の上の第2の金属膜とが直接に接触するため、シリコン膜と第1の金属膜との間の界面抵抗の影響を受けなくなるので、デバイスの高速動作が可能となる。
(第1の実施形態)
本発明に係る第1の実施形態について図1を参照しながら説明する。
本発明に係る第1の実施形態について図1を参照しながら説明する。
図1に示すように、第1の実施形態に係る半導体装置は、P型電界効果トランジスタ(PFET)であって、例えば、シリコン(Si)からなる半導体基板1の上に形成されたゲート電極9を有している。ゲート電極9は、半導体基板1の上部に形成された素子分離2によって区画された半導体領域(活性領域)を跨ぐように形成されている。
ゲート電極9は半導体基板1の上に順次形成された、high-k膜を含むゲート絶縁膜3、窒化チタン(TiN)膜4、ポリシリコン膜5、金属膜7及び絶縁膜8により構成されている。
ゲート電極9の側面上には、サイドウォール10が形成されており、該サイドウォール10を含めゲート電極9は層間絶縁膜11により覆われている。層間絶縁膜11には、ゲート電極9の金属膜7と接続されるコンタクトプラグ12が金属膜7のTiN膜4とのコンタクト部分の近傍に設けられている。
第1の実施形態の特徴として、ゲート電極9におけるポリシリコン膜5の上に形成された金属膜7の一部が、ポリシリコン膜5の素子分離2上の領域を貫通してTiN膜4と直接に接している点である。このように、ポリメタルゲート形成用の金属膜7とメタルゲート形成用のTiN膜4とが貫通孔を介して直接に接しているため、ポリシリコン膜5とTiN膜4との間の界面抵抗の影響を受けなくなるので、PFETの高速動作が可能となる。
なお、第1の実施形態においては、図1に示すように、金属膜7のTiN膜4とのコンタクト部分を2つの貫通孔により形成しているが、少なくとも1つの貫通孔により接触していればよい。
以下、前記のように構成された半導体装置の製造方法の一例について図2及び図3を参照しながら説明する。
まず、図2(a)に示すように、シリコンからなる半導体基板1の上部に素子分離2を選択的に形成する。続いて、半導体基板1における素子分離2により区画された半導体領域に、閾値制御用のイオン注入(Vt注入)を行って該半導体領域を活性化して活性領域とする。その後、図示はしないが、半導体基板1上の表面酸化膜を除去する。続いて、半導体基板1の上に、ゲート絶縁膜3として、膜厚が1.5nmの熱酸化膜を形成し、その上に化学気相堆積(CVD)法による膜厚が3.0nmのHfSiO膜を堆積する。続いて、表面窒化処理を施すことにより、HfSiON/SiO2からなる高誘電率絶縁膜を形成する。ここで、ゲート絶縁膜3は、高誘電率絶縁膜に限られず、SiO2膜又はSiON膜でもかまわない。続いて、ゲート絶縁膜3の上に、例えばCVD法により膜厚が10nmのゲートメタル膜であるTiN膜4を堆積し、続いて、TiN膜4の上に、膜厚が80nmのノンドープのポリシリコン膜5を堆積する。その後、ポリシリコン膜5にp型ドーパントをイオン注入(ゲート注入)する。
第1の実施形態においては、PFETを対象としており、ゲートメタルには有効仕事関数の値が約4.6eV以上でPFETに有効なメタル材料であるTiN膜4を用いている。なお、TiN以外にも、TaN又はTaCNO等の有効仕事関数の値が大きいメタル材料を用いることができる。
また、ゲート絶縁膜3の上、すなわちHfSiON膜の上にAlO膜等のゲート電極9の有効仕事関数の値を高める、いわゆるCap膜を堆積し、続いて該Cap膜の上にTiN等のメタル膜を堆積してもよい。なお、N型電界効果トランジスタ(NFET)を形成する場合は、有効仕事関数の値が小さい材料であるTaC等を使用することができる。また、NFETのCap材料としては、LaO膜を使用すればNFETにおけるゲート電極の有効仕事関数の値を同様に低下させることができる。
次に、図2(b)に示すように、リソグラフィ法及びドライエッチング法により、ポリシリコン膜5における素子分離2の上側部分の少なくとも1箇所(ここでは2箇所)に、TiN膜4を露出する第1のコンタクトホール5aを形成する。なお、第1のコンタクトホール5aは、ポリシリコン膜5のみに形成してもよく、さらにはポリシリコン膜5の下のTiN膜4の上部又は全部(すなわち貫通させる)に形成してもよい。
次に、図2(c)に示すように、ポリシリコン膜5の上に各第1のコンタクトホール5aを埋め込むように、膜厚が3nmのTi膜、膜厚が5nmのTiN膜及び膜厚が50nmのW膜を順次堆積して、W/TiN/Tiからなる金属膜7を形成する。ここで、Ti膜及びTiN膜は、指向性が高い成膜法を用い、第1のコンタクトホール5aの底部にまで堆積されるようにすることが望ましい。また、W膜は、CVD法又は原子層堆積(ALD)法により形成することが望ましい。また、金属膜7として、W/TiN/Tiを用いたがこれに限られず、ポリメタルゲート電極材料として知られているW/WNx膜等を用いてもよい。さらには、W膜を50nm以上に厚く堆積し、堆積したW膜を化学機械研磨(CMP)法又はエッチバック法等により平坦化して、所望の膜厚を持つより均一なW膜をポリシリコン膜5の上に形成してもよい。さらに、このとき、ポリシリコン膜5の上の金属膜7をすべて除去し、ポリシリコン膜5の上にW/TiN/Ti膜又はW/WNx膜を再度形成し直してもよい。このようにすると、金属膜7の上面が平坦化されたゲート電極を得ることができる。
次に、図2(d)に示すように、減圧CVD法により、金属膜7の上に窒化シリコン(SiN)からなる絶縁膜8を堆積する。ここで、下層のTiN膜4はゲートメタル電極膜であり、ゲート電極9の有効仕事関数を決める金属膜として働く。一方、上層のW/TiN/Tiからなる金属膜7は、いわゆるポリメタルゲート電極を構成する金属膜であり、ゲート電極9の有効仕事関数の変調には基本的に関与せず、ゲート電極9のシート抵抗を低減する役割を果たす。図2(d)の工程における平面構成を図3(a)に示す。図3(a)に示すように、ポリシリコン膜5に、後工程でゲート電極9となる領域にあらかじめ第1のコンタクトホール5aを形成し、金属膜7からTiN膜4までを貫通した金属膜7を埋め込んでおく。
次に、図2(e)に示すように、リソグラフィ法及びドライエッチング法により、絶縁膜8からTiN膜4までをパターニングする。続いて、洗浄を行ってレジストマスク及びゲート絶縁膜3を除去することにより、ゲート電極9を得る。本工程後の平面構成を図3(b)に示す。図3(b)に示すように、PFETを構成するゲート電極9における素子分離2の上側部分に金属膜7が埋め込まれている。
次に、図2(f)に示すように、半導体基板1の活性領域に対して、パターニングされたゲート電極9をマスクとして、P型のエクステンション(Ext)注入を行う。その後、ゲート電極9の各側面上に、SiN等からなるサイドウォール10を形成する。続いて、形成されたサイドウォール10及びゲート電極9をマスクとして、半導体基板1の活性領域に対して、ソースドレイン(S/D)注入を行う。その後、熱処理を行って注入された不純物を活性化する。続いて、図示はしないが、半導体基板1上の全面に、例えばニッケル(Ni)膜を堆積し、堆積したNi膜に熱処理を行って活性領域の上部にNiシリサイド膜を自己整合的に形成することにより、トランジスタ構造を得る。
次に、図3(c)に示すように、半導体基板1上にゲート電極9を覆うように層間絶縁膜11を堆積する。続いて、層間絶縁膜11におけるゲート電極9の上側で且つ第1のコンタクトホール5aの近傍に、金属膜7を露出する第2のコンタクトホール11aを形成する。続いて、形成した第2のコンタクトホール11aに、W/TiN/Ti等からなるコンタクトメタルを埋め込んで、コンタクトプラグ12を形成する。
前述したように、コンタクトプラグ12からゲート電極9を構成する下層のゲートメタル層であるTiN膜4までの経路について、従来は、ポリメタルゲート電極のメタル層である金属膜7とゲートメタルであるTiN膜4との間には必ずポリシリコン膜5が介在する。
しかしながら、第1の実施形態においては、上層の金属膜7と下層のTiN膜4とが第1のコンタクトホール5aを介して直接に接しているため、金属膜7とTiN膜4との間にポリシリコン膜5が介在しなくなる。これにより、ポリシリコン膜5とTiN膜4との間の界面抵抗の影響を受けなくなるので、PFETの遅延時間を短縮することができる。
(第2の実施形態)
以下、本発明に係る第2の実施形態について図4を参照しながら説明する。
以下、本発明に係る第2の実施形態について図4を参照しながら説明する。
図4において、図1に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
第2の実施形態に係る半導体装置の第1の実施形態に係る半導体装置との相違点は、ポリメタルゲート電極のメタル層である金属膜7に代えて、Niシリサイド膜13を設けている点である。
このようにしても、Niシリサイド膜13とメタルゲート形成用のTiN膜4とが貫通孔(第1のコンタクトホール)に埋め込まれた金属膜7を介して直接に接するため、ポリシリコン膜5とTiN膜4との間の界面抵抗の影響を受けなくなるので、PFETの高速動作が可能となる。
以下、前記のように構成された半導体装置の製造方法の一例について図5及び図6を参照しながら説明する。
まず、図5(a)に示すように、シリコンからなる半導体基板1の上部に素子分離2を選択的に形成する。続いて、半導体基板1における素子分離2により区画された半導体領域に、閾値制御用のイオン注入(Vt注入)を行って該半導体領域を活性化して活性領域とする。その後、図示はしないが、半導体基板1上の表面酸化膜を除去する。続いて、半導体基板1の上に、ゲート絶縁膜3として、膜厚が1.5nmの熱酸化膜を形成し、その上にCVD法による膜厚が3.0nmのHfSiO膜を堆積する。続いて、表面窒化処理を施すことにより、HfSiON/SiO2からなる高誘電率絶縁膜を形成する。ここで、ゲート絶縁膜3は、高誘電率絶縁膜に限られず、SiO2膜又はSiON膜でもかまわない。続いて、ゲート絶縁膜3の上に、例えばCVD法により膜厚が10nmのゲートメタル膜であるTiN膜4を堆積し、続いて、TiN膜4の上に、膜厚が80nmのノンドープのポリシリコン膜5を堆積する。
第2の実施形態においては、PFETを対象としており、ゲートメタルには有効仕事関数の値が約4.6eV以上でPFETに有効なメタル材料であるTiN膜4を用いている。なお、TiN以外にも、TaN又はTaCNO等の有効仕事関数の値が大きいメタル材料を用いることができる。
また、ゲート絶縁膜3の上、すなわちHfSiON膜の上にAlO膜等のゲート電極9の有効仕事関数の値を高める、いわゆるCap膜を堆積し、続いて該Cap膜の上にTiN等のメタル膜を堆積してもよい。なお、NFETを形成する場合は、有効仕事関数の値が小さい材料であるTaC等を使用することができる。また、NFETのCap材料としては、LaO膜を使用すればNFETにおけるゲート電極の有効仕事関数の値を同様に低下させることができる。
次に、図5(b)に示すように、リソグラフィ法及びドライエッチング法により、ポリシリコン膜5における素子分離2の上側部分の少なくとも1箇所(ここでは2箇所)に、TiN膜4を露出する第1のコンタクトホール5aを形成する。なお、第1のコンタクトホール5aは、ポリシリコン膜5のみに形成してもよく、さらにはポリシリコン膜5の下のTiN膜4の上部又は全部(貫通)に形成してもよい。
次に、図5(c)に示すように、ポリシリコン膜5の上に各第1のコンタクトホール5aを埋め込むように、膜厚が3nmのTi膜、膜厚が5nmのTiN膜及び膜厚が50nmのW膜を順次堆積して、W/TiN/Tiからなる金属膜7を形成する。ここで、Ti膜及びTiN膜は、指向性が高い成膜法を用い、第1のコンタクトホール5aの底部にまで堆積されるようにすることが望ましい。また、W膜は、CVD法又は原子層堆積(ALD)法により形成することが望ましい。また、金属膜7として、W/TiN/Tiを用いたがこれに限られず、ポリメタルゲート電極材料として知られているW/WNx膜等を用いてもよい。さらには、上記の金属に限らず、他の金属材料、例えば窒化タンタル(TaN)の単層膜又はTaNを含む積層膜であってもよい。また、ポリシリコン膜5よりも低抵抗であり、且つ、上端及び下端でそれぞれ接触する各メタル膜(すなわちNiシリサイド膜13とTiN膜4)とのショットキバリアの高さがポリシリコン膜5と比べて低い半導体材料(例えばSiGe膜)でもかまわない。
次に、図5(d)に示すように、CMP法により、金属膜7に対して研磨を行って、その下のポリシリコン膜5を露出する。これにより、ポリシリコン膜5上の金属膜7は研磨により除去されるが、第1のコンタクトホール5aに埋め込まれた金属膜7はそのまま残る。
次に、図5(e)に示すように、リソグラフィ法及びドライエッチング法により、ポリシリコン膜5からTiN膜4までをパターニングする。続いて、洗浄を行ってレジストマスク及びゲート絶縁膜3を除去することにより、ゲート電極9を得る。
次に、図5(f)に示すように、半導体基板1の活性領域に対して、パターニングされたゲート電極9をマスクとして、P型のエクステンション(Ext)注入を行う。その後、ゲート電極9の各側面上に、SiN等からなるサイドウォール10を形成する。続いて、形成されたサイドウォール10及びゲート電極9をマスクとして、半導体基板1の活性領域に対して、ソースドレイン(S/D)注入を行う。このとき、ゲート電極9を構成するポリシリコン膜5に対しても不純物が注入される。その後、熱処理を行って注入された不純物を活性化する。
次に、図6(a)に示すように、スパッタ法又は真空蒸着法等により、半導体基板1上の全面に、例えばニッケル(Ni)膜を堆積し、堆積したNi膜に熱処理を行って、ポリシリコン膜5の上部及び活性領域の上部にNiシリサイド膜13を自己整合的に形成することにより、トランジスタ構造を得る。
次に、図6(b)に示すように、半導体基板1上にゲート電極9を覆うように層間絶縁膜11を堆積する。続いて、層間絶縁膜11におけるゲート電極9の上側で且つ金属膜7の近傍に、Niシリサイド膜13を露出する第2のコンタクトホール11aを形成する。続いて、形成した第2のコンタクトホール11aに、W/TiN/Ti等からなるコンタクトメタルを埋め込んで、コンタクトプラグ12を形成する。
以上説明したように、第2の実施形態においては、上層のNiシリサイド膜13と下層のTiN膜4とが第1のコンタクトホール5aに埋め込まれた金属膜7を介して直接に接することにより、Niシリサイド膜13とTiN膜4との間にポリシリコン膜5が介在しなくなる。これにより、ポリシリコン膜5とTiN膜4との間の界面抵抗の影響を受けなくなるので、PFETの遅延時間を短縮することができる。
(第3の実施形態)
以下、本発明に係る第3の実施形態について図7を参照しながら説明する。
以下、本発明に係る第3の実施形態について図7を参照しながら説明する。
図7において、図1及び図4に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
第3の実施形態に係る半導体装置の第2の実施形態に係る半導体装置との相違点は、ゲート電極9を構成するポリシリコン膜5に形成された第1のコンタクトホール5aを金属膜7によって埋め込む構成に代えて、窒化タンタル(TaN)からなる金属薄膜14を第1のコンタクトホール5aの底面及び壁面上に設けている点である。なお、図7においては、ゲート電極9を覆う層間絶縁膜と、該層間絶縁膜に形成されるコンタクトプラグとを省略している。
このようにしても、Niシリサイド膜13とメタルゲート形成用のTiN膜4とが第1のコンタクトホール5aに形成された金属薄膜14を介して直接に接するため、ポリシリコン膜5とTiN膜4との間の界面抵抗の影響を受けなくなるので、PFETの高速動作が可能となる。
以下、前記のように構成された半導体装置の製造方法の一例について図8及び図9を参照しながら説明する。
まず、図8(a)に示すように、シリコンからなる半導体基板1の上部に素子分離2を選択的に形成する。続いて、半導体基板1における素子分離2により区画された半導体領域に、閾値制御用のイオン注入(Vt注入)を行って該半導体領域を活性化して活性領域とする。その後、図示はしないが、半導体基板1上の表面酸化膜を除去する。続いて、半導体基板1の上に、ゲート絶縁膜3として、膜厚が1.5nmの熱酸化膜を形成し、その上にCVD法による膜厚が3.0nmのHfSiO膜を堆積する。続いて、表面窒化処理を施すことにより、HfSiON/SiO2からなる高誘電率絶縁膜を形成する。ここで、ゲート絶縁膜3は、高誘電率絶縁膜に限られず、SiO2膜又はSiON膜でもかまわない。続いて、ゲート絶縁膜3の上に、例えばCVD法により膜厚が10nmのゲートメタル膜であるTiN膜4を堆積し、続いて、TiN膜4の上に、膜厚が80nmのノンドープのポリシリコン膜5を堆積する。
第3の実施形態においては、PFETを対象としており、ゲートメタルには有効仕事関数の値が約4.6eV以上でPFETに有効なメタル材料であるTiN膜4を用いている。なお、TiN以外にも、TaN又はTaCNO等の有効仕事関数の値が大きいメタル材料を用いることができる。
また、ゲート絶縁膜3の上、すなわちHfSiON膜の上にAlO膜等のゲート電極9の有効仕事関数の値を高める、いわゆるCap膜を堆積し、続いて該Cap膜の上にTiN等のメタル膜を堆積してもよい。なお、NFETを形成する場合は、有効仕事関数の値が小さい材料であるTaC等を使用することができる。また、NFETのCap材料としては、LaO膜を使用すればNFETにおけるゲート電極の有効仕事関数の値を同様に低下させることができる。
次に、図8(b)に示すように、リソグラフィ法及びドライエッチング法により、ポリシリコン膜5における素子分離2の上側部分の少なくとも1箇所(ここでは2箇所)に、TiN膜4を露出する第1のコンタクトホール5aを形成する。なお、第1のコンタクトホール5aは、ポリシリコン膜5のみに形成してもよく、さらにはポリシリコン膜5の下のTiN膜4の上部又は全部(貫通)に形成してもよい。
次に、図8(c)に示すように、スパッタ法等により、ポリシリコン膜5の上に各第1のコンタクトホール5aの底面及び壁面上に沿うように、膜厚が5nmのTaNからなる金属薄膜14を堆積する。ここで、堆積する金属薄膜14は、TaNに代えて、ポリシリコン膜5とシリサイドを形成しない金属材料(例えばTiN膜等)を用いることができる。また、金属薄膜14は、ポリシリコン膜5と比べて低抵抗材料であり、且つ、上端及び下端でそれぞれ接触する各メタル膜(すなわちNiシリサイド膜13とTiN膜4)のショットキバリアの高さがポリシリコン膜5と比べて低い半導体材料(例えばSiGe膜)でもかまわない。
次に、図8(d)に示すように、リソグラフィ法及びドライエッチング法により、金属薄膜14からTiN膜4までをパターニングする。続いて、洗浄を行ってレジストマスク及びゲート絶縁膜3を除去することにより、ゲート電極9を得る。本工程後の平面構成を図9に示す。図9に示すように、PFETを構成するゲート電極9の中に金属薄膜14が第1のコンタクトホール5aの壁面に沿って形成されている。
次に、図8(e)に示すように、半導体基板1の活性領域に対して、パターニングされたゲート電極9をマスクとして、P型のエクステンション(Ext)注入を行う。その後、ゲート電極9の各側面上に、SiN等からなるサイドウォール10を形成する。このとき、ポリシリコン膜5上面に形成された金属薄膜14は、サイドウォール10を形成する際のドライエッチングによって削られて消失する。一方、第1のコンタクトホール5aにはサイドウォール10を形成する際の絶縁膜10aが埋め込まれる。なお、金属薄膜14は、後工程であるNiシリサイド形成工程までに除去されていればよい。例えば、ゲート電極9とサイドウォール10との間にオフセットサイドウォールを形成する場合には、該オフセットサイドウォールの形成時に除去してもよい。続いて、形成されたサイドウォール10及びゲート電極9をマスクとして、半導体基板1の活性領域に対して、ソースドレイン(S/D)注入を行う。このとき、ゲート電極9を構成するポリシリコン膜5に対しても不純物が注入される。その後、熱処理を行って注入された不純物を活性化する。
次に、図8(f)に示すように、スパッタ法又は真空蒸着法等により、半導体基板1上の全面に、例えばニッケル(Ni)膜を堆積し、堆積したNi膜に熱処理を行って、ポリシリコン膜5の上部及び活性領域の上部にNiシリサイド膜13を自己整合的に形成することにより、トランジスタ構造を得る。
この後は、図示はしていないが、半導体基板1上にゲート電極9を覆うように層間絶縁膜を堆積する。続いて、層間絶縁膜におけるゲート電極9の上側で且つ金属薄膜14の近傍に、Niシリサイド膜13を露出する第2のコンタクトホールを形成する。続いて、形成した第2のコンタクトホールに、W/TiN/Ti等からなるコンタクトメタルを埋め込んで、コンタクトプラグを形成する。
以上説明したように、第3の実施形態においては、上層のNiシリサイド膜13と下層のTiN膜4とが第1のコンタクトホール5aに形成された金属薄膜14を介して直接に接することにより、Niシリサイド膜13とTiN膜4との間にポリシリコン膜5が介在しなくなる。これにより、ポリシリコン膜5とTiN膜4との間の界面抵抗の影響を受けなくなるので、PFETの遅延時間を短縮することができる。
(第4の実施形態)
以下、本発明に係る第4の実施形態について図10を参照しながら説明する。
以下、本発明に係る第4の実施形態について図10を参照しながら説明する。
図10において、図1及び図7に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
第4の実施形態に係る半導体装置の第3の実施形態に係る半導体装置との相違点は、ゲート電極9を構成するポリシリコン膜5に形成された第1のコンタクトホールの底面及び壁面上に設ける金属薄膜14をNiシリサイド膜とし、底面及び壁面上に設けたNiシリサイド膜をポリシリコン膜5の上部のNiシリサイド膜18と一体に設けている点である。なお、図10においても、ゲート電極9を覆う層間絶縁膜と、該層間絶縁膜に形成されるコンタクトプラグとを省略している。
このようにしても、Niシリサイド膜18とメタルゲート形成用のTiN膜4とが第1のコンタクトホール5aに形成されたNiシリサイド膜18を介して直接に接するため、ポリシリコン膜5とTiN膜4との間の界面抵抗の影響を受けなくなるので、PFETの高速動作が可能となる。
以下、前記のように構成された半導体装置の製造方法の一例について図11及び図12を参照しながら説明する。
まず、図11(a)に示すように、シリコンからなる半導体基板1の上部に素子分離2を選択的に形成する。続いて、半導体基板1における素子分離2により区画された半導体領域に、閾値制御用のイオン注入(Vt注入)を行って該半導体領域を活性化して活性領域とする。その後、図示はしないが、半導体基板1上の表面酸化膜を除去する。続いて、半導体基板1の上に、ゲート絶縁膜3として、膜厚が1.5nmの熱酸化膜を形成し、その上にCVD法による膜厚が3.0nmのHfSiO膜を堆積する。続いて、表面窒化処理を施すことにより、HfSiON/SiO2からなる高誘電率絶縁膜を形成する。ここで、ゲート絶縁膜3は、高誘電率絶縁膜に限られず、SiO2膜又はSiON膜でもかまわない。続いて、ゲート絶縁膜3の上に、例えばCVD法により膜厚が10nmのゲートメタル膜であるTiN膜4を堆積し、続いて、TiN膜4の上に、膜厚が80nmのノンドープのポリシリコン膜5を堆積する。
第4の実施形態においては、PFETを対象としており、ゲートメタルには有効仕事関数の値が約4.6eV以上でPFETに有効なメタル材料であるTiN膜4を用いている。なお、TiN以外にも、TaN又はTaCNO等の有効仕事関数の値が大きいメタル材料を用いることができる。
また、ゲート絶縁膜3の上、すなわちHfSiON膜の上にAlO膜等のゲート電極9の有効仕事関数の値を高める、いわゆるCap膜を堆積し、続いて該Cap膜の上にTiN等のメタル膜を堆積してもよい。なお、NFETを形成する場合は、有効仕事関数の値が小さい材料であるTaC等を使用することができる。また、NFETのCap材料としては、LaO膜を使用すればNFETにおけるゲート電極の有効仕事関数の値を同様に低下させることができる。
次に、図11(b)に示すように、リソグラフィ法及びドライエッチング法により、ポリシリコン膜5における素子分離2の上側部分の少なくとも1箇所(ここでは2箇所)に、TiN膜4を露出する第1のコンタクトホール5aを形成する。なお、第1のコンタクトホール5aは、ポリシリコン膜5のみに形成してもよく、さらにはポリシリコン膜5の下のTiN膜4の上部又は全部(貫通)に形成してもよい。また、本実施形態の場合は、ポリシリコン膜5を貫通せずに残すことも可能である。
次に、図11(c)に示すように、CVD法により、ポリシリコン膜5の上に各第1のコンタクトホール5aの底面及び壁面上に沿うよう、膜厚が3nmのポリシリコン薄膜16を堆積する。なお、ポリシリコン膜5を貫通させなかった場合は、ポリシリコン薄膜16を堆積する必要はない。
次に、図11(d)に示すように、スパッタ法等により、ポリシリコン薄膜16の上に膜厚が5nmのNi膜17を堆積する。
次に、図11(e)に示すように、温度が300℃で30秒間の第1の熱処理を実施して、Ni膜17をポリシリコン薄膜16及びポリシリコン膜5の一部とシリサイド化反応させることにより、Ni膜17からNiシリサイド(Ni2Si)膜18を形成する。続いて、未反応のNi膜17を硫酸過酸化水素水溶液(SPM)により洗浄して除去する。この後、さらに温度が450℃で30秒間程度の第2の熱処理を実施して、Niシリサイド膜18の組成をNiSiとする。このとき、NiSi膜18とTiN膜4との間にはポリシリコン薄膜16が残っておらず、NiSi膜18とTiN膜4とが互いに接触していることが重要である。なお、第4の実施形態においては、ポリシリコン膜5の上及び第1のコンタクトホール5aの内側に形成する金属シリサイドをNiシリサイドとしたが、これに限られず、Coシリサイド(CoSi2)又はTiシリサイド(TiSi2)等の他の金属シリサイドとしてもよい。また、ここでは、Ni膜17を単層膜としたが、Ni膜17の上にバリア膜としてTiN膜を堆積してもよい。
また、第1のシリサイド化工程において、Ni2Si膜を形成したが、熱処理温度を高めて初めからNiSi膜を形成してもよく、さらには、Ni3Si4又はNiSi2等を形成してもよい。なお、Ni膜17は部分反応でもよく全反応でもよい。
次に、図11(f)に示すように、リソグラフィ法及びドライエッチング法により、Niシリサイド膜18からTiN膜4までをパターニングする。続いて、洗浄を行ってレジストマスク及びゲート絶縁膜3を除去することにより、ゲート電極9を得る。本工程後の平面構成を図12(a)に示す。図12(a)に示すように、PFETを構成するゲート電極9の中にNiシリサイド膜18が第1のコンタクトホール5aの壁面に沿って形成されている。
次に、図12(b)に示すように、半導体基板1の活性領域に対して、パターニングされたゲート電極9をマスクとして、P型のエクステンション(Ext)注入を行う。その後、ゲート電極9の各側面上に、SiN等からなるサイドウォール10を形成する。このとき、第1のコンタクトホール5aにはサイドウォール10を形成する際の絶縁膜10aが埋め込まれる。
次に、図12(c)に示すように、形成されたサイドウォール10及びゲート電極9をマスクとして、半導体基板1の活性領域に対して、ソースドレイン(S/D)注入を行う。このとき、ゲート電極9を構成するポリシリコン膜5に対しても不純物が注入される。その後、熱処理を行って注入された不純物を活性化する。
続いて、スパッタ法又は真空蒸着法等により、半導体基板1上の全面に、例えばニッケル(Ni)膜を堆積し、堆積したNi膜に熱処理を行って、ポリシリコン膜5の上部及び活性領域の上部にNiシリサイド膜18を自己整合的に形成することにより、トランジスタ構造を得る。この第2のシリサイド化工程において、Niシリサイド膜18は、ゲート電極9の上部において厚く形成される。
この後は、図示はしていないが、半導体基板1上にゲート電極9を覆うように層間絶縁膜を堆積する。続いて、層間絶縁膜におけるゲート電極9の上側で且つ第1のコンタクトホール5aの近傍に、Niシリサイド膜18を露出する第2のコンタクトホールを形成する。続いて、形成した第2のコンタクトホールに、W/TiN/Ti等からなるコンタクトメタルを埋め込んで、コンタクトプラグを形成する。
以上説明したように、第4の実施形態においては、上層のNiシリサイド膜18と下層のTiN膜4とが第1のコンタクトホール5aを介して直接に接することにより、Niシリサイド膜18とTiN膜4との間にポリシリコン膜5が介在しなくなる。これにより、ポリシリコン膜5とTiN膜4との間の界面抵抗の影響を受けなくなるので、PFETの遅延時間を短縮することができる。
(第5の実施形態)
以下、本発明に係る第5の実施形態について図13を参照しながら説明する。
以下、本発明に係る第5の実施形態について図13を参照しながら説明する。
図13(b)に示すように、第5の実施形態に係る半導体装置は、ヒューズ素子であって、例えば、シリコンからなる半導体基板1の上に形成され、溝5Aを挟んで対向するように形成された2つの電極9Aを有している。各電極9Aは、半導体基板1の上部に形成された素子分離2の上の絶縁膜3Aの上に形成されている。
各電極9Aは半導体基板1の上に順次形成された、絶縁膜3A、TiN膜4、ポリシリコン膜5及びNiシリサイド膜18により構成されている。Niシリサイド膜18は、互いに対向する2つの電極9Aの各上面と対向面とに跨って形成されており、実質的なヒューズとして機能する。
以下、前記のように構成された半導体装置の製造方法の一例について図14及び図15を参照しながら説明する。
まず、図14(a)に示すように、シリコンからなる半導体基板1の上部に素子分離2を選択的に形成する。続いて、半導体基板1の上に、絶縁膜3Aとして、膜厚が1.5nmの熱酸化膜を形成し、その上にCVD法による膜厚が3.0nmのHfSiO膜を堆積する。続いて、表面窒化処理を施すことにより、HfSiON/SiO2からなる高誘電率絶縁膜を形成する。ここで、絶縁膜3Aは、高誘電率絶縁膜に限られず、SiO2膜又はSiON膜でもかまわない。続いて、絶縁膜3Aの上に、例えばCVD法により膜厚が10nmのTiN膜4を堆積し、続いて、TiN膜4の上に、膜厚が80nmのノンドープのポリシリコン膜5を堆積する。
次に、図14(b)に示すように、リソグラフィ法及びドライエッチング法により、ポリシリコン膜5及びTiN膜4に、絶縁膜3Aを露出する溝5Aを形成する。なお、例えば、第4の実施形態に係る図11(b)に示すドライエッチング工程において、TiN膜4をも除去するようにエッチングすると、ゲート電極9をヒューズ素子として機能させることができる。
次に、図14(c)に示すように、CVD法により、ポリシリコン膜5の上に溝5Aの底面及び壁面上に沿うよう、膜厚が3nmのポリシリコン薄膜16を堆積する。
次に、図14(d)に示すように、スパッタ法等により、ポリシリコン薄膜16の上に膜厚が5nmのNi膜17を堆積する。
次に、図14(e)に示すように、温度が300℃で30秒間の第1の熱処理を実施して、Ni膜17をポリシリコン薄膜16及びポリシリコン膜5の一部とシリサイド化反応させることにより、Ni膜17からNiシリサイド(Ni2Si)膜18を形成する。続いて、未反応のNi膜17を硫酸過酸化水素水溶液(SPM)により洗浄して除去する。この後、さらに温度が450℃で30秒間程度の第2の熱処理を実施して、Niシリサイド膜18の組成をNiSiとする。このとき、NiSi膜18とTiN膜4との間にはポリシリコン薄膜16が残っておらず、NiSi膜18とTiN膜4とが互いに接触していることが重要である。なお、第5の実施形態においては、ポリシリコン膜5の上及び溝5Aの内側に形成する金属シリサイドをNiシリサイドとしたが、これに限られず、Coシリサイド(CoSi2)又はTiシリサイド(TiSi2)等の他の金属シリサイドとしてもよい。また、ここでは、Ni膜17を単層膜としたが、Ni膜17上にバリア膜としてTiN膜を堆積してもよい。
また、第1のシリサイド化工程において、Ni2Si膜を形成したが、熱処理温度を高めて初めからNiSi膜を形成してもよく、さらには、Ni3Si4又はNiSi2等を形成してもよい。なお、Ni膜17は部分反応でもよく全反応でもよい。
また、金属シリサイドに限られず、ポリシリコン薄膜16及びNi膜17に代えて、シリサイド化されないTiN膜を用いてもよい。
図15に本工程における平面構成を示す。図15に示すように、Niシリサイド膜18に対して、溝5Aの平面積よりも大きい領域でエッチングする。
次に、図14(f)に示すように、リソグラフィ法及びドライエッチング法により、Niシリサイド膜18からTiN膜4までをパターニングする。続いて、洗浄を行ってレジストマスク及び絶縁膜3Aを除去することにより、ヒューズ素子を得る。
第4の実施形態においては、図13(a)に示すように、電極9A同士の間の溝5Aが図の上下方向に突き抜けていることを特徴とする。この溝5Aの幅及び長さ、並びにNiシリサイド膜18の膜厚を調整することにより、ヒューズ素子を所望の電流量で機能(溶断)させることができる。
この後は、図示はしていないが、半導体基板1上に電極9Aを覆うように層間絶縁膜を堆積する。続いて、層間絶縁膜における各電極9Aの上側に、Niシリサイド膜18を露出するコンタクトホールを形成する。続いて、形成したコンタクトホールに、W/TiN/Ti等からなるコンタクトメタルを埋め込んで、コンタクトプラグを形成する。
なお、第5の実施形態においては、第4の実施形態と組み合わせることにより、第4の実施形態に係るPFETであって、ポリシリコン膜5に第1のコンタクトホール5aが形成されたゲート電極9と、第5の実施形態に係るヒューズ素子とを有する半導体装置を同時に形成することができる。
(第6の実施形態)
以下、本発明に係る第6の実施形態について図16を参照しながら説明する。
以下、本発明に係る第6の実施形態について図16を参照しながら説明する。
図16に示すように、第6の実施形態に係る半導体装置は、PFETであって、例えば、シリコンからなる半導体基板1の上に形成されたゲート電極9Bを有している。ゲート電極9Bは、半導体基板1の上部に形成された素子分離2によって区画された半導体領域の上に設けられ、high-k膜を含むゲート絶縁膜3、TiN膜4及びポリシリコン膜5、並びに該ポリシリコン膜5の上部及び側部に形成されたNiシリサイド膜18により構成されている。
第6の実施形態の特徴として、ゲート電極9Bにおけるポリシリコン膜5の側部に形成されたNiシリサイド膜18部が、ポリシリコン膜5の下側のTiN膜4と直接に接している点である。このように、ポリメタルゲート形成用のNiシリサイド膜18とメタルゲート形成用のTiN膜4とがポリシリコン膜5の側部に形成されたNiシリサイド膜18を介して直接に接しているため、ポリシリコン膜5とTiN膜4との間の界面抵抗の影響を受けなくなるので、PFETの高速動作が可能となる。
以下、前記のように構成された半導体装置の製造方法の一例について図17を参照しながら説明する。
まず、図17(a)に示すように、シリコンからなる半導体基板1の上部に素子分離2を選択的に形成する。続いて、半導体基板1における素子分離2により区画された半導体領域に、閾値制御用のイオン注入(Vt注入)を行って該半導体領域を活性化して活性領域とする。その後、図示はしないが、半導体基板1上の表面酸化膜を除去する。続いて、半導体基板1の上に、ゲート絶縁膜3として、膜厚が1.5nmの熱酸化膜を形成し、その上にCVD法による膜厚が3.0nmのHfSiO膜を堆積する。続いて、表面窒化処理を施すことにより、HfSiON/SiO2からなる高誘電率絶縁膜を形成する。ここで、ゲート絶縁膜3は、高誘電率絶縁膜に限られず、SiO2膜又はSiON膜でもかまわない。続いて、ゲート絶縁膜3の上に、例えばCVD法により膜厚が10nmのゲートメタル膜であるTiN膜4を堆積し、続いて、TiN膜4の上に、膜厚が80nmのノンドープのポリシリコン膜5を堆積する。
次に、図17(b)に示すように、リソグラフィ法及びドライエッチング法により、ポリシリコン膜5及びTiN膜4をパターニングする。続いて、洗浄を行ってレジストマスクを除去することにより、ゲート電極9Bを得る。第6の実施形態においては、洗浄時にゲート絶縁膜3を除去せずに半導体基板1上に残しておく。その後、図示はしないが、本実施形態に係るPFETが入出力(I/O)系のトランジスタである場合には、ゲート電極9Bをマスクとして、半導体領域の上部にLDD(Lightly Doped Drain)注入を行う。
次に、図17(c)に示すように、スパッタ法等により、ゲート絶縁膜3の上にゲート電極9Bを含む全面にわたって、膜厚が5nmのNi膜17を堆積する。
次に、図17(d)に示すように、温度が300℃で30秒間の第1の熱処理を実施して、Ni膜17をポリシリコン膜5における露出部分とシリサイド化反応させることにより、Ni膜17からNiシリサイド(Ni2Si)膜18を選択的に形成する。すなわち、半導体基板1上にはゲート絶縁膜3が形成されているため、Niシリサイド膜18は半導体基板1上に形成されず、ポリシリコン膜5が露出するゲート電極9Bの上面及び側面にのみNiシリサイド膜18が形成される。続いて、未反応のNi膜17を硫酸過酸化水素水溶液(SPM)により洗浄して除去する。
次に、図17(e)に示すように、フッ化水素(HF)等の水溶液を用いて、ゲート電極9Bの側方のゲート絶縁膜3を除去する。この後、さらに温度が450℃で30秒間程度の第2の熱処理を実施して、Niシリサイド膜18の組成をNiSiとする。なお、Ni2Si膜のNiSi膜への変換は必ずしも行う必要はない。また、金属シリサイドをNiシリサイドとしたが、これに限られず、Coシリサイド又はTiシリサイド等の他の金属シリサイドとしてもよい。また、ここでは、Ni膜17を単層膜としたが、Ni膜17上にバリア膜としてTiN膜を堆積してもよい。
また、第1のシリサイド化工程において、Ni2Si膜を形成したが、熱処理温度を高めて初めからNiSi膜を形成してもよく、さらには、Ni3Si4又はNiSi2等を形成してもよい。なお、Ni膜17は部分反応でもよく全反応でもよい。
第6の実施形態は、ゲート電極9Bのゲート長方向の幅がNiシリサイド膜18により大きくなるという特徴をも有している。
従って、本実施形態に係るPFETがコア(core)系のトランジスタである場合には、図17(d)又は図17(e)に示す工程において、ゲート電極9B及びNiシリサイド膜18をマスクとして、エクステンション(Ext)注入を行う。すなわち、ゲート電極9Bのゲート長方向側の側部に形成されたNiシリサイド膜18はオフセットサイドウォールとしての役割を果たす。その結果、Ext注入はI/O系トランジスタのLDD注入よりもゲート電極9Bの側面から離れて形成される。
その後、図17(f)に示すように、ゲート電極B9の各側面上に、SiN等からなるサイドウォール10を形成する。続いて、形成されたサイドウォール10及びゲート電極9Bをマスクとして、半導体基板1の活性領域に対して、ソースドレイン(S/D)注入を行う。このとき、ゲート電極9を構成するポリシリコン膜5に対しても不純物が注入される。その後、熱処理を行って注入された不純物を活性化する。
続いて、スパッタ法又は真空蒸着法等により、半導体基板1上の全面にニッケル(Ni)膜を堆積し、堆積したNi膜に熱処理を行って、ポリシリコン膜5の上部及び活性領域の上部にNiシリサイド膜18を自己整合的に形成することにより、図16に示すトランジスタ構造を得る。
この後は、図示はしていないが、半導体基板1上にゲート電極9Bを覆うように層間絶縁膜を堆積する。続いて、層間絶縁膜におけるゲート電極9Bの上側に、Niシリサイド膜18を露出するコンタクトホールを形成する。続いて、形成したコンタクトホールに、W/TiN/Ti等からなるコンタクトメタルを埋め込んで、コンタクトプラグを形成する。
以上説明したように、第6の実施形態においては、上層のNiシリサイド膜18と下層のTiN膜4とがポリシリコン膜5の側部で直接に接することにより、Niシリサイド膜18とTiN膜4との間にポリシリコン膜5が介在しなくなる。これにより、ポリシリコン膜5とTiN膜4との間の界面抵抗の影響を受けなくなるので、PFETの遅延時間を短縮することができる。
また、ポリシリコン膜5の両側部に形成されたNiシリサイド膜18は、オフセットサイドウォールとして、すなわち注入用マスクとしても利用することができる。
本発明に係る半導体装置の製造方法及びそれを用いた半導体装置は、最下層の第1の金属膜とシリコン膜の上の第2の金属膜とが直接に接触するため、シリコン膜と第1の金属膜との間の界面抵抗の影響を受けなくなるので、デバイスの高速動作が可能となり、例えば、金属とポリシリコンとが積層されてなるゲート電極を有する半導体装置に有用であり、また、ヒューズ素子にも応用可能である。
1 半導体基板
2 素子分離
3 ゲート絶縁膜
3A 絶縁膜
4 TiN膜
5 ポリシリコン膜
5a 第1のコンタクトホール
5A 溝
7 金属膜
8 絶縁膜
9 ゲート電極
9A 電極
9B ゲート電極
10 サイドウォール
10a 絶縁膜
11 層間絶縁膜
11a 第2のコンタクトホール
12 コンタクトプラグ
13 Niシリサイド膜
14 金属薄膜
16 ポリシリコン薄膜
17 Ni膜
18 Niシリサイド膜
2 素子分離
3 ゲート絶縁膜
3A 絶縁膜
4 TiN膜
5 ポリシリコン膜
5a 第1のコンタクトホール
5A 溝
7 金属膜
8 絶縁膜
9 ゲート電極
9A 電極
9B ゲート電極
10 サイドウォール
10a 絶縁膜
11 層間絶縁膜
11a 第2のコンタクトホール
12 コンタクトプラグ
13 Niシリサイド膜
14 金属薄膜
16 ポリシリコン薄膜
17 Ni膜
18 Niシリサイド膜
Claims (18)
- 半導体領域の上に、第1の絶縁膜を形成する工程(a)と、
前記第1の絶縁膜の上に、第1の金属膜を形成する工程(b)と、
前記第1の金属膜の上に、第1のシリコン膜を形成する工程(c)と、
前記第1のシリコン膜に、前記第1の金属膜を露出する開口部を形成する工程(d)と、
前記第1のシリコン膜における前記開口部の少なくとも底面及び壁面上に、第2の金属膜を形成する工程(e)とを備えていることを特徴とする半導体装置の製造方法。 - 前記工程(e)において、前記第2の金属膜は、前記第1のシリコン膜の上に前記開口部を埋め込むように形成し、
前記工程(e)よりも後に、
形成された前記第2の金属膜、第1のシリコン膜及び第1の金属膜をパターニングすることにより、ゲート電極を形成する工程(f)をさらに備えていることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記工程(e)において、前記第2の金属膜は、前記第1のシリコン膜の上に前記開口部を埋め込むように形成し、
前記工程(e)よりも後に、
前記第1のシリコン膜の上に形成された前記第2の金属膜を選択的に除去する工程(f)と、
前記第1のシリコン膜及び第1の金属膜をパターニングする工程(g)と、
パターニングされた前記第1のシリコン膜の上に第3の金属膜を形成することにより、ゲート電極を形成する工程(h)とをさらに備えていることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記工程(h)は、前記第3の金属膜を熱処理することにより、前記第1のシリコン膜の上部に金属シリサイドを形成する工程を含むことを特徴とする請求項3に記載の半導体装置の製造方法。
- 前記第2の金属膜に代えて、シリコンゲルマニウムからなる半導体膜を用いることを特徴とする請求項3又は4に記載の半導体装置の製造方法。
- 前記工程(e)において、前記第2の金属膜は、前記開口部の底面及び壁面を含む前記第1のシリコン膜の上に形成し、
前記工程(e)よりも後に、
前記第2の金属膜、第1のシリコン膜、第1の金属膜及び第1の絶縁膜をパターニングする工程(f)と、
パターニングされた前記第1のシリコン膜の上の前記第2の金属膜を除去する工程(g)と、
前記第2の金属膜が除去された前記第1のシリコン膜の上部に金属シリサイド膜を形成することにより、ゲート電極を形成する工程(h)とをさらに備えていることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記工程(d)と前記工程(e)との間に、前記開口部の底面及び壁面を含む前記第1のシリコン膜の上に、第2のシリコン膜を形成する工程(f)を備え、
前記工程(e)は、前記第2の金属膜を前記第2のシリコン膜の上に形成した後、熱処理を行うことにより、前記第2の金属膜及び第2のシリコン膜から金属シリサイド膜を形成する工程を含み、
形成された前記金属シリサイド膜、第1のシリコン膜及び第1の金属膜をパターニングすることにより、ゲート電極を形成する工程(g)とをさらに備えていることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記工程(d)において、前記開口部は、前記第1の絶縁膜を露出するように形成した開口溝であり、
前記工程(e)よりも後に、
形成された前記第2の金属膜、第1のシリコン膜及び第1の金属膜を、前記開口溝を挟んで対向するようにパターニングすることにより、前記第2の金属膜が前記第1のシリコン膜の上面、前記開口溝の底面及び壁面上に残存してなるヒューズ素子を形成する工程(f)をさらに備えていることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記工程(d)と前記工程(e)との間に、前記開口溝の底面及び壁面を含む前記第1のシリコン膜の上に、第2のシリコン膜を形成する工程(g)をさらに備え、
前記工程(e)は、前記第2の金属膜を前記第2のシリコン膜の上に形成した後、熱処理を行うことにより、前記第2の金属膜及び第2のシリコン膜から金属シリサイド膜を形成する工程を含むことを特徴とする請求項7に記載の半導体装置の製造方法。 - 前記工程(d)において、前記開口部は、前記第1の絶縁膜を露出するように形成することを特徴とする請求項1〜7のいずれか1項に記載の半導体装置の製造方法。
- 半導体領域の上に、第1の絶縁膜を形成する工程(a)と、
前記第1の絶縁膜の上に、第1の金属膜を形成する工程(b)と、
前記第1の金属膜の上に、第1のシリコン膜を形成する工程(c)と、
前記第1のシリコン膜及び第1の金属膜をパターニングすることにより、ゲート電極を形成する工程(d)と、
前記半導体領域の上に前記ゲート電極を覆うように第2の金属膜を形成する工程(e)と、
形成された第2の金属膜に対して熱処理を行うことにより、前記ゲート電極における前記第1のシリコン膜の上部及び側部に金属シリサイド膜を形成する工程(f)を備えていることを特徴とする半導体装置の製造方法。 - 前記工程(d)と前記工程(e)との間に、前記ゲート電極をマスクとして前記半導体領域に第1のエクステンション注入を行う工程(g)と、
前記工程(f)よりも後に、前記金属シリサイド膜が形成された前記ゲート電極をマスクとして前記半導体領域に第2のエクステンション注入を行う工程(h)とのうち、少なくとも一方の工程を備えていることを特徴とする請求項11に記載の半導体装置の製造方法。 - 半導体領域と、
前記半導体領域の上に形成された第1の絶縁膜と、
前記第1の絶縁膜の上に形成された第1の金属膜と、
前記第1の金属膜の上に形成され、開口部を有するシリコン膜と、
前記シリコン膜の上に形成された第2の金属膜と、
前記シリコン膜の前記開口部に形成され、前記第1の金属膜と前記第2の金属膜とを電気的に接続する第3の金属膜とを備えていることを特徴とする半導体装置。 - 前記第2の金属膜は、金属シリサイド膜であることを特徴とする請求項13に記載の半導体装置。
- 前記第2の金属膜及び第3の金属膜は、金属シリサイド膜であることを特徴とする請求項13に記載の半導体装置。
- 前記第1の金属膜、シリコン膜、第2の金属膜及び第3の金属膜は、ゲート電極を構成していることを特徴とする請求項13〜15のいずれか1項に記載の半導体装置。
- 半導体領域の上に絶縁膜を介在させて形成され、それぞれ第1の金属膜、シリコン膜及び第2の金属膜が順次積層された、少なくとも2つの積層構造体と、
前記積層構造体同士を電気的に接続する第3の金属膜とを備え、
前記積層構造体と前記第3の金属膜とからヒューズ素子が形成されていることを特徴とする半導体装置。 - 前記第3の金属膜は、金属シリサイド膜であることを特徴とする請求項17に記載の半導体装置。
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