JP2010171086A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ゲート電極をシリサイド化する際にゲート長方向の体積膨張が生じにくく、ゲート電極とコンタクトプラグ等との短絡不良が生じにくい半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０の上にゲート絶縁膜１５を介在させて形成され、上部がシリサイド化されたゲート電極１７と、ゲート電極１７の側面上に形成されたオフセットスペーサ２０と、オフセットスペーサ２０の側面上を覆う断面Ｌ字状のサイドウォール２２Ａとを備えている。オフセットスペーサ２０は、ゲート電極１７側に形成された内側オフセットスペーサ２０Ａと、内側オフセットスペーサ２０Ａの側面上に形成された外側オフセットスペーサ２０Ｂとを有している。内側オフセットスペーサ２０Ａと、外側オフセットスペーサ２０Ｂ及び内側サイドウォール２２Ａとは、エッチング選択性が異なる材料からなる。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、シリサイド化された電界効果トランジスタを有する半導体装置及びその製造方法に関する。

半導体装置に搭載される電界効果トランジスタとして、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と呼ばれる電界効果トランジスタが知られている。このＭＯＳＦＥＴは、高集積化し易いという特徴を有しており、集積回路を構成する回路素子として広く用いられている。

ＭＯＳＦＥＴ等のトランジスタは、チャネル形成領域に応力を印加するとトランジスタ特性が変化することが知られている。ｎチャネルＭＯＳＦＥＴのドレイン電流は、ドレイン電流Ｉｄが流れる方向（ゲート長方向）と同じ向きに圧縮応力を印加した場合に減少し、引っ張り応力を印加した場合に増加する。一方、ｐチャネルＭＯＳＦＥＴのドレイン電流は、圧縮応力を印加した場合に増加し、引っ張り応力を印加した場合に減少する。

トランジスタのチャネル形成領域に応力を印加するために、応力絶縁膜を形成する方法が知られている。応力絶縁膜はチャネルにできるだけ近接して形成した方が大きな効果が得られる。このため、ゲート電極側面に形成されたサイドウォールを除去し、応力絶縁膜をチャネルに近接して形成した半導体装置が提案されている（例えば、特許文献１を参照。）。サイドウォールを除去することにより、応力絶縁膜を有するトランジスタにおいてドレイン電流をさらに増大させることが期待される。
特開２００７―４９１６６号公報

しかしながら、トランジスタの微細化の進展に伴い、前記従来のサイドウォールを除去したトランジスタには以下のような問題が生じることを本願発明者らは見出した。

ＭＯＳＦＥＴ等のトランジスタを形成する際には、浅い接合であるエクステンション領域と、深い接合であるソースドレイン領域とを形成することが一般的である。このため、ゲート電極の側面上には、エクステンション領域を形成する際のマスクとなるオフセットスペーサと、ソースドレイン領域を形成する際のマスクとなるサイドウォールとを形成する。サイドウォールは、薄い酸化膜と、それよりも厚い窒化膜とにより形成し、応力絶縁膜を形成する場合には、薄い酸化膜を残し、窒化膜を除去することが一般的である。一方、オフセットスペーサも窒化膜とすることが一般的である。このため、サイドウォールの窒化膜をエッチング除去する際にオフセットスペーサの一部が同時にエッチングされてしまう。

トランジスタのゲート抵抗を低減するために、ゲート電極をシリサイド化することが一般に行われている。オフセットスペーサの一部がエッチングされた状態でゲート電極のシリサイド化を行うと、ゲート電極がゲート長方向に体積膨張する。ゲート電極とコンタクトプラグとのマージンが十分にある場合はよいが、微細化によりゲート電極とコンタクトプラグとのマージンは非常に小さくなっている。このため、わずかな体積膨張が生じた場合にも、コンタクトプラグ形成時の位置あわせのずれ等によりゲート電極とコンタクトプラグとがショートするという不具合が生じる。

本発明は前記の問題を解決し、ゲート電極をシリサイド化する際にゲート長方向の体積膨張が生じにくく、ゲート電極とコンタクトプラグ等との短絡不良が生じにくい半導体装置を実現できるようにすることを目的とする。

前記の目的を達成するため、本発明は半導体装置を、エッチング選択性が互いに異なる２つの膜により形成されたオフセットスペーサを有する構成とする。

具体的に、本発明に係る第１の半導体装置は、半導体基板の上にゲート絶縁膜を介在させて形成され、上部がシリサイド化されたゲート電極と、ゲート電極の側面上に形成されたオフセットスペーサと、オフセットスペーサの側面上を覆う断面Ｌ字状のサイドウォールとを備え、オフセットスペーサは、ゲート電極側に形成された内側オフセットスペーサと、内側オフセットスペーサの側面上に形成された外側オフセットスペーサとを有し、内側オフセットスペーサと、外側オフセットスペーサ及びサイドウォールとは、エッチング選択性が異なる材料からなることを特徴とする。

第１の半導体装置は、オフセットスペーサが、ゲート電極側に形成された内側オフセットスペーサと、内側オフセットスペーサの側面上に形成された外側オフセットスペーサとを有し、内側オフセットスペーサと、外側オフセットスペーサ及びサイドウォールとは、エッチング選択性が異なる材料からなる。このため、Ｌ字状のサイドウォールを残してＬ字状のサイドウォールの外側に形成された外側サイドウォールを除去する際に、外側オフセットスペーサがエッチングされることはない。また、内側オフセットスペーサの膜厚が薄くなるため、外側サイドウォールをエッチングするための薬液が狭い内側オフセットスペーサの部分にほとんど侵入せず、内側オフセットスペーサのエッチングを押さえることができる。従って、ゲート電極の側方に隙間がほとんどできず、ゲート電極をシリサイド化する際にゲート電極がゲート長方向にほとんど堆積膨張しない。その結果、シリサイド化されたゲート電極が、コンタクトプラグ等と短絡しにくい半導体装置が実現できる。

第１の半導体装置において、内側オフセットスペーサはシリコン窒化膜からなり、外側オフセットスペーサ及びサイドウォールはシリコン酸化膜からなる構成とすればよい。

第１の半導体装置において、内側オフセットスペーサは、断面Ｌ字状であり、外側オフセットスペーサは、断面Ｉ字状であり、半導体基板と接していない構成とすればよい。

第１の半導体装置において、内側オフセットスペーサの膜厚は、１ｎｍ以上且つ５ｎｍ以下とすればよい。

本発明に係る第２の半導体装置は、半導体基板の上にゲート絶縁膜を介在させて形成され、上部がシリサイド化されたゲート電極と、ゲート電極の側面上に形成され、ゲート電極よりも高さが低いオフセットスペーサと、オフセットスペーサの側面を覆い、オフセットスペーサよりも高さが高いサイドウォールと、オフセットスペーサの上面及びゲート電極の側面におけるオフセットスペーサに覆われていない部分を覆う保護絶縁膜とを備え、オフセットスペーサとサイドウォールとは、エッチング選択性が異なる材料からなることを特徴とする。

第２の半導体装置は、ゲート電極の側面上に形成され、ゲート電極よりも高さが低いオフセットスペーサと、オフセットスペーサの側面を覆い、オフセットスペーサよりも高さが高いサイドウォールと、オフセットスペーサの上面及びゲート電極の側面を覆う保護絶縁膜とを備えている。このため、ゲート電極の上部はオフセットスペーサではなく保護絶縁膜に覆われている。従って、ゲート電極をシリサイド化する際にゲート電極がゲート長方向にほとんど堆積膨張しない。その結果、シリサイド化されたゲート電極が、コンタクトプラグ等と短絡しにくい半導体装置が実現できる。

第２の半導体装置において、オフセットスペーサは、シリコン窒化膜からなり、サイドウォールは、シリコン酸化膜からなる構成とすればよい。

第２の半導体装置において、保護絶縁膜はサイドウォールと一体に形成されている構成としてもよい。

また、サイドウォールの側面を覆う外側絶縁膜をさらに備え、保護絶縁膜及び外側絶縁膜と、サイドウォールとは同一の材料からなる構成としてもよい。この場合において、サイドウォール、保護絶縁膜及び外側絶縁膜は、一体に形成されていてもよい。

本発明の半導体装置において、半導体基板におけるゲート電極の両側方に形成されたエクステンション領域と、半導体基板におけるエクステンション領域の外側方に形成され、上部がシリサイド化されたソースドレイン領域と、サイドウォール及びゲート電極の上を覆うように半導体基板の上に形成された応力絶縁膜と、応力絶縁膜の上に形成された層間絶縁膜と、層間絶縁膜及び応力絶縁膜を貫通し、ソースドレイン領域と接続されたコンタクトプラグとをさらに備えていてもよい。

本発明に係る第１の半導体装置の製造方法は、半導体基板の上にゲート絶縁膜を介在させてゲート電極を形成する工程（ａ）と、ゲート電極の側面上に内側オフセットスペーサ及び外側オフセットスペーサを形成する工程（ｂ）と、ゲート電極、内側オフセットスペーサ及び外側オフセットスペーサをマスクとして半導体基板に不純物を注入しすることにより、エクステンション領域を形成する工程（ｃ）と、外側オフセットスペーサの側面上に、内側サイドウォール及び外側サイドウォールを有するサイドウォールを形成する工程と（ｄ）と、ゲート電極、内側オフセットスペーサ、外側オフセットスペーサ及びサイドウォールをマスクとして半導体基板に不純物を注入することにより、ソースドレイン領域を形成する工程（ｅ）と、外側サイドウォールを除去した後、ゲート電極の上部及びソースドレイン領域の上部をシリサイド化する工程（ｆ）とを備え、内側オフセットスペーサ及び外側サイドウォールと、外側オフセットスペーサ及び内側サイドウォールとは、エッチング選択性が異なる材料からなることを特徴とする。

第１の半導体装置の製造方法は、内側オフセットスペーサ及び外側サイドウォールと、外側オフセットスペーサ及び内側サイドウォールとは、エッチング選択性が異なる材料からなる。このため、外側サイドウォールを除去する際に、外側オフセットスペーサがエッチングされることはない。また、内側オフセットスペーサの膜厚が薄くなるため、外側サイドウォールをエッチングするための薬液が狭い内側オフセットスペーサの部分にほとんど侵入せず、内側オフセットスペーサのエッチングを押さえることができる。従って、ゲート電極の側方に隙間がほとんどできず、ゲート電極をシリサイド化する際にゲート電極がゲート長方向にほとんど堆積膨張しない。その結果、シリサイド化されたゲート電極が、コンタクトプラグ等と短絡しにくい半導体装置が実現できる。

第１の半導体装置の製造方法において、工程（ｂ）は、半導体基板の上にゲート電極を覆うようにシリコン窒化膜を堆積する工程（ｂ１）と、シリコン窒化膜の上部を酸化することにより、シリコン窒化膜の上部にシリコン酸化膜を形成する工程（ｂ２）と、シリコン酸化膜及びシリコン窒化膜を異方性エッチングする工程（ｂ３）とを含む構成としてもよい。

また、工程（ｂ）は、半導体基板の上に、シリコン窒化膜を堆積する工程（ｂ４）と、シリコン窒化膜の上に、シリコン酸化膜を堆積する工程（ｂ５）と、シリコン酸化膜及びシリコン窒化膜を異方性エッチングする工程（ｂ６）とを含む構成としてもよい。

本発明に係る第２の半導体装置の製造方法は、半導体基板の上にゲート絶縁膜を介在させてゲート電極を形成する工程（ａ）と、ゲート電極の側面上にオフセットスペーサを形成する工程（ｂ）と、ゲート電極、オフセットスペーサをマスクとして半導体基板に不純物を注入することにより、エクステンション領域を形成する工程（ｃ）と、工程（ｃ）よりも後に、オフセットスペーサの上部を選択的に除去することにより、ゲート電極の上部の側面を露出する工程（ｄ）と、工程（ｄ）よりも後に、ゲート電極の上部の側面及びオフセットスペーサの側面上に、内側サイドウォール及び外側サイドウォールを有するサイドウォールを形成した後、ゲート電極、オフセットスペーサ及びサイドウォールをマスクとして半導体基板に不純物を注入することにより、ソースドレイン領域を形成する工程（ｅ）と、工程（ｅ）よりも後に、外側サイドウォールを除去した後、ゲート電極の上部及びソースドレイン領域の上部をシリサイド化する工程（ｆ）とを備え、オフセットスペーサ及び外側サイドウォールと、内側サイドウォールとは、エッチング選択性が異なる材料からなることを特徴とする。

第２の半導体装置の製造方法は、オフセットスペーサの上部を選択的に除去することにより、ゲート電極の上部の側面を露出する工程と、ゲート電極の上部の側面及びオフセットスペーサの側面上に、内側サイドウォール及び外側サイドウォールを有するサイドウォールを形成する工程とを有している。このため、外側サイドウォールを除去する際に、オフセットスペーサがエッチングされることがない。また、ゲート電極の上部の側面が内側サイドウォールに覆われているため、ゲート電極をシリサイド化する際に、ゲート電極はゲート長方向にほとんど膨張しない。従って、シリサイド化されたゲート電極が、コンタクトプラグ等と短絡しにくい半導体装置が実現できる。

本発明に係る第３の半導体装置の製造方法は、半導体基板の上にゲート絶縁膜を介在させてゲート電極を形成する工程（ａ）と、ゲート電極の側面上にオフセットスペーサを形成する工程（ｂ）と、ゲート電極、オフセットスペーサをマスクとして半導体基板に不純物を注入することにより、エクステンション領域を形成する工程（ｃ）と、工程（ｃ）よりも後に、オフセットスペーサの側面上に、内側サイドウォール及び外側サイドウォールを有するサイドウォールを形成した後、ゲート電極、オフセットスペーサ及びサイドウォールをマスクとして半導体基板に不純物を注入することにより、ソースドレイン領域を形成する工程（ｄ）と、外側サイドウォール及びオフセットスペーサの上部を除去した後、半導体基板上の全面に絶縁膜を形成し、形成した絶縁膜のゲート電極の上面及びソースドレイン領域の上面を覆う部分を除去することにより、ゲート電極の側面及びオフセットスペーサの上面を覆う保護絶縁膜と、内側サイドウォールの上を覆う外側絶縁膜とを形成する工程（ｅ）と、工程（ｅ）よりも後に、ゲート電極の上部及びソースドレイン領域の上部をシリサイド化する工程（ｆ）とを備え、オフセットスペーサ及び外側サイドウォールと、内側サイドウォールとは、エッチング選択性が異なる材料からなることを特徴とする。

第３の半導体装置の製造方法は、外側サイドウォール及びオフセットスペーサの上部を除去した後、半導体基板上の全面に絶縁膜を形成し、形成した絶縁膜のゲート電極の上面及びソースドレイン領域の上面を覆う部分を除去することにより、ゲート電極の側面及びオフセットスペーサの上面を覆う保護絶縁膜と、内側サイドウォールの上を覆う外側絶縁膜とを形成する工程を備えている。このため、ゲート電極の上部の側面が保護絶縁膜に覆われており、ゲート電極をシリサイド化する際に、ゲート電極はゲート長方向にほとんど膨張しない。従って、シリサイド化されたゲート電極が、コンタクトプラグ等と短絡しにくい半導体装置が実現できる。

本発明の半導体装置の製造方法において、工程（ｆ）よりも後に、半導体基板上の全面に応力絶縁膜を形成する工程（ｇ）と、応力絶縁膜の上に層間絶縁膜を形成する工程（ｈ）と、層間絶縁膜及び応力絶縁膜を貫通し、ソースドレイン領域と接続されたコンタクトプラグを形成する工程（ｉ）とをさらに備えていてもよい。

本発明に係る半導体装置及びその製造方法によれば、ゲート電極をシリサイド化する際にゲート長方向の体積膨張が生じにくく、ゲート電極とコンタクトプラグ等との短絡不良が生じにくい半導体装置を実現できる。

（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は、第１の実施形態に係る半導体装置の断面構成を示している。本実施形態では、ＮチャネルＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）を用いて説明する。
図１に示すようにシリコンからなる半導体基板１０には、シャロートレンチアイソレーション（ＳＴＩ）等からなる素子分離領域１２に囲まれた活性領域１３が形成されており、活性領域１３を含む素子分離領域１２よりも深い位置までｐ型ウェル１１が設けられている。活性領域１３の上には、シリコン酸化膜（ＳｉＯ₂膜）等からなるゲート絶縁膜１５を介在させてポリシリコン膜からなるゲート電極１７が形成されている。ゲート電極１７の両側面上には、シリコン窒化膜（ＳｉＮ膜）からなる断面Ｌ字状の内側オフセットスペーサ２０Ａと、内側オフセットスペーサ２０Ａの上に設けられたＳｉＯ₂膜からなる外側オフセットスペーサ２０Ｂとを有するオフセットスペーサ２０が形成されている。オフセットスペーサ２０の側面上には、ＳｉＯ₂膜からなる断面Ｌ字状の内側サイドウォール２２Ａが形成されている。ゲート電極１７の上部はシリサイド化されており、シリサイド層１７Ａが形成されている。

活性領域１３におけるゲート電極１７の両側方の領域には、ｎ型のエクステンション領域２４が形成されており、エクステンション領域２４の外側方にはｎ型のソースドレイン領域２６が形成されている。ソースドレイン領域２６の上部はシリサイド化されており、シリサイド層２６Ａが形成されている。

半導体基板１０の上には、ゲート電極１７を覆うようにＳｉＮ膜等からなる応力絶縁膜３０が形成されている。応力絶縁膜３０は、内側サイドウォール２２ＡのＬ字状の表面と接して設けられており、活性領域１３のチャネル領域に対してゲート長方向の引張応力を印加する。応力絶縁膜３０の上には層間絶縁膜３２が形成されている。層間絶縁膜３２及び応力絶縁膜３０を貫通し、ソースドレイン領域２６上のシリサイド層２６Ａと接続されたコンタクトプラグ２８が形成されている。

図２及び図３は、第１の実施形態に係る半導体装置の製造方法を工程順に示している。
まず、図２（ａ）に示すように、例えばシリコンからなる半導体基板１０の上部に、トレンチ内に例えばシリコン酸化膜が埋め込まれた素子分離領域１２をＳＴＩ法等により形成する。これにより、半導体基板１０には、素子分離領域１２に囲まれた活性領域１３が形成される。その後、イオン注入法により、半導体基板１０にｐ型不純物を注入した後、熱処理を行い、半導体基板１０にｐ型ウェル１１を形成する。その後、活性領域１３の上に、ゲート絶縁膜１５とゲート電極１７とを形成する。続いて、半導体基板１０上の全面に、厚さが１０ｎｍのＳｉＮ膜からなるオフセットスペーサ形成膜４０を形成する。なお、ゲート絶縁膜１５とゲート電極１７とは、半導体基板１０の上に厚さが２ｎｍのＳｉＯ₂膜と厚さが１００ｎｍのポリシリコン膜と順次形成した後、ＳｉＯ₂膜及びポリシリコン膜とを選択的に除去することにより形成すればよい。

次に、図２（ｂ）に示すように、オフセットスペーサ形成膜４０の上部部分を酸化する。これにより、ＳｉＮ膜からなる内側オフセットスペーサ形成膜４０ａとＳｉＯ₂膜からなる外側オフセットスペーサ形成膜４０ｂとを有する積層オフセットスペーサ形成膜４０Ａが形成される。内側オフセットスペーサ形成膜４０ａは、オフセットスペーサ形成膜４０のうち酸化されずに下部に残存した例えば厚さが５ｎｍのＳｉＮ膜である。外側オフセットスペーサ形成膜４０ｂは、オフセットスペーサ形成膜４０のうち酸化されて形成された例えば厚さが５ｎｍのＳｉＯ₂膜である。オフセットスペーサ形成膜４０の酸化は、例えば酸素プラズマ用いて行えばよい。オフセットスペーサ形成膜４０を低温で形成すれば、酸化処理が容易なオフセットスペーサ形成膜４０が得られる。

次に、図２（ｃ）に示すように、積層オフセットスペーサ形成膜４０Ａをゲート電極１７の側面上を除いて異方性エッチングにより除去する。これにより、ゲート電極１７の側面上に、オフセットスペーサ２０が形成される。オフセットスペーサ２０は、内側オフセットスペーサ形成膜４０ａからなる断面Ｌ字状の内側オフセットスペーサ２０Ａと、内側オフセットスペーサ２０Ａの外側に形成され、外側オフセットスペーサ形成膜４０ｂからなる外側オフセットスペーサ２０Ｂとを有する。

次に、図２（ｄ）に示すように、オフセットスペーサ２０及びゲート電極１７をマスクとして、活性領域１３にｎ型不純物をイオン注入することによりｎ型のエクステンション領域２４を形成する。

次に、図３（ａ）に示すように、ゲート電極１７の側面上にオフセットスペーサ２０を介してＳｉＯ₂膜からなる断面Ｌ字状の内側サイドウォール２２Ａと、内側サイドウォール２２Ａの外側にＳｉＮ膜からなる外側サイドウォール２２Ｂとを有するサイドウォール２２を形成する。続いて、サイドウォール２２、オフセットスペーサ２０及びゲート電極１７をマスクとして、活性領域１３にｎ型不純物をイオン注入した後、熱処理を行うことによりｎ型のソースドレイン領域２６を形成する。サイドウォール２２は、半導体基板１０上の全面に、厚さが１０ｎｍのＳｉＯ₂膜と厚さが２０ｎｍのＳｉＮ膜とを順次堆積した後、異方性エッチングを用いてエッチバックすることにより形成すればよい。

次に、図３（ｂ）に示すように、例えばリン酸系の薬液を用いて外側サイドウォール２２Ｂをウエットエッチングにより選択的に除去する。このとき、内側オフセットスペーサ２０Ａも外側サイドウォール２２Ｂと同じＳｉＮ膜からなるが、内側オフセットスペーサ２０Ａの膜厚は５ｎｍと薄いため薬液がほとんど侵入しないのでエッチングされない。これにより、ゲート電極１７の側面上には、オフセットスペーサ２０と、サイドウォール２２のうち内側サイドウォール２２Ａのみを残存させることができる。

次に、図３（ｃ）に示すように、ゲート電極１７の上部及びソースドレイン領域２６の上部をシリサイド化し、シリサイド層１７Ａ及びシリサイド層２６Ａを形成する。シリサイド化は、半導体基板１０上にニッケル等の金属を堆積し、熱処理を行った後、未反応の金属を選択的に除去することにより行えばよい。

次に、図３（ｄ）に示すように、半導体基板１０上の全面にＳｉＮ膜からなる応力絶縁膜３０を堆積した後、ＳｉＯ₂膜等からなる層間絶縁膜３２を堆積する。応力絶縁膜３０は、内側サイドウォール２２ＡのＬ字状表面に接して設けられ、活性領域１３のチャネル領域に対してゲート長方向の引張応力を印加する。続いて、層間絶縁膜３２及び応力絶縁膜３０に、シリサイド層２６Ａを露出する開口部を形成し、開口部に導電性材料を埋め込むことにより、ソースドレイン領域２６にシリサイド層２６Ａを介して電気的に接続するコンタクトプラグ２８を形成する。

本実施形態の半導体装置は、オフセットスペーサ２０がＳｉＮ膜からなる内側オフセットスペーサ２０Ａと、ＳｉＯ₂膜からなる外側オフセットスペーサ２０Ｂとにより形成されている。ＳｉＮ膜からなる外側サイドウォール２２Ｂをウエットエッチングにより除去する際に、ＳｉＮ膜からなるオフセットスペーサにも薬液が作用する。従来のように膜厚の厚い（例えば１０ｎｍ程度）ＳｉＮ膜によりオフセットスペーサを形成した場合には、オフセットスペーサの上端部に薬液が作用した後、エッチングにより生じた隙間に薬液が侵入する。このため、オフセットスペーサであるＳｉＮ膜のエッチングが進行してしまうので、ゲート電極の側方にサイドウォールとの間に空洞部が生じる。ゲート電極の側方に空洞部が存在する状態においてゲート電極をシリサイド化すると、ゲート電極がゲート長方向に体積膨張してしまい、コンタクトとゲート電極との短絡が生じやすくなる。

しかし、本実施形態の半導体装置は、ＳｉＮ膜である内側オフセットスペーサ２０Ａの膜厚が５ｎｍしかない。このため、内側オフセットスペーサの上端部がわずかにエッチングされたとしても、隙間が狭く薬液がほとんど侵入しない。従って、内側オフセットスペーサ２０Ａが大きく失われることはなく、ゲート電極１７の側方に外側オフセットスペーサ２０Ｂとの間に空洞部がほとんど生じない。従って、ゲート電極１７をシリサイド化する際に、シリサイド層１７Ａがゲート長方向に体積膨張することがほとんどなく、ゲート電極１７とコンタクトプラグ２８との短絡不良がほとんど生じることがない。すなわち、本実施形態によれば、オフセットスペーサ２０をＳｉＮ膜からなる内側オフセットスペーサ２０ＡとＳｉＯ₂膜からなる外側オフセットスペーサ２０Ｂとで構成することにより、エクステンション領域２４を形成する際のマスクとして必要な膜厚（例えば、１０ｎｍ）を確保するとともに、外側サイドウォール２２Ｂのウエットエッチングによって空洞部が生じないように内側オフセットスペーサ２０Ａの膜厚を薬液の侵入を防止できる厚さ（例えば、５ｎｍ）にすることができる。

外側サイドウォール２２Ｂをウエットエッチングする際に薬液の侵入を防ぐためには、内側オフセットスペーサ２０Ａの膜厚を５ｎｍ以下とすることが好ましい。一方、内側オフセットスペーサ２０Ａはゲート絶縁膜１５の端部が酸化されることを防止する機能を有している。このため、内側オフセットスペーサ２０Ａの膜厚は１ｎｍ以上であることが好ましい。

本実施形態においては、厚さが１０ｎｍのＳｉＮ膜からなるオフセットスペーサ形成膜４０を形成した後、オフセットスペーサ形成膜４０を酸化することにより内側オフセットスペーサ形成膜４０ａと外側オフセットスペーサ形成膜４０ｂとを形成した。しかし、厚さが５ｎｍの内側オフセットスペーサ形成膜４０ａを堆積した後、内側オフセットスペーサ形成膜４０ａの上に厚さが５ｎｍの外側オフセットスペーサ形成膜４０ｂを化学気相堆積（ＣＶＤ）法等を用いて堆積してもよい。

内側オフセットスペーサ形成膜４０ａの上に外側オフセットスペーサ形成膜４０ｂを形成した後に異方性エッチングを行う場合には、内側オフセットスペーサ２０Ａは断面Ｌ字状となり、外側オフセットスペーサ２０Ｂは断面Ｉ字状となる。また、外側オフセットスペーサ２０Ｂは半導体基板１０とは接しない構成となる。但し、外側オフセットスペーサ形成膜４０ｂを形成する前に内側オフセットスペーサ形成膜４０ａを異方性エッチングして内側オフセットスペーサ２０Ａを形成し、その後外側オフセットスペーサ形成膜４０ｂの形成及び異方性エッチングして外側オフセットスペーサ２０Ｂを形成することも可能である。この場合には、断面Ｉ字状の内側オフセットスペーサ２０Ａと断面Ｉ字状の外側オフセットスペーサ２０Ｂとが形成される。

本実施形態において、内側オフセットスペーサ２０Ａ及び外側サイドウォール２２ＢをＳｉＮ膜とし、外側オフセットスペーサ２０Ｂ及び内側サイドウォール２２ＡをＳｉＯ₂膜とする例を示した。しかし、内側オフセットスペーサ２０Ａ及び外側サイドウォール２２Ｂと、外側オフセットスペーサ２０Ｂ及び内側サイドウォール２２Ａとのエッチング選択性が異なっていればよく、他の材料を用いてもよい。例えば、ＳｉＯ₂膜、ＳｉＮ膜、ＳｉＯＮ膜及びＳｉＣ膜等を任意に組み合わせればよい。但し、内側オフセットスペーサ２０Ａは、ゲート絶縁膜１５の端部が酸化されないように酸化膜以外の膜を用いることが好ましい。

外側オフセットスペーサ２０Ｂと内側サイドウォール２２Ａとを同一の材料により形成した場合に、外側オフセットスペーサ２０Ｂと内側サイドウォール２２Ａとの間に明瞭な境界が認められなくても何ら問題ない。

（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図４は、第２の実施形態に係る半導体装置の断面構成を示している。図４において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。

図４に示すように本実施形態の半導体装置は、ゲート電極１７の両側面上にゲート電極１７よりも高さが低いオフセットスペーサ５０が形成されている。内側サイドウォール５２Ａは、オフセットスペーサ５０の側面、オフセットスペーサ５０の上面及びゲート電極１７のオフセットスペーサ５０よりも上側の側面を覆っている。
図５及び図６は、第２の実施形態に係る半導体装置の製造方法を工程順に示している。まず、図５（ａ）に示すように、活性領域１３の上に、ゲート絶縁膜１５とゲート電極１７とを形成する。ゲート電極１７を形成する工程までは、図２（ａ）に示す工程と同じである。

次に、図５（ｂ）に示すように、厚さが１０ｎｍのＳｉＮ膜を半導体基板１０上の全面に形成した後、異方性エッチングを行うことにより、厚さが１０ｎｍのＳｉＮ膜からなるオフセットスペーサ５０を、ゲート電極１７の側面上に形成する。この後、オフセットスペーサ５０及びゲート電極１７をマスクとして活性領域１３にｎ型不純物をイオン注入し、ｎ型のエクステンション領域２４を形成する。

次に、図５（ｃ）に示すように、半導体基板１０上の全面にＳｉＯ₂膜を形成した後、ＳｉＯ₂膜の異方性エッチングを行う。これにより、断面Ｉ字状のＳｉＯ₂膜からなる保護サイドウォール５４を、オフセットスペーサ５０を介してゲート電極１７の側面上に形成する。

次に、図５（ｄ）に示すように、ゲート電極１７と保護サイドウォール５４との間に露出しているオフセットスペーサ５０の上部を選択的にウエットエッチングする。これにより、ゲート電極１７の側方における保護サイドウォール５４との間にリセス部を形成する。リセス部の深さは２０ｎｍ程度とすればよい。

次に、図６（ａ）に示すように、保護サイドウォール５４を除去した後、ＳｉＯ₂膜からなる内側サイドウォール５２Ａと、ＳｉＮ膜からなる外側サイドウォール５２Ｂとを有するサイドウォール５２を形成する。サイドウォール５２は、半導体基板１０上の全面に、ＳｉＯ₂膜とＳｉＮ膜とを順次堆積した後、エッチバックすることにより形成すればよい。内側サイドウォール５２Ａにおけるオフセットスペーサ５０の側面上に形成されている部分は断面形状がＬ字状になっている。この後、サイドウォール５２、オフセットスペーサ５０及びゲート電極１７をマスクとして、活性領域１３にｎ型不純物をイオン注入した後、熱処理を行うことによりｎ型のソースドレイン領域２６を形成する。

次に、図６（ｂ）に示すように、ウエットエッチングにより外側サイドウォール５２Ｂを除去する。このとき、オフセットスペーサ５０も外側サイドウォール５２Ｂと同じＳｉＮ膜からなるが、オフセットスペーサ５０は内側サイドウォール５２Ａによって上面及び側面が覆われているためエッチングされない。これにより、ゲート電極１７の側面上には、オフセットスペーサ５０と、サイドウォール５２のうち内側サイドウォール５２Ａのみを残存させることができる。

次に、図６（ｃ）に示すように、ゲート電極１７の上部及びソースドレイン領域２６の上部をシリサイド化し、シリサイド層１７Ａ及びシリサイド層２６Ａを形成する。シリサイド化は、半導体基板１０上にニッケル等の金属を堆積し、熱処理を行った後、未反応の金属を選択的に除去することにより行えばよい。

次に、図６（ｄ）に示すように、半導体基板１０上の全面にＳｉＮ膜からなる応力絶縁膜３０を堆積した後、ＳｉＯ₂膜等からなる層間絶縁膜３２を堆積する。応力絶縁膜３０は、内側サイドウォール５２Ａの側面上に接して設けられ、活性領域１３のチャネル領域に対してゲート長方向の引張応力を印加する。続いて、層間絶縁膜３２及び応力絶縁膜３０に、シリサイド層２６Ａを露出する開口部を形成し、開口部に導電性材料を埋め込むことによりコンタクトプラグ２８を形成する。

本実施形態の半導体装置は、オフセットスペーサ５０の高さがゲート電極１７よりも低く、内側サイドウォール５２Ａが、オフセットスペーサ５０の側面及び上面を覆っている。このため、外側サイドウォール５２Ｂをウエットエッチングにより除去する際に、オフセットスペーサ５０は薬液と接触しない。従って、外側サイドウォール５２Ｂを除去する際にオフセットスペーサ５０が失われ、ゲート電極１７の側方にゲート電極１７が体積膨張するための隙間が形成されることはない。また、ゲート電極１７をシリサイド化する際に、ゲート電極１７の上部の側面は内側サイドウォール５２Ａに覆われている。このため、ゲート電極１７をシリサイド化する際に、シリサイド層１７Ａがゲート長方向に堆積膨張することがほとんどない。このように、内側サイドウォール５２Ａにおけるオフセットスペーサ５０の上面及びゲート電極１７の上部の側面を覆う部分は、オフセットスペーサのエッチングを防ぎ且つゲート電極のゲート長方向の体積膨張を押さえる保護絶縁膜として機能する。その結果、ゲート電極１７とコンタクトプラグ２８との短絡不良がほとんど生じることがない。

本実施形態において、オフセットスペーサ５０のエッチング量を２０ｎｍとしたが、ゲート絶縁膜１５の端部がオフセットスペーサ５０に覆われていればよく、さらにエッチング量を多くしても問題ない。また、オフセットスペーサ５０の高さがゲート電極１７よりも低くなり、オフセットスペーサ５０の上面を内側サイドウォール５２Ａにより覆うことができればよく、さらにエッチング量を少なくしてもよい。オフセットスペーサ５０をエッチングした後、内側サイドウォール５２Ａを形成する前に、保護サイドウォール５４を除去したが、保護サイドウォール５４を除去せずに保護サイドウォール５４の上に内側サイドウォール５２Ａを形成してもよい。

本実施形態において、オフセットスペーサ及び外側サイドウォールをＳｉＮ膜とし、内側サイドウォールをＳｉＯ₂膜とする例を示した。しかし、オフセットスペーサ及び外側サイドウォールと、内側サイドウォールとのエッチング選択性が異なっていればよく、他の材料を用いてもよい。例えば、ＳｉＯ₂膜、ＳｉＮ膜、ＳｉＯＮ膜及びＳｉＣ膜等を任意に組み合わせればよい。但し、オフセットスペーサは、ゲート絶縁膜の端部が酸化されないように酸化膜以外の膜を用いることが好ましい。

（第３の実施形態）
以下に、本発明の第３の実施形態について図面を参照して説明する。図７は、第３の実施形態に係る半導体装置の断面構成を示している。図７において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。

図７に示すように本実施形態の半導体装置は、ゲート電極１７の両側面上にゲート電極１７よりも高さが低いオフセットスペーサ５０が形成されている。オフセットスペーサ５０の上には、ＳｉＯ₂膜からなる保護絶縁膜６４Ａが形成されている。断面Ｌ字状の内側サイドウォール６２Ａは、オフセットスペーサ５０及び保護絶縁膜６４Ａの側面を覆うように形成されている。内側サイドウォール６２Ａの側面上にはＳｉＯ₂膜からなる外側絶縁膜６４Ｂが形成されている。

図８及び図９は、第３の実施形態に係る半導体装置の製造方法を工程順に示している。まず、図８（ａ）に示すように、活性領域１３の上に、ゲート絶縁膜１５とゲート電極１７とを形成する。ゲート電極１７を形成する工程までは、図２（ａ）に示す工程と同じである。

次に、図８（ｂ）に示すように、厚さが１０ｎｍのＳｉＮ膜を半導体基板１０上の全面に形成した後、異方性エッチングを行うことにより、厚さが１０ｎｍのＳｉＮ膜からなるオフセットスペーサ５０を、ゲート電極１７の側面上に形成する。この後、オフセットスペーサ５０及びゲート電極１７をマスクとして活性領域１３にｎ型不純物をイオン注入し、ｎ型のエクステンション領域２４を形成する。

次に、図８（ｃ）に示すように、ＳｉＯ₂膜からなる内側サイドウォール６２Ａと、ＳｉＮ膜からなる外側サイドウォール６２Ｂとを有するサイドウォール６２を形成する。サイドウォール６２は、半導体基板１０上の全面にＳｉＯ₂膜とＳｉＮ膜とを順次堆積した後、エッチバックすることにより形成すればよい。この後、サイドウォール６２、オフセットスペーサ５０及びゲート電極１７をマスクとして、活性領域１３にｎ型不純物をイオン注入した後、熱処理を行うことによりｎ型のソースドレイン領域２６を形成する。

次に、図８（ｄ）に示すように、ウエットエッチングにより外側サイドウォール６２Ｂを除去する。この際、オフセットスペーサ５０の上部も同時にエッチングされ深さが２０ｎｍ程度のリセス部が形成される。

次に、図９（ａ）に示すように、半導体基板１０上の全面に厚さが５ｎｍのＳｉＯ₂膜６４を堆積する。これにより、幅１０ｎｍのリセス部はＳｉＯ₂膜６４によって埋まる。

次に、図９（ｂ）に示すよう、ＳｉＯ₂膜６４を異方性エッチングして、ゲート電極１７の上面及びソースドレイン領域２６の上面を露出する。これにより、内側サイドウォール６２ＡのＬ字表面上には、ＳｉＯ₂膜６４からなる外側絶縁膜６４Ｂが形成される。

次に、図９（ｃ）に示すように、ゲート電極１７の上部及びソースドレイン領域２６の上部をシリサイド化し、シリサイド層１７Ａ及びシリサイド層２６Ａを形成する。シリサイド化は、半導体基板１０上にニッケル等の金属を堆積し、熱処理を行った後、未反応の金属を選択的に除去することにより行えばよい。

次に、図９（ｄ）に示すように、半導体基板１０上の全面にＳｉＮ膜からなる応力絶縁膜３０を堆積した後、ＳｉＯ₂膜からなる層間絶縁膜３２を堆積する。応力絶縁膜３０は、外側絶縁膜６４Ｂの側面上に接して設けられ、活性領域１３におけるチャネル領域に対してゲート長方向の引張応力を印加する。続いて、層間絶縁膜３２及び応力絶縁膜３０に、シリサイド層２６Ａを露出する開口部を形成し、開口部に導電性材料を埋め込むことによりコンタクトプラグ２８を形成する。

本実施形態の半導体装置は、オフセットスペーサ５０の高さがゲート電極１７よりも低く、オフセットスペーサ５０の上にＳｉＯ₂膜からなる保護絶縁膜６４Ａが形成されている。ゲート電極１７の下部の側面はオフセットスペーサ５０に覆われ、上部の側面は保護絶縁膜６４Ａに覆われている。従って、ゲート電極１７をシリサイド化する際に、シリサイド層１７Ａがゲート長方向に堆積膨張することがほとんどない。その結果、ゲート電極１７とコンタクトプラグ２８との短絡不良がほとんど生じることがない。

本実施形態において、オフセットスペーサ及び外側サイドウォールをＳｉＮ膜とし、内側サイドウォールをＳｉＯ₂膜とする例を示した。しかし、オフセットスペーサ及び外側サイドウォールと、内側サイドウォールとのエッチン選択性が異なっていればよく、他の材料を用いてもよい。例えば、ＳｉＯ₂膜、ＳｉＮ膜、ＳｉＯＮ膜及びＳｉＣ膜等を任意に組み合わせればよい。但し、オフセットスペーサは、ゲート絶縁膜の端部が酸化されないように酸化膜以外の膜を用いることが好ましい。

保護絶縁膜６４Ａ及び外側絶縁膜６４ＢをＳｉＯ₂膜としたが、堆積及び異方性エッチングが容易にできる絶縁膜であればどのような材料を用いてもよい。保護絶縁膜６４Ａ及び外側絶縁膜６４Ｂと、内側サイドウォール６２Ａとを同一の材料により形成した場合に、保護絶縁膜６４Ａ及び外側絶縁膜６４Ｂと内側サイドウォール６２Ａとの間に明瞭な境界が認められなくても何ら問題ない。

各実施形態において、ゲート絶縁膜をＳｉＯ₂膜としたが高誘電率膜等としてもよい。また、ゲート電極の上部のみをシリサイド化したが、ゲート電極全体をシリサイド化してもよい。

また、各実施形態では、ＮチャネルＭＩＳＦＥＴを用いて説明したが、ＰチャネルＭＩＳＦＥＴにおいても同様な効果を得ることができる。この場合、エクステンション領域及びソースドレイン領域はｐ型となり、応力絶縁膜は活性領域におけるチャネル領域に対してゲート長方向の圧縮応力を生じさせる膜となり、それ以外の構成は同じである。

本発明に係る半導体装置及びその製造方法は、ゲート電極をシリサイド化する際にゲート長方向の体積膨張が生じにくく、ゲート電極とコンタクトプラグ等との短絡不良が生じにくい半導体装置を実現でき、シリサイド化された電界効果トランジスタを有する半導体装置及びその製造方法等として有用である。

本発明の第１の実施形態に係る半導体装置を示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第２の実施形態に係る半導体装置を示す断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第３の実施形態に係る半導体装置を示す断面図である。 本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。

１０ 半導体基板
１１ ｐ型ウェル
１２ 素子分離領域
１３ 活性領域
１５ ゲート絶縁膜
１７ ゲート電極
１７Ａ シリサイド層
２０ オフセットスペーサ
２０Ａ 内側オフセットスペーサ
２０Ｂ 外側オフセットスペーサ
２２ サイドウォール
２２Ａ 内側サイドウォール
２２Ｂ 外側サイドウォール
２４ エクステンション領域
２６ ソースドレイン領域
２６Ａ シリサイド層
２８ コンタクトプラグ
３０ 応力絶縁膜
３２ 層間絶縁膜
４０ オフセットスペーサ形成膜
４０ａ 内側オフセットスペーサ形成膜
４０ｂ 外側オフセットスペーサ形成膜
４０Ａ 積層オフセットスペーサ形成膜
５０ オフセットスペーサ
５２ サイドウォール
５２Ａ 内側サイドウォール
５２Ｂ 外側サイドウォール
５４ 保護サイドウォール
６２ サイドウォール
６２Ａ 内側サイドウォール
６２Ｂ 外側サイドウォール
６４ ＳｉＯ₂膜
６４Ａ 保護絶縁膜
６４Ｂ 外側絶縁膜

Claims (16)

1. 半導体基板の上にゲート絶縁膜を介在させて形成され、上部がシリサイド化されたゲート電極と、
   前記ゲート電極の側面上に形成されたオフセットスペーサと、
   前記オフセットスペーサの側面上を覆う断面Ｌ字状のサイドウォールとを備え、
   前記オフセットスペーサは、前記ゲート電極側に形成された内側オフセットスペーサと、前記内側オフセットスペーサの側面上に形成された外側オフセットスペーサとを有し、
   前記内側オフセットスペーサと、前記外側オフセットスペーサ及びサイドウォールとは、エッチング選択性が異なる材料からなることを特徴とする半導体装置。
2. 前記内側オフセットスペーサはシリコン窒化膜からなり、
   前記外側オフセットスペーサ及びサイドウォールはシリコン酸化膜からなることを特徴とする請求項１に記載の半導体装置。
3. 前記内側オフセットスペーサは、断面Ｌ字状であり、
   前記外側オフセットスペーサは、断面Ｉ字状であり、前記半導体基板と接していないことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記内側オフセットスペーサの膜厚は、１ｎｍ以上且つ５ｎｍ以下であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
5. 半導体基板の上にゲート絶縁膜を介在させて形成され、上部がシリサイド化されたゲート電極と、
   前記ゲート電極の側面上に形成され、前記ゲート電極よりも高さが低いオフセットスペーサと、
   前記オフセットスペーサの側面を覆い、前記オフセットスペーサよりも高さが高いサイドウォールと、
   前記オフセットスペーサの上面及びゲート電極の側面における前記オフセットスペーサに覆われていない部分を覆う保護絶縁膜とを備え、
   前記オフセットスペーサと前記サイドウォールとは、エッチング選択性が異なる材料からなることを特徴とする半導体装置。
6. 前記オフセットスペーサはシリコン窒化膜からなり、
   前記サイドウォールはシリコン酸化膜からなることを特徴とする請求項５に記載の半導体装置。
7. 前記保護絶縁膜は、前記サイドウォールと一体に形成されていることを特徴とする請求項５又は６に記載の半導体装置。
8. 前記サイドウォールの側面を覆う外側絶縁膜をさらに備え、
   前記保護絶縁膜、外側絶縁膜及びサイドウォールは同一の材料からなることを特徴とする請求項５又は６に記載の半導体装置。
9. 前記サイドウォール、保護絶縁膜及び外側絶縁膜は、一体に形成されていることを特徴とする請求項８に記載の半導体装置。
10. 前記半導体基板における前記ゲート電極の両側方に形成されたエクステンション領域と、
    前記半導体基板における前記エクステンション領域の外側方に形成され、上部がシリサイド化されたソースドレイン領域と、
    前記サイドウォール及びゲート電極の上を覆うように前記半導体基板の上に形成された応力絶縁膜と、
    前記応力絶縁膜の上に形成された層間絶縁膜と、
    前記層間絶縁膜及び応力絶縁膜を貫通し、前記ソースドレイン領域と接続されたコンタクトプラグとをさらに備えていることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
11. 半導体基板の上にゲート絶縁膜を介在させてゲート電極を形成する工程（ａ）と、
    前記ゲート電極の側面上に内側オフセットスペーサ及び外側オフセットスペーサを形成する工程（ｂ）と、
    前記ゲート電極、内側オフセットスペーサ及び外側オフセットスペーサをマスクとして前記半導体基板に不純物を注入することにより、エクステンション領域を形成する工程（ｃ）と、
    前記外側オフセットスペーサの側面上に、内側サイドウォール及び外側サイドウォールを有するサイドウォールを形成する工程と（ｄ）と、
    前記ゲート電極、内側オフセットスペーサ、外側オフセットスペーサ及びサイドウォールをマスクとして前記半導体基板に不純物を注入することにより、ソースドレイン領域を形成する工程（ｅ）と、
    前記外側サイドウォールを除去した後、前記ゲート電極の上部及びソースドレイン領域の上部をシリサイド化する工程（ｆ）とを備え、
    前記内側オフセットスペーサ及び外側サイドウォールと、前記外側オフセットスペーサ及び内側サイドウォールとは、エッチング選択性が異なる材料からなることを特徴とする半導体装置の製造方法。
12. 前記工程（ｂ）は、
    前記半導体基板の上に前記ゲート電極を覆うようにシリコン窒化膜を堆積する工程（ｂ１）と、
    前記シリコン窒化膜の上部を酸化することにより、前記シリコン窒化膜の上部にシリコン酸化膜を形成する工程（ｂ２）と、
    前記シリコン酸化膜及びシリコン窒化膜を異方性エッチングする工程（ｂ３）とを含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記工程（ｂ）は、
    前記半導体基板の上に、シリコン窒化膜を堆積する工程（ｂ４）と、
    前記シリコン窒化膜の上に、シリコン酸化膜を堆積する工程（ｂ５）と、
    前記シリコン酸化膜及びシリコン窒化膜を異方性エッチングする工程（ｂ６）とを含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
14. 半導体基板の上にゲート絶縁膜を介在させてゲート電極を形成する工程（ａ）と、
    前記ゲート電極の側面上にオフセットスペーサを形成する工程（ｂ）と、
    前記ゲート電極、オフセットスペーサをマスクとして前記半導体基板に不純物を注入することにより、エクステンション領域を形成する工程（ｃ）と、
    前記工程（ｃ）よりも後に、前記オフセットスペーサの上部を選択的に除去することにより、前記ゲート電極の上部の側面を露出する工程（ｄ）と、
    前記工程（ｄ）よりも後に、前記ゲート電極の上部の側面及びオフセットスペーサの側面上に、内側サイドウォール及び外側サイドウォールを有するサイドウォールを形成した後、前記ゲート電極、オフセットスペーサ及びサイドウォールをマスクとして前記半導体基板に不純物を注入することにより、ソースドレイン領域を形成する工程（ｅ）と、
    前記工程（ｅ）よりも後に、前記外側サイドウォールを除去した後、前記ゲート電極の上部及びソースドレイン領域の上部をシリサイド化する工程（ｆ）とを備え、
    前記オフセットスペーサ及び外側サイドウォールと、前記内側サイドウォールとは、エッチング選択性が異なる材料からなることを特徴とする半導体装置の製造方法。
15. 半導体基板の上にゲート絶縁膜を介在させてゲート電極を形成する工程（ａ）と、
    前記ゲート電極の側面上にオフセットスペーサを形成する工程（ｂ）と、
    前記ゲート電極、オフセットスペーサをマスクとして前記半導体基板に不純物を注入することにより、エクステンション領域を形成する工程（ｃ）と、
    前記工程（ｃ）よりも後に、前記オフセットスペーサの側面上に、内側サイドウォール及び外側サイドウォールを有するサイドウォールを形成した後、前記ゲート電極、オフセットスペーサ及びサイドウォールをマスクとして前記半導体基板に不純物を注入することにより、ソースドレイン領域を形成する工程（ｄ）と、
    前記外側サイドウォール及びオフセットスペーサの上部を除去した後、前記半導体基板上の全面に絶縁膜を形成し、形成した絶縁膜の前記ゲート電極の上面及びソースドレイン領域の上面を覆う部分を除去することにより、前記ゲート電極の側面及びオフセットスペーサの上面を覆う保護絶縁膜と、前記内側サイドウォールの上を覆う外側絶縁膜とを形成する工程（ｅ）と、
    前記工程（ｅ）よりも後に、前記ゲート電極の上部及びソースドレイン領域の上部をシリサイド化する工程（ｆ）とを備え、
    前記オフセットスペーサ及び外側サイドウォールと、前記内側サイドウォールとは、エッチング選択性が異なる材料からなることを特徴とする半導体装置の製造方法。
16. 前記工程（ｆ）よりも後に、
    前記半導体基板上の全面に応力絶縁膜を形成する工程（ｇ）と、
    前記応力絶縁膜の上に層間絶縁膜を形成する工程（ｈ）と、
    前記層間絶縁膜及び応力絶縁膜を貫通し、前記ソースドレイン領域と接続されたコンタクトプラグを形成する工程（ｉ）とをさらに備えていることを特徴とする請求項１１〜１５のいずれか１項に記載の半導体装置の製造方法。

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