KR20100037969A - Ｐ형 금속게이트전극을 갖는 ｃｍｏｓ장치 및 그 제조 방법 - Google Patents

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    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures

Abstract

본 발명은 폴리실리콘공핍현상(PDE)을 근본적으로 억제할 수 있는 PMOS 트랜지스터, CMOS 장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 CMOS 장치는 NMOS 트랜지스터의 게이트전극이 N형 폴리실리콘막이고, PMOS 트랜지스터의 게이트전극이 P형 금속막(일함수가 4.9eV∼5.2eV인 금속막)인 것을 특징으로 한다. 상술한 본 발명은 CMOS 장치의 PMOS 트랜지스터가 P형 불순물이 도핑된 폴리실리콘막을 사용하지 않고 P형 금속막을 게이트전극으로 사용하므로써 폴리실리콘공핍현상이 원천적으로 발생하지 않아 CMOS 장치의 특성을 개선할 수 있는 효과가 있다. 아울러, P형 금속막이 갖는 일함수값에 의해 표면채널 특성을 갖는 PMOS 트랜지스터를 구현할 수 있는 효과가 있다.
폴리실리콘공핍현상, PMOS, CMOS, 일함수, 금속게이트전극

Description

Ｐ형 금속게이트전극을 갖는 ＣＭＯＳ장치 및 그 제조 방법{CMOS DEVICE WITH P TYPE METAL GATE ELECTRODE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체장치 제조 방법에 관한 것으로, 특히 CMOS 장치 및 그 제조 방법에 관한 것이다.
최근에 들어 DRAM 공정시 게이트 피치 사이즈(Gate pitch size)가 감소함에 따라 기존 게이트 공정시 여러 가지 문제가 발생하고 있다.
먼저, 게이트 전극 관점을 주변회로영역의 CMOS 장치 관점에서 살펴보면 다음과 같다.
기존의 CMOS 장치 공정시 NMOS 트랜지스터와 PMOS 트랜지스터의 전극 역할을 하는 폴리실리콘막을 동일한 종류인 N형 폴리실리콘막(N+ poly silicon)으로 사용하여 왔다. 이런 경우 PMOS 트랜지스터는 매몰채널(buried channel) 특성을 갖게 되어, 게이트 폭이 반치폭 100nm 이하로 작아질 경우 표면채널(surface channel)특성을 갖는 NMOS 트랜지스터와는 다르게 숏채널(short channel) 특성이 열화되는 문제 가 발생하게 된다.
따라서, 작아진 게이트채널(gate channel) 길이를 갖는 CMOS 장치 공정시, PMOS 트랜지스터의 게이트전극을 P형 폴리실리콘막(P+ poly Si)로 하여 PMOS 트랜지스터또한 표면채널 특성으로 구현하는 듀얼폴리실리콘게이트(dual poly gate)를 이용하여 숏채널에 의한 문제를 해결할 수가 있다.
그러나, 듀얼폴리실리콘게이트에서도 여러 가지 문제점이 발생하게 되는데, 그 중 게이트절연막과 P형 폴리실리콘막 계면(interface)간의 폴리실리콘공핍현상( Poly Si Depletion Effect; PDE)에 의한 소자특성 열화가 있다.
도 1a는 종래기술에 따른 CMOS 장치의 구조를 도시한 도면으로서, NMOS 영역과 PMOS 영역이 구분된 반도체기판(11) 상에 게이트절연막(12)이 형성되고, 게이트절연막(12) 상에 각각 N형 폴리실리콘막(N-Poly Si, 13)과 P형 폴리실리콘막(P-Poly Si, 14)이 형성된다. P형 폴리실리콘막(14)은 붕소(Boron)가 도핑되어 있고, N형 폴리실리콘막(13)은 인(Ph)이 도핑되어 있다.
도 1b는 종래기술에 따른 CV(Capacitance Voltage) 특성을 도시한 도면이다.
도 1b에서 보듯이, PMOS 트랜지스터가 NMOS 트랜지스터 대비 인버젼캐패시턴스(inversion capacitance)값이 상대적으로 낮게 나온다. 이는 후속 열공정시 발생하는 붕소(Boron)의 외확산(out diffusion)에 의한 폴리실리콘공핍현상 때문이다. 붕소는 인(Ph) 대비 확산도(diffusivity)가 상대적으로 크기 때문에 폴리실리콘공핍현상이 더 크다.
폴리실리콘공핍현상(PDE)은 게이트절연막의 두께가 얇을수록 더욱 크게 되는 데, 이는 얇은 두께에서 게이트절연막에 걸리는 전계(electric field)가 증가하기 때문이다. 즉, 축소된(scale down) CMOS 장치일수록 폴리실리콘공핍현상에 따른 특성 열화가 커지게 된다.
따라서 붕소(boron) 등의 P형 불순물이 도핑된 폴리실리콘막을 게이트전극으로 사용하는 PMOS 트랜지스터 및 CMOS 장치 공정시 열화되는 폴리실리콘공핍현상(PDE)을 효과적으로 억제하기 위하여 새로운 방법이 필요하다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 폴리실리콘공핍현상(PDE)을 근본적으로 억제할 수 있는 PMOS 트랜지스터를 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 폴리실리콘공핍현상(PDE)을 근본적으로 억제할 수 있는 CMOS 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 PMOS 트랜지스터는 반도체기판; 상기 반도체기판 상의 게이트절연막; 및 상기 게이트절연막 상의 P형 금속막을 포함하는 것을 특징으로 하고, 상기 P형 금속막은 일함수가 4.9eV∼5.2eV인 금속막을 포함하며, 상기 P형 금속막은 Pt, Ru, Au, Ag, Mo, MoN 또는 TiNi 중에서 선택된 어느 하나를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 CMOS 장치는 NMOS 트랜지스터의 게이트전극이 N형 폴리실리콘막이고, PMOS 트랜지스터의 게이트전극이 P형 금속막인 것을 특징으로 한다. 상기 P형 금속막은 일함수가 4.9eV∼5.2eV인 금속막을 포함하고, 상기 P형 금속막은, Pt, Ru, Au, Ag, Mo, MoN 또는 TiNi 중에서 선택된 어느 하나를 포함하는 것을 특징으로 한다. 상기 N형 폴리실리콘막과 P형 금속막 상에 각각 형성된 상부 금속막을 더 포함하는 것을 특징으로 한다.
그리고, 본 발명의 CMOS 장치 제조 방법은 NMOS 영역과 PMOS 영역이 정의된 반도체기판 상에 게이트절연막을 형성하는 단계; 상기 NMOS 영역의 게이트절연막 상에 N형 폴리실리콘막을 형성하는 단계; 및 상기 PMOS 영역의 게이트절연막 상에 P형 금속막을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 N형 폴리실리콘막은 상기 게이트절연막의 전면 상에 N형 폴리실리콘막을 증착한 후 상기 PMOS 영역을 오픈시키는 감광막패턴을 이용한 식각을 통해 상기 NMOS 영역에 선택적으로 잔류시켜 형성하는 것을 특징으로 한다.
상술한 본 발명은 CMOS 장치의 PMOS 트랜지스터가 P형 불순물이 도핑된 폴리실리콘막을 사용하지 않고 P형 금속막을 게이트전극으로 사용하므로써 폴리실리콘공핍현상이 원천적으로 발생하지 않아 CMOS 장치의 특성을 개선할 수 있는 효과가 있다. 아울러, P형 금속막이 갖는 일함수값에 의해 표면채널 특성을 갖는 PMOS 트랜지스터를 구현할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
인(Ph)이 도핑된 N형 폴리실리콘막(n+ poly-Si)을 게이트전극으로 사용하는 NMOS 트랜지스터는 폴리실리콘공핍의 영향이 작기 때문에 소자 특성 열화가 없다. 그러나, 고속(high speed) 동작 특성을 요구하는 붕소가 도핑된 P형 폴리실리콘막을 게이트전극으로 사용하는 PMOS 트랜지스터는 폴리실리콘공핍의 영향이 커서 소자 특성 열화가 발생한다.
따라서, 본 발명은 PMOS 트랜지스터의 폴리실리콘공핍현상을 억제하기 위하여 PMOS 트랜지스터의 게이트전극으로서 P형 금속막(P type metal)을 사용한다.
제1실시예는 P형 금속막을 게이트전극으로 사용하는 PMOS 트랜지스터에 관한 것이다.
제2실시예 및 제3실시예는 N형 폴리실리콘막을 게이트전극으로 사용하는 NMOS 트랜지스터와 P형 폴리실리콘막을 게이트전극으로 사용하는 PMOS 트랜지스터로 구성된 CMOS 장치에 관한 것으로서, PMOS 트랜지스터의 게이트전극으로서 P형 폴리실리콘막을 사용하지 않고 P형 폴리실리콘막의 일함수와 유사한 일함수를 갖는 P형 금속막을 사용하는 CMOS 장치에 관한 것이다. P형 금속성막은 일함수가 ≒5.2eV(4.9eV∼5.2eV)인 금속막을 의미한다. 이와 같은 일함수는 P형 폴리실리콘막의 일함수와 유사한 값이다. P형 금속막은 중간갭일함수(Midgap workfunction)를 갖는 금속막과는 구별된다.
일함수는 페르미 레벨(Fermi level)과 진공 레벨(Vacuum level) 사이의 에너지 차이를 의미한다. 중간갭 일함수란 실리콘의 중간갭 일함수를 의미하는 것으로서, 중간갭은 가전자대(Valence band; Ev)와 전도대(Conduction band; Ec) 사이의 에너지준위를 의미한다. N형 폴리실리콘막은 약 4.2eV의 일함수를 갖고 P형 폴리실 리콘막은 약 5.2eV의 일함수를 갖는다. 따라서, 중간갭 일함수는 4.7eV과 유사한 값을 가질 수 있다. 이와 같이 중갑갭일함수를 갖는 금속막으로는 티타늄질화막(TiN) 또는 탄탈륨질화막(TaN) 등과 같은 금속질화막(Metal nitride)을 포함한다.
도 2는 본 발명의 제1실시예에 따른 PMOS 트랜지스터의 구조를 도시한 도면이다.
도 2를 참조하면, 반도체기판(101)이 구비된다. 반도체기판(101)은 PMOS 트랜지스터가 형성되는 영역으로서, PMOS 트랜지스터는 플라나채널(Planar channel)를 갖는다. 반도체기판(101)에는 N형 웰영역(102)이 형성되어 있다. 반도체기판(101) 상에는 게이트절연막(103)이 형성되어 있고, 게이트절연막(103) 상에는 P형 금속막(P type metal, 104)이 형성되어 있다. 즉, P형 금속막(104)은 PMOS 트랜지스터의 게이트전극이 되는 물질로서, 이에 따라 PMOS 트랜지스터는 P형 금속게이트전극 구조를 갖는다.
먼저, 반도체기판(101)은 벌크 실리콘 또는 SOI(Silicon-On-Insulator) 기판을 포함할 수 있다.
게이트절연막(103)은 실리콘산화막(SiO2) 또는 고유전상수(High k) 유전막을 포함할 수 있다. 고유전상수 유전막은 유전상수가 적어도 10 이상인 유전막으로서, 예를 들어, 하프늄산화막(hafnium oxide), 란타늄산화막(lanthanum oxide), 지르코늄산화막(zirconium oxide) 또는 탄탈륨산화막(tantalum oxide)을 포함할 수 있다.
P형 금속막(104)은 일함수가 4.9eV∼5.2eV인 금속막을 일컫는다. 예컨대, P 형 금속막(104)은 Pt, Ru, Au, Ag, Mo, MoN 또는 TiNi 중에서 선택된 어느 하나를 포함한다. 이와 같은 P형 금속막(104)은 100Å의 얇은 두께일 수 있다. P형 금속막(104)은 공지의 물리기상증착법(Physical Vapor Deposition; PVD), 화학기상증착법(Chemical Vapor Deposition; CVD), 원자층증착법(Atomic Layer Deposition; ALD)을 사용하여 형성될 수 있다.
한편, P형 금속막(104) 상에는 저저항의 상부 금속막(Top metal, 105)이 더 형성될 수 있다. 상부 금속막(105)은 게이트전극의 저항을 낮추기 위한 물질로서 텅스텐막 또는 텅스텐실리사이드막을 포함할 수 있다.
상술한 제1실시예에 따르면, P형 금속막(104)은 P형 폴리실리콘막이 갖는 일함수(≒5eV)와 유사한 수준의 일함수를 갖는 물질이다. 따라서, PMOS 트랜지스터는 P형 불순물이 도핑된 폴리실리콘막을 사용하지 않고 P형 금속막(104)이 게이트전극으로 사용되기 때문에 폴리실리콘공핍현상이 원천적으로 발생하지 않는다. 아울러, P형 일함수 금속막이 갖는 일함수값에 의해 P형 폴리실리콘막을 사용하는 경우와 같은 표면채널 특성을 갖는 PMOS 트랜지스터가 구현된다. 또한, P형 금속막(104)을 게이트전극으로 사용하면 문턱전압을 낮게 유지할 수 있다. 한편, 중간갭일함수 금속막으로는 문턱전압을 낮게 유지하는데 한계가 있다.
도 3은 본 발명의 제2실시예에 따른 CMOS 장치의 구조를 도시한 도면이다.
도 3을 참조하면, NMOS 영역과 PMOS 영역이 구분된 반도체기판(201)이 구비된다. NMOS 영역은 NMOS 트랜지스터가 형성되는 영역이고, PMOS 영역은 PMOS 트랜지스터가 형성되는 영역이다. NMOS 트랜지스터와 PMOS 트랜지스터는 모두 플라나채 널(Planar channel)를 갖는다. NMOS 영역에 해당하는 반도체기판에는 P형 웰영역(202)이 형성되고, PMOS 영역에 해당하는 반도체기판에는 N형 웰영역(203)이 형성되어 있다. 반도체기판(201)은 벌크 실리콘 또는 SOI(Silicon-On-Insulator) 기판을 포함할 수 있다.
반도체기판(201) 상에는 게이트절연막(204)이 형성되어 있다. 게이트절연막(204)은 실리콘산화막(SiO2) 또는 고유전상수(High k) 유전막을 포함할 수 있다. 고유전상수 유전막은 유전상수가 적어도 10 이상인 유전막으로서, 예를 들어, 하프늄산화막(hafnium oxide), 란타늄산화막(lanthanum oxide), 지르코늄산화막(zirconium oxide) 또는 탄탈륨산화막(tantalum oxide)을 포함할 수 있다.
NMOS 영역의 게이트절연막(204) 상에는 N형 폴리실리콘막(N-Poly Si, 205)이 형성되어 있고, PMOS 영역의 게이트절연막(204) 상에는 P형 금속막(P-type metal, 206)이 형성되어 있다. N형 폴리실리콘막(205)은 인(Ph) 등의 N형 불순물이 도핑되어 있는 NMOS 트랜지스터의 게이트전극이고, P형 금속막(206)은 PMOS 트랜지스터의 게이트전극이다. 즉, PMOS 트랜지스터는 P형 금속게이트전극 구조이다.
P형 금속막(206)은 일함수가 4.9eV∼5.2eV인 금속막을 일컫는다. 예컨대, P형 금속막(206)은 Pt, Ru, Au, Ag, Mo, MoN 또는 TiNi 중에서 선택된 어느 하나를 포함한다. 이와 같은 P형 금속막(206)은 100Å의 얇은 두께일 수 있다. P형 금속막(2206)은 공지의 물리기상증착법(Physical Vapor Deposition; PVD), 화학기상증착법(Chemical Vapor Deposition; CVD), 원자층증착법(Atomic Layer Deposition; ALD)을 사용하여 형성될 수 있다.
한편, P형 금속막(206)과 N형 폴리실리콘막(205) 상에는 저저항의 상부 금속막(207)이 더 형성될 수 있다. 상부 금속막(207)은 게이트전극의 저항을 낮추기 위한 물질로서 텅스텐막 또는 텅스텐실리사이드막을 포함할 수 있다. 그리고, 도시하지 않았지만, N형 폴리실리콘막(205)과 상부 금속막(207) 사이에는 N형 폴리실리콘막(205)과 상부 금속막(207)간의 반응을 방지하기 위한 배리어금속막(Barrier metal)이 더 형성될 수 있다. 배리어금속막은 금속질화막(Metal nitride) 또는 금속실리콘질화막(Metal silicon nitride)을 포함할 수 있다. 예를 들어, 배리어금속막은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐질화막(WN), 텅스텐실리콘질화막(WSiN) 또는 탄탈륨실리콘질화막(TaSiN) 중에서 선택될 수 있다.
상술한 제2실시예에 따르면, P형 금속막(206)은 P형 폴리실리콘막이 갖는 일함수(≒5eV)와 유사한 수준의 일함수를 갖는 물질이다. 따라서, CMOS 장치의 PMOS 트랜지스터는 P형 불순물이 도핑된 폴리실리콘막을 사용하지 않고 P형 금속막(206)이 게이트전극으로 사용되기 때문에 폴리실리콘공핍현상이 원천적으로 발생하지 않는다. 아울러, P형 금속막(206)이 갖는 일함수값에 의해 표면채널 특성을 갖는 PMOS 트랜지스터가 구현된다. 또한, P형 금속막(206)을 게이트전극으로 사용하면 문턱전압을 낮게 유지할 수 있다. 한편, 중간갭일함수 금속막으로는 문턱전압을 낮게 유지하는데 한계가 있다.
도 4a 내지 도 4e는 본 발명의 제3실시예에 따른 CMOS 장치 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 주변회로영역으로 정의된 반도체기판(21) 상에 게이트절연막(24)을 형성한다. 게이트절연막(24)은 열산화 공정을 이용하여 형성한 실리콘산화막을 포함한다. 주변회로영역은 CMOS 장치가 형성되는 영역으로서 NMOS 영역(도면부호 NMOS)과 PMOS 영역(도면부호 PMOS)을 포함한다. NMOS 영역은 NMOS 트랜지스터가 형성되는 영역이고, PMOS 영역은 PMOS 트랜지슨터가 형성되는 영역이다. 한편, 게이트절연막(22)을 형성하기 전에 각 영역의 반도체기판(21)에 P형 웰영역(22)과 N형 웰영역(23)을 미리 형성할 수 있다. P형 웰영역은 붕소(Boron) 등의 P형 불순물을 이온주입하여 NMOS 영역의 반도체기판(21) 내에 형성하고, N형 웰영역(23)은 인(Ph) 등의 N형 불순물을 이온주입하여 PMOS 영역의 반도체기판(21) 내에 형성한다.
이어서, 게이트절연막(24) 상에 폴리실리콘막을 형성한다. 폴리실리콘막은 인(Ph) 등의 N형 불순물이 도핑된 폴리실리콘막이 바람직하다. 이하, 폴리실리콘막은 N형 폴리실리콘막(N-Poly Si, 25)이라 약칭한다.
도 4b에 도시된 바와 같이, 포토리소그래피 공정을 진행하여 NMOS 영역은 덮고 PMOS 영역을 오픈시키는 포토레지스트패턴(26)을 형성한다.
이어서, 포토레지스트패턴(26)을 식각장벽으로 하여 PMOS 영역의 N형 폴리실리콘막(25)을 제거한다. 이에 따라, NMOS 영역 상부에는 N형 폴리실리콘막(25)이 그대로 잔류하고, PMOS 영역 상부에는 N형 폴리실리콘막이 잔류하지 않는다.
도 4c에 도시된 바와 같이, 포토레지스트패턴(26)을 제거한 후에, 전면에 P형 금속막(27)을 형성한다. 이때, P형 금속막(27)은 P형 폴리실리콘막의 일함수와 유사한 일함수(Workfunction)를 갖는 물질을 사용한다. 예컨대, P형 금속막(27)은 P형 폴리실리콘막이 갖는 일함수(≒5eV)와 동일한 일함수를 갖는 물질이다. 바람직하게, P형 금속성막(27)은 4.9eV∼5.2eV의 일함수를 갖는 물질 중에서 선택된다. P형 금속막(27)은 Pt, Ru, Au, Ag, Mo, MoN 또는 TiNi 중에서 선택된 어느 하나를 포함한다. 이와 같은 P형 금속막은 'P형 일함수 금속막(P-type workfunction metal)'이라고 약칭할 수도 있다.
위와 같이, P형 금속막(27)을 형성하게 되면, NMOS 영역에서는 N형 폴리실리콘막(25) 상에 P형 금속막(27)이 형성되고, PMOS 영역에서는 게이트절연막(24) 상에 직접 P형 금속성막(27)이 형성된다.
도 4d에 도시된 바와 같이, P형 금속막(27) 상에 저저항을 갖는 상부 금속막(28)을 형성한다. 이때, 상부 금속막(28)은 게이트전극의 저항을 낮추기 위한 물질로서, Al, Cu, W, TiN, TaN, Ru, WSix, WSiN, NiSix, CoSix, TiSix, Ti 또는 Mo 중에서 선택된 어느 하나를 포함할 수 있다. 상부 금속막(28)을 형성하기 전에 배리어금속막을 미리 형성할 수도 있다. 배리어금속막은 후속 열공정시 하부의 N형 폴리실리콘막(25)과의 반응을 억제하기 위한 확산방지물질로서, 금속질화막(Metal nitride) 또는 금속실리콘질화막(Metal silicon nitride)을 포함할 수 있다. 예를 들어, 배리어금속막은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐질화막(WN), 텅스텐실리콘질화막(WSiN) 또는 탄탈륨실리콘질화막(TaSiN) 중에서 선택될 수 있다.
도 4e에 도시된 바와 같이, 게이트패터닝 공정을 진행하여 각 영역에 게이트구조물을 형성한다.
NMOS 영역에는 게이트절연막(24) 상에서 N형 폴리실리콘막(25), P형 금속막(27) 및 상부 금속막(28)의 순서로 적층된 게이트구조물이 형성된다.
PMOS 영역에는 게이트절연막(24) 상에서 P형 금속막(27)과 상부 금속막(28)의 순서로 적층된 게이트구조물이 형성된다.
위와 같이, CMOS 장치 중 PMOS 트랜지스터는 P형 폴리실리콘막과 유사한 수준의 일함수값을 갖는 P형 금속막(27)을 게이트전극으로 사용하기 때문에 P형 폴리실리콘막과 같은 게이트전극 특성을 얻으면서도 폴리실리콘공핍현상이 근본적으로 발생하지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 종래기술에 따른 CMOS 장치의 구조를 도시한 도면.
도 1b는 종래기술에 따른 CV(Capacitance Voltage) 특성을 도시한 도면.
도 2는 본 발명의 제1실시예에 따른 PMOS 트랜지스터의 구조를 도시한 도면.
도 3은 본 발명의 제2실시예에 따른 CMOS 장치의 구조를 도시한 도면.
도 4a 내지 도 4e는 본 발명의 제3실시예에 따른 CMOS 장치 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : N형 웰영역
23 : P형 웰영역 24 : 게이트절연막
25 : N형 폴리실리콘막 27 : P형 금속막
28 : 상부 금속막

Claims (18)

  1. 반도체기판;
    상기 반도체기판 상의 게이트절연막; 및
    상기 게이트절연막 상의 P형 금속막
    을 포함하는 PMOS 트랜지스터.
  2. 제1항에 있어서,
    상기 P형 금속막은 일함수가 4.9eV∼5.2eV인 금속막을 포함하는 PMOS 트랜지스터.
  3. 제1항에 있어서,
    상기 P형 금속막은, Pt, Ru, Au, Ag, Mo, MoN 또는 TiNi 중에서 선택된 어느 하나를 포함하는 PMOS 트랜지스터.
  4. NMOS 트랜지스터의 게이트전극이 N형 폴리실리콘막이고, PMOS 트랜지스터의 게이트전극이 P형 금속막인 CMOS 장치.
  5. 제4항에 있어서,
    상기 P형 금속막은 일함수가 4.9eV∼5.2eV인 금속막을 포함하는 CMOS 장치.
  6. 제4항에 있어서,
    상기 P형 금속막은, Pt, Ru, Au, Ag, Mo, MoN 또는 TiNi 중에서 선택된 어느 하나를 포함하는 CMOS 장치.
  7. 제4항에 있어서,
    상기 N형 폴리실리콘막과 P형 금속막 상에 각각 형성된 상부 금속막을 더 포함하는 CMOS 장치.
  8. 제7항에 있어서,
    상기 N형 폴리실리콘막과 상부 금속막 사이에 형성된 배리어금속막을 더 포함하는 CMOS 장치.
  9. 제8항에 있어서,
    상기 배리어금속막은 금속질화막 또는 금속실리콘질화막을 포함하는 CMOS 장치.
  10. 제8항에 있어서,
    상기 N형 폴리실리콘막과 배리어금속막 사이에 형성된 P형 금속막을 더 포함하는 CMOS 장치.
  11. NMOS 영역과 PMOS 영역이 정의된 반도체기판 상에 게이트절연막을 형성하는 단계;
    상기 NMOS 영역의 게이트절연막 상에 N형 폴리실리콘막을 형성하는 단계; 및
    상기 PMOS 영역의 게이트절연막 상에 P형 금속막을 형성하는 단계
    를 포함하는 CMOS 장치 제조 방법.
  12. 제11항에 있어서,
    상기 N형 폴리실리콘막은,
    상기 게이트절연막의 전면 상에 N형 폴리실리콘막을 증착한 후 상기 PMOS 영역을 오픈시키는 포토레지스트패턴을 이용한 식각을 통해 상기 NMOS 영역에 선택적으로 잔류시켜 형성하는 CMOS 장치 제조 방법.
  13. 제11항에 있어서,
    상기 P형 금속막은 상기 N형 폴리실리콘막 상에도 동시에 형성되는 CMOS 장치 제조 방법.
  14. 제11항에 있어서,
    상기 P형 금속막은 일함수가 4.9eV∼5.2eV인 금속막을 포함하는 CMOS 장치 제조 방법.
  15. 제11항에 있어서,
    상기 P형 금속막은, Pt, Ru, Au, Ag, Mo, MoN 또는 TiNi 중에서 선택된 어느 하나를 포함하는 CMOS 장치 제조 방법.
  16. 제11항 내지 제15항 중 어느 한 항에 있어서,
    상기 P형 금속막과 N형 폴리실리콘막을 포함한 전면에 배리어금속막과 상부 금속막을 차례로 형성하는 단계; 및
    게이트패터닝을 진행하는 단계
    를 더 포함하는 CMOS 장치 제조 방법.
  17. 제16항에 있어서,
    상기 배리어금속막은 금속질화막 또는 금속실리콘질화막을 포함하는 CMOS 장치 제조 방법.
  18. 제16항에 있어서,
    상기 상부금속막은 텅스텐막을 포함하는 CMOS 장치 제조 방법.
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