KR20220014517A - 반도체 메모리 소자 및 그 제조 방법 - Google Patents

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권혁준
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Abstract

메모리 셀 영역의 게이트 패턴의 금속 에치 백(MEB: Metal Etch Back) 산포 특성이 향상된 반도체 메모리 소자가 제공된다. 몇몇 실시예들에 따른 반도체 메모리 소자는 메모리 셀 영역과 주변 회로 영역을 포함하는 기판, 메모리 셀 영역에 배치된 액티브 영역, 액티브 영역에 매립된 게이트 패턴, 게이트 패턴 상의 도전성 라인, 주변 회로 영역에 배치된 복수의 주변 소자들을 포함하는 제1 영역, 및 주변 회로 영역에 매립된 더미 패턴을 포함하며, 제1 영역과 겹치지 않는 제2 영역을 포함한다.

Description

반도체 메모리 소자 및 그 제조 방법{Semiconductor device}
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 장치를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 한편, 매립 채널 어레이 트랜지스터(BCAT; Buried Channel Array Transistor)는 트렌치 내에 매립된 게이트 전극을 포함하여 단채널 효과(short channel effect)를 최소화할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 주변 회로 영역에 매립 채널 어레이 트랜지스터(BCAT; Buried Channel Array Transistor)로 구성된 더미 패턴을 형성하여, 메모리 셀 영역의 게이트 패턴의 금속 에치 백(MEB: Metal Etch Back) 산포 특성이 향상된 반도체 메모리 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 주변 회로 영역에 매립 채널 어레이 트랜지스터(BCAT; Buried Channel Array Transistor)로 구성된 더미 패턴을 형성하여, 메모리 셀 영역의 게이트 패턴의 금속 에치 백(MEB) 산포 특성이 향상된 반도체 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 소자는, 메모리 셀 영역과 주변 회로 영역을 포함하는 기판, 메모리 셀 영역에 배치된 액티브 영역, 액티브 영역에 매립된 게이트 패턴, 게이트 패턴 상의 도전성 라인, 주변 회로 영역에 배치된 복수의 주변 소자들을 포함하는 제1 영역, 및 주변 회로 영역에 매립된 더미 패턴을 포함하며, 제1 영역과 겹치지 않는 제2 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 소자는, 복수의 게이트 트렌치를 포함하는 메모리 셀 영역과, 복수의 더미 트렌치를 포함하는 주변 회로 영역을 포함하는 기판, 주변 회로 영역에 배치되며, 복수의 더미 트렌치와 겹치지 않는 복수의 소자들, 복수의 게이트 트렌치에 금속 물질을 채워 형성되는 게이트 패턴, 및 복수의 더미 트렌치에 금속 물질을 채워 형성되는 더미 패턴을 포함하되, 금속 물질의 제1 방향으로의 최하단으로부터 최상부까지의 길이는 서로 같으며, 더미 패턴은 플로팅된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 소자는, 제1 방향으로 연속하여 배치되는 게이트용 리세스들을 포함하는 셀 영역, 제1 방향으로 연속하여 배치되는 복수의 트렌치들을 포함하는 더미 패턴 영역을 포함하는 주변 회로 영역, 주변 회로 영역에 배치되는 복수의 주변 소자들, 게이트용 리세스들과 트렌치들 상에 형성된 게이트 절연막, 게이트 절연막 상에 도전성 물질을 형성하여, 게이트용 리세스들을 채워 형성되는 게이트 패턴, 및 게이트 절연막 상에 도전성 물질을 형성하여, 복수의 트렌치들을 채워 형성되는 더미 패턴을 포함하되, 게이트 패턴은 도전성 라인과 연결되며, 더미 패턴은 플로팅되며, 더미 패턴 영역은 셀 영역과 제1 방향으로 이격하여 배치된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 소자의 메모리 셀 영역과 주변 회로 영역을 나타내는 예시적인 도면이다.
도 2는 도 1의 A - A'를 따라 절단한 단면을 나타내는 예시적인 단면도이다.
도 3은 도 1의 B - B'와 C - C'를 따라 절단한 단면을 나타내는 예시적인 단면도이다.
도 4는 도 3의 접촉 영역(C_R)을 확대하여 나타낸 예시적인 확대도이다.
도 5 내지 도 9는 몇몇 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 10은 더미 패턴을 포함하지 않는 주변 회로 영역을 포함하는 반도체 메모리 소자를 나타내는 예시적인 도면이다.
도 11은 도 10의 A - A'를 따라 절단한 단면을 나타내는 예시적인 단면도이다.
도 12는 도 10의 B - B'와 C - C'를 따라 절단한 단면을 나타내는 예시적인 단면도이다.
도 13은 도 12의 접촉 영역들(C_R1 내지 C_R5)을 확대하여 나타낸 예시적인 확대도이다.
도 14 내지 도 18은 더미 패턴을 포함하지 않는 주변 회로 영역을 포함하는 반도체 메모리 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 19는 몇몇 실시예들에 따른 반도체 메모리 소자와, 더미 패턴을 포함하지 않는 주변 회로 영역을 포함하는 반도체 메모리 소자 각각의 메모리 셀 영역의 게이트 패턴의 금속 에치 백(MEB: Metal Etch Back) 산포 특성을 비교한 예시적인 그래프이다.
도 20은 몇몇 실시예들에 따른 반도체 메모리 소자의 메모리 셀 영역과 스크라이브 레인(scribe lane)을 나타내는 예시적인 도면이다.
도 21은 도 20의 A - A'를 따라 절단한 단면을 나타내는 예시적인 단면도이다.
이하에서, 도 1 내지 도 21을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 메모리 소자를 설명한다. 몇몇 실시예에 따른 반도체 메모리 소자의 예로서, DRAM(dynamic random access momory)을 도시하였으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 소자의 메모리 셀 영역과 주변 회로 영역을 나타내는 예시적인 도면이다. 도 2는 도 1의 A - A'를 따라 절단한 단면을 나타내는 예시적인 단면도이다. 도 3은 도 1의 B - B'와 C - C'를 따라 절단한 단면을 나타내는 예시적인 단면도이다.
도 1 내지 도 3을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 소자는 기판(10), 기판(10) 상의 메모리 셀 영역(MCR)과 기판(10) 상의 주변 회로 영역(PCR)을 포함할 수 있다.
참고적으로, 도시되지 않았지만, 기판(10),메모리 셀 영역(MCR)과 주변 회로 영역(PCR) 사이에, 메모리 셀 영역(MCR)의 둘레를 따라 형성되는 셀 경계 영역이 형성되어, 메모리 셀 영역(MCR)과 주변 회로 영역(PCR)을 분리할 수 있다.
기판(10)은 메모리 셀 영역(MCR)을 포함할 수 있다. 메모리 셀 영역(MCR)은 복수의 액티브 영역(ACT)을 포함할 수 있다. 액티브 영역(ACT)은 기판(10) 내에 형성된 소자 분리막(도시되지 않음)에 의해 정의될 수 있다. 반도체 메모리 소자의 디자인 룰의 감소에 따라, 도 1에 도시된 바와 같이, 액티브 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다. 예를 들어, 액티브 영역(ACT)은 제3 방향(D3)으로 연장될 수 있다.
액티브 영역(ACT)을 가로질러 제2 방향(D2)으로 게이트 패턴(100)이 배치될 수 있다. 게이트 패턴(100)은 서로 간에 평행하게 연장될 수 있다. 게이트 패턴(100)은 서로 간에 평행하게 연장될 수 있다. 게이트 패턴(100)은 예를 들어, 복수의 워드 라인(WL: Word Line)일 수 있다. 워드 라인(WL)은 등 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
참고적으로, 설명의 편의를 위해, 이하의 모든 설명에서, 액티브 영역(ACT)에 포함된 스토리지 연결 영역, 비트 라인 연결 영역, 복수의 비트 라인(BL: Bit Line), 및 복수의 비트 라인과 연결되는 다이렉트 컨택(DC: Direct Contact), 매몰 컨택(BC: Buried Contact) 및 랜딩 패드(LP: Landing Pad)를 생략하고 설명한다.
워드 라인(WL) 혹은 게이트 패턴(100)은 기판(10) 내에 매몰된 구조로 형성될 수 있다. 즉, 반도체 메모리 소자가 고집적화됨에 따라 반도체 메모리 소자를 구성하는 셀 트랜지스터의 패턴 선폭 및 간격이 현저하게 작아지고 있으며, 이에 따라 트랜지스터의 채널 길이도 점점 감소하고 있다. 트랜지스터의 채널 길이가 트랜지스터의 동작에 요구되는 유효 채널 길이보다 작아지면 단채널 효과에 의해 트랜지스터의 전기적 특성이 현저하게 저하될 수 있다. 이를 방지하기 위해, 도 2 및 도 3에 도시된 바와 같이, 충분한 유효 채널 길이를 확보하기 위해 리세스 채널 타입의 트랜지스터나 게이트 패턴(100) 혹은 워드 라인(WL)이 기판(10) 내부에 매립된 매립형 채널 어레이 트랜지스터(BCAT: Buried Channel Array Transistor)와 같은 구조가 메모리 셀 영역(MCR)에 형성될 수 있다. 워드 라인(WL)은 액티브 영역(ACT)과 90도 미만의 각도를 가질 수 있다.
기판(10)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(10)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하의 설명에서, 기판(10)은 실리콘 기판인 것으로 설명한다.
참고적으로, 설명의 편의를 위해, 이하의 모든 설명에서, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있지만, 이에 제한되지 않는 소자 분리막은 생략하고 설명한다.
게이트 패턴(100)은 기판(10)에 형성될 수 있다. 게이트 패턴(100)은 액티브 영역(ACT)을 가로질러 형성될 수 있다. 하나의 게이트 패턴(100)은 기판(10) 내에 형성된 게이트 트렌치(혹은, 게이트용 리세스(101)로 칭해질 수도 있다. 이하에서는 게이트 트렌치로 기재하여 설명한다.)(101)와, 게이트 절연막(103)과, 게이트 전극(도전성 물질(105), 혹은 금속 물질(105)로 칭해질 수도 있다. 이하에서는 게이트 전극으로 기재하여 설명한다.)(105)과, 게이트 캡핑 패턴(107)을 포함할 수 있다. 여기에서, 게이트 전극(105)은 워드 라인(WL)에 대응될 수 있다.
게이트 절연막(103)은 게이트 트렌치(101)의 측벽 및 바닥면을 따라 연장될 수 있다. 게이트 절연막(103)은 게이트 트렌치(101)의 적어도 일부의 프로파일을 따라 연장될 수 있다.
게이트 전극(105)은 게이트 절연막(103) 상에 형성될 수 있다. 게이트 전극(105)은 게이트 트렌치(101)의 일부를 채울 수 있다.
기판(10)은 주변 회로 영역(PCR)을 포함할 수 있다. 주변 회로 영역(PCR)은 기판(10) 상에 메모리 셀 영역(MCR)과 제1 방향(D1)으로 이격하여 배치될 수 있다. 하지만, 몇몇 실시예들에 따른 반도체 메모리 소자는 이에 제한되지 않고, 주변 회로 영역(PCR)이 기판(10) 상에 메모리 셀 영역(MCR)과 다양한 다른 방향(예를 들어, 제3 방향(D3))으로 이격하여 배치될 수도 있다.
주변 회로 영역(PCR)은 복수의 주변 소자들(300)을 포함하는 제1 영역과, 더미 패턴(200)을 포함하는 제2 영역을 포함할 수 있다. 복수의 주변 소자들(300)은 예를 들어, 메모리 셀 영역(MCR) 내에 형성된 메모리 셀들과 전기적 신호를 주고 받는 다양한 소자들일 수 있다. 예를 들어, 복수의 주변 소자들(300)은 페이지 버퍼 구성 소자, 행 디코더 구성 소자, 또는 열 디코더 구성 소자 등을 포함할 수 있으나, 복수의 주변 소자들(300)이 이에 제한되는 것은 아니다.
주변 회로 영역(PCR)은 복수의 주변 소자들(300)을 포함하는 제1 영역과, 더미 패턴(200)을 포함하는 제2 영역 이외의 공간이 형성될 수 있다. 또는 주변 회로 영역(PCR)은 복수의 주변 소자들(300)을 포함하는 제1 영역을 제외한 나머지 영역을 더미 패턴(200)을 포함하는 제2 영역으로 채울 수 있다. 즉, 복수의 주변 소자들(300)을 포함하는 제1 영역과, 더미 패턴(200)을 포함하는 제2 영역은 서로 겹치지 않는다.
제4 방향(D4)에서 바라본 복수의 주변 소자들(300)의 형태와 더미 패턴(200)의 형태는 도 1에 제한되지 않고, 다양한 형태가 될 수 있다. 또한, 제4 방향(D4)에서 바라본 더미 패턴(200)의 배치는 도 1에 제한되지 않고, 다양한 위치에 다양한 형태로 랜덤하게 배치될 수 있다. 예를 들어, 제4 방향(D4)에서 바라본 주변 회로 영역(PCR)에서, 복수의 주변 소자들(300)을 포함하는 제1 영역을 제외한 나머지 부분에 대해, 더미 패턴(200)을 포함하는 제2 영역이 100프로, 90프로, 80프로 등을 차지할 수 있다. 즉, 예를 들어, 제4 방향(D4)에서 바라보았을 때, 주변 회로 영역(PCR)에서 복수의 주변 소자들(300)을 포함하는 제1 영역이 차지하는 면적은 제4 방향(D4)에서 바라보았을 때, 주변 회로 영역(PCR)에서 더미 패턴(200) 영역을 포함하는 제2 영역이 차지하는 면적보다 더 작을 수 있다.
더미 패턴(200)은 기판(10) 내에 매몰된 구조로 형성될 수 있다. 즉, 도 2 및 도 3에 도시된 바와 같이, 리세스 타입의 더미 패턴(200)이 기판(10) 내부에 매립된 매립형 채널 어레이 트랜지스터(BCAT: Buried Channel Array Transistor)와 같은 구조가 주변 회로 영역(PCR)에 형성될 수 있다.
더미 패턴(200)은 기판(10)에 형성될 수 있다. 하나의 더미 패턴(200)은 기판(10) 내에 형성된 더미 트렌치(혹은, 트렌치(201)로 칭해질 수도 있다. 이하에서는 더미 트렌치로 기재하여 설명한다.)(201)와, 게이트 절연막(203)과, 게이트 전극(도전성 물질(205), 혹은 금속 물질(205)로 칭해질 수도 있다. 이하에서는 게이트 전극으로 기재하여 설명한다.)(205)과, 게이트 캡핑 패턴(207)을 포함할 수 있다. 몇몇 실시예들에 따른 더미 패턴(200)의 게이트 전극(205)은 전기적으로 플로팅(floating)된 상태이다. 즉, 몇몇 실시예들에 따른 메모리 셀 영역(MCR)의 게이트 전극(103)들은 도전성 비아(115)를 통해, 도전성 라인(110)과 전기적으로 연결되어, 전기 신호를 수신할 수 있다. 하지만, 몇몇 실시예들에 따른 주변 회로 영역(PCR)의 게이트 전극(205)들은 전기적으로 연결된 대상이 없어, 플로팅(floating)된 상태를 유지할 수 있다.
게이트 절연막(203)은 더미 트렌치(201)의 측벽 및 바닥면을 따라 연장될 수 있다. 게이트 절연막(203)은 더미 트렌치(201)의 적어도 일부의 프로파일을 따라 연장될 수 있다.
게이트 절연막(103, 및 203)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 적어도 하나를 포함할 수 있다.
게이트 전극(205)은 게이트 절연막(203) 상에 형성될 수 있다. 게이트 전극(205)은 더미 트렌치(201)의 일부를 채울 수 있다.
게이트 전극(105, 및 205)은 예를 들어, 폴리 실리콘, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐(W), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 캡핑 패턴(107, 207)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예들에 따른 반도체 메모리 소자는 주변 회로 영역(PCR)에 더미 패턴(200)이 형성됨으로써, 몇몇 실시예들에 따른 반도체 메모리 소자의 메모리 셀 영역(MCR)의 게이트 패턴(100)의 금속 에치 백(MEB: Metal Etch Back) 산포 특성이 향상될 수 있다.
더 자세히는, 메모리 셀 영역(MCR)의 게이트 패턴(100)을 구성하는 게이트 전극(105)의 분포가 일정할 수 있다. 즉, 게이트 전극(105)의 제4 방향(D4)으로의 최하단(p1)으로부터, 최상부(p2)까지의 길이가 서로 동일하게 형성될 수 있다. 이를 통해, 메모리 셀 영역(MCR)의 게이트 패턴(100)의 게이트 전극(105)이 도전성 비아(115)와 접촉하는 접촉점(C_P)의 제4 방향(D4)으로의 높이는 서로 동일할 수 있다. 즉, 메모리 셀 영역(MCR)의 게이트 패턴(100) 내의 게이트 전극(105)의 향상된 금속 에치 백 산포 특성을 얻을 수 있다. 이를 통해, 게이트 전극(105)과 도전성 비아(115)가 접촉하는 접촉 영역(C_R)의 접촉 면적을 서로 동일하게 만들어, 메모리 셀 영역(MCR)의 게이트 패턴(100)의 도전성 비아(115)에 대한 균일한 저항 분포를 가질 수 있다. 이를 도 4를 통해 자세히 살펴본다.
도 4는 도 3의 접촉 영역(C_R)을 확대하여 나타낸 예시적인 확대도이다.
도 3 및 도 4를 참조하면, 게이트 전극(105)과 도전성 비아(115)가 접촉하는 부분의 면적은 접촉점(C_P)에서의 도전성 비아(115)의 제4 방향(D4)에서 바라본 면적일 수 있다. 즉, 제4 방향(D4)에서 바라본 접촉점(C_P)에서의 도전성 비아(115)의 게이트 전극(105)과의 접촉 면적은 게이트 패턴(100) 내에서 동일한 분포를 가질 수 있다. 즉, 게이트 패턴(100) 내의 게이트 전극(105)과 도전성 비아(115)가 접촉하는 접촉 영역(C_R)의 접촉 면적 분포를 균일하게 가져감으로써, 메모리 셀 영역(MCR) 내의 게이트 패턴(100)의 도전성 비아(115)에 대한 균일한 저항 분포를 얻을 수 있다.
이하의 도 5 내지 도 9를 통해, 몇몇 실시예들에 따른 반도체 메모리 소자의 제조 방법에 대해 설명한다. 설명의 간략화를 위해, 몇몇 실시예들에 따른 반도체 메모리 소자의 제조 방법의 중간 단계를 설명한다. 이하에서, 상술한 설명과 중복되는 설명은 생략하고 설명한다.
도 5 내지 도 9는 몇몇 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 2 및 도 5를 참조하면, 기판(10) 상의 메모리 셀 영역(MCR) 상에 복수의 게이트용 리세스들(101)을 형성한다. 복수의 게이트용 리세스들(101) 각각은 제1 방향(D1)을 따라 서로 이격하여 차례로 형성될 수 있다. 기판(10) 상의 메모리 셀 영역(MCR)에 형성되는 복수의 게이트용 리세스들(101)이 형성되는 개수와 간격은 이에 제한되지 않는다.
또한, 기판(10) 상의 주변 회로 영역(PCR) 상에 복수의 트렌치들(201)을 형성한다. 복수의 트렌치들(201) 각각은 제1 방향(D1)을 따라 서로 이격하여 차례로 형성될 수 있다. 기판(10) 상의 주변 회로 영역(PCR)에 형성되는 복수의 트렌치들(201)이 형성되는 개수와 간격은 이에 제한되지 않는다.
기판(10) 상의 메모리 셀 영역(MCR)에 형성된 복수의 게이트용 리세스들(101) 상에 게이트 절연막(103)을 형성한다. 참고적으로, 복수의 게이트용 리세스들(101) 상에 게이트 절연막(103)을 형성하기 전에, 복수의 게이트용 리세스들(101) 내벽에 형성되는 게이트 절연막(103)의 도포 특성(step coverage)의 열화를 방지하기 위해, 열산화막(도시되지 않음)을 형성한 후, 게이트 절연막(103)이 형성될 수 있다. 게이트 절연막(103)은 복수의 게이트용 리세스들(101)의 측벽을 따라 컨포멀하게 형성될 수 있다.
또한, 기판(10) 상의 주변 회로 영역(PCR)에 형성된 복수의 트렌치들(201) 상에 게이트 절연막(203)을 형성한다. 참고적으로, 복수의 트렌치들(201) 상에 게이트 절연막(203)을 형성하기 전에, 복수의 트렌치들(201) 내벽에 형성되는 게이트 절연막(203)의 도포 특성(step coverage)의 열화를 방지하기 위해, 열산화막(도시되지 않음)을 형성한 후, 게이트 절연막(203)이 형성될 수 있다. 게이트 절연막(203)은 복수의 트렌치들(201)의 측벽을 따라 컨포멀하게 형성될 수 있다.
게이트 절연막(103과 203)은 동시에 형성될 수 있으며, 게이트 절연막(103과 203)의 물질은 도 1 내지 도 3에서 설명한 바와 같으므로, 자세한 설명을 생략한다. 예를 들어, 게이트 절연막(103과 203)은 중온(middle temperature)이나 고온(high temperature) 증착 실리콘 산화막 또는 고밀도 플라즈마 기상 증착(high density plasma chemical vapor deposition: HDPCVD) 실리콘 산화막을 포함할 수 있다.
이후 도 2, 도 6, 및 도 7을 참조하면, 게이트 절연막(103과 203) 상에 도전성 물질을 형성한다. 예를 들어, 기판(10) 상의 메모리 셀 영역(MCR)과 주변 회로 영역(PCR)에 도전성 물질 핵 생성 가스(400)를 주입한다. 도전성 물질 핵 생성 가스(400)는 도 1 내지 도 3에서 설명한 게이트 전극(105와 205)을 구성하는 물질을 증착하기 위한 핵 생성 가스일 수 있다. 핵 생성 가스는, 후속하는 벌크 도전성 물질의 형성을 용이하게 하도록 만드는 가스로, 게이트 절연막(103과 203) 상에 컨포멀하게 형성될 수 있다. 이하에서는 게이트 전극(105와 205)를 형성하는 도전성 물질을 텅스텐으로 가정하고 설명한다.
기판(10) 상의 메모리 셀 영역(MCR)과 주변 회로 영역(PCR)에 핵 생성 텅스텐 가스(400)를 주입한다. 핵 생성 텅스텐 가스(400)는 메모리 셀 영역(MCR)에 대해 제4 방향(D4)을 따라 주입(410)될 수 있다. 또한, 핵 생성 텅스텐 가스(400)는 주변 회로 영역(PCR)에 대해 제4 방향(D4)을 따라 주입(420)될 수 있다. 각각의 주입 방향(410과 420)을 따라 주입된 핵 생성 텅스텐 가스(400)가 각각의 게이트 절연막(103과 203) 상에 증착될 수 있다.
상술한 도전성 물질을 형성하기 위한 핵 생성 가스(400)는 예를 들어, 원자층 증착 방법(ALD: Atomic Layer Deposition)을 통해 게이트 절연막(103과 203) 상에 증착될 수 있다. 핵 생성 가스(400)가 증착되는 방법은 이에 제한되지 않는다.
몇몇 실시예들에 따른 반도체 메모리 소자는 주변 회로 영역(PCR)에도 트렌치(201)가 형성되기 때문에, 기판(10) 상에 주입되는 핵 생성 가스(400)가 트렌치(201)에 주입될 수 있다. 즉, 주변 회로 영역(PCR)에 트렌치(201)가 형성되지 않을 경우, 주변 회로 영역(PCR) 상에 주입되는 핵 생성 가스(400)가 주입될 수 있는 공간은 메모리 셀 영역(MCR)의 게이트 트렌치(101)만 존재할 뿐이다. 따라서, 주변 회로 영역(PCR) 상에 주입되는 핵 생성 가스(400)는, 주입될 수 있는 가장 인접한 메모리 셀 영역(MCR)의 게이트 트렌치(101)에 주입되어, 메모리 셀 영역(MCR)의 게이트 트렌치(101)들 각각에 생성되는 핵 생성층(400)의 두께가 균일하지 않을 수 있다. 이에 대해서는 이후에 설명할, 도 10 내지 도 18을 통해 설명한다.
즉, 몇몇 실시예들에 따른 반도체 메모리 소자는 주변 회로 영역(PCR)에도 트렌치(201)가 형성되기 때문에, 기판(10) 상에 주입되는 핵 생성 가스(400)가 트렌치(201)에도 주입되어, 메모리 셀 영역(MCR)의 게이트 리세스(101)에 형성되는 핵 생성 가스가 균일한 분포를 가질 수 있다.
이후 도 2 및 도 8을 참조하면, 핵 생성 텅스텐 가스(400)를 통해, 벌크 텅스텐(105와 205), 즉 게이트 전극(105와 205)를 생성한다. 예를 들어, 벌크 텅스텐은 수소(H2)와 같은 환원제를 이용하여 텅스텐 헥사플루오라이드(WF6)를 환원시킴으로써 CVD 프로세스를 통해 벌크 텅스텐(105와 205)로 증착될 수 있다.
이후 도 2 및 도 9를 참조하면, 벌크 텅스텐(105과 205)과 핵 생성 텅스텐 가스(400)로 이루어진 게이트 트렌치(101)와 더미 트렌치(201) 내부를 식각한다. 이때, 게이트 트렌치(101)와 더미 트렌치(201) 내부를 이루는 벌크 텅스텐(105과 205)과 핵 생성 텅스텐 가스(400)의 비율들의 분포가 고르기 때문에, 식각에 따른 메탈 에치 백 산포 특성이 향상될 수 있다.
몇몇 실시예들에 따른 반도체 메모리 소자에서, 주변 회로 영역(PCR)에 형성되는 더미 패턴(200)을 통해 향상된 메탈 에치 백 산포 특성 향상을 설명하기 위해, 이하의 도 10 내지 도 18을 통해, 주변 회로 영역(PCR)에 더미 패턴(200)이 형성되지 않는 경우의 메탈 에치 백 산포 특성 악화 이유를 설명한다. 설명의 간략화를 위해 상술한 설명들과 중복되는 설명은 생략한다.
도 10은 더미 패턴을 포함하지 않는 주변 회로 영역을 포함하는 반도체 메모리 소자를 나타내는 예시적인 도면이다. 도 11은 도 10의 A - A'를 따라 절단한 단면을 나타내는 예시적인 단면도이다. 도 12는 도 10의 B - B'와 C - C'를 따라 절단한 단면을 나타내는 예시적인 단면도이다.
도 10 내지 도 12를 참조하면, 몇몇 실시예들에 따른 반도체 메모리 소자와 비교하기 위한, 비교 대상 반도체 메모리 소자는 기판(10), 기판(10) 상의 메모리 셀 영역(MCR)과 기판(10) 상의 주변 회로 영역(PCR)을 포함할 수 있다.
비교 대상 반도체 메모리 소자는 몇몇 실시예들에 따른 반도체 메모리 소자와는 달리, 주변 회로 영역(PCR)에 더미 패턴을 포함하지 않는다. 즉, 비교 대상 반도체 메모리 소자는 주변 회로 영역(PCR)에 복수의 주변 소자들(300)을 포함하는 제1 영역만 형성될 수 있다.
주변 회로 영역(PCR)에 더미 패턴을 포함하지 않는 경우, 메모리 셀 영역(MCR)의 게이트 패턴(100)의 금속 에치 백(MEB: Metal Etch Back) 산포 특성이 악화될 수 있다. 즉, 게이트 패턴(100_1 내지 100_5)을 구성하는 패턴들 각각의 게이트 전극(105_1 내지 105_5)들의 분포가 일정하지 않을 수 있다.
더 자세히는, 제1 패턴(100_1)의 제1 게이트 전극(105_1)의 제4 방향으로의, 제1 지점(p1)으로부터 제6 지점(p6)까지의 길이와, 제2 패턴(100_2)의 제2 게이트 전극(105_2)의 제4 방향으로의, 제1 지점(p1)으로부터 제5 지점(p5)까지의 길이와, 제3 패턴(100_3)의 제3 게이트 전극(105_3)의 제4 방향으로의, 제1 지점(p1)으로부터 제4 지점(p4)까지의 길이와, 제4 패턴(100_4)의 제4 게이트 전극(105_4)의 제4 방향으로의, 제1 지점(p1)으로부터 제3 지점(p3)까지의 길이와, 제5 패턴(100_5)의 제5 게이트 전극(105_5)의 제4 방향으로의, 제1 지점(p1)으로부터 제2 지점(p2)까지의 길이가 모두 서로 다를 수 있다.
상술한 바와 같이, 게이트 패턴(100_1 내지 100_5)을 구성하는 패턴들 각각의 게이트 전극(105_1 내지 105_5)들의 균일하지 않은 분포로 인해, 게이트 전극(105_1 내지 105_5)들과 도전성 비아들(115_1 내지 115_5) 각각의 접촉에 불량이 발생할 수 있다.
더 자세히는, 제1 패턴(100_1)의 제1 게이트 전극(105_1)과 제1 도전성 비아(115_1)가 접촉하는 제1 접촉점(C_P1)의 제4 방향(D4)으로의 높이와, 제2 패턴(100_2)의 제2 게이트 전극(105_2)과 제2 도전성 비아(115_2)가 접촉하는 제2 접촉점(C_P2)의 제4 방향(D4)으로의 높이와, 제3 패턴(100_3)의 제3 게이트 전극(105_3)과 제3 도전성 비아(115_3)가 접촉하는 제3 접촉점(C_P3)의 제4 방향(D4)으로의 높이와, 제4 패턴(100_4)의 제4 게이트 전극(105_4)과 제4 도전성 비아(115_4)가 접촉하는 제4 접촉점(C_P4)의 제4 방향(D4)으로의 높이와, 제5 패턴(100_5)의 제5 게이트 전극(105_5)과 제5 도전성 비아(115_5)가 접촉하는 제5 접촉점(C_P5)의 제4 방향(D4)으로의 높이들이 서로 다를 수 있다.
또한, 게이트 패턴(100_1 내지 100_5)을 구성하는 패턴들 각각의 게이트 전극(105_1 내지 105_5)들의 균일하지 않은 분포로 인해, 게이트 전극(105_1 내지 105_5)들과 도전성 비아들(115_1 내지 115_5) 각각의 접촉 저항들의 분포가 균일하지 않을 수 있다.
이에 대해, 도 13을 함께 참조하여 자세히 살펴본다.
도 13은 도 12의 접촉 영역들(C_R1 내지 C_R5)을 확대하여 나타낸 예시적인 확대도이다.
도 12 및 도 13을 함께 참조하면, 제1 패턴(100_1)의 제1 게이트 전극(105_1)과 제1 도전성 비아(115_1)가 접촉하는 제1 접촉점(C_P1)에 대한 제1 접촉 영역(C_R1)에서의 접촉 면적과, 제2 패턴(100_2)의 제2 게이트 전극(105_2)과 제2 도전성 비아(115_2)가 접촉하는 제2 접촉점(C_P2)에 대한 제2 접촉 영역(C_R2)에서의 접촉 면적과, 제3 패턴(100_3)의 제3 게이트 전극(105_3)과 제3 도전성 비아(115_3)가 접촉하는 제3 접촉점(C_P3)에 대한 제3 접촉 영역(C_R3)에서의 접촉 면적과, 제4 패턴(100_4)의 제4 게이트 전극(105_4)과 제4 도전성 비아(115_4)가 접촉하는 제4 접촉점(C_P4)에 대한 제4 접촉 영역(C_R4)에서의 접촉 면적과, 제5 패턴(100_5)의 제5 게이트 전극(105_5)과 제5 도전성 비아(115_5)가 접촉하는 제5 접촉점(C_P5)에 대한 제5 접촉 영역(C_R5)에서의 접촉 면적이 서로 다를 수 있다.
제5 접촉점(C_P5)과 같이, 게이트 전극(105_5)과 도전성 비아(115_5)가 접촉하지 못하는 경우도 발생할 수 있다.
즉, 반도체 메모리 소자의 접촉 불량이 발생할 수 있으며, 반도체 메모리 소자의 전체적인 성능이 악화될 수 있다.
이하의 도 14 내지 도 19을 통해, 주변 회로 영역(PCR)에 더미 패턴이 형성되지 않는 경우, 상술한 문제점들이 발생하는 원인을 자세히 살펴본다.
도 14 내지 도 18은 더미 패턴을 포함하지 않는 주변 회로 영역을 포함하는 반도체 메모리 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 14를 참조하면, 도 5와는 달리, 비교 대상 반도체 메모리 소자는 주변 회로 영역(PCR)에 더미 트렌치가 형성되지 않는다.
이후, 도 15를 참조하면, 도 6과는 달리, 비교 대상 반도체 메모리 소자의 주변 회로 영역(PCR)에 더미 트렌치가 형성되어 있지 않기 때문에, 주변 회로 영역(PCR) 상에서 주입되는 핵 생성 가스(400)들이 기판(10) 상의 주변 회로 영역(PCR)에 주입되지 못한다.
즉, 기판(10) 상의 주변 회로 영역(PCR)에 주입되는 핵 생성 가스(400)들은 경로(420)를 따라, 주변 회로 영역(PCR)과 인접한 메모리 셀 영역(MCR)으로 주입될 수 있다. 이때, 주변 회로 영역(PCR)에 주입되는 핵 생성 가스(400)의 양은 한정되어 있기 때문에, 메모리 셀 영역(MCR) 중에서, 주변 회로 영역(PCR)과 인접하여 위치한 게이트 트렌치들(예를 들어, 제5 트렌치(101_5))부터 다량으로 쌓일 수 있다.
즉, 도 16을 참조하면, 제1 트렌치(101_1) 내에 형성된 핵 생성 가스(400)의 양과, 제2 트렌치(101_2) 내에 형성된 핵 생성 가스(400)의 양과, 제1 트렌치(101_1) 내에 형성된 핵 생성 가스(400)의 양과, 제1 트렌치(101_1) 내에 형성된 핵 생성 가스(400)의 양과, 제1 트렌치(101_1) 내에 형성된 핵 생성 가스(400)의 양과, 제1 트렌치(101_1) 내에 형성된 핵 생성 가스(400)의 양들은 서로 다를 수 있다.
도 17을 참조하면, 복수의 트렌치들(101_1 내지 101_5) 내에 형성된 핵 생성 가스(400)의 양들의 차이로 인해, 복수의 트렌치들(101_1 내지 101_5) 내에 형성되는 벌크 텅스텐들(105_1 내지 105_5)의 양들 역시 서로 다를 수 있다.
즉, 도 18을 참조하면, 복수의 트렌치들(101_1 내지 101_5) 내에 형성된 핵 생성 가스(400)와 벌크 텅스텐들(105_1 내지 105_5) 사이의 비율 차이로 인해, 식각 과정에서 복수의 트렌치들(101_1 내지 101_5) 각각의 도전성 물질(105_1 내지 105_5)에 대한 식각 비율이 서로 달라지게 된다.
더 자세히는, 제1 트렌치(101_1) 내에서 식각되는 도전성 물질(105_1)의 양과, 제2 트렌치(101_2) 내에서 식각되는 도전성 물질(105_2)의 양과, 제3 트렌치(101_3) 내에서 식각되는 도전성 물질(105_3)의 양과, 제4 트렌치(101_4) 내에서 식각되는 도전성 물질(105_4)의 양과, 제5 트렌치(101_5) 내에서 식각되는 도전성 물질(105_5)의 양들이 서로 다를 수 있다.
상술한 공정 과정에서의 이유 때문에, 주변 회로 영역(PCR)에 더미 패턴이 형성되지 않은 반도체 메모리 소자의 게이트 전극의 메탈 에치 백 산포 특성이 악화될 수 있다.
주변 회로 영역(PCR)에 더미 패턴이 형성되지 않은 반도체 메모리 소자와 주변 회로 영역(PCR)에 더미 패턴이 형성된 몇몇 실시예들에 따른 반도체 메모리 소자 간의 메탈 에치 백 산포 특성을 비교하기 위해, 아래의 도 19에 도시된 그래프를 통해 비교해본다.
도 19는 몇몇 실시예들에 따른 반도체 메모리 소자와, 더미 패턴을 포함하지 않는 주변 회로 영역을 포함하는 반도체 메모리 소자 각각의 메모리 셀 영역의 게이트 패턴의 금속 에치 백(MEB: Metal Etch Back) 산포 특성을 비교한 예시적인 그래프이다.
도 19를 참조하면, 그래프의 동그라미로 이어진 점선이 몇몇 실시예들에 따른 반도체 메모리 소자의 게이트 패턴에 대한 금속 에치 백 산포를 도시한 것이다. 그래프의 네모로 이어진 실선은 비교 대상 반도체 메모리 소자의 게이트 패턴에 대한 금속 에치 백 산포를 도시한 것이다.
그래프의 x 축 방향은, 제1 방향(D1)으로 분포한 메모리 셀 영역(MCR) 내의 게이트 패턴들(예를 들어, 100_1 내지 100_8)의 위치를 나타낸다. 참고적으로, 명확한 메탈 에치 백 산포 특성 비교를 위해, 그래프에 도시된 게이트 패턴들의 개수가 도 2의 게이트 패턴들의 개수보다 더 많은 것으로 설명한다. 그래프의 x 축 방향으로 제1 게이트 패턴(100_1)으로부터 제8 게이트 패턴(100_8)으로 갈수록 주변 회로 영역(PCR)에 더 가까워진다.
그래프의 y 축은 제4 방향(D4)으로 형성된, 각각의 게이트 패턴들(100_1 내지 100_8) 내의 게이트 전극들의 최하단으로부터 최상단까지의 길이이다.
도시된 바와 같이, 몇몇 실시예들에 따른 반도체 메모리 소자의 게이트 패턴 내 게이트 전극들의 산포는 최하 지점(Min_1)으로부터 최상 지점(Max_1)까지의 좁은 산포를 가질 수 있다.
이에 반해, 비교 대상 반도체 메모리 소자의 게이트 패턴 내 게이트 전극들의 산포는 최하 지점(Min_2)으로부터 최상 지점(Max_2)까지의 매우 넓은 산포를 가질 수 있다.
즉, 몇몇 실시예들에 따른 반도체 메모리 소자는 주변 회로 영역(PCR)에 더미 패턴을 형성함으로써, 메모리 셀 영역(MCR) 내 게이트 패턴들(100_1 내지 100_8) 내의 게이트 전극들에 대한 향상된 메탈 에치 백 산포를 가질 수 있다.
도 20은 몇몇 실시예들에 따른 반도체 메모리 소자의 메모리 셀 영역과 스크라이브 레인(scribe lane)을 나타내는 예시적인 도면이다. 도 21은 도 20의 A - A'를 따라 절단한 단면을 나타내는 예시적인 단면도이다.
기판(10) 상에 메모리 셀 영역(MCR)과 다른 메모리 셀 영역 사이를 절단하기 위한 스크라이브 레인(S/L: Scribe Land)이 형성될 수 있다. 스크라이브 레인(S/L)은 STI 구조를 가질 수도 있으나, 스크라이브 레인(S/L)의 구조가 이에 제한되는 것은 아니다.
몇몇 실시예들에 따른 반도체 메모리 소자는 스크라이브 레인(S/L)에 더미 패턴(200)을 형성할 수 있다.
몇몇 실시예들에 따른 반도체 메모리 소자는 도 1을 통해 설명한 바와 같이, 주변 회로 영역(PCR)에 더미 패턴(200)을 형성하고, 스크라이브 레인(S/L)에 더미 패턴(200)을 형성할 수도 있다.
스크라이브 레인(S/L)에 더미 패턴(200)을 형성한 몇몇 실시예들에 따른 반도체 메모리 소자에 대한 설명은, 주변 회로 영역(PCR)에 더미 패턴(200)을 형성한 몇몇 실시예들에 따른 반도체 메모리 소자에 대한 설명과 유사하므로, 설명을 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
WL: 워드 라인 ACT: 액티브 영역 10: 기판 100: 게이트 패턴 101: 게이트용 리세스 103, 203: 게이트 절연막 105, 205: 게이트 전극 107, 207: 게이트 캡핑 패턴 110: 도전성 라인 115: 도전성 비아 200: 더미 패턴 300: 주변 회로 소자 MCR: 메모리 셀 영역 PCR: 주변 회로 영역

Claims (20)

  1. 메모리 셀 영역과 주변 회로 영역을 포함하는 기판;
    상기 메모리 셀 영역에 배치된 액티브 영역;
    상기 액티브 영역에 매립된 게이트 패턴;
    상기 게이트 패턴 상의 도전성 라인;
    상기 주변 회로 영역에 배치된 복수의 주변 소자들을 포함하는 제1 영역; 및
    상기 주변 회로 영역에 매립된 더미 패턴을 포함하며, 상기 제1 영역과 겹치지 않는 제2 영역을 포함하는 반도체 메모리 소자.
  2. 제 1항에 있어서,
    상기 제2 영역은 플로팅되는 반도체 메모리 소자.
  3. 제 1항에 있어서,
    상기 기판이 소잉(sawing)되는 스크라이브 레인(scribe lane)을 더 포함하는 반도체 메모리 소자.
  4. 제 3항에 있어서,
    상기 스크라이브 레인은 STI 구조를 갖는 반도체 메모리 소자.
  5. 제 3항에 있어서,
    상기 더미 패턴은 상기 스크라이브 레인에 배치되는 반도체 메모리 소자.
  6. 제 1항에 있어서,
    상기 제2 영역의 면적은 상기 제1 영역의 면적보다 더 넓은 반도체 메모리 소자.
  7. 복수의 게이트 트렌치를 포함하는 메모리 셀 영역과, 복수의 더미 트렌치를 포함하는 주변 회로 영역을 포함하는 기판;
    상기 주변 회로 영역에 배치되며, 상기 복수의 더미 트렌치와 겹치지 않는 복수의 소자들;
    상기 복수의 게이트 트렌치에 금속 물질을 채워 형성되는 게이트 패턴; 및
    상기 복수의 더미 트렌치에 상기 금속 물질을 채워 형성되는 더미 패턴을 포함하되,
    상기 금속 물질의 제1 방향으로의 최하단으로부터 최상부까지의 길이는 서로 같으며,
    상기 더미 패턴은 플로팅된 반도체 메모리 소자.
  8. 제 7항에 있어서,
    상기 더미 패턴이 차지하는 면적은 상기 복수의 소자들이 차지하는 면적보다 더 넓은 반도체 메모리 소자.
  9. 제 7항에 있어서,
    상기 기판이 소잉(sawing)되는 스크라이브 레인(scribe lane)을 더 포함하는 반도체 메모리 소자.
  10. 제 9항에 있어서,
    상기 스크라이브 레인은 STI 구조를 갖는 반도체 메모리 소자.
  11. 제 9항에 있어서,
    상기 더미 패턴은 상기 스크라이브 레인에 배치되는 반도체 메모리 소자.
  12. 제 7항에 있어서,
    상기 게이트 패턴 상에 연결되는 도전성 비아를 더 포함하되,
    상기 게이트 패턴과 상기 도전성 비아가 접촉하는 접촉점의 상기 제1 방향으로의 높이는 서로 동일한 반도체 메모리 소자.
  13. 제 12항에 있어서,
    상기 게이트 패턴과 상기 도전성 비아가 접촉하는 접촉 면적은 서로 동일한 반도체 메모리 소자.
  14. 제1 방향으로 연속하여 배치되는 게이트용 리세스들을 포함하는 메모리 셀 영역;
    상기 제1 방향으로 연속하여 배치되는 복수의 트렌치들을 포함하는 더미 패턴 영역을 포함하는 주변 회로 영역;
    상기 주변 회로 영역에 배치되는 복수의 주변 소자들;
    상기 게이트용 리세스들과 상기 트렌치들 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 도전성 물질을 형성하여, 상기 게이트용 리세스들을 채워 형성되는 게이트 패턴; 및
    상기 게이트 절연막 상에 상기 도전성 물질을 형성하여, 상기 복수의 트렌치들을 채워 형성되는 더미 패턴을 포함하되,
    상기 게이트 패턴은 도전성 라인과 연결되며, 상기 더미 패턴은 플로팅되며, 상기 더미 패턴 영역은 상기 셀 영역과 상기 제1 방향으로 이격하여 배치되는 반도체 메모리 소자.
  15. 제 14항에 있어서,
    상기 복수의 주변 소자들과 상기 더미 패턴 영역은 서로 겹치지 않는 반도체 메모리 소자.
  16. 제 14항에 있어서,
    상기 복수의 주변 소자들의 면적은 상기 더미 패턴 영역이 차지하는 면적보다 더 작은 반도체 메모리 소자.
  17. 제 14항에 있어서,
    상기 셀 영역을 구분하여 소잉(sawing)되는 스크라이브 레인(scribe lane)을 더 포함하는 반도체 메모리 소자.
  18. 제 17항에 있어서,
    상기 스크라이브 레인은 STI 구조를 갖는 반도체 메모리 소자.
  19. 제 17항에 있어서,
    상기 더미 패턴은 상기 스크라이브 레인에 배치되는 반도체 메모리 소자.
  20. 제 14항에 있어서,
    상기 도전성 라인과 상기 게이트 패턴을 연결하는 도전성 비아를 더 포함하되,
    상기 도전성 비아와 상기 게이트 패턴이 접촉하는 접촉점의, 상기 제1 방향과 교차하는 제2 방향으로의 높이는 서로 동일한 반도체 메모리 소자.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100611065B1 (ko) 2004-11-30 2006-08-09 삼성전자주식회사 셀 영역과 더미 패턴 영역을 포함한 반도체 메모리 소자및 그 제조 방법
KR100670278B1 (ko) 2005-01-26 2007-01-16 삼성에스디아이 주식회사 디스플레이 패널의 구동장치
KR20070042318A (ko) 2005-10-18 2007-04-23 삼성전자주식회사 서로 연결되는 더미 액티브층을 가지는 반도체 장치 및그의 레이아웃
KR100745898B1 (ko) 2006-02-21 2007-08-02 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR100732771B1 (ko) 2006-03-14 2007-06-27 주식회사 하이닉스반도체 리세스 게이트를 가지는 반도체 소자의 제조방법
KR100744137B1 (ko) * 2006-04-06 2007-08-01 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100861177B1 (ko) 2007-01-02 2008-09-30 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100949901B1 (ko) 2007-03-26 2010-03-26 주식회사 하이닉스반도체 반도체 소자의 커패시터 제조 방법
WO2009096001A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法
KR20130056609A (ko) 2011-11-22 2013-05-30 에스케이하이닉스 주식회사 상변화 메모리 소자 및 그 제조 방법
KR20130064290A (ko) 2011-12-08 2013-06-18 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US9245985B2 (en) * 2012-03-28 2016-01-26 Infineon Technologies Americas Corp. IGBT with buried emitter electrode
JP2013254815A (ja) * 2012-06-06 2013-12-19 Ps4 Luxco S A R L 半導体装置およびその製造方法
KR101983309B1 (ko) 2012-10-26 2019-05-29 삼성전자주식회사 메모리 소자 및 이의 제조방법
KR20150042612A (ko) 2013-10-11 2015-04-21 삼성전자주식회사 디커플링 캐패시터를 갖는 반도체 소자 및 그 형성 방법
US10748906B2 (en) * 2015-05-13 2020-08-18 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
KR102366804B1 (ko) * 2015-05-13 2022-02-25 삼성전자주식회사 반도체 소자의 제조 방법
JP6670719B2 (ja) * 2016-09-28 2020-03-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN108538839B (zh) 2017-03-01 2019-08-23 联华电子股份有限公司 半导体结构、用于存储器元件的半导体结构及其制作方法
US11502128B2 (en) * 2020-06-18 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
KR20220060620A (ko) * 2020-11-04 2022-05-12 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
FR3117258B1 (fr) * 2020-12-07 2023-12-22 Commissariat Energie Atomique Dispositif selecteur, dispositif memoire de type resistif et procede de fabrication associe
US20220189957A1 (en) * 2020-12-10 2022-06-16 Intel Corporation Transistors, memory cells, and arrangements thereof

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