KR102366804B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법을 제공한다. 방법은, 두 개의 제1 영역들 및 그 사이의 제2 영역을 포함하는 기판에서, 제1 영역들 각각에 제1 패턴을 형성하되, 제1 패턴들에 의해 제2 영역에서 기판 및 제1 패턴들로 정의되는 단차부가 발생하고, 제1 영역들에 제2 패턴들을 형성하는 동안 단차부에 더미 패턴을 형성하는 것을 포함한다. 더미 패턴에 의해 후속 물질막 연마 공정에서 공정 단가를 감소시키고 연마 두께 산포를 개선할 수 있다.

Description

반도체 소자의 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관련된 것으로, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 반도체 소자의 제조 방법에 관련된 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 널리 사용되고 있다. 하지만, 전자 사업의 발전과 함께 반도체 소자는 점점 더 고집적화 되고 있어, 여러 문제점들을 야기시키고 있다. 예컨대, 반도체 소자의 고집적화에 의해 반도체 소자 내 패턴들의 선폭 및/또는 간격이 감소되는 반면에 상기 패턴들의 높이 및/또는 종횡비가 증가되고 있다. 이에 따라, 박막들의 증착 공정 및/또는 식각 공정의 산포가 점점 나빠져, 반도체 소자의 신뢰성이 저하되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 향상된 신뢰성을 가지며 보다 고집적화된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은: 두 개의 제1 영역들 및 그 사이에 배치되는 제2 영역을 포함하는 기판을 마련하고; 상기 제1 영역들 각각에 제1 패턴들을 형성하되, 상기 제1 패턴들에 의해 상기 제2 영역에서 상기 기판 및 상기 제1 패턴들로 한정되는 단차부가 발생하며; 상기 제1 영역들에 형성된 상기 제1 패턴들 상에 제2 패턴들을 형성하는 동안 상기 제2 영역의 단차부에 더미 패턴을 형성하고; 그리고 상기 제2 패턴들 및 상기 더미 패턴이 형성된 기판 상에 물질막을 덮는 것을 포함한다.
본 발명의 일 실시예에 따르면, 상기 더미 패턴은 상기 제2 패턴들 내 포함된 물질과 실질적으로 동일한 물질을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은: 상기 물질막의 상부면을 연마하는 단계를 더 포함할 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은: 두 개의 셀 영역들 및 그 사이에 배치되는 주변 영역을 포함하는 기판을 마련하고; 상기 셀 영역들 각각에 하부 구조물들을 형성하되, 상기 하부 구조물들에 의해 상기 주변 영역에서 상기 기판 및 상기 하부 구조물들로 정의되는 제1 단차부가 발생하며; 상기 셀 영역들에 형성된 하부 구조물들 상에 상기 하부 구조물들과 전기적으로 분리되면서 제1 전극, 유전막 및 제2 전극을 각각 포함하는 커패시터들을 형성하고; 상기 셀 영역들에 상기 커패시터들의 제2 전극들을 전기적으로 연결하는 플레이트 전극을 형성하는 동안 상기 주변 영역의 단차부에 제1 더미 패턴을 형성하고; 그리고, 상기 플레이트 전극 및 제1 더미 패턴이 형성된 기판 상에 절연막을 덮는 것을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 더미 패턴은 상기 플레이트 전극 내 포함된 물질과 실질적으로 동일한 물질을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 하부 구조물들은 소자 분리 패턴, 트랜지스터 및 비트 라인 중 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은: 상기 절연막을 연마하는 것을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은: 상기 주변 영역에 포토 공정에 사용되는 포토 키를 형성하고; 상기 셀 영역들 및 상기 주변 영역에, 액티브 패턴들을 정의하는 소자 분리 패턴을 형성하고; 상기 셀 영역들의 액티브 패턴들을 가로지르는 게이트 전극과, 제1 및 제2 불순물 영역들을 각각 포함하는 트랜지스터들을 형성하고; 상기 트랜지스터들이 형성된 상기 셀 영역들 및 상기 주변 영역 상에 제1 층간 절연막을 형성하고; 상기 주변 영역의 포토 키를 노출시키되, 상기 포토 키를 노출시키는 동안 상기 주변 영역의 소자 분리 패턴의 적어도 일부가 노출되고; 상기 포토 키를 이용한 포토 공정으로 상기 셀 영역들의 제1 층간 절연막을 패터닝하여, 상기 트랜지스터들의 제1 불순물 영역들을 각각 노출시키는 제1 콘택 홀들을 형성하되, 상기 제1 콘택 홀들을 형성하는 동안 상기 주변 영역의 노출된 소자 분리 패턴이 식각되어 제1 개구가 생성되며; 및 상기 제1 콘택 홀들 및 상기 제1 개구를 각각 제1 도전막으로 채워, 제1 콘택 플러그들 및 제2 더미 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 트랜지스터들을 형성하는 것은: 상기 셀 영역들의 액티브 패턴들을 가로지르는 리세스들을 형성하고; 상기 리세스들 내측에 컨포멀하게 게이트 절연막을 형성하고; 상기 게이트 절연막이 형성된 리세스들 각각의 하부를 채우는 상기 게이트 전극을 형성하고; 상기 리세스들 각각의 상부를 채우는 캡핑 패턴들을 형성하고; 그리고, 상기 캡핑 패턴들 각각의 양측에 노출된 액티브 패턴들로 불순물을 주입하여 상기 제1 및 제2 불순물 영역들을 형성하는 것을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은: 상기 셀 영역에, 상기 제1 콘택 플러그들을 전기적으로 연결하는 비트 라인들을 형성하고; 상기 비트 라인들이 형성된 셀 영역들 및 상기 주변 영역을 덮는 제2 층간 절연막을 형성하고; 상기 주변 영역의 포토 키를 노출시키고; 상기 포토 키를 이용한 포토 공정으로 상기 제1 및 제2 층간 절연막들을 패터닝하여 상기 트랜지스터들의 제2 불순물 영역들을 각각 노출시키는 제2 콘택 홀들을 형성하되, 상기 제2 콘택 홀들을 형성하는 동안 상기 주변 영역에 더미 홀이 형성되며; 그리고, 상기 제2 콘택 홀들 및 상기 더미 홀을 각각 제2 도전막으로 채워, 제2 콘택 플러그들 및 제3 더미 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 더미 패턴은, 상기 제1 및 제2 층간 절연막들을 관통하는 기둥 형상을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 더미 패턴은 상기 제1 및 제2 층간 절연막들을 관통하는 기둥부 및 상기 기둥부와 연결되는 덮개부를 포함하며, T자의 단면을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 셀 영역들 각각은 상기 비트 라인들이 형성되는 칩 영역과, 상기 칩 영역으로 전기적 신호를 전달하는 코어/페리 영역을 포함하되, 상기 반도체 소자의 제조 방법은: 상기 비트 라인들이 상기 셀 영역들에 형성되는 동안, 상기 코어/페리 영역에 코어/페리 게이트 전극을 형성하는 것을 더 포함할 수 있다.
본 발명의 개념에 따른 실시예들에 의하면, 셀 영역들 및 주변 영역에 형성된 구조물에 의해 발생되는 단차부 또는, 상기 주변 영역에서 생성되는 개구들에 더미 패턴을 형성함으로써, 상기 셀 영역들 및 주변 영역 사이의 단차를 감소시킬 수 있다. 이로써, 후속 물질막의 증착 두께를 감소시킬 수 있어 공정 단가를 감소시킬 수 있다. 또한, 상기 물질막의 연마 공정 후 연마 산포(두께)가 개선될 수 있다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법을 설명하기 위한 단면도들이다.
도 5는 일반적인 반도체 소자를 설명하기 위한 블록도이다.
도 6a 내지 도 14a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도들이다.
도 6b 내지 도 14b는 도 6a 내지 도 14a의 반도체 소자를 I-I'으로 절단한 단면도이다.
도 15는 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 16은 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 메모리 카드를 간략히 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 두 개의 제1 영역들과, 상기 두 개의 제1 영역들 사이에 배치되는 제2 영역을 포함하는 기판(100)을 준비할 수 있다.
상기 기판(100)의 제1 영역들 상에 제1 패턴들(105)을 각각 형성하고, 상기 제1 패턴들(105) 상에 상기 제1 패턴들(105)의 적어도 일부를 노출시키는 제2 패턴들(110)을 각각 형성할 수 있다.
구체적으로 설명하면, 상기 기판(100)의 상기 제1 및 제2 영역들 상에 제1 두께(TK1)로 제1 물질막(도시되지 않음)을 형성한 후, 상기 제2 영역의 기판(100)을 노출시키도록 상기 제1 물질막을 패터닝하여 상기 제1 패턴들(105)을 형성할 수 있다. 상기 제2 영역은 상기 기판(100)과 상기 제1 패턴들(105)에 의해 정의되는 제1 개구(115)를 포함할 수 있다. 상기 제1 개구(115)의 깊이는 상기 제1 두께(TK1)와 실질적으로 동일할 수 있다. 이와는 다르게, 상기 제1 개구(115)의 깊이는 상기 제1 두께(TK1)보다 크거나 작을 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 개구(115)는 일 방향으로 연장되는 라인 구조를 가질 수 있다. 다른 예로, 상기 제1 개구(115)는 홀의 구조를 가질 수 있다. 본 발명에서 상기 제1 개구(115)는 라인 또는 홀의 구조로 한정되지 않고 다양한 구조를 가질 수 있다.
상기 제1 패턴들(105)이 형성된 기판(100) 상에 상기 제1 두께(TK1)보다 큰 제2 두께(TK2)로 제2 물질막(도시되지 않음)을 형성한 후, 상기 제2 영역의 기판(100)이 노출되고 상기 제1 패턴들(105)의 적어도 일부를 노출시키는 제2 패턴들(110)을 형성할 수 있다. 상기 제1 개구(115)와 연통되며, 상기 제1 패턴들(105) 및 상기 제2 패턴들(110)에 의해 정의되는 제2 개구(120)가 형성될 수 있다. 상기 제2 개구(120)의 깊이는 상기 제2 두께(TK2)와 실질적으로 동일할 수 있다.
도시되지는 않았으나, 상기 제1 패턴(105) 및 상기 제2 패턴(110) 사이에 추가로 다른 층들이 삽입될 수 있다.
도 1에 도시된 바와 같이, 상기 기판(100)과, 상기 제1 및 제2 패턴들(105, 110)에 의해 두 번의 단차부들이 형성될 수 있다. 더욱 상세하게, 상기 두 번의 단차부들은 상기 기판(100)과 상기 제1 패턴(105) 사이에, 상기 제1 패턴(105) 및 상기 제2 패턴(110) 사이에 의해 형성될 수 있다.
도 2를 참조하면, 상기 기판(100)의 제2 영역 상에 상기 제1 개구(115)의 적어도 일부를 매립하는 더미 패턴(125)을 형성할 수 있다.
상기 더미 패턴(125)은 상기 두 번의 단차부들 중 적어도 하나(예컨대 아래 부분)에 형성되어, 반도체 소자의 단차부를 감소시킬 수 있다. 상기 더미 패턴(125)의 두께(DTK)는 상기 제1 두께(TK1)와 실질적으로 동일하거나 클 수 있다. 이와는 다르게, 상기 더미 패턴(125)의 두께(DTK)는 상기 제1 두께(TK1)보다 크거나 작을 수 있다.
도 2a에 도시된 본 발명의 일 측면에 따르면, 상기 더미 패턴(125)은 상기 제1 개구(115)를 완전하게 덮어, 상기 제1 개구(115)에 대응되는 구조를 가질 수 있다. 도 2b에 도시된 다른 측면에 따르면, 상기 더미 패턴(125)은 상기 제1 개구(115)를 부분적으로 덮어 상기 제1 개구(115)의 구조와는 상이한 구조를 가질 수 있다. 예컨대, 상기 더미 패턴(125)는 상기 제1 개구(115) 내에서 소정의 패턴 구조를 가질 수 있으며, 콘택 플러그의 형상을 가질 수도 있다. 도 2c에 도시된 또 다른 측면에 따르면, 상기 더미 패턴(125)은 상기 제1 개구(115)를 완전히 덮고 상기 제1 패턴(105)의 상부의 일부까지 덮는 구조를 가질 수도 있다.
본 발명의 일 실시예에 따르면, 상기 더미 패턴(125)은 상기 제2 패턴(110)이 형성되는 동안 함께 형성될 수 있다. 이 경우, 상기 더미 패턴(125)은 상기 제2 패턴(110)과 실질적으로 동일한 물질을 포함할 수 있다.
본 실시예에서 상기 더미 패턴(125)은 플로팅 구조를 가질 수 있다. 즉, 다른 도전 구조물들과 전기적 또는 물리적으로 연결되지 않을 수 있다. 또한, 상기 더미 패턴(125)는 도전물 또는 절연물을 포함할 수 있다.
도 3 및 도 4를 참조하면, 상기 기판(100) 상에 상기 더미 패턴(125)이 형성된 제2 개구(120)를 매립하는 제3 물질막(130)을 형성한 후, 상기 제3 물질막(130)의 상부를 연마하여 상기 제1 및 제2 패턴들(105, 110)을 덮는 제3 패턴(140)을 형성할 수 있다.
여기에서, 상기 더미 패턴(125)이 없는 경우, 상기 제3 패턴(140)의 연마면을 맞추기 위하여 상기 제3 물질막(135)의 전체 높이가 상기 더미 패턴(125)의 높이(예컨대, 제1 두께(TK1))만큼 더 커져 공정 단가가 증가할 수 있다. 또한, 제3 물질막(135)의 상부의 프로파일에서 두 번의 단차들이 나타나 연마 공정 후 두께 산포가 나빠질 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 개구(115)를 상기 더미 패턴(125)을 이용하여 매립함으로써, 상기 기판(100)과 상기 제1 및 제2 패턴들(105, 110) 사이에서 단차부들을 하나로 감소시켜, 상기 제3 물질막(130)의 높이를 감소시키며, 연마 공정 후 두께 산포가 개선될 수 있다.
이하에서는 반도체 소자로서 디램(DRAM) 소자를 예시적으로 설명하기로 한다. 하지만 본 발명에서 반도체 소자를 디램 소자로 한정하는 것은 아니다.
도 5는 일반적인 반도체 소자를 설명하기 위한 블록도이다.
도 5를 참조하면, 반도체 소자는, 메모리 셀들이 배치되는 셀 영역과, 상기 셀 영역(cell region)을 둘러싸는 주변 영역(non-cell region)을 포함할 수 있다. 상기 주변 영역은 상기 셀 영역을 둘러싸며, 상기 메모리 셀들로 전기적 신호를 인/아웃(in/out)하기 위한 코어/페리(core/peripheral) 영역과, 다수의 셀 영역들 사이를 정의하는 스크라이브 라인(scribe line)을 포함할 수 있다.
상기 스크라이브 라인은 상기 다수의 셀 영역들을 잘라 단위 칩들로 분리할 때 쏘잉 라인(sawing line)으로 기능할 수 있다. 또한, 상기 스크라이브 라인에는 포토 키(photo key), 전기적 평가 패턴 및 계측 사이트 등의 보조 구조물들을 포함할 수 있다. 상기 포토 키는 상기 셀 영역들에서 다수의 구조물들이 형성될 때, 예컨대 포토 공정 시 아래 구조물과의 정렬을 위한 패턴일 수 있다. 상기 전기적 평가 패턴은 상기 셀 영역들에서 다수의 구조물들이 형성될 때, 각 층들의 개별 또는 통합된 전기적 신호 측정을 위한 사이트일 수 있다. 상기 계측 사이트는 상기 셀 영역들에서 다수의 구조물들이 형성될 때, 각 층들의 두께 등과 같은 물리적 측정을 위한 광학적 사이트일 수 있다.
이하에서, 도 5의 A부분의 반도체 소자를 제조하는 방법에 대하여 설명한다.
도 6a 내지 도 14a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도들이고, 도 6b 내지 도 14b는 도 6a 내지 도 14a의 반도체 소자를 I-I'으로 절단한 단면도이다.
도 6a 및 도 6b를 참조하면, 셀 영역들(CLR) 및 주변 영역을 포함하는 기판(200)에 소자 분리 패턴(210)을 형성하여 액티브 패턴들(205)을 정의하고, 상기 셀 영역들(CLR)에 셀 트랜지스터(220)를 형성할 수 있다.
상세하게 설명하면, 상기 기판(200)을 식각하여 트렌치(trench, TRC)를 형성하고, 절연물(예를 들면, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물)로 상기 트렌치(TRC)를 매립하여 소자 분리 패턴(210)을 형성할 수 있다. 이어서, 상기 기판(200)을 식각하여, 상기 소자 분리 패턴(210)에 의해 정의된 액티브 패턴들(205)을 가로지르는 리세스들(recesses, RC)을 형성할 수 있다. 상기 리세스들(RC)은 서로 평행할 수 있다. 상기 리세스들(RC) 내부에 게이트 절연막(212)을 형성하고, 상기 게이트 절연막(212)이 형성된 리세스들(RC)의 하부를 매립하는 게이트 전극들(214)을 형성할 수 있다. 상기 게이트 절연막(212)은 실리콘 산화물 또는 하프늄 산화물, 알루미늄 산화물 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있다. 상기 게이트 전극(214)은 불순물이 도핑된 실리콘, 텅스텐/구리와 같은 금속 및 티타늄 질화물과 같은 금속 화합물 중 적어도 하나를 포함할 수 있다. 또한, 상기 게이트 전극들(214) 각각은 제1 방향(DR1)으로 연장할 수 있다. 예컨대, 하나의 액티브 패턴(205)의 양단을 인접한 두 개의 게이트 전극들(214)이 가로지르도록 배치될 수 있다. 상기 게이트 전극들(214) 상에 상기 리세스들(RC)의 상부를 매립하는 제1 캡핑 패턴들(216)을 각각 형성할 수 있다. 상기 제1 캡핑 패턴들(216) 각각은 절연물(예를 들면, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물)을 포함할 수 있다. 각각의 제1 캡핑 패턴(216) 양측에 노출되는 액티브 패턴들(205) 내에 제1 및 제2 불순물 영역들(218a, 218b)을 형성할 수 있다. 상기의 셀 트랜지스터들(220)은 그 채널 영역이 상기 기판(200)보다 아래에 형성되어, 이러한 셀 트랜지스터들(220)은 BCAT(buried channel array transistor)이라 한다.
이어서, 상기 기판(200) 상에 상기 셀 트랜지스터(220)를 덮는 제1 층간 절연막(225)을 형성할 수 있다. 상기 제1 층간 절연막(225)은 절연물(예를 들면, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물)을 포함할 수 있다. 상기 제1 층간 절연막(225)을 형성한 후, 상기 제1 층간 절연막(225)의 상부면을 연마할 수 있다.
상기 셀 트랜지스터들(220) 및 제1 층간 절연막(225)이 상기 셀 영역들(CLR)에 형성되는 동안, 코어/페리 영역(CPR) 및 스크라이브 라인(SCL)에서 상기 소자 분리 패턴(210)과 유사한 제1 구조물(210a)과, 상기 셀 트랜지스터(220)와 유사한 제2 구조물(220a)이 각각 형성될 수 있다. 이 경우, 유사하다는 의미는 동일한 물질을 포함하지만 그 구조 또는 형성되는 위치가 상이할 수 있다. 상기 제1 및 제2 구조물들(210a, 220a)의 구조는 매우 다양하여 그 상세한 구조를 생략하기로 한다. 또한, 상기 제1 및 제2 구조물들(210a, 220a)은 상기 코어/페리 영역(CPR) 및 상기 스크라이브 라인(SCL)에 형성되지 않거나 일부만 형성될 수 있다.
도 7a 및 도 7b를 참조하면, 상기 제1 층간 절연막(225)을 패터닝하여 상기 제1 불순물 영역들(218a) 각각을 노출시키는 제1 콘택 홀들(230)을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 셀 영역(CLR)에서 상기 제1 콘택 홀들(230)은 마스크(도시되지 않음)를 이용하는 포토 공정으로 형성되는데, 상기 포토 공정은 상기 스크라이브 라인(SCL)에 형성된 포토 키(도 5 참조)를 노출시켜 상기 마스크를 포토 키와 정렬시킨 후, 수행될 수 있다. 상기 스크라이브 라인(SCL)의 포토 키를 노출시키는 동안 상기 제1 및 제2 구조물들(210a, 220a)이 함께 노출될 수 있다. 예를 들면, 상기 제1 층간 절연막(225)이 산화물을 포함하고, 상기 노출된 제1 구조물(210a)은 소자 분리 패턴(210)과 유사한 구조물로서 산화물을 포함할 경우, 상기 제1 콘택 홀(230)을 형성하는 동안 상기 노출된 제1 구조물(210a)이 식각되어, 상기 스크라이브 라인(SCL)에 제1 개구(230a)가 생성될 수 있다.
도 7a 및 도 7b에 따르면, 상기 제1 개구(230a)는 홀 구조를 갖는 것으로 도시하였으나, 상기 제1 개구(230a)는 일 방향으로 연장하는 라인 구조 또는 소정의 패턴 구조를 가질 수 있으며, 평면적으로 볼 때, 원형(또는 타원형) 또는 다각면으로 다양한 구조를 가질 수 있다.
본 실시예에서는 상기 스크라이브 라인(SCL)에 상기 제1 개구(230a)가 포토 공정하는 동안 생성되는 것을 설명하고 있으나, 도 7a 및 도 7b이 형성된 구조물들에 대한 전기적(전기적 평가 패턴) 및 기계적 측정(계측 사이트) 등을 위하여 보조 구조물을 노출시키는 동안, 상기 제1 개구(230a)가 생성될 수 있다. 또한, 상기 제1 개구(230a)는 상기 스크라이브 라인(SCL)뿐만 아니라, 상기 코어/페리 영역(CPR)에도 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 상기 제1 콘택 홀들(230)을 제1 도전물으로 매립하여 상기 제1 불순물 영역(218a)과 전기적으로 연결되는 제1 콘택 플러그들(235)을 형성할 수 있다. 상기 제1 도전물은 불순물이 도핑된 실리콘, 텅스텐/구리와 같은 금속 및 티타늄 질화물과 같은 금속 화합물 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 콘택 홀들(230)을 상기 제1 도전물로 채우는 동안 상기 제1 개구(230a)도 상기 제1 도전물로 채워져 제1 더미 패턴(235a)을 형성될 수 있다. 상기 제1 더미 패턴(235a)은 플로팅 상태일 수 있다. 즉, 다른 구조물들과 전기적 및 물리적으로 분리된 상태일 수 있다. 만일 다른 구조물과 전기적 또는 물리적으로 연결될 경우, 상기 다른 구조물도 플로팅된 상태일 수 있다.
다른 실시예에 따르면, 상기 제1 개구(230a)는 상기 제1 도전물로 채워지지 않아 빈 상태를 유지할 수 있다.
일 측면에 따르면, 상기 제1 더미 패턴(235a)는 상기 제1 개구(230a)를 완전하게 매립하여, 상기 제1 개구(230a)와 대응되는 구조를 가질 수 있다. 다른 측면에 따르면, 상기 제1 더미 패턴(235a)는 상기 제1 개구(230a)의 일부만을 덮어, 상기 제1 개구(230a)보다 작은 크기의 상이한 구조를 가질 수 있다. 예컨대, 상기 제1 더미 패턴(235a)는 소정의 패턴 구조 또는 콘택 플러그 구조를 가질 수 있다. 또 다른 측면에 따르면, 상기 제1 더미 패턴(235a)는 상기 제1 개구(230a)을 덮고 상기 제1 층간 절연막(225) 일부를 덮어, 상기 제1 개구(230a)보다 큰 크기의 상이한 구조를 가질 수 있다.
도 9a 및 도 9b를 참조하면, 상기 셀 영역들(CLR)에 상기 제1 콘택 플러그들(235)과 전기적으로 연결되는 비트 라인 구조물들을, 상기 코어/페리 영역(CPR)에 코어/페리 게이트 전극 구조물을 각각 형성할 수 있다.
상세하게 설명하면, 상기 제1 층간 절연막(225) 상에 제1 도전막(도시되지 않음) 및 마스크막(도시되지 않음)을 순차적으로 형성할 수 있다. 상기 제1 도전막은 불순물이 도핑된 실리콘, 텅스텐/구리와 같은 금속 및 티타늄 질화물과 같은 금속 화합물 중 적어도 하나를 포함할 수 있다. 이때 상기 제1 개구(230a)가 상기 제1 콘택 플러그(235)의 제1 도전물에 의해 매립되지 않은 경우, 상기 제1 도전막을 이루는 물질이 상기 제1 개구(230a)를 매립하여 제1 더미 패턴(235a)을 형성할 수 있다. 상기 제1 더미 패턴(235a)은 플로팅 상태일 수 있다. 상기 제1 더미 패턴(235a)의 구조는 도 8a 및 도 8b에서 설명된 것과 실질적으로 동일하여 생략하기로 한다.
이어서, 상기 제1 마스크막 및 상기 제1 도전막을 마스크를 이용하는 포토 공정을 이용하여 패터닝하여, 상기 셀 영역(CLR)에 제2 캡핑 패턴들(242) 및 비트 라인들(240)을 포함하는 비트 라인 구조물과, 상기 코어/페리 영역(CPR)에 코어/페리 캡핑 패턴(242a) 및 코어/페리 게이트 전극(240a)을 포함하는 코어/페리 게이트 전극 구조물 각각을 형성할 수 있다.
도시된 바와 같이, 인접한 셀 영역들(CLR)에 비트 라인들(240)이 상기 제1 방향(DR1)과 수직인 제2 방향(DR2)으로 서로 평행하게 배열될 수 있다. 일 측면에 따르면, 상기 코어/페리 영역(CPR)의 게이트 전극 구조물이 형성되고, 상기 셀 영역들(CLR)에 상기 비트 라인 구조물들이 형성되는 반면, 상기 스크라이브 라인(SCL)에는 상기 게이트 전극 구조물 또는 상기 비트 라인 구조물에 대응되는 구조물이 형성되지 않을 수 있다.
상기 기판(200) 상에, 상기 비트 라인 구조물, 상기 코어/페리 게이트 전극 구조물 및 상기 스크라이브 라인(SCL)을 덮는 제2 층간 절연막(245)을 형성할 수 있다. 상기 제2 층간 절연막(245)은 절연물(예를 들면, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물)을 포함할 수 있다.
도 10a 및 도 10b를 참조하면, 상기 제2 층간 절연막(245) 및 상기 제1 층간 절연막(225)을 패터닝하여 상기 제2 불순물 영역들(218b)을 각각 노출시키는 제2 콘택 홀들(250)을 형성할 수 있다. 상기 제2 콘택 홀들(250)은 상기 셀 영역(CLR)에서 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 셀 영역(CLR)에서 상기 제2 콘택 홀들(250)은 마스크를 이용하는 포토 공정으로 형성되는데, 상기 포토 공정은 상기 스크라이브 라인(SCL)에 형성된 포토 키(도 5를 참조)를 노출시켜 상기 마스크를 포토 키와 정렬시킨 후, 수행될 수 있다. 상기 스크라이브 라인(SCL)의 포토 키를 노출시키는 동안 상기 스크라이브 라인(SCL) 및 상기 코어/페리 영역(CPR)의 제1 및 제2 구조물들(210a, 220a)이 노출될 수 있다. 예를 들어, 상기 제2 층간 절연막(245)이 산화물을 포함하고, 상기 제1 구조물(210a)은 소자 분리 패턴(210)과 유사한 구조물로 산화물을 포함하는 경우, 상기 제2 콘택 홀(250)을 형성하는 동안 상기 노출된 제1 구조물(210a)이 식각되고, 상기 스크라이브 라인(SCL) 및 상기 코어/페리 영역(CPR)에 제2 개구들(250a)이 생성될 수 있다. 상기 제2 개구들(250a)은 다양한 단면 형상을 가질 수 있다.
도 10a 및 도 10b에 따르면, 상기 제2 개구들(250a) 각각은 홀 구조를 갖는 것으로 도시하였으나, 상기 제2 개구들(250a) 각각은 일 방향으로 연장하는 라인 구조를 가질 수 있으며, 평면적으로 볼 때, 원형(또는 타원형) 또는 다각면으로 다양한 구조를 가질 수 있다.
본 실시예에서는 상기 스크라이브 라인(SCL) 및 상기 코어/페리 영역(CPR)에 상기 상기 제2 개구들(250a)이 포토 공정하는 동안 생성되는 것을 설명하고 있으나, 도 10a 및 도 10b이 형성된 구조물들에 대한 전기적(전기적 평가 패턴) 및 기계적 측정(계측 사이트) 등을 위하여 보조 구조물을 노출시키는 동안, 상기 제2 개구들(250a)이 생성될 수 있다.
도 11a 및 도 11b를 참조하면, 상기 제2 콘택 홀들(250)을 제2 도전물로 매립하여 상기 제2 불순물 영역(218b)과 전기적으로 연결되는 제2 콘택 플러그들(255)을 형성할 수 있다. 상기 제2 도전물은 불순물이 도핑된 실리콘, 텅스텐/구리와 같은 금속 및 티타늄 질화물과 같은 금속 화합물 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 콘택 홀들(250)을 상기 제2 도전물로 채우는 동안 상기 제2 개구(250a)도 상기 제2 도전물로 채워져 제2 더미 패턴(255a)을 형성될 수 있다. 상기 제2 더미 패턴(255a)은 플로팅 상태일 수 있다. 일 측면에 따르면, 상기 제2 더미 패턴(255a)은 상기 제1 및 제2 층간 절연막들(225, 245)을 관통하는 기둥 형상일 수 있다. 다른 측면에 따르면, 상기 제2 더미 패턴(255a)은 제1 및 제2 층간 절연막들(225, 245)을 관통하는 기둥부와 상기 기둥부 상에 연결되는 덮개부를 포함할 수 있다. 이 경우, 상기 제2 더미 패턴(255a)의 단면은 T자 형상을 가질 수 있다.
일 측면에 따르면, 상기 제2 더미 패턴(255a)는 상기 제2 개구(250a)를 완전하게 매립하여, 상기 제2 개구(250a)와 대응되는 구조를 가질 수 있다. 다른 측면에 따르면, 상기 제2 더미 패턴(255a)는 상기 제2 개구(250a)의 일부만을 덮어, 상기 제2 개구(250a)보다 작은 크기의 상이한 구조를 가질 수 있다. 또 다른 측면에 따르면, 상기 제2 더미 패턴(255a)는 상기 제2 개구(250a)를 덮고 상기 제1 층간 절연막(225) 일부를 덮어, 상기 제2 개구(250a)보다 큰 크기의 상이한 구조를 가질 수 있다.
도 12a 및 도 12b를 참조하면, 상기 제2 콘택 플러그들(255) 각각에 연결되는 커패시터들(CAP)을 형성할 수 있다. 상기 커패시터들(CAP)은 상기 셀 영역(CLR)에 형성될 수 있다.
보다 구체적으로 설명하면, 상기 제2 콘택 플러그들(255)을 덮는 제3 층간 절연막(도시되지 않음)을 형성한 후, 상기 제3 층간 절연막을 식각하여 상기 제2 콘택 플러그들(255)을 각각 노출시키는 홀들(도시되지 않음)을 형성할 수 있다. 상기 홀들이 형성된 제3 층간 절연막 상에 컨포멀하게 제1 전극막(도시되지 않음)을 형성할 수 있다. 상기 제1 전극막은 상기 홀들을 매립하지 않을 수 있다. 상기 제1 전극막이 형성된 홀들은 희생막(도시되지 않음)으로 채울 수 있다. 상기 제3 층간 절연막의 상부면이 노출되도록 상기 희생막 및 상기 제1 전극막을 식각하여, 실린더 형상의 제1 전극들(262)을 형성할 수 있다. 상기 제1 전극들(262)을 형성한 후, 상기 희생막 및 상기 제3 층간 절연막을 제거할 수 있다. 선택적으로, 상기 제1 전극들(262)의 종횡비가 커 쓰러지는 것을 방지하기 위하여 서포터 링들(supporter rings, 도시되지 않음)을 더 형성할 수 있다.
상기 제1 전극들(262)의 내측벽들 및 외측벽들 상에 컨포멀하게 유전막(264)을 형성할 수 있다. 상기 유전막(264)이 형성된 상기 제1 전극들(262) 내부 및 외부를 채우는 제2 전극들(266)을 형성할 수 있다. 이로써, 제1 전극(262), 유전막(264) 및 제2 전극(266)을 각각 포함하는 커패시터들(CAP)을 형성할 수 있다.
도 13a 및 도 13b를 참조하면, 상기 커패시터들(CAP)의 제2 전극들(266)을 연결하는 플레이트 전극막(270)을 형성할 수 있다. 상기 플레이트 전극막(270)은 실리콘 게르마늄을 포함할 수 있다.
상기 스크라이브 라인(SCL)에서 상기 비트 라인 구조물 또는 상기 코어/페리 게이트 전극 구조물에 대응되는 구조물이 형성되지 않음(도 9a 및 도 9b 참조)으로 인하여 발생된, 상기 셀 영역(CLR) 및 상기 코어/페리 영역(CPR)과의 단차(260)가 발생될 수 있다. 상기 단차(260)은 상기 제1 방향(DR1)으로 연장하는 라인 형상을 가질 수 있다. 상기 단차(260)를 상기 플레이트 전극막(270)에 포함된 물질로 매립되어 제3 더미 패턴(270a)을 형성할 수 있다. 상기 제3 더미 패턴(270a)은 플로팅 상태일 수 있다.
일 측면에 따르면, 상기 제3 더미 패턴(270a)는 상기 단차(260)를 완전하게 매립하여, 상기 단차(260)와 대응되는 구조를 가질 수 있다. 다른 측면에 따르면, 상기 제3 더미 패턴(270a)는 상기 단차(260) 의 일부만을 덮어, 상기 단차(260)보다 작은 크기의 상이한 구조를 가질 수 있다. 또 다른 측면에 따르면, 상기 제3 더미 패턴(270a)는 상기 단차(260)를 덮고 상부로 돌출된 구조를 가질 수 있다.
도 14a 및 도 14b를 참조하면, 상기 플레이트 전극막(270)이 형성된 기판(200) 상에 제4 층간 절연막(275)을 형성할 수 있다. 이어서, 상기 제4 층간 절연막(275)의 상부면을 연마할 수 있다.
전술한 바와 같이 상기 셀 영역(CLR)에서 상기 커패시터들(CAP) 및 상기 비트 라인들(240)이 형성되는 반면, 상기 스크라이브 라인(SCL)에서는 커패시터들(CAP) 및 상기 비트 라인들(240)이 형성되지 않아, 상기 셀 영역(CLR) 및 상기 스크라이브 라인(SCL) 사이에서 단차(260)가 매우 클 수 있다. 본 실시예에 따라 상기 제3 더미 패턴(270a)을 상기 비트 라인들(240) 사이 즉, 스크라이브 라인(SCL)에 형성함으로써, 상기 셀 영역(CLR)과 상기 코어/페러 영역과 상기 스크라이브 라인(SCL) 사이의 단차(260)를 감소시킬 수 있다.
따라서, 상기 제4 층간 절연막(275)의 두께를 상기 제3 더미 패턴(270a)의 높이만큼 감소시킬 수 있어, 공정 단가가 개선되고 생산성이 향상되며, 상기 제4 층간 절연막(275)을 연마한 후, 상기 제4 층간 절연막(275)의 두께 산포가 개선될 수 있다.
도 15는 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 15를 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 및/또는 인터페이스(1140)은 본 발명의 실시예들에 따라 제조된 반도체 소자를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 16은 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 메모리 카드를 간략히 도시한 블록도이다.
도 16을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 반도체 소자를 포함하는 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
105: 제1 패턴
110: 제2 패턴
115: 제1 개구
120: 제2 개구
125: 더미 패턴
130: 제3 물질막
140: 제3 패턴

Claims (19)

  1. 두 개의 제1 영역들 및 그 사이에 배치되는 제2 영역을 포함하는 기판을 마련하고;
    상기 제1 영역들 각각에 제1 패턴들을 형성하되, 상기 제1 패턴들에 의해 상기 제2 영역에서 상기 기판 및 상기 제1 패턴들로 한정되는 단차부가 발생하며;
    상기 제1 영역들 상에 각각 제2 패턴들을 형성하되, 상기 제2 패턴들을 형성하는 동안 상기 제2 영역의 단차부에 더미 패턴을 형성하고; 그리고
    상기 제2 패턴들 및 상기 더미 패턴이 형성된 기판 상에 물질막을 덮는 것을 포함하되,
    상기 더미 패턴은 상기 제2 패턴들 내 포함된 물질과 동일한 물질을 포함하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 물질막의 상부면을 연마하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  4. 두 개의 셀 영역들 및 그 사이에 배치되는 주변 영역을 포함하는 기판을 마련하고;
    상기 셀 영역들 각각에 하부 구조물들을 형성하되, 상기 하부 구조물들에 의해 상기 주변 영역에서 상기 기판 및 상기 하부 구조물들로 정의되는 제1 단차부가 발생하며,
    상기 셀 영역들에 형성된 하부 구조물들 상에 상기 하부 구조물들과 전기적으로 분리되면서 제1 전극, 유전막 및 제2 전극을 각각 포함하는 커패시터들을 형성하고;
    상기 셀 영역들에 상기 커패시터들의 제2 전극들을 전기적으로 연결하는 플레이트 전극을 형성하되, 상기 플레이트 전극을 형성하는 동안 상기 제1 단차부에 제1 더미 패턴을 형성하고; 그리고,
    상기 플레이트 전극 및 제1 더미 패턴이 형성된 기판 상에 절연막을 덮는 것을 포함하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 제1 더미 패턴은 상기 플레이트 전극 내 포함된 물질과 실질적으로 동일한 물질을 포함하는 반도체 소자의 제조 방법.
  6. 제4항에 있어서,
    상기 하부 구조물들은 소자 분리 패턴, 트랜지스터 및 비트 라인 중 적어도 하나를 포함하는 반도체 소자의 제조 방법.
  7. 제4항에 있어서,
    상기 절연막을 연마하는 것을 더 포함하는 반도체 소자의 제조 방법.
  8. 제4항에 있어서,
    상기 주변 영역에 보조 구조물을 형성하고;
    상기 보조 구조물을 노출시켜, 상기 셀 영역들에 제1 하부 구조물을 형성하는 동안, 상기 주변 영역에 제1 개구가 생성되고; 및
    상기 제1 개구는 상기 셀 영역들의 제2 하부 구조물을 형성하는 동안 채워져 제2 더미 패턴을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 개구는 홀 또는 라인 구조로 형성되는 반도체 소자의 제조 방법.
  10. 제8항에 있어서,
    상기 제2 더미 패턴은 상기 제1 개구를 완전하게 매립하여, 상기 제1 개구의 형상에 대응되는 반도체 소자의 제조 방법.
  11. 제8항에 있어서,
    상기 제2 더미 패턴은 상기 제1 개구의 일부에 형성되는 반도체 소자의 제조 방법.
  12. 제8항에 있어서,
    상기 제2 더미 패턴은 상기 제1 개구를 완전하게 매립하고 상부로 돌출된 구조를 갖는 반도체 소자의 제조 방법.
  13. 제8항에 있어서,
    상기 보조 구조물은, 포토 키, 전기적 평가 패턴 및 계측 사이트 중 적어도 하나를 포함하는 반도체 소자의 제조 방법.
  14. 제4항에 있어서,
    상기 주변 영역에 포토 공정에 사용되는 포토 키를형성하고;
    상기 셀 영역들 및 상기 주변 영역에, 액티브 패턴들을 정의하는 소자 분리 패턴을 형성하고;
    상기 셀 영역들의 액티브 패턴들을 가로지르는 게이트 전극과, 제1 및 제2 불순물 영역들을 각각 포함하는 트랜지스터들을 형성하고;
    상기 트랜지스터들이 형성된 상기 셀 영역들 및 상기 주변 영역 상에 제1 층간 절연막을 형성하고;
    상기 주변 영역의 포토 키를 노출시키되, 상기 포토 키를 노출시키는 동안 상기 주변 영역의 소자 분리 패턴의 적어도 일부가 노출되고;
    상기 포토 키를 이용한 포토 공정으로 상기 셀 영역들의 제1 층간 절연막을 패터닝하여, 상기 트랜지스터들의 제1 불순물 영역들을 각각 노출시키는 제1 콘택 홀들을 형성하되, 상기 제1 콘택 홀들을 형성하는 동안 상기 주변 영역의 노출된 소자 분리 패턴이 식각되어 제1 개구가 생성되며; 및
    상기 제1 콘택 홀들 및 상기 제1 개구를 각각 제1 도전막으로 채워, 제1 콘택 플러그들 및 제2 더미 패턴을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 트랜지스터들을 형성하는 것은:
    상기 셀 영역들의 액티브 패턴들을 가로지르는 리세스들을 형성하고;
    상기 리세스들 내측에 컨포멀하게 게이트 절연막을 형성하고;
    상기 게이트 절연막이 형성된 리세스들 각각의 하부를 채우는 상기 게이트 전극을 형성하고;
    상기 리세스들 각각의 상부를 채우는 캡핑 패턴들을 형성하고; 그리고,
    상기 캡핑 패턴들 각각의 양측에 노출된 액티브 패턴들로 불순물을 주입하여 상기 제1 및 제2 불순물 영역들을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  16. 제14항에 있어서,
    상기 셀 영역에, 상기 제1 콘택 플러그들을 전기적으로 연결하는 비트 라인들을 형성하고;
    상기 비트 라인들이 형성된 셀 영역들 및 상기 주변 영역을 덮는 제2 층간 절연막을 형성하고;
    상기 주변 영역의 포토 키를 노출시키고;
    상기 포토 키를 이용한 포토 공정으로 상기 제1 및 제2 층간 절연막들을 패터닝하여 상기 트랜지스터들의 제2 불순물 영역들을 각각 노출시키는 제2 콘택 홀들을 형성하되, 상기 제2 콘택 홀들을 형성하는 동안 상기 주변 영역에 더미 홀이 형성되며; 그리고,
    상기 제2 콘택 홀들 및 상기 더미 홀을 각각 제2 도전막으로 채워, 제2 콘택 플러그들 및 제3 더미 패턴을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 제2 더미 패턴은, 상기 제1 및 제2 층간 절연막들을 관통하는 기둥 형상을 갖는 반도체 소자의 제조 방법.
  18. 제16항에 있어서,
    상기 제2 더미 패턴은 상기 제1 및 제2 층간 절연막들을 관통하는 기둥부 및 상기 기둥부와 연결되는 덮개부를 포함하며, T자의 단면을 갖는 반도체 소자의 제조 방법.
  19. 제16항에 있어서,
    상기 주변 영역은 상기 셀 영역들로 전기적 신호를 전달하는 전달하는 코어/페리 영역을 포함하되,
    상기 비트 라인들이 상기 셀 영역들에 형성되는 동안, 상기 코어/페리 영역에 코어/페리 게이트 전극을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
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