CN114975450A - 半导体存储装置及其制作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 36
- 239000003990 capacitor Substances 0.000 claims abstract description 96
- 239000000758 substrate Substances 0.000 claims abstract description 75
- 238000000034 method Methods 0.000 claims description 41
- 239000000463 material Substances 0.000 claims description 13
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 10
- 239000011295 pitch Substances 0.000 claims description 10
- 239000003989 dielectric material Substances 0.000 claims description 7
- 238000009413 insulation Methods 0.000 claims description 6
- 238000012360 testing method Methods 0.000 claims description 3
- 238000003860 storage Methods 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 5
- 230000015654 memory Effects 0.000 description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 238000000151 deposition Methods 0.000 description 12
- 230000008021 deposition Effects 0.000 description 11
- 230000002093 peripheral effect Effects 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000004931 aggregating effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- -1 silicon carbide nitride Chemical class 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Manufacturing & Machinery (AREA)
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Abstract
本发明公开了半导体存储装置及其制作方法，半导体存储装置包括衬底、多个电容结构、应力绝缘层以及至少一介面层。电容结构相互分隔地设置在衬底上，并包括多个电容。应力绝缘层设置在衬底上，覆盖电容结构。介面层设置于应力绝缘层内，介于任两相邻的电容结构之间，其中，介面层的端部高于各电容结构的顶面。于此，可借助介面层的设置调节衬底的应力型态，进而达到消除多余应力的效果，以强化装置的结构可靠性。
Description
技术领域
本发明系关于一种半导体存储装置及其制作方法，特别是一种动态随机存储器(dynamic random access memory,DRAM)装置及其制作方法。
背景技术
现代电子产品中，存储器扮演着不可或缺的重要的角色。存储器除了用来存储使用者的数据，也负责存放中央处理器所执行的程序码以及运算过程中须暂时保存的信息。存储器可分为易失性存储器(volatile memory)与非易失性存储器(non-volatilememory)。常见的易失性存储器包括动态随机存储器(dynamic random access memory,DRAM)和静态随机存储器(static random access memory,SRAM)，其数据会在断电后消失，而必须在下次供电时重新输入。
动态随机存取内存是许多电子产品中不可或缺的关键组件,系由数目庞大的存储单元(memory cell)聚集形成一数组区，用来储存数据，而每一存储单元可由一金属氧化半导体(metal oxide semiconductor,MOS)晶体管与一电容(capacitor)串联组成。随着DRAM的积集度提高，各存储单元内与各存储单元之间的电性连接的建置益发困难。同时，各存储单元内的晶体管组件与电容组件因产品需求或/及存储单元密度等考虑而有许多不同的结构设计。因此，如何开发能维持性能的DRAM装置与其制作工艺一直是本领域所持续努力的技术方向。
发明内容
本发明目的在于提供一种半导体存储装置及其制作方法，系在相互分隔的电容结构之间设置应力绝缘层，并使得所述应力绝缘层内可产生高于所述电容结构顶面的界面层。于此，可借助界面层的设置调节衬底的应力型态，进而达到消除多余应力的效果，以强化装置的结构可靠性。
本发明一实施例提供的一种半导体存储装置，包括衬底、多个电容结构、应力绝缘层以及至少一介面层。各所述电容结构相互分隔地设置在所述衬底上，并包括多个电容。所述应力绝缘层设置在衬底上，覆盖所述电容结构。所述介面层设置于所述应力绝缘层内，介于任两相邻的所述电容结构之间，其中，所述介面层的端部高于各所述电容结构的顶面。
本发明一实施例提供的一种半导体存储装置的制作方法，包括以下步骤。首先，提供衬底，在所述衬底上形成多个电容结构，各所述电容结构相互分隔地设置在所述衬底上并包括多个电容。在所述衬底上形成应力绝缘层，覆盖所述电容结构。于所述应力绝缘层内形成至少一介面层，所述至少一介面层介于任两相邻的所述电容结构之间，其中，所述至少一介面层的端部高于各所述电容结构的顶面。
附图说明
图1所绘示为根据本发明第一实施例之半导体存储装置的制作方法的步骤示意图。
图2至图3所绘示为根据本发明第二实施例之半导体存储装置的制作方法的步骤示意图，其中：图2为半导体存储装置于形成应力绝缘层后的剖面示意图；以及图3为半导体存储装置于进行平坦化制作工艺后的剖面示意图。
图4至图5所绘示为根据本发明第三实施例之半导体存储装置的制作方法的步骤示意图，其中：图4为半导体存储装置于形成应力绝缘层后的剖面示意图；以及图5为半导体存储装置于进行平坦化制作工艺后的剖面示意图。
图6所绘示为根据本发明第四实施例之半导体存储装置的制作方法的步骤示意图。
其中，附图标记说明如下：
10、20、30、40 半导体存储装置
100 基底
101 存储区
102 周边区
105 浅沟槽隔离
120 字线
121 栅极介电层
123 栅极电极层
125 盖层
130 晶体管
140 接触插塞
150 电容
151 半导体层
153 导电层
155 绝缘层
160 电容结构
180 绝缘层
181 接缝
190 电介质层
191 顶面
280 绝缘层
281 接缝
283 介面层
283a 端部
290 电介质层
291 顶面
380 绝缘层
383 介面层
383a 端部
390 电介质层
391 顶面
480 绝缘层
483 第一介面层
485 第二介面层
490 电介质层
g1、g2 间隔
H1、H2、H3 高度
S1、S2、S3 间距
W2、W3 底面宽度
θ1 尖角
θ2、θ3 夹角
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。熟习本发明所属领域的技术人员能在不脱离本发明的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
请参照图1，所绘示者为本发明第一实施例中，半导体存储装置10的制作方法的步骤示意图。所述半导体存储装置10例如是一动态随机存储器装置，其包含有至少一晶体管元件130以及至少一电容150，以作为DRAM阵列中的最小组成单元(memory cell)并接收来自于位线(bit line,BL,未绘示)及字线(word line,WL)120的电压信号。
细部来说，半导体存储装置10包含衬底100，例如是一硅衬底、含硅衬底(如SiC、SiGe)或硅覆绝缘(silicon-on-insulator,SOI)衬底等，衬底100上还包括存储区(cellregion)101以及位于存储区101至少一侧的周边区(periphery region)102。在本实施例中，系于衬底100上设置两存储区101，其间由周边区102分隔两存储区101，如图1所示，但本领域者应可轻易理解存储区101、周边区102的具体设置数量与位置皆可依据实际元件需求调整，不以图1所示者为限。衬底100内形成有至少一浅沟槽隔离shallow trenchisolation,STI)105，而定义出多个主动区(active area,AA,未绘示)。其中，各浅沟槽隔离的制作工艺例如是先利用蚀刻方式而于衬底100中形成多个沟槽(未绘示)，再于所述些沟槽中填入一绝缘材料，所述绝缘材料例如包含氧化硅(SiOx)、氮化硅(SiN)或氮氧化硅(SiCN)等，但并不以此为限。并且，衬底100的两存储区101内还形成有多条埋藏式字线(buried word line,BWL)120，相互平行地沿着一方向延伸，并与各所述主动区与浅沟槽隔离105交错，如此，各埋藏式字线120的一部分可埋设在浅沟槽隔离105内，而另一部分则会埋设在各所述主动区内，如图1所示。
具体来说，各埋藏式字线120至少包含栅极介电层121例如包含氧化硅，栅极电极层123例如包含钨(tungsten,W)、铝(aluminum,Al)或铜(copper,Cu)等低阻质金属材质，以及盖层125例如包含氮化硅、氮氧化硅(SiON)、氮碳化硅等绝缘材料。其中，栅极介电层121、栅极电极层123与盖层125的形成方式可通过先于衬底100内形成多个沟槽(未绘示)，再利用沉积、蚀刻与平坦化(planarization)等制作工艺，在所述沟槽内依序形成覆盖所述沟槽整体表面的栅极介电层121以及填满所述沟槽下半部的栅极电极层123，然后在回蚀刻后，再形成填满所述沟槽上半部的盖层125，并使盖层125切齐于衬底100表面。在本实施例中，各埋藏式字线120与其两侧衬底100内的掺杂区还可进一步构成晶体管130。
接着，在衬底100上形成电介质层110以及多个电容结构160。各电容结构160相互分隔地形成在衬底100上并进一步包含多个电容150，其中，电容150是通过位于电介质层110内的多个接触插塞140以及形成在衬底100表面的一金属硅化物层(silicide layer,未绘示)而分别电连接至各晶体管130两侧的所述掺杂区，如图1所示。由此，各电容150可作为存储节点(storage node,SN)，而与衬底100内的各晶体管130共同构成存储器单元，而组成DRAM阵列。具体来说，各电容150包含依序堆叠的下电极(bottom electrode)层(未绘示)、电容介电层(未绘示)例如包含氧化铪(hafnium oxide,HfO2)等介电常数大于4的介电材料，以及上电极层(未绘示)。其中，各电容150的所述上电极层、所述下电极层例如都可包含钨、钛(titanium,Ti)、氮化钛(titanium nitride,TiN)、钽(tantalum,Ta)、氮化钽(tantalum nitride,TaN)以及铝(aluminum,Al)等导电材料，但不以此为限。需注意的是，本实施例的所述下电极层、所述电容介电层与所述上电极层虽都是以共型地覆盖于衬底100上方的支撑结构(未绘示)上作为实施样态为例，但其具体设置形式并不局限于此，而可视产品需求任意调整。举例来说，在另一实施例中，也可选择使所述下电极层具有垂直柱状结构，或者，可使所述电容介电层在覆盖各所述下电极之余，还进一步填满各下电极之间的空隙，而使后续形成的上电极可整体地覆盖全部的所述下电极(未绘示)，但不以此为限。
各电容结构160还包括依序堆迭于各电容150上方的堆叠层结构，其制作方法包括但不限于以下步骤。首先，进行至少一沉积制作工艺，例如是一化学气相沉积(chemicalvapor deposition,CVD)制作工艺或是一物理气相沉积(physical vapor deposition,PVD)制作工艺，以在各电容150上方依序形成半导体层151其例如是包含多晶硅(polysilicon)或硅锗(silicon germanium,SiGe)等半导体材质，导电层153其例如是包含钨或铜等低阻质的金属材质，以及绝缘层155其例如包含氧化硅等介电材质，但不以此为限。在本实施例中，半导体层151例如是覆盖在衬底100与各电容150上，以直接接触电容150，并且进一步充填于各电容150之间的空隙，而后续形成的导电层153与绝缘层155，则是共型地位在半导体层151上。其中，所述堆叠层结构的半导体层151、导电层153与绝缘层155不仅覆盖所有电容150，还会进一步往存储区101两侧的周边区102延伸，需透过掩模层(未绘示)的覆盖下进行一蚀刻制作工艺，部分移除位在周边区102的所述堆叠层结构，如此，以制得电容结构160，如图1所示。需注意的是，相邻的两电容结构160之间通过间距(spacing)S1相互分隔，间距S1在平行于衬底100表面的方向(以下简称为水平方向)上的距离例如系约等于电容结构160在垂直于衬底100表面的方向(以下简称为垂直方向)上的高度H1，但不以此为限。
后续，继续于衬底100上形成绝缘层180与电介质层190，其中，绝缘层180例如包括氧化硅等材质，系覆盖于各电容结构160上并进一步填满相邻电容结构160之间的空间。由此，即完成本实施例的半导体存储装置10的制作工艺。需注意的是，本实施例的绝缘层180系透过沉积制作工艺形成，然而，受限于电容结构160的高纵宽比，当绝缘层180沉积于相邻的两电容结构160之间时，容易于间距S1上方产生接缝(seam)181，并且，后续形成的电介质层190则会在接缝181上方具有相对凹陷的顶面191，如图1所示。而后，需操作至少一平坦化制作工艺平坦化电介质层190的顶面191，并且，进一步去除绝缘层180的接缝181。然而，在某些情况下，接缝181的延伸范围较大，例如在所述垂直方向上可延伸至靠近各电容结构160顶面的高度(如图1所示)，而无法通过所述平坦化制作工艺完全去除，因此，可能会对半导体存储装置10的结构可靠性造成严重的负面影响。
本领域者应可轻易了解，本发明的半导体存储装置也可能以其他方式形成而具有其他特征，并不限于前述的步骤与结构。下文将进一步针对本发明半导体存储装置及其制作方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
请参照图2至图3，其绘示本发明第二实施例中的半导体存储装置20的制作方法。本实施例的前段步骤大体上与前述第一实施例相同，于此不在赘述。本实施例的制作工艺与前述第一实施例的主要差异在于，本实施例是通过等离子体增强正硅酸乙酯淀积二氧化硅(plasma-enhanced tetraethoxysilane,PETEOS)制作工艺来制备绝缘层280，并且，相邻电容结构160之间具有相对较大的间距S2，其中，间距S2在所述水平方向上的数值例如是大于电容结构160在所述垂直方向上的高度H1，优选地系约大于1.5倍的高度H1。
细部来说，如图2所示，于电容结构160形成后，进行等离子体增强正硅酸乙酯淀积二氧化硅制作工艺，于衬底100上形成绝缘层280，其例如包括氧化硅等电介质材质，然后，再形成电介质层290，其同样具有相对凹陷的顶面291。需特别说明的是，当绝缘层280快速地沉积于相邻的两电容结构160之间的间距S2时，同样容易于间距S2上方产生接缝281，然而，相对较大的间距S2可有效地缩减接缝281形成的范围，优选地系形成在高于电容结构160的高度H1的位置，如图2所示。另一方面，相对较大的间距S2可初步补偿快速沉积绝缘层280时、来自于衬底100的应力反冲，因而可在绝缘层280内形成介面层283，介面层283具有相同于绝缘层280、但密度相对较大的电介质材质。
需注意的是，介面层283系形成于相邻的两电容结构160之间，位在接缝281的下方，且例如具有如图2所示的三角形状，如此，介面层283的端部283a可呈现尖角θ1，其例如系小于介面层283底部的两夹角θ2。其中，夹角θ2例如是指介面层283的侧边与衬底100表面之间所夹设出的角度，例如是约为45±5度至45±10度，但不以此为限。优选地，介面层283的端部283a可高于各电容结构160的顶面，使得介面层283在所述垂直方向上的高度H2可大于电容结构的高度H1，例如系约为高度H1的1.3至1.5倍，但仍小于两电容结构160之间的间距S2。此外，另需注意的是，介面层283不直接接触两侧的电容结构160，并通过间隔g1而与两侧的电容结构160相互间隔，如图2所示，以避免对电容结构160造成任何影响。
后续，如图3所示，进行平坦化制作工艺，移除电介质层290上相对凹陷的顶面291，整体性地平坦化电介质层290与绝缘层280的顶面，由此，即完成本实施例的半导体存储装置20的制作工艺。此后，还可进行另一平坦化制作工艺(未绘示)，进一步去除绝缘层280的接缝281。
本实施例的制作方法，系通过等离子体增强正硅酸乙酯淀积二氧化硅制作工艺快速地将绝缘层280沉积于相邻的两电容结构160之间相对较大的间距S2，如此，可有效地缩减接缝281形成的范围，并且将接缝281形成的位置限定在高于电容结构160的高度H1的位置，以便于在后续的制作中借助平坦化制作工艺完全去除接缝281。此外，相对较大的间距S2可初步补偿快速沉积绝缘层280时、来自于衬底100的应力反冲，因而可在绝缘层280内形成材质相同、密度相对较大的介面层283，其例如具有图2所示的三角形状，但并不限于此。在此设置下，绝缘层280可作为应力绝缘层，以缓冲衬底100上没有完全消除的应力，减缓来自于衬底100的应力反冲对半导体存储装置20所造成的影响，进而提升半导体存储装置20的结构可靠性。
此外，本领域者应可轻易理解，在一优选实施例中，还可选择性地于所述等离子增强四乙氧基硅烷制作工艺进行前，额外进行应力测试制作工艺，量测衬底100的应力形态，并依据衬底100的应力形态，使绝缘层280包括不同的材质选择。举例来说，当衬底100具有压缩应力形态，则需要通过绝缘层280额外施加伸张应力进行缓冲。另一方面，当衬底100具有伸张应力形态，则需要通过绝缘层280额外施加压缩应力进行缓冲。如此，绝缘层280可包括其他合适的材质如氮化硅等，以因应衬底100的应力形态而提供伸张应力或压缩应力，但不以此为限。
请参照图4至图5，其绘示本发明第三实施例中的半导体存储装置30的制作方法。本实施例的前段步骤大体上与前述第一实施例或前述第二实施例相同，于此不在赘述。本实施例的制作工艺与前述实施例的主要差异在于，本实施例中，相邻电容结构160之间具有相对较大的间距S3，优选地，间距S3在所述水平方向上的数值例如系大于约2倍的电容结构160的高度H1。
细部来说，本实施例同样系进行等离子体增强正硅酸乙酯淀积二氧化硅制作工艺，于衬底100上形成绝缘层380，其例如包括氧化硅等电介质材质，然后，再形成电介质层390，其同样具有相对凹陷的顶面391。需特别说明的是，当绝缘层380快速地沉积于相邻的两电容结构160之间的间距S3时，相对较大的间距S3可进一步优化绝缘层380的沉积品质，可有效地避免接缝的产生。同时，相对较大的间距S3可初步补偿快速沉积绝缘层380时、来自于衬底100的应力反冲，因而可在绝缘层380内形成材质相同、密度相对较大的介面层383，其例如具有图4所示的梯形形状，但并不限于此。
在本实施例中，介面层383同样系形成于相邻的两电容结构160之间，然而，因介面层383具有梯形形状，其端部383a系呈一平面，而顶部的两夹角(例如是指介面层383的侧边与衬底100表面之间所夹设出的角度)θ3同样系约为45±5度至45±10度，但不以此为限。优选地，介面层383的端部383a可高于各电容结构160的顶面，使得介面层383在所述垂直方向上的高度H3可大于电容结构的高度H1，例如系约为高度H1的1.8至2倍，但仍小于两电容结构160之间的间距S3。此外，另需注意的是，介面层383不直接接触两侧的电容结构160，并通过间隔g2而与两侧的电容结构160相互间隔，如图4所示，以避免对电容结构160造成任何影响。
后续，如图5所示，进行平坦化制作工艺，移除电介质层390上相对凹陷的顶面391，整体性地平坦化电介质层390与绝缘层380的顶面，由此，即完成本实施例的半导体存储装置30的制作工艺。在此设置下，绝缘层380同样可作为应力绝缘层，缓冲衬底100上没有完全消除的应力，减缓来自于衬底100的应力反冲对半导体存储装置30所造成的影响，进而提升半导体存储装置30的结构可靠性。此外，在本实施例中，也可进一步于所述等离子增强四乙氧基硅烷制作工艺进行前，额外进行应力测试制作工艺，量测衬底100的应力形态，并依据衬底100的应力形态(压缩应力形态或伸张应力形态)，使绝缘层380可包括其他合适的材质如氮化硅等，以因应衬底100的应力形态而提供伸张应力或压缩应力，但不以此为限。
由此，本实施例的制作方法不仅可有效地避免接缝的产生，省略后续的平坦化制作工艺，还可借助相对较大的间距S3初步补偿快速沉积绝缘层380时、来自于衬底100的应力反冲，因而可在绝缘层380内形成材质相同、密度相对较大的介面层383，其例如具有图4所示的梯形形状，以作为所述应力绝缘层，缓冲衬底100上没有完全消除的应力，减缓来自于衬底100的应力反冲对半导体存储装置30所造成的影响，进而提升半导体存储装置30的结构可靠性。
请参照图6，其绘示本发明第四实施例中的半导体存储装置40的制作方法。本实施例的前段步骤大体上与前述第二实施例或前述第三实施例相同，于此不在赘述。本实施例的制作工艺与前述实施例的主要差异在于，本实施例中，任相邻电容结构160之间可具有互不相同的第一间距与第二间距，例如是间距S2、间距S3，间距S2、间距S3在所述水平方向上的数值皆大于电容结构160的高度H1。
细部来说，本实施例同样系进行等离子体增强正硅酸乙酯淀积二氧化硅制作工艺，于衬底100上形成绝缘层480，其例如包括氧化硅等电介质材质，然后，再形成电介质层490。需注意的是，绝缘层480快速地沉积于相邻的两相邻电容结构160之间的间距S2、间距S3时，可因应不同的应力补偿而在绝缘层480内形成材质相同、密度相对较大的第一介面层483、第二介面层485，分别位在间距S2、间距S3上，如图6所示，但并不限于此。其中，第一介面层483例如具有三角形状，而第二介面层485例如具有梯形形状，第一介面层483在所述水平方向上的底面宽度W2、在所述垂直方向上的高度H2皆不同于第二介面层485的底面宽度W3、高度H3，不过，第一介面层483的底面宽度W2、第二介面层485的底面宽度W3皆大于电容结构160在所述垂直方向上的高度H1，例如是分别约大于高度H1的1.5倍、2倍以上，但不以此为限。
后续，还可进行平坦化制作工艺(未绘示)，进一步移除电介质层490上相对凹陷的顶面(未绘示)，整体性地平坦化电介质层490与绝缘层480的顶面，由此，即完成本实施例的半导体存储装置40的制作工艺。本实施例的制作方法，同样可有效地避免或缩减接缝的产生，还可借助相对较大的间距S2、间距S3补偿快速沉积绝缘层480时、来自于衬底100的应力反冲，因而可在绝缘层480内形成材质相同、密度相对较大的第一介面层483、第二介面层485，其分别位在间距S2、间距S3上、具有三角形状或梯形形状，以作为所述应力绝缘层，缓冲衬底100上没有完全消除的应力，减缓来自于衬底100的应力反冲对半导体存储装置40所造成的影响，进而提升半导体存储装置40的结构可靠性。
整体而言，本发明的制作工艺是利用等离子体增强正硅酸乙酯淀积二氧化硅制作工艺、并配合于相邻电容结构之间形成相对较大的间距，有效地缩减接缝于绝缘层内产生的范围，或是避免于所述绝缘层内产生接缝。同时，本发明的制作工艺还可借助相对较大的间距补偿快速沉积所述绝缘层时、来自于衬底的应力反冲，因而可在所述绝缘层内形成材质相同、密度相对较大的介面层，其例如具有三角形状或梯形形状，以作为应力绝缘层缓冲所述衬底上没有完全消除的应力，减缓所述应力反冲对半导体存储装置所造成的影响，进而提升所述半导体存储装置的结构可靠性。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (20)
1.一种半导体存储装置，其特征在于，包括：
衬底；
多个电容结构，相互分隔地设置在所述衬底上，各所述电容结构包括多个电容；
应力绝缘层，设置在所述衬底上，覆盖所述电容结构；以及
至少一介面层，设置于所述应力绝缘层内，介于任两相邻的所述电容结构之间，其中，所述至少一介面层的端部高于各所述电容结构的顶面。
2.依据权利要求1所述的半导体存储装置，其特征在于，所述至少一介面层具有梯形形状，所述端部系为一平面。
3.依据权利要求1所述的半导体存储装置，其特征在于，所述至少一介面层具有三角形状，所述端部系为尖角。
4.依据权利要求3所述的半导体存储装置，其特征在于，所述至少一介面层的侧边与所述衬底表面之间夹设一夹角，所述夹角的角度大于等于所述尖角。
5.依据权利要求1所述的半导体存储装置，其特征在于，所述任两相邻的所述电容结构之间具有不同的第一间距与第二间距，至少一介面层包括设置在所述第一间距上的第一介面层，以及设置在所述第二间距上的第二介面层，所述第一介面层的底面宽度不同于所述第二介面层的底面宽度。
6.依据权利要求5所述的半导体存储装置，其特征在于，所述任两相邻的所述电容结构之间具有不同的第一间距与第二间距，至少一介面层包括设置在所述第一间距上的第一介面层，以及设置在所述第二间距上的第二介面层，所述第一介面层的高度不同于所述第二介面层的高度。
7.依据权利要求1所述的半导体存储装置，其特征在于，所述至少一介面层与所述两相邻的所述电容结构相互间隔而不直接接触。
8.依据权利要求1所述的半导体存储装置，其特征在于，所述两相邻的所述电容结构之间的距离大于各所述电容结构的高度。
9.依据权利要求1所述的半导体存储装置，其特征在于，所述两相邻的所述电容结构之间的距离大于所述至少一介面层的高度。
10.依据权利要求1所述的半导体存储装置，其特征在于，所述至少一介面层与所述应力绝缘层包括相同的介电材质。
11.依据权利要求1所述的半导体存储装置，其特征在于，所述至少一介面层的材质密度大于所述应力绝缘层的材质密度。
12.一种半导体存储装置的制作方法，其特征在于包括：
提供衬底；
在所述衬底上形成多个电容结构，各所述电容结构相互分隔地设置在所述衬底上并包括多个电容；
在所述衬底上形成应力绝缘层，覆盖所述电容结构；以及
于所述应力绝缘层内形成至少一介面层，所述至少一介面层介于任两相邻的所述电容结构之间，其中，所述至少一介面层的端部高于各所述电容结构的顶面。
13.依据权利要求12所述的半导体存储装置的制作方法，其特征在于，于所述衬底上进行等离子增强四乙氧基硅烷制作工艺，形成所述应力绝缘层以及所述至少一介面层。
14.依据权利要求13所述的半导体存储装置的制作方法，其特征在于，所述至少一介面层具有三角形状，所述端部系为尖角。
15.依据权利要求14所述的半导体存储装置的制作方法，其特征在于，述至少一介面层的侧边与所述衬底表面之间夹设一夹角，所述夹角的角度大于等于所述尖角。
16.依据权利要求13所述的半导体存储装置的制作方法，其特征在于，还包括：
于所述等离子增强四乙氧基硅烷制作工艺进行后，进行平坦化制作工艺，部分移除所述应力绝缘层以及所述至少一介面层。
17.依据权利要求13所述的半导体存储装置的制作方法，其特征在于，所述至少一介面层具有梯形形状，所述端部系为一平面。
18.依据权利要求13所述的半导体存储装置的制作方法，其特征在于，还包括：
于所述等离子增强四乙氧基硅烷制作工艺进行前，进行应力测试制作工艺，量测所述衬底的应力形态；
通过形成所述应力绝缘层，补偿所述衬底的所述应力形态。
19.依据权利要求18所述的半导体存储装置的制作方法，其特征在于，所述衬底包括伸张应力形态，所述应力绝缘层包括压缩应力形态。
20.依据权利要求18所述的半导体存储装置的制作方法，其特征在于，所述衬底包括压缩应力形态，所述应力绝缘层包括伸张应力形态。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210716508.6A CN114975450A (zh) | 2022-06-22 | 2022-06-22 | 半导体存储装置及其制作方法 |
| US17/880,671 US20230422475A1 (en) | 2022-06-22 | 2022-08-04 | Semiconductor memory device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210716508.6A CN114975450A (zh) | 2022-06-22 | 2022-06-22 | 半导体存储装置及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114975450A true CN114975450A (zh) | 2022-08-30 |
Family
ID=82965013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210716508.6A Pending CN114975450A (zh) | 2022-06-22 | 2022-06-22 | 半导体存储装置及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114975450A (zh) |
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