CN108269807A - 半导体元件的制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件的制作方法，至少包含有以下步骤:首先，提供一基底，该基底内定义有一存储区域以及一周边区域，该存储区域内包含有多个存储单元，各该存储单元至少包含有一第一晶体管以及一电容结构，该周边区包含有至少一第二晶体管，接着于该存储区域以及该周边区域内，以一原子层沉积方式形成一第一绝缘层，至少覆盖该存储区域内的各该存储单元的该电容结构以及该周边区域内的该第二晶体管，然后形成一第二绝缘层，覆盖于该第一绝缘层上，以及于该周边区域内的该第二绝缘层内形成一接触结构，至少电连接该第二晶体管。

Description

半导体元件的制作方法
技术领域
本发明涉及半导体制作工艺领域，尤其是涉及一种改善动态随机存取存储器中介电层碎裂问题的方法。
背景技术
动态随机存取存储器(dynamic random access memory，以下简称为DRAM)是一种主要的挥发性(volatile)存储器，且是很多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元则由一金属氧化半导体(metal oxide semiconductor，MOS)晶体管与一电容(capacitor)串联组成。
其中，电容位于存储区内，而存储区的旁边存在有周边区，周边区内包含有其他晶体管元件以及接触结构等。一般而言，位于存储区内的电容有较大的高度，如此具有较好的存储电荷效能，但存储区与相邻的周边区交界处，因为受力不均或电容的高度落差等原因，可能会影响位于周边区内所形成的介电层以及接触结构的品质。
更详细而言，请参考图1，其为申请人发现的一动态随机存取存储器位于一存储区以及一周边区交界处，所发生的介电层以及接触结构碎裂问题的示意图。如图1所示，提供一动态随机存取存储器10，动态随机存取存储器10包含一基底100，基底100上至少定义有一存储区域102与一周边区104。存储区域102内形成有多个第一晶体管106以及多个电容108。而周边区104内也包含有多个第二晶体管110。其中，存储区域102内的第一晶体管106例如包含埋藏式栅极(buried word line)106a以及其源/漏极106b位于基底100内，电容108则包含有下电极108a、绝缘层108b以及上电极108c，另外，在一些实施例中，上电极108c上方还可能包含有掩模结构(图未示)，不过掩模结构通常仅覆盖于电容108的顶部以及侧壁，而不会覆盖至周边区104内。每一个第一晶体管106以及每一个电容108分别组成一存储单元105。在电容108以及晶体管106之间，可包含有单层或多层的介电层112以及接触结构114，接触结构114连接第一晶体管106的源/漏极106b以及电容108。除此之外，在存储区域102以及周边区104的基底内，还包含有多个浅沟隔离116。另外，此处动态随机存取存储器10可能还包含其他常见元件，例如位线、接触蚀刻停止层等。但为简化附图而未绘出。
后续，在电容108形成之后，在基底100上全面性形成一介电层120，覆盖于存储区域102以及周边区104内。并且在介电层120中形成至少一接触结构122，并且电连接第二晶体管110。
一般而言，由于电容108相对下方第一晶体管106以及接触结构114等元件的高度较高(电容108的高度大概高于1.5微米)，所以在电容108的制作过程中，蚀刻步骤所需要移除的部分较多，蚀刻难度较大，也因此并不容易蚀刻出平整的侧壁。申请人发现在普遍的例子中，因为蚀刻步骤的控制不易，容易导致电容108的上电极108c具有一粗糙表面109，此粗糙表面109可能会给予的介电层120额外的应力。另外，在存储区域102以及周边区104的边界具有一底部夹角124，底部夹角124介于存储区域102的电容108以及周边区104的第二晶体管110顶部之间，更具体而言，介于存储区域102内的绝缘层108b以及上电极108c，以及周边区104内的介电层112之间。由于交界处包含有不同元件，而不同元件所具有的应力不同，所以在各元件的交界处也容易产生额外应力至介电层120。
如图1所示，当介电层120形成并经过冷却后，若是受到额外应力影响，则介电层120可能会产生碎裂。在此情况下，后续形成于介电层120中的接触结构122，也会因为介电层120具有许多裂缝，而导致接触结构122中的导电层经由这些裂缝流至其他地方，可能会使得接触结构122产生断路并影响整体DRAM的良率。
因此，如何解决上述介电层的碎裂，以及接触结构的断路问题，为本发明所欲解决的目标之一。
发明内容
本发明提供一种半导体元件的制作方法，至少包含有以下步骤:首先，提供一基底，该基底内定义有一存储区域以及一周边区域，该存储区域内包含有多个存储单元，各该存储单元至少包含有一第一晶体管以及一电容结构，该周边区包含有至少一第二晶体管，接着于该存储区域以及该周边区域内，以一原子层沉积(atomic layer deposition，ALD)方式形成一第一绝缘层，至少覆盖该存储区域内的各该存储单元的该电容结构以及该周边区域内的该第二晶体管，然后形成一第二绝缘层，覆盖于该第一绝缘层上，以及于该周边区域内的该第二绝缘层内形成一接触结构，至少电连接该第二晶体管。
本发明另提供一种半导体元件的制作方法，至少包含有以下步骤:首先，提供一基底，该基底内定义有一存储区域以及一周边区域，该存储区域内包含有多个存储单元，各该存储单元至少包含有一第一晶体管以及一电容结构，该周边区包含有至少一第二晶体管，接着于该存储区域以及该周边区域内，形成一第一绝缘层，至少覆盖该存储区域内的各该存储单元的该电容结构以及该周边区域内的该第二晶体管，其中该第一绝缘层包含有拉伸应力(tensile stress)，然后形成一第二绝缘层，覆盖于该第一绝缘层上，其中该第二绝缘层包含有压应力(compressive stress)，以及于该周边区域内的该第二绝缘层内形成一接触结构，至少电连接该第二晶体管。
本发明的特征在于提供数种解决动态随机存取存储器中介电层碎裂问题的方法。其中之一方法为形成第一绝缘层在电容表面，如此可修补电容的粗糙表面，并且降低粗糙表面所产生的额外应力。另外一种方法则是进一步对第一绝缘层进行紫外线固化步骤，以增加第一绝缘层本身带有的拉伸应力，并且抵销介电层的压应力。上述两种方法可以避免过多应力影响介电层，降低介电层的碎裂可能并且进一步提升DRAM制作工艺良率。
附图说明
图1为申请人发现的一动态随机存取存储器位于一存储区以及一周边区交界处，所发生的介电层以及接触结构碎裂问题的示意图；
图2以及图3为本发明第一较佳实施例的动态随机存取存储器位于一存储区以及一周边区交界处示意图；
图4以及图5为本发明第二较佳实施例的动态随机存取存储器位于一存储区以及一周边区交界处示意图。
主要元件符号说明
10 动态随机存取存储器
20 动态随机存取存储器
30 动态随机存取存储器
100 基底
102 存储区域(存储器区域)
104 周边区
105 存储单元
106 第一晶体管
106a 埋藏式栅极
106b 源/漏极
108 电容
108a 下电极
108b 绝缘层
108c 上电极
110 第二晶体管
112 介电层
114 接触结构
116 浅沟隔离
120 介电层
122 接触结构
124 底部夹角
130 第一绝缘层
T 拉伸应力
C 压应力
P1 紫外线固化步骤
具体实施方式
请参考图2以及图3，其中图2以及图3为本发明第一较佳实施例的动态随机存取存储器位于一存储区以及一周边区交界处示意图。首先，如图2所示，提供一动态随机存取存储器20，请注意此处的动态随机存取存储器20以背景技术中所提及动态随机存取存储器10为基础，相同的元件以相同的标号表示。在基底100上分别包含有存储区域102以及周边区104， 而存储区域102内至少包含有多个第一晶体管106以及电容108，周边区104内则至少包含有多个第二晶体管110。此处以及后续没有特别提及的元件则与背景技术中所提到的动态随机存取存储器10相同，在此不另外赘述。
请参考图2，在电容108完成后，如背景技术所提到，电容108的上电极108c具有一粗糙表面109(或是在其他实施例中，若额外形成上电极上的掩模层，则此掩模层也具有粗糙表面)，在本实施例中，额外全面性形成一第一绝缘层130，至少覆盖于电容108的粗糙表面109上，以及存储区域102和周边区104之间的底部夹角124。第一绝缘层130较佳以原子层沉积(atomic layer deposition，ALD)的方式形成。第一绝缘层130的作用在于填补电容108上电极108c的粗糙表面109，形成第一绝缘层130之后，电容108的表面(也就是第一绝缘层130的表面)相较于未形成第一绝缘层130之前的电容表面(也就是上电极108c的粗糙表面109)更为平整。如此一来可以降低电容108表面给予后续形成的介电层120额外应力。
本实施例中，第一绝缘层130的厚度较佳小于500埃，材质例如为氧化硅或是氮化硅，但不限于此。接着请参考图3，在已经形成第一绝缘层130之后，在基底100上全面性形成介电层120，并且覆盖第一绝缘层130，接下来，再于介电层120中形成至少一接触结构122，并与周边区104内的第二晶体管110电连接。值得注意的是，介电层120的材质例如为四乙氧基硅烷(tetraethyl orthosilicate，TEOS)，厚度超过1.5微米，在形成介电层120的过程中，制作工艺温度大约高于摄氏400度，而之后又再冷却至摄氏40度以下。因此若介电层120承受较多应力，容易产生如背景技术所提及的碎裂问题。然而在本实施例中，因为已经先在电容108的粗糙表面109上形成第一绝缘层130，所以可填补电容108的粗糙表面109，而第一绝缘层130具有相对更平整的表面，可有效降低额外应力的产生，进一步降低介电层120的碎裂问题，也同时可有效避免接触结构的短路产生。
此外，值得注意的是，第一绝缘层130不仅覆盖于电容108表面以及侧壁，也同时延伸覆盖至周边区内的第二晶体管110上方，尤其是覆盖在存储区域102和周边区104之间的底部夹角124。在背景技术中已经提及，在不同区域的交界处也容易因为不同元件带有的应力不同，而容易产生额外应力，因此本实施例中在较有可能产生额外应力的底部夹角124也覆盖第一绝缘层130，可作为缓冲层吸收部分的应力，降低介电层120被应力影响的程度。
在本发明的另外一实施例中，请参考图4，提供一动态随机存取存储器30，请注意此处的动态随机存取存储器30是以背景技术中所提及动态随机存取存储器10为基础，相同的元件仍以相同的标号表示，在基底100上分别包含有存储区域102以及周边区104，而存储区域102内至少包含有多个第一晶体管106以及电容108，周边区104内则至少包含有多个第二晶体管110。此处以及后续没有特别提及的元件则与背景技术中所提到的动态随机存取存储器10相同，在此不另外赘述。
本实施例与上述第一较佳实施例相同，在电容108完成后，电容108的上电极108c具有一粗糙表面109(或是在其他实施例中，若额外形成上电极上的掩模层，则此掩模层也具有粗糙表面)，在本实施例中，全面性形成一第一绝缘层130，至少覆盖于电容108的粗糙表面109上，以及存储区域102和周边区104之间的底部夹角124。而本实施例中除了形成第一绝缘层130以填补粗糙表面109之外，更对第一绝缘层130进行一紫外线固化(UV curing)步骤P1，以提高第一绝缘层130的拉伸应力(tensile stress)，其中本实施例中紫外线固化步骤P1的温度介于摄氏400至600度，另外第一绝缘层130的材质较佳选自具有应力的材质，例如氮化硅、氮化硼、氧化硅、碳化硅以及碳氧化硅等。
接着请参考图5，在已经形成第一绝缘层130，并且进行紫外线固化步骤P1之后，在基底100上全面性形成介电层120，覆盖第一绝缘层130，接下来，再于介电层120中形成至少一接触结构122，与周边区104内的第二晶体管110电连接。值得注意的是，介电层120的材质例如为四乙氧基硅烷(tetraethyl orthosilicate，TEOS)，厚度超过1.5微米，在形成介电层120的过程中，制作工艺温度大约高于摄氏400度，而之后又再冷却至摄氏40度以下。申请人发现在上述冷却之后，介电层120本身即带有一定程度的压应力(compressive stress，如图5上的箭头C所示)，该些压应力也是导致介电层120碎裂的原因之一。因此在本实施例中，通过对第一绝缘层130进行紫外线固化步骤P1，在紫外线固化步骤P1之后，第一绝缘层130本身所具有的拉伸应力将会增强(如图5上的箭头T所示)，因此可以用以抵销介电层120所带有的压应力。如此一来，可以有效避免背景技术所提及的介电层120碎裂以及接触结构122的短路问题。
综上所述，本发明的特征在于提供数种解决动态随机存取存储器中介电层碎裂问题的方法。其中之一方法为形成第一绝缘层在电容表面，如此可修补电容的粗糙表面，并且降低粗糙表面所产生的额外应力。另外一种方法则是进一步对第一绝缘层进行紫外线固化步骤，以增加第一绝缘层本身带有的拉伸应力，并且抵销介电层的压应力。上述两种方法可以避免过多应力影响介电层，降低介电层的碎裂可能并且进一步提升DRAM制作工艺良率。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种半导体元件的制作方法，包含有：
提供一基底，该基底内定义有一存储区域以及一周边区域，该存储区域内包含有多个存储单元，各该存储单元至少包含有第一晶体管以及电容结构，该周边区包含有至少一第二晶体管；
在该存储区域以及该周边区域内，以一原子层沉积(atomic layer deposition，ALD)方式形成一第一绝缘层，至少覆盖该存储区域内的各该存储单元的该电容结构以及该周边区域内的该第二晶体管；
形成一第二绝缘层，覆盖于该第一绝缘层上；以及
在该周边区域内的该第二绝缘层内形成一接触结构，至少电连接该第二晶体管。
2.如权利要求1所述的制作方法，其中各该电容结构包含有一粗糙表面，且该第一绝缘层至少覆盖该粗糙表面。
3.如权利要求1所述的制作方法，其中位于该存储区域以及该周边区域的交界处包含有一底部夹角区，且该第一绝缘层至少覆盖于该底部夹角区。
4.如权利要求1所述的制作方法，其中该第一绝缘层的厚度小于500埃。
5.如权利要求1所述的制作方法，其中该第二绝缘层的厚度大于1.5微米。
6.如权利要求1所述的制作方法，其中该第一绝缘层的材料包含氧化硅或氮化硅。
7.如权利要求1所述的制作方法，其中该第二绝缘层的材料包含四乙氧基硅烷(tetraethyl orthosilicate，TEOS)。
8.如权利要求1所述的制作方法，其中形成该第二绝缘层的过程中，制作工艺温度高于摄氏400度。
9.如权利要求1所述的制作方法，其中形成该第二绝缘层之后，制作工艺温度低于摄氏40度以下。
10.一种半导体元件的制作方法，包含有：
提供一基底，该基底内定义有一存储区域以及一周边区域，该存储区域内包含有多个存储单元，各该存储单元至少包含有一第一晶体管以及一电容结构，该周边区包含有至少一第二晶体管；
在该存储区域以及该周边区域内，形成一第一绝缘层，至少覆盖该存储区域内的各该存储单元的该电容结构以及该周边区域内的该第二晶体管，其中该第一绝缘层包含有拉伸应力(tensile stress)；
形成一第二绝缘层，覆盖于该第一绝缘层上，其中该第二绝缘层包含有压应力(compressive stress)；以及
在该周边区域内的该第二绝缘层内形成一接触结构，至少电连接该第二晶体管。
11.如权利要求10述的制作方法，其中该电容结构包含有一粗糙表面，且该第一绝缘层至少覆盖该粗糙表面。
12.如权利要求10述的制作方法，其中于该存储区域以及该周边区域的交界处包含有一底部夹角区，且该第一绝缘层至少覆盖于该底部夹角区。
13.如权利要求10述的制作方法，其中该第一绝缘层的厚度小于500埃。
14.如权利要求10述的制作方法，其中该第二绝缘层的厚度大于1.5微米。
15.如权利要求10述的制作方法，其中该第一绝缘层的材料包含氧化硅或氮化硅。
16.如权利要求10述的制作方法，其中该第二绝缘层的材料包含四乙氧基硅烷(tetraethyl orthosilicate，TEOS)。
17.如权利要求10述的制作方法，其中形成该第二绝缘层的过程中，制作工艺温度高于摄氏400度。
18.如权利要求10述的制作方法，其中形成该第二绝缘层之后，制作工艺温度低于摄氏40度以下。
19.如权利要求10述的制作方法，其中在形成该第一绝缘层之后，还包含对该第一绝缘层进行一紫外线固化(UV curing)步骤，以提高该第一绝缘层的拉伸应力。
20.如权利要求19述的制作方法，其中该紫外线固化步骤的温度介于摄氏400至600度。
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