CN100461423C - 存储器元件及其形成方法 - Google Patents

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CN100461423C CNB2006101523308A CN200610152330A CN100461423C CN 100461423 C CN100461423 C CN 100461423C CN B2006101523308 A CNB2006101523308 A CN B2006101523308A CN 200610152330 A CN200610152330 A CN 200610152330A CN 100461423 C CN100461423 C CN 100461423C
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Abstract

本发明提供一种存储器元件及其形成方法，其具有高侦测速度与可靠度。所述元件包括：第一介电层及第二介电层依序形成于半导体基板上；电容位于第二介电层中，且具有至少部分填满第三介电层的杯状区域。上述元件可更包括第三介电层及位线依序形成于第二介电层上，且位线电性连接至电容。较佳情况下，该电容的杯状区域包含大尺寸孔洞。本发明所述的存储器元件及其形成方法可改善DRAM元件的可靠度和速度。

Description

存储器元件及其形成方法
技术领域
本发明是关于一种电容，特别关于一种动态随机存取存储器的电容，更特别关于一种金属-绝缘体-金属的电容结构及其形成方法。
背景技术
半导体业近几年的主要发展为增进元件性能并同时降低制造成本。这些发展导致元件尺寸大幅缩小，这归功于制程与材料的改良。为了提高动态随机存取存储器(dynamic random accessmemory，以下简称DRAM)的容量，如何在基板上极小的表面区域形成DRAM元件，特别是形成可存储数据的电容向来是业界人士努力的目标。
电容一般为介电层夹设于多晶硅层或金属层之间。为简化制程，电容可为平面状设计。为节省电容空间，电容可为三维立体设计。
DRAM元件一般具有存储晶胞阵列，包括可控制数据读取的晶体管以及存储数据的电容。二元数据以电荷形式存储于DRAM晶胞的电容内。之所以称作动态随机存取存储器(DRAM)，是因为存储于DRAM晶胞内的数据只能持续一段时间，在这段时间结束前必须读取或更新数据，否则数据将会消失。一般在DRAM的结构中，晶体管的一侧连接至电容的一侧。晶体管的另一侧与晶体管栅极连接至外部接点，该些接点组成字线或位线。电容的另一侧则连接至参考电压。
DRAM晶胞可由下列两种结构形成：位线上电容(capacitor-over-bitline，简称COB)或位线下电容(capacitor-under-bitline，简称CUB)。顾名思义，COB的结构中，电容是形成于位线上并连接至位线；而CUB的电容则形成于位线下并连接至位线。一般较常见的嵌入式DRAM仍以CUB为主，虽然CUB的位线噪声高于COB的位线噪声。
现在亟需高性能的嵌入式DRAM晶胞，特别是在片上系统(system on chip，SOC)的应用。位线的侦测速度及侦测范围将是性能高低的重要标准，并影响DRAM晶胞的速度及可靠度。
寄生电容同时影响位线的侦测速度及范围，可用下列算式表示：
ΔV＝1/2[Vcc/(1+Cbl/Cs)]           (式1)
ΔV为侦测信号，为信号放大器侦测的信号，用以区别存储晶胞的状态。Vcc为存储元件的操作电压，Cbl为位线的寄生电容，Cs为电容储存电荷的电容。
Cbl越低则ΔV越高，如此可降低误读的机率。此外，若Cbl越低，充电及放电所需的电荷越少，如此可增加存储器存取的速度。
综上所述，为了提高DRAM的速度和可靠度，必须降低位线的寄生电容。
发明内容
为了提高DRAM的速度及可靠度，本发明提供一种存储器元件，包括半导体基板；具有第一介电常数的介电层，位于半导体基板上；具有内部区域的电容，位于介电层中，且内部区域含有孔洞；具有第二介电常数额外介电层，位于电容上，且额外介电层可为低介电常数材料；以及导线，位于额外介电层上且电性连接至电容的顶电极。
本发明所述的存储器元件，其中该电容是杯状或圆柱状。
本发明所述的存储器元件，其中该孔洞的宽度约大于该内部区域的宽度的10％，该孔洞的高度约大于该内部区域高度的10％。
本发明所述的存储器元件，其中该电容位于一开口，该开口的深宽比约介于0.5至20。
本发明所述的存储器元件，更包括一层间介电层位于该介电层下，且位于该半导体基板上。
本发明所述的存储器元件，其中该层间介电层的介电常数实质上大于该第一介电常数。
本发明更提供另一种存储器元件，包括半导体基板；第一介电层，位于半导体基板上；第二介电层，位于第一介电层上；第三介电层，位于第二介电层上，且具有低介电常数；其中第三介电层具有第一区域，位于第一介电层的第一区域上，且第三介电层具有第二区域位于第一介电层的第二区域上；多个堆叠接触插塞，其具有一上半部及一下半部，其中堆叠接触插塞的上半部位于第三介电层的第一区域，堆叠接触插塞的下半部实质上位于第一介电层的第一区域；电容，位于第二介电层中，且具有一内部区域，该内部区域含有一孔洞，其中电容位于第一介电层的第二区域上，且位于第三介电层的第二区域下；以及导线，位于第三介电层上，且电性连接至电容的顶电极。
本发明所述的存储器元件，其中该堆叠接触插塞的上半部的上表面实质上高于该第三介电层的上表面。
本发明亦提供一种存储器元件的形成方法，包括提供半导体基板；形成介电层于半导体基板上，其中介电层具有第一介电常数；形成电容于介电层中，其中电容具有内部区域，内部区域含有孔洞；形成额外介电层于电容上，其中额外介电层为具有第二介电常数的低介电常数材料；以及形成导线于额外介电层上，其中导线电性连接至电容的顶电极。
本发明所述的存储器元件的形成方法，其中该电容是杯状或圆柱状。
本发明所述的存储器元件的形成方法，其中该孔洞的宽度约大于该内部区域的宽度的10％，该孔洞的高度约大于该内部区域高度的10％。
本发明所述的存储器元件的形成方法，更包括一层间介电层位于该介电层下，且位于该半导体基板上。
本发明所述的存储器元件的形成方法，其中该层间介电层的介电常数实质上大于该第一介电常数。
本发明更提供一种存储器元件的形成方法，包括提供半导体基板；形成第一介电层于半导体基板上；形成第二介电层于第一介电层上；形成第三介电层于第二介电层上，其中第三介电层具有低介电常数，并具有第一区域位于第一介电层的第一区域上，且具有第二区域位于第一介电层的第二区域上；形成多个堆叠接触插塞，其中堆叠接触插塞具有上半部及下半部，且堆叠接触插塞的上半部位于第三介电层的第一区域，堆叠接触插塞的下半部实质上位于第一介电层的第一区域；形成电容于第二介电层中，使该电容具有一内部区域，该内部区域含有一孔洞，其中电容位于第一介电层的第二区域上，且位于第三介电层的第二区域下；以及形成导线于第三介电层上，其中导线电性连接至电容的顶电极。
本发明所述的存储器元件的形成方法，其中该堆叠接触插塞的上半部的上表面实质上高于该第三介电层的上表面。
本发明所述的存储器元件及其形成方法可改善DRAM元件的可靠度和速度。
附图说明
图1是本发明较佳实施例的电路示意图；
图2至图15是本发明较佳实施例的存储晶胞的制程剖视图，其中存储晶胞的电容为杯状；
图16是本发明另一实施例的存储晶胞剖视图，其中存储晶胞的电容为圆柱状；
图17是本发明多种应用的位线侦测速度曲线图。
具体实施方式
图1显示部分DRAM阵列的电路图。电容171、173分别连接至存储器阵列的位线66，且各自被不同金属氧化物半导体晶体管的栅极126、130控制存取。图1的晶体管可为PMOS晶体管或NMOS晶体管。
图2至图15是本发明较佳实施例的存储晶胞的制程剖视图，为方便起见，同样元件以同样符号标示。
图2中，基板10可为基体硅或绝缘层上硅基板。基板10具有元件区100、200及300。元件区100较佳为存储器元件区，在本发明较佳实施例中，其可为p型晶体管的n型阱区。在另一实施例中，元件区100可为p型。元件区200较佳为核心的元件区，而元件区300可为输入/输出区。元件区200及300可为n型或p型阱区，视元件需求而定。隔离元件的隔离区域12较佳为浅沟槽绝缘区(shallow trench isolation，STI)。
栅极介电层122、222及322分别形成于元件区100、200及300。如现有技术，栅极介电层122、222、322较佳由不同材质形成，且较佳具有不同厚度。举例来说，较佳核心元件的性能较高，因此栅极介电层222的厚度较薄，且介电常数较高。另一方面，输入/输出(I/O)元件一般需要维持高I/O电压，因此较佳的栅极介电层322为氧化物，且厚度比核心元件及存储元件的栅极介电层厚。栅极介电层122、222及322的形成方法可为沉积介电层于某一区域，同时遮蔽其他区域。
图3显示形成栅极结构及淡掺杂源极/漏极区的步骤。首先，形成栅极层于元件区100、200及300的栅极介电层上。接着图案化栅极层及栅极介电层，分别于元件区100形成栅极126、130及对应的栅极介电层124、128；于元件区200形成栅极226及对应的栅极介电层224；以及于元件区300形成栅极326及对应的栅极介电层324。较佳实施例中，栅极326可为掺杂多晶硅，栅极226可为金属、合金或金属硅化物，两者材料可互换使用。
淡掺杂源极/漏极区132、232及332随后形成，较佳方式为注入适当的掺质。
图4显示形成间隔物34及源极/漏极区136、236及336的步骤。首先毯覆性地沉积一介电层后蚀刻横向部分以形成间隔物34。接着各自形成源极/漏极区136、236及336于元件区100、200及300，较佳的形成方式为注入。在较佳实施例中，源极/漏极区136是p型。在其他实施例中，源极/漏极区可为n型。至于源极/漏极区236及336的掺杂形式则视元件形式而定。
在较佳实施例中，可形成金属硅化区138、238及338以减少接触电阻。金属硅化区可为金属层，较佳包含Ni或Co；较佳的形成方式为毯覆性沉积金属层后，进行回火制程以形成金属硅化区，接着移除掉未反应的金属层。
图5显示形成蚀刻停止层39、第一介电层40及接触插塞142、1441、146、2421及3421。蚀刻停止层39的介电常数较佳约介于3～10，可为含氮介电材料、含碳介电材料或其他合适材料如氮化硅、碳化硅、氮氧化硅等材料。第一介电层40又称作层间介电层(ILD)，其介电常数小于约4.2，较佳小于约3.8，更佳介于约1.2至3.8之间。在较佳实施例中，蚀刻停止层39的介电常数实质上大于第一介电层40的介电常数。接触插塞的开口一般是穿过第一介电层40及蚀刻停止层39以露出金属硅化区。形成接触插塞开口的方法包括一步蚀刻法或两步蚀刻法。将接触插塞开口填入导电材料后，即形成接触插塞142、1441、146、2421及3421。接触插塞1441、2421及3421各自为后续形成的接触插塞144、242、342的下半部。在较佳实施例中，接触插塞142、1441、146、2421及3421可为钨或钨合金。接触插塞142、1441、146、2421及3421可为复合结构，比如具有钛或氮化钛材质的扩散阻障层。在其他实施例中，接触插塞亦可为铝、铜或其他常见材料。接着视情况决定，可形成一蚀刻停止层44于第一介电层40上。
图6显示形成第二介电层50的步骤。第二介电层50又称作冠氧化层(crown oxide)，较佳为介电常数小于约4.2的氧化物，如等离子增强化学气相沉积(PECVD)的氧化物，或高密度等离子(HDP)氧化物，或其他合适的低介电常数材料。第二介电层50的厚度T1较佳介于约800至25000埃，更佳约为4500埃。接着形成开口52露出接触插塞142及146，形成方法较佳为两段式制程：第一段制程先蚀刻第二介电层50直到蚀刻停止层44，第二段制程再蚀刻蚀刻停止层44。由于蚀刻停止层远比第二介电层50薄，因此第二段蚀刻较好控制。开口52的宽度W较佳介于2000至80000埃，而厚度T1与宽度W的深宽比(aspect ratio，AR)介于约0.5至20。第二介电层50较佳具有低介电常数，低于约3.8。在较佳实施例中，第二介电层50的介电常数实质上低于第一介电层40的介电常数。上述结构可有效改善堆叠薄膜的强度，减少基板与层间介电层界面之间的分层缺陷，同时增进封装可靠度。
图7显示形成底电极层54的步骤。底电极层54较佳为导电材料如掺杂多晶硅(此时对应的电容为多晶硅-绝缘体-多晶硅的形式)、Ti、Co、TiN、TiW、W、TiAl、TiAlN或上述的组合。形成底电极层54的方法一般较佳为化学气相沉积法(CVD)、溅镀沉积法或类似方法。底电极层54可为包含扩散阻障层及顶导电层的复合结构。底电极层54的较佳厚度T2介于约50至400埃之间。当底电极层54与随后形成的顶电极层均为金属时，对应的电容则为金属-绝缘体-金属(metal-insulation-metal，MIM)的形式。
图8显示进行化学机械研磨制程(CMP)的步骤。此步骤以CMP移除第二介电层50上的底电极层54，残留的底电极层则分别为底电极156及158。
图9显示形成电容介电层60及顶电极层62的步骤。电容介电层60具有高介电常数，较佳高于约3.8，更佳高于9。电容介电层60的厚度T3较佳小于约300埃，更佳介于约20至300埃之间。之后形成的顶电极层62较佳与底电极层54具有相同材质。
图10显示图案化电容介电层60及顶电极层62的步骤。此步骤形成的结构包含电容171及173。电容171具有顶电极168、绝缘体164及底电极156。电容173具有顶电极170、绝缘体166及底电极158。在较佳实施例中，因区域167及169为杯状，电容171及173为杯状电容。在另一实施例中，因区域167及169为圆柱状，电容171及173为圆柱状电容。虽然图中只有两个电容区域，但实际上可形成一个以上的存储器阵列于元件区100。
图11显示第三介电层64的形成步骤。第三介电层64亦可称作层间介电层(ILD)。第三介电层的介电常数以低于约4.2为佳，较佳介于约2.3至3.8之间，更佳介于约1.2至2.3之间。此外，第三介电层64的介电常数较佳低于第一介电层40的介电常数。第三介电层64较佳为PECVD形成的介电层、HDP形成的介电层、掺杂介电材料如掺杂碳或掺杂硅、多孔材料或上述的组合。介电常数介于约2.3至3.8之间的第三介电层64可为氟硅玻璃(FSG)、掺杂碳的硅玻璃或上述的组合。介电常数介于约1.2至2.3之间的第三介电层64可为掺杂碳的硅玻璃、多孔介电层或上述的组合。上述结构可有效改善堆叠薄膜的强度，减少基板与层间介电层界面之间的分层缺陷，同时增进封装可靠度。除了填满区域167及169外，第三介电层64于电容171及173上的部分其厚度T4较佳约介于500至5000埃之间。
第三介电层64沉积于电容171及173的杯状区域时，较佳形成孔洞174，其可少部分的超出杯状区域。图12至图13显示孔洞174的形成步骤。如图12所示，沉积第三介电层64于杯状区域。由于此沉积步骤非顺应性，杯状区域顶部的第三介电层64的厚度大于杯状区域底部的第三介电层64，厚度差异可由制程控制。
沉积速度为较大孔洞174与非顺应沉积的重要参数，较佳约介于每秒8埃至每秒30埃之间。
如图13所示，持续地非顺应沉积第三介电层64后，杯状区域顶部两端的第三介电层64互相接合，形成孔洞174。
图14显示平坦化第三介电层64的步骤，较佳为CMP。区域167具有高度G及宽度F，且孔洞174具有高度Y及宽度X。两者的宽度比X/F较佳大于10％，更佳介于10％至90％之间。两者的高度比Y/G较佳大于10％，更佳介于10％至90％之间。不同区域167及169的孔洞174较佳具有类似的尺寸。
图15显示金属层如接触插塞1442、2422及3422、及位线66的形成步骤。位线66为导线，较佳为铜或铜合金。接触插塞1442、2422及3422分别对应1441、2421及3421以组成接触堆叠插塞144、242及342。在较佳实施例中，上半部的接触插塞1442、2422及3422(较佳为钨插塞)其形成方法类似于下半部的接触插塞1441、2421及3421的形成方法。氧化物抛光使接触堆叠插塞144、242及342顶部高于第三介电层64的表面。接着以单镶嵌制程形成位线66。较佳的接触插塞1442、2422及3422具有圆形顶部延伸至位线66以增加接触面积，可降低电阻并增加可靠度。在其他实施例中，接触插塞1442、2422及3422与位线的形成方法为双镶嵌制程，且接触插塞1442、2422及3422与位线的材质均为铜。由于双镶嵌制程为一现有制程，在此不赘述。
上述实施例显示如何形成两个电容。以上述方法及材料，可形成电容阵列，其列电容与行电容是以位线连接。
图16显示较佳实施例的变化型，其中只显示一个电容70。电容70即所谓的圆柱状电容，因其底电极71为圆柱状。由于图16为剖面图，因此圆柱状的底电极71看似长方形而非圆柱状。与杯状电容类似，电容70较佳介于层间介电层73、层间介电层74与冠氧化层75之间，该些介电层与氧化层的参数可各自对应图15所示的第一介电层40、第三介电层64及第二介电层50。电容70的杯状区域较佳具有孔洞72。
本发明较佳实施例的结构具有较低的寄生电容。表1显示于90纳米的技术节点下，本发明较佳实施例与现有技术模拟的比较结果。
     表1
 
电容种类 现有技术 低介电常数(k＝2.3～2.8) 低介电常数(k＝1.2～2.3)
C<sub>bl</sub> 1 0.96 0.90
C<sub>1</sub> 1 0.89 0.75
C<sub>2</sub> 1 0.85 0.73
C<sub>3</sub> 1 0.92 0.84
在表1中，以现有技术的电容为标准(相对值1)，将本发明较佳实施例的电容以此标准进行换算。由于本发明较佳实施例的第一、第二及第三介电层40、50及64为低介电常数材料，因此其位线电容Cbl；两顶电极168、170与位线66之间的寄生电容C1；两底电极156、158与及接触堆叠插塞144之间的寄生电容C2；及接触插塞142、接触堆叠插塞144及接触插塞146之间的寄生电容C3均比现有技术的Cbl、C1、C2及C3小。当第一、第二、及第三介电层40、50及64采用介电常数低于3.8的介电材料时，模拟结果显示Cbl、C1、C2及C3减少更多。如表1所示，低介电常数材料使本发明实施例的C1、C2及C3分别减少至现有技术的0.89、0.85及0.92。若采用超低介电常数材料，将进一步减少寄生电容。
此外，由于第二介电层50采用低介电常数材料，可降低核心的元件区200其接触插塞2422及280之间的寄生电容。这可改善核心元件区200(比如存储器控制电路)的性能，进而改善整个存储器晶片的性能。此外，核心的元件区200的位线电容Cbl亦随之改善。
在本发明较佳实施例中，由于降低介电常数使寄生电容降低，侦测速度亦随之提高。图17显示不同元件所需的反应速度。现在一般的产业应用(区间83)的位线侦测时间一般大于0.62纳秒(nanosecond，ns)。而高性能的逻辑/专用集成电路(logic/ASIC)(区间82)的位线侦测时间一般约介于0.5-0.62纳秒之间。高速SOC及/或嵌入式存储器(区间81)的位线侦测时间一般约小于0.5纳秒。本发明较佳实施例的位线侦测时间属于区间81的范围。
本发明的较佳实施例可改善DRAM元件的可靠度。如式1所述，当缩小位线的寄生电容Cbl时，侦测信号ΔV亦随之提升，如此可增加侦测范围并减少侦测错误。较少的寄生电容亦可增快充电/放电的速度，进而改善存取存储晶胞的性能。
本发明的较佳实施例除了降低寄生电容外还具有多项优点如增加侦测速度及侦测范围。首先，本发明的较佳实施例与现存电容制程相较具有优势，且不必额外增加成本。其次，本发明的较佳实施例简化制程。再者，本发明的较佳实施例提升良率。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
66：位线
126、130、226、326：栅极
171、173：电容
10：基板
12：隔离区域
39：蚀刻停止层
40：第一介电层
100、200、300：元件区
122、124、128、224、222、322、324：栅极介电层
132、232、332：淡掺杂源极/漏极区
34：间隔物
136、236、336：源极/漏极区
138、238、338：金属硅化区
142、1441、1442、144、146、2421、2422、242、280、3421、3422、342：接触插塞
44：蚀刻停止层
50：第二介电层
52：开口
T1：第二介电层的厚度
W：开口52的宽度
54：底电极层
T2：底电极层54的厚度
156、158：底电极
60：电容介电层
62：顶电极层
T3：电容介电60的厚度
164、166：绝缘体
167、169：区域
168、170：顶电极
171、173：电容
174：孔洞
64：第三介电层
T4：第三介电层64于电容171及173上的部分的厚度
F：区域167的宽度
G：区域167的高度
X：孔洞174的宽度
Y：孔洞174的高度
C1：两顶电极168、170与位线66之间的寄生电容
C2：两底电极156、158与及接触插塞144之间的寄生电容
C3：接触插塞142、144及146之间的寄生电容
71：电容
72：孔洞
73、74：层间介电层
75：冠氧化层
76：位线
81、82、83：区间

Claims (15)

1.一种存储器元件，其特征在于，所述存储器元件包括：
一半导体基板；
一介电层，位于该半导体基板上，且具有一第一介电常数；
一电容，位于该介电层中，且具有一内部区域，该内部区域含有一孔洞；
一额外介电层，位于该电容上，且具有一第二介电常数，其中该额外介电层包括一低介电常数材料；以及
一导线，位于该额外介电层上，且电性连接至该电容的一顶电极。
2.根据权利要求1所述的存储器元件，其特征在于，该电容是杯状或圆柱状。
3.根据权利要求2所述的存储器元件，其特征在于，该孔洞的宽度大于该内部区域的宽度的10％，该孔洞的高度大于该内部区域的高度的10％。
4.根据权利要求1所述的存储器元件，其特征在于，该电容位于一开口，该开口的深宽比介于0.5至20。
5.根据权利要求1所述的存储器元件，其特征在于，更包括一层间介电层位于该介电层下，且位于该半导体基板上。
6.根据权利要求5所述的存储器元件，其特征在于，该层间介电层的介电常数大于该第一介电常数。
7.一种存储器元件，其特征在于，所述存储器元件包括：
一半导体基板；
一第一介电层，位于该半导体基板上；
一第二介电层，位于该第一介电层上；
一第三介电层，位于该第二介电层上，且具有一低介电常数，其中该第三介电层具有一第一区域位于该第一介电层的一第一区域上，且该第三介电层具有一第二区域位于该第一介电层的一第二区域上；
多个堆叠接触插塞，其具有一上半部及一下半部，其中该堆叠接触插塞的上半部位于该第三介电层的第一区域，该堆叠接触插塞的下半部位于该第一介电层的第一区域；
一电容，位于该第二介电层中，且具有一内部区域，该内部区域含有一孔洞，其中该电容位于该第一介电层的第二区域上，且位于该第三介电层的第二区域下；以及
一导线，位于该第三介电层上，且电性连接至该电容的一顶电极。
8.根据权利要求7所述的存储器元件，其特征在于，该堆叠接触插塞的上半部的上表面高于该第三介电层的上表面。
9.一种存储器元件的形成方法，其特征在于，所述存储器元件的形成方法包括：
提供一半导体基板；
形成一介电层于该半导体基板上，其中该介电层具有一第一介电常数；
形成一电容于该介电层中，其中该电容具有一内部区域，该内部区域含有一孔洞；
形成一额外介电层于该电容上，其中该额外介电层为具有一第二介电常数的一低介电常数材料；以及
形成一导线于该额外介电层上，其中该导线电性连接至该电容的一顶电极。
10.根据权利要求9所述的存储器元件的形成方法，其特征在于，该电容是杯状或圆柱状。
11.根据权利要求10所述的存储器元件的形成方法，其特征在于，该孔洞的宽度大于该内部区域的宽度的10％，该孔洞的高度大于该内部区域的高度的10％。
12.根据权利要求9所述的存储器元件的形成方法，其特征在于，更包括一层间介电层位于该介电层下，且位于该半导体基板上。
13.根据权利要求12所述的存储器元件的形成方法，其特征在于，该层间介电层的介电常数大于该第一介电常数。
14.一种存储器元件的形成方法，其特征在于，所述存储器元件的形成方法包括：
提供一半导体基板；
形成一第一介电层于该半导体基板上；
形成一第二介电层于该第一介电层上；
形成一第三介电层于该第二介电层上，其中该第三介电层具有一低介电常数，并具有一第一区域位于该第一介电层的一第一区域上，且具有一第二区域位于该第一介电层的一第二区域上；
形成多个堆叠接触插塞，其中该些堆叠接触插塞具有一上半部及一下半部，且该堆叠接触插塞的上半部位于该第三介电层的第一区域，该堆叠接触插塞的下半部位于该第一介电层的第一区域；
形成一电容于该第二介电层中，使该电容具有一内部区域，该内部区域含有一孔洞，其中该电容位于该第一介电层的第二区域上，且位于该第三介电层的第二区域下；以及
形成一导线于该第三介电层上，其中该导线电性连接至该电容的一顶电极。
15.根据权利要求14所述的存储器元件的形成方法，其特征在于，该堆叠接触插塞的上半部的上表面高于该第三介电层的上表面。
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