CN112635464A - 半导体装置及其制造方法 - Google Patents

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Abstract

本公开提出了一种半导体装置及其制造方法。该半导体装置包括一基底、一第一位元线、一第二位元线、一第一虚设位元线及一第二虚设位元线。该基底包括一中央阵列区域和一边缘阵列区域，该边缘阵列区域围绕该中央阵列区域。该第一位元线设置于该中央阵列区域的上方。该第二位元线设置于该中央阵列区域的上方，且该第二位元线是高出并偏移自该第一位元线。该第一虚设位元线设置于该边缘阵列区域的上方。该第二虚设位元线设置于该第一虚设位元线的正上方。

Description

半导体装置及其制造方法
技术领域
本公开主张2019/10/08申请的美国正式申请案第16/596,057号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
背景技术
半导体装置被用于各种电子设备的应用当中，例如个人电脑、手机、数码相机和其他电子设备。为满足对计算能力不断增长的需求，半导体装置的尺寸不断地缩小。然而，半导体装置微型化的过程使其制造方面遭遇着各种问题，这些问题将影响半导体装置最终的电特性、品质和产率。因此，在提高半导体装置的性能、质量、良率和可靠性等方面仍然面临挑战。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例公开一半导体装置，该半导体装置包括一基底、一第一位元线、一第二位元线、一第一虚设位元线及一第二虚设位元线。该基底包括一中央阵列区域和一边缘阵列区域，该边缘阵列区域围绕该中央阵列区域。该第一位元线设置于该中央阵列区域的上方。该第二位元线设置于该中央阵列区域的上方，且该第二位元线是高出并偏移自该第一位元线。该第一虚设位元线设置于该边缘阵列区域的上方。该第二虚设位元线设置于该第一虚设位元线的正上方。
在本公开的一些实施例中，该第一位元线包括一第一位元线底部导电层和一第一位元线顶部导电层，该第一位元线底部导电层设置于该中央阵列区域的上方，该第一位元线顶部导电层设置于该第一位元线底部导电层上。
在本公开的一些实施例中，该半导体装置还包括一第一位元线插塞设置于该第一位元线下，其中该第一位元线插塞的下部部分埋设于该基底中。
在本公开的一些实施例中，该半导体装置还包括一第一位元线覆盖层设置于该第一位元线的上方，其中该第一位元线覆盖层由氧化硅、氮化硅、氮氧化硅、氧化氮化硅或掺杂氟的硅酸盐所形成。
在本公开的一些实施例中，该半导体装置还包括多个第一位元线间隙壁贴设于该第一位元线的侧壁，其中该多个第一位元线间隙壁由氧化硅、氮化硅、氮氧化硅或氧化氮化硅所形成。
在本公开的一些实施例中，该半导体装置还包括多个字元线设置于该中央阵列区域。
在本公开的一些实施例中，该半导体装置还包括多个气隙相邻于该第二位元线的侧壁及该第二虚设位元线的侧壁。
在本公开的一些实施例中，该半导体装置还包括多个覆盖用间隙壁相邻于该第二位元线的侧壁及该第二虚设位元线的侧壁，其中该多个覆盖用间隙壁由氧化硅、氮化硅、氮氧化硅或氧化氮化硅所形成。
在本公开的一些实施例中，该半导体装置还包括多个衬垫设置于该第二位元线的侧壁与该多个覆盖用间隙壁之间以及该第二虚设位元线的侧壁与该多个覆盖用间隙壁之间。
在本公开的一些实施例中，该半导体装置还包括多个电容结构设置于该中央阵列区域和该边缘阵列区域的上方。
在本公开的一些实施例中，该半导体装置还包括多个电容插塞设置于该多个电容结构和该基底之间。
在本公开的一些实施例中，该半导体装置还包括一第二位元线插塞设置于该中央阵列区域的上方，其中该第二位元线非对称地设置于该第二位元线插塞上。
在本公开的一些实施例中，该半导体装置还包括一第二位元线插塞设置于该第二位元线下以及多个牺牲用间隙壁相邻于该第二位元线插塞的侧壁，其中该多个牺牲用间隙壁由经掺杂氧化物所形成。
在本公开的一些实施例中，该半导体装置还包括多个覆盖用间隙壁相邻于该第二位元线的侧壁、该第二虚设位元线的侧壁及该第二位元线插塞的侧壁。
在本公开的一些实施例中，该半导体装置还包括多个衬垫设置于该第二位元线的侧壁与该多个覆盖用间隙壁之间、该第二虚设位元线的侧壁与该多个覆盖用间隙壁之间以及该第二位元线插塞的侧壁与该多个覆盖用间隙壁之间。
在本公开的一些实施例中，该多个字元线包含多个字元线绝缘层内凹地设置于该中央阵列区域、多个字元线电极设置于该多个字元线绝缘层上以及多个字元线覆盖层设置于该多个字元线电极上。
在本公开的一些实施例中，该多个电容结构包括多个电容底部电极内凹地设置于该基底的上方、一电容绝缘层设置于该多个电容底部电极上和一电容顶部电极设置于该电容绝缘层上。
本公开的另一实施例公开一种半导体装置的制造方法，该半导体装置的制造方法包括提供一基底、同时地形成一第一位元线和一第一虚设位元线及同时地形成一第二位元线和一第二虚设位元线。该基底包括一中央阵列区域和一边缘阵列区域，该边缘阵列区域围绕该中央阵列区域。该第一位元线位于该中央阵列区域的上方，该第一虚设位元线位于该边缘阵列区域的上方。该第二位元线位于该中央阵列区域的上方，该第二虚设位元线位于该边缘阵列区域的上方。该第二位元线是高出并偏移自该第一位元线，而该第二虚设位元线是设置于该第一虚设位元线的正上方。
在本公开的一些实施例中，该半导体装置的制造方法还包括形成多个气隙相邻于该第二位元线的侧壁及该第二虚设位元线的侧壁。
在本公开的一些实施例中，该半导体装置的制造方法还包括形成多个电容结构于该中央阵列区域中。
由于本公开的半导体装置的设计，该第一位元线和该第二位元线之间的距离将增加，因此，源自于相邻的位元线间的寄生电容所诱发的电阻电容延迟效应将被减缓。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得优选了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的内容，附图中相同的元件符号是指相同的元件。
图1为示意图，以剖面图例示本公开于一实施例中的半导体装置。
图2为示意图，以俯视图例示本公开于一实施例中的半导体装置。
图3和图4为示意图，以剖面图例示本公开于一些实施例中的半导体装置。
图5为示意图，以流程图例示本公开于一实施例中的半导体装置的制造方法。
图6至图28为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的流程。
图29至图41为示意图，以剖面图例示本公开于另一实施例中半导体装置的制造方法的部分流程。
附图标记说明：
10：中央阵列区域
20：边缘阵列区域
30：外围区域
40：方法
101：基底
103：隔离层
105：第一主动区域
107：第二主动区域
109：虚设区域
111：字元线
113：字元线绝缘层
115：字元线电极
117：字元线覆盖层
119：掺杂区域
121：第一共同掺杂区域
123：第二共同掺杂区域
125：电容插塞
201：第一位元线插塞
203：第一位元线
205：第一位元线底部导电层
207：第一位元线顶部导电层
209：第一位元线覆盖层
211：第一位元线间隙壁
213：第一位元线插塞开口
215：底部导电层
217：顶部导电层
219：覆盖层
221：遮罩层
301：第一虚设位元线
303：第一虚设底部导电层
305：第一虚设顶部导电层
307：第一虚设覆盖层
309：第一虚设位元线间隙壁
401：第二位元线插塞
403：第二位元线
405：第二位元线沟渠
407：第二位元线插塞开口
501：第二虚设位元线
601：气隙
603：覆盖用间隙壁
605：衬垫
607：牺牲用间隙壁
609：牺牲用间隙壁层
611：覆盖用间隙壁层
613：衬垫层
701：电容结构
703：电容底部电极
705：电容绝缘层
707：电容顶部电极
709：电容结构沟渠
801：缓冲层
803：第一绝缘层
805：第二绝缘层
807：第三绝缘层
809：第四绝缘层
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
在本公开中，半导体装置通常是指可以通过利用半导体特性来起作用的装置。如电光装置、发光显示装置、半导体电路和电子装置都将包括在半导体装置的类别中。更具体地，本公开的实施例中的半导体装置为动态随机存取存储器。
在本公开的说明书的描述中，上方对应于Z轴的箭头方向，下方则对应Z轴的箭头的相反方向。
图1为示意图，以剖面图例示本公开于一实施例中的半导体装置。图2为示意图，以俯视图例示本公开于一实施例中的半导体装置。
参照图1和图2，在所示的实施例中，该半导体装置包括一基底101、一隔离层103、多个字元线111、多个掺杂区域119、多个电容插塞125、一第一位元线插塞201、一第一位元线203、一第一位元线覆盖层209、一第一位元线间隙壁211、一第一虚设位元线301、一第一虚设覆盖层307、一第一虚设位元线间隙壁309、一第二位元线插塞401、一第二位元线403、一第二虚设位元线501、多个气隙601、多个覆盖用间隙壁603、多个衬垫605、多个电容结构701、一缓冲层801和多个绝缘层。
参照图1和图2，在所示的实施例中，该基底101是由例如硅(silicon)、锗(germanium)、硅锗(silicon germanium)、硅碳(silicon carbon)、硅锗碳(silicongermanium carbon)、镓(gallium)、砷化镓(gallium arsenic)、砷化铟(indium arsenic)、磷化铟(indium phosphorus)和所有其他IV-IV族、III-V族或II-VI族半导体材料等所形成。该基底101包括一中央阵列区域10、一边缘阵列区域20和一外围区域30。该边缘阵列区域20围绕该中央阵列区域10。该外围区域105围绕该边缘阵列区域20。
参照图1和图1，在所示的实施例中，该隔离层103设置于该基底101的上部部分，该隔离层103由一绝缘材料所形成。该绝缘材料例如氧化硅(silicon oxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、氧化氮化硅(silicon nitrideoxide)或掺杂氟的硅酸盐(fluoride-doped silicate)。该隔离层103限定出一第一主动区域105、一第二主动区域107和一虚设区域109。该第一主动区域105和该第二主动区域107皆位于该中央阵列区域10，且彼此间相邻。该虚设区域109位于该边缘阵列区域20，且该虚设区域109和该第二主动区域107相邻。或者，在所示的另一实施例中，该虚设区域109和该第二主动区域107彼此间隔开。
在本公开中，氮氧化硅是指一包含硅、氮及氧的物质，其中氧的比例大于氮的比例。氧化氮化硅是指一包含硅、氮及氧的物质，其中氮的比例大于氧的比例。
参照图1和图2，在所示的实施例中，该多个字元线111设置于该基底101的上部部分，且该多个字元线111分别对应地位于该第一主动区域105和该第二主动区域107。更具体地，该多个字元线111中的一第一相邻对(first adjacent apir)是位于该第一主动区域105；该多个字元线111中的一第二相邻对是位于该第二主动区域107。该多个字元线111包括多个字元线绝缘层113、多个字元线电极115和多个字元线覆盖层117。
参照图1和图2，在所示的实施例中，该多个字元线绝缘层113内凹地设置于该基底101的上部部分，且该多个字元线绝缘层113分别对应地位于该第一主动区域105和该第二主动区域107。该多个字元线绝缘层113由一绝缘材料所形成，且该绝缘材料的介电常数约当4.0或大于4.0，(若未另外说明，本公开的说明书中所提及的介电常数皆是相对于真空而言)。该绝缘材料为氧化铪(hafnium oxide)、氧化锆(zirconium oxide)、氧化铝(aluminumoxide)、氧化钛(titanium oxide)、氧化镧(lanthanum oxide)、钛酸锶(strontiumtitanate)、铝酸镧(lanthanum aluminate,)、氧化钇(yttrium oxide)、三氧化镓(III)(gallium(III)trioxide)、氧化镓钆(gadolinium gallium oxide)、钛酸锆铅(leadzirconium titanate)、钛酸锶钡(barium strontium titanate)或其混合物。或者，在另一实施例中所示，该绝缘材料为氧化硅、氮化硅、氮氧化硅、氧化氮化硅或其类似物。该多个字元线绝缘层113的厚度介于约0.5纳米与约10纳米之间。
参照图1和图2，在所示的实施例中，该多个字元线电极115分别对应地设置于该多个字元线绝缘层113上。该多个字元线电极115由一导电材料所形成，该导电材料为多晶硅(polysilicon)、硅锗、金属、金属合金、金属硅化物(metal silicide)、金属氮化物(metalnitride)、金属碳化物(metal carbide)或包括前述材料的组合的多层结构(multilayers)。当各字元线电极115为多层结构时，层与层之间可设置扩散障壁层(图中未示出)，扩散障壁层为氮化钛或氮化钽。金属为铝、铜、钨或钴。金属硅化物为镍硅化物(nickel silicide)、铂硅化物(platinum silicide)、钛硅化物(titanium silicide)、钼硅化物(molybdenum silicide)、钴硅化物(cobalt silicide)、钽硅化物(tantalumsilicide)、钨硅化物(tungsten silicide)或其类似物。该多个字元线电极115的厚度介于约50纳米与约500纳米之间。
参照图1和图2，在所示的实施例中，该多个字元线覆盖层117分别对应地设置于该多个字元线电极115之上。该多个字元线覆盖层117的顶面是和该基底101的顶面等高。该多个字元线覆盖层117由一绝缘材料所形成。该绝缘材料例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅、掺杂氟的硅酸盐或其类似物。
参照图1和图2，在所示的实施例中，该多个掺杂区域119设置于该基底101中，且该多个掺杂区域119分别对应地位于该第一主动区域105和该第二主动区域107。更具体地，该多个掺杂区域119分别设置于该多个字元线111与该隔离层103之间、于该多个字元线111中的该第一相邻对之间及于该多个字元线111中的该第二相邻对之间。该多个掺杂区域119是以一掺质(dopant)掺杂，该掺质为磷(phosphorus)、砷(arsenic)或锑(antimony)。设置于该多个字元线111中的该第一相邻对之间的掺杂区域119是视为一第一共同掺杂区域121。设置于该多个字元线111中的该第二相邻对之间的掺杂区域119是视为一第二共同掺杂区域123。
参照图1和图2，在所示的实施例中，该缓冲层801设置于该基底101上。该缓冲层801是由一堆叠层(stacked layer)或一单层(single layer)所形成，该堆叠层或该单层包括氧化硅、氮化硅、氮氧化硅、氧化氮化硅、掺杂氟的硅酸盐或其类似物。
参照图1和图2，在所示的实施例中，该多个绝缘层设置于该缓冲层801上。该多个绝缘层是由氮化硅、氧化硅、氮氧化硅、可流动氧化物(flowable oxide)、东燃硅氮烷(tonen silazen)、未掺杂硅酸盐玻璃(undoped silica glass)、硼硅酸盐玻璃(borosilica glass)、磷硅酸盐玻璃(phosphosilica glass)、硼磷硅酸盐玻璃(borophosphosilica glas)、等离子体加强型四乙基正硅酸盐(plasma enhanced tetra-ethyl orthosilicate)、氟硅酸盐玻璃(fluoride silicate glass)、碳掺杂氧化硅(carbon doped silicon oxide)、干凝胶(xerogel)、气凝胶(aerogel)、无定形氟化碳(amorphous fluorinated carbon)、有机硅酸盐玻璃(organo silicate glass)、聚对二甲苯(parylene)、双苯并环丁烯(bis-benzocyclobutenes)、聚酰亚胺(polyimide)、孔洞聚合材料(porous polymeric material)或其组合所形成，但并不以此为限。该多个绝缘层是由多层堆叠而成，由下至上分别为一第一绝缘层803、一第二绝缘层805、一第三绝缘层807和一第四绝缘层809。
参照图1和图2，在所示的实施例中，该第一位元线插塞201位于该第一主动区域105中，且该第一位元线插塞201设置于该基底101和该缓冲层801中。更具体地，该第一位元线插塞201的下部部分埋设于该第一共同掺杂区域121的上部部分。该第一位元线插塞201的上部部分设置于该缓冲层801中。该第一位元线插塞201的顶面是和该缓冲层801的顶面等高。该第一位元线插塞201是由经掺杂多晶硅、金属或金属硅化物所形成。该第一位元线插塞201是和该第一共同掺杂区域121电连接。
参照图1和图2，在所示的实施例中，该第一位元线203设置于该第一绝缘层803中，且该第一位元线203设置于该第一位元线插塞201上。该第一位元线203包括一第一位元线底部导电层205和一第一位元线顶部导电层207。该第一位元线底部导电层205设置于该第一位元线插塞201上并和该第一位元线插塞201电连接。该第一位元线底部导电层205由经掺杂多晶硅所形成。该第一位元线顶部导电层207设置于该第一位元线底部导电层205上并和该第一位元线底部导电层205电连接。该第一位元线顶部导电层207由铜、镍、钴、铝或钨所形成。该第一位元线覆盖层209设置于该第一位元线顶部导电层207上并位于该第一绝缘层803中。该第一位元线覆盖层209由氧化硅或氮化硅所形成。
参照图1和图2，在所示的实施例中，该第一位元线间隙壁211设置于该第一绝缘层803、第一绝缘层803和该基底101中。更具体地，该第一位元线间隙壁211贴设于该第一位元线覆盖层209的侧壁、该第一位元线顶部导电层207的侧壁及该第一位元线底部导电层205的侧壁。意即，该第一位元线覆盖层209的侧壁、该第一位元线顶部导电层207的侧壁和该第一位元线底部导电层205的侧壁是与该第一绝缘层803彼此间是间隔开；以及该第一位元线插塞201的侧壁与该缓冲层801彼此间是间隔开。该第一位元线间隙壁211的底部部分(bottom portion)埋设于该第一共同掺杂区域121的上部部分。该第一位元线间隙壁211设置于该多个字元线111中的第一相邻对的字元线绝缘层113及字元线覆盖层117上。该第一位元线间隙壁211由氧化硅、氮化硅、氮氧化硅或氧化氮化硅所形成。或者，在所示的另一实施例中，该第一位元线间隙壁211的底部部分埋设于该第一共同掺杂区域121，且该第一位元线间隙壁211和该该多个字元线111中的第一相邻对彼此间是间隔开。
参照图1和图2，在所示的实施例中，该第一虚设位元线301位于该虚设区域109，且设置于该第一绝缘层803中。换言之，该第一虚设位元线301位于该边缘阵列区域20。该第一虚设位元线301设置于该缓冲层801上。更具体地，该第一虚设位元线301包括一第一虚设底部导电层303和一第一虚设顶部导电层305。该第一虚设底部导电层303设置于该缓冲层801上。该第一虚设底部导电层303和该第一位元线底部导电层205由相同材料所形成，但并不以此为限。该第一虚设顶部导电层305设置于该第一虚设底部导电层303上并和该第一虚设底部导电层303电连接。该第一虚设顶部导电层305和该第一位元线顶部导电层207由相同材料所形成，但并不以此为限。
参照图1和图2，在所示的实施例中，该第一虚设覆盖层307设置于该第一虚设顶部导电层305上，且位于该第一绝缘层803中。该第一虚设覆盖层307和该第一位元线覆盖层209由相同材料所形成，但并不以此为限。该第一虚设位元线间隙壁309设置于该第一绝缘层803中，且该第一虚设位元线间隙壁309贴设于该第一虚设覆盖层307的侧壁、该第一虚设顶部导电层305的侧壁及该第一虚设底部导电层303的侧壁。该第一虚设位元线间隙壁309的底部直接和该缓冲层801的顶面相接触。该第一虚设位元线间隙壁309的底部的垂直高度位置(vertical level)是高于该第一位元线间隙壁211的底部的垂直高度位置。换言之，该第一虚设位元线间隙壁309的底部是高出于且偏移自该第一位元线间隙壁211的底部。
参照图1和图2，在所示的实施例中，该第二位元线插塞401位于该第二主动区域107中，且第二位元线插塞401设置于该缓冲层801和该第一绝缘层803中。更具体地，该第二位元线插塞401设置于该第二共同掺杂区域123上，且与该第二共同掺杂区域123电连接。该第二位元线插塞401的底部的宽度小于该第二位元线插塞401的顶面的宽度。换言之，该第二位元线插塞401的剖面由顶面至底部逐渐变窄。该第二位元线插塞401由一导电材料所形成，该导电材料为经掺杂多晶硅、金属、金属氮化物或金属硅化物。
参照图1和图2，在所示的实施例中，该第二位元线403设置于该第二绝缘层805中，且该第二位元线403设置于该第二位元线插塞401上。该第二位元线403的垂直高度位置是高于该第一位元线203的垂直高度位置。更具体地，该第二位元线403的垂直高度位置是高于该第一位元线顶部导电层207的垂直高度位置。换言之，该第二位元线403是高出于且偏移自该第一位元线203，或者，更具体地，该第二位元线403是高出于且偏移自该第一位元线顶部导电层207。设置于不同垂直高度位置的第二位元线403与第一位元线203使得两者间的距离相较于当两者设置于同一垂直高度位置时两者间的距离来得更长。此外，该第二位元线403是非对称地设置于该第二位元线插塞401上。举例而言，仅该第二位元线403的左半部设置于该第二位元线插塞401上。将该第二位元线403非对称地设置于该第二位元线插塞401将使得该第二位元线403更远离设置于其左侧的半导体元件(例如该第二虚设位元线501)，因此，位于该第二位元线403左侧的半导体元件对该第二位元线403的影响将会降低。该第二位元线403由如钨、铝、铜、镍或钴等的导电材料所形成。该第二位元线403和于该第二位元线插塞401电连接。
参照图1和图2，在所示的实施例中，该第二虚设位元线501位于该虚设区域109，且设置于该第二绝缘层805中。该第二虚设位元线501设置于该第一虚设位元线301的正上方。该第二虚设位元线501的垂直高度位置和该第二位元线403的垂直高度位置相同。该第二虚设位元线501和该第二位元线403是由相同材料所形成，但并不以此为限。
参照图1和图2，在所示的实施例中，该多个覆盖用间隙壁603分别对应地相邻于该第二位元线403的侧壁及该第二虚设位元线501的侧壁。该多个覆盖用间隙壁603由氧化硅、氮化硅、氮氧化硅或氧化氮化硅所形成。
参照图1和图2，在所示的实施例中，该多个气隙601分别对应地相邻于该第二位元线403的侧壁及该第二虚设位元线501的侧壁。更具体地，该多个气隙601分别对应地相邻于该多个覆盖用间隙壁603的侧壁。该多个气隙601是由该多个覆盖用间隙壁603、该第三绝缘层807、该第二绝缘层805和该第一绝缘层803所围绕出来的空间。由于该多个气隙601中是充满空气(air)，因此该多个气隙601的介电常数将显着地低于一般仅由氧化硅所形成的绝缘层，因此，该多个气隙601能够显着地降低该第二位元线403和该第二虚设位元线501间的寄生电容(parasitic capacitance)。意即，该多个气隙601能够显着地缓和该第二位元线403和该第二虚设位元线501间电流信号的干扰。
参照图1和图2，在所示的实施例中，该多个衬垫605贴设于该第二位元线403的侧壁、该第二位元线403的底部、该第二虚设位元线501的侧壁及该第二虚设位元线501的底部。换言之，该多个衬垫605是分别对应地设置于该第二位元线403和该多个覆盖用间隙壁603之间、该第二虚设位元线501和该多个覆盖用间隙壁603之间、该第二位元线403和该第二位元线插塞401之间、该第二位元线403和该第一绝缘层803之间、该第二虚设位元线501和该第一绝缘层803之间。该多个衬垫605由钛、氮化钛(titanium nitride)、钛硅氮化物(titanium silicon nitride)、钽(tantalum)、氮化钽(tantalum nitride)、氮化钽硅(tantalum silicon nitride)或其组合所形成。该多个衬垫605将分别对应地提升前述元件间的粘合(adhesion)。
参照图1和图2，在所示的实施例中，该多个电容插塞125位于该第一主动区域105和该第二主动区域107中。该多个电容插塞125穿设该第三绝缘层807、该第二绝缘层805、该第一绝缘层803及该缓冲层801。该多个电容插塞125分别对应地和除了该第一共同掺杂区域121及该第二共同掺杂区域123以外的阵列掺杂区域109电连接。该多个电容插塞125由经掺杂多晶硅、钛、氮化钛、钽、氮化钽、钨、铜、铝或铝合金所形成。
参照图1和图2，在所示的实施例中，该多个电容结构701位于该第一主动区域105和该第二主动区域107中。该多个电容结构701设置于该第四绝缘层809中，且该多个电容结构701分别对应地设置于该多个电容插塞125上。该多个电容结构701和该多个电容插塞125电连接。该多个电容结构701包括多个电容底部电极703、一电容绝缘层705和一电容顶部电极707。
参照图1和图2，在所示的实施例中，该多个电容底部电极703位于该第一主动区域105和该第二主动区域107中，该多个电容底部电极703内凹地设置于该第四绝缘层809中。该多个电容底部电极703的底部分别对应地和该多个电容插塞125的顶面相接触。该多个电容底部电极703由经掺杂多晶硅、金属或金属硅化物所形成。该电容绝缘层705设置于该多个电容底部电极703上并覆盖该第四绝缘层809的顶面。该电容绝缘层705为一包括绝缘材料的单层所形成，且该绝缘材料的介电常数约当4.0或大于4.0。该电容绝缘层705的厚度介于约1埃(angstrom)和约100埃之间。或者，在另一实施例中所示，该电容绝缘层705是由一堆叠层所形成，该堆叠层是由氧化硅、氮化硅和氧化硅所构成。该电容顶部电极707设置于该电容绝缘层705上。该电容顶部电极707由经掺杂多晶硅或金属所形成。
图3和图4为示意图，以剖面图例示本公开于一些实施例中的半导体装置。
参照图3，在所示的另一实施例中，该多个字元线111、该多个电容插塞125及该多个电容结构701亦位于该虚设区域109。换言之，该多个字元线111、该多个电容插塞125及该多个电容结构701亦位于该边缘阵列区域20。该第二虚设位元线501未和该多个字元线111、该多个电容插塞125或该多个电容结构701电连接。
参照图4，该第二位元线403是对称地设置于该第二位元线插塞401上。该多个覆盖用间隙壁603是相邻于该第二位元线插塞401的侧壁。该多个衬垫605是设置于该第二位元线插塞401与相邻于该第二位元线插塞401的侧壁的覆盖用间隙壁603之间。多个牺牲用间隙壁607是相邻于和该第二位元线插塞401的侧壁相邻的覆盖用间隙壁603。换言之，该多个牺牲用间隙壁607是设置于该第一绝缘层803与和该第二位元线插塞401的侧壁相邻的覆盖用间隙壁603之间。该多个牺牲用间隙壁607由经掺杂氧化物(doped oxide)所形成，该经掺杂的氧化物为硼硅酸盐玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、碳掺杂氧化硅或其类似物。或者，在另一实施例中所示，该多个牺牲用间隙壁607由热分解聚合物(thermal decomposable polymer)或热降解聚合物所形成(thermal degradablepolymer)。当热分解聚合物或热降解聚合物曝露于一高于其分解温度(decompositiontemperature)或降解温度(degradation temperature)的温度时，热分解聚合物或热降解聚合物将分解或降解成气态。
图5为示意图，以流程图例示本公开于一实施例中的半导体装置的制造方法40。图6至图28为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的流程。
参照图2、图5和图6，于步骤S11，在所示的实施例中，提供一基底101。该基底101包括一中央阵列区域10、一边缘阵列区域20和一外围区域30。该边缘阵列区域20围绕该中央阵列区域10。该外围区域105围绕该边缘阵列区域20。该隔离层103形成于该基底101中，并限定出一第一主动区域105、一第二主动区域107和一虚设区域109。该第一主动区域105和该第二主动区域107皆位于该中央阵列区域10，且彼此间相邻。该虚设区域109位于该边缘阵列区域20，且该虚设区域109和该第二主动区域107相邻。
参照图5和图6，该多个字元线111形成于该基底101中，且该多个字元线111位于该第一主动区域105和该第二主动区域107。多个字元线绝缘层113内凹地形成于该基底101中。多个字元线电极115分别对应地形成于该多个字元线绝缘层113上。多个字元线覆盖层117分别对应地形成于该多个字元线电极115上。该多个字元线绝缘层113、该多个字元线电极115和该多个字元线覆盖层117共同构成该多个字元线111。更具体地，该多个字元线111中的一第一相邻对是位于该第一主动区域105；该多个字元线111中的一第二相邻对是位于该第二主动区域107。
参照图5和图6，多个掺杂区域119是经一植入工艺以一掺质掺杂而形成于该基底101中，该多个掺杂区域119位于该第一主动区域105和该第二主动区域107，该掺质为磷、砷或锑。更具体地，该多个掺杂区域119形成于该多个字元线111与该隔离层103之间、于该多个字元线111中的第一相邻对之间及于该多个字元线111中的第二相邻对之间。形成于该多个字元线111中的第一相邻对之间的掺杂区域119是视为一第一共同掺杂区域121。形成于该多个字元线111中的第二相邻对之间的掺杂区域119是视为一第二共同掺杂区域123。
参照图5和图7至图9，于步骤S13，在所示的实施例中，形成一第一位元线插塞201于该基底101的中央阵列区域10。参照图7，经由一沉积工艺形成一缓冲层801于该基底101之上。参照图8，执行一光刻工艺于该第一主动区域105内的缓冲层801上以定义将形成该第一位元线插塞201的位置。于该光刻工艺后，执行一蚀刻工艺以形成一第一位元线插塞开口213，该第一位元线插塞开口213是穿透该缓冲层801和该基底101的上部部分，该蚀刻工艺为非等向性干式蚀刻。
参照图9，经一沉积工艺将一导电材料沉积入该第一位元线插塞开口213，该导电材料为经掺杂多晶硅、金属或金属硅化物。于该沉积工艺后，执行一平坦化工艺，例如化学机械研磨，以将多余的填料移除，并为后续工艺提供平坦的表面，且同时形成该第一位元线插塞201。需要注意的是，该第一位元线插塞201于此阶段是完全填满该第一位元线插塞开口213。
参照图5和图10至12，于步骤S15，在所示的实施例中，形成一第一位元线203和一第一位元线覆盖层209于该第一位元线插塞201的上方；同时地，形成一第一虚设位元线301和一第一虚设覆盖层307于该边缘阵列区域20。参照图10，通过一系列的沉积工艺以按序地沉积一底部导电层215、一顶部导电层217、一覆盖层219和一遮罩层221于该缓冲层801上。该底部导电层215由经掺杂多晶硅所形成。该顶部导电层217由铜、镍、钴、铝或钨所形成。该覆盖层219由氧化硅或氮化硅所形成。该遮罩层221为一光刻胶剂层。执行一光刻工艺将该遮罩层221图形化以分别定义将形成该第一位元线203的位置于该第一主动区域105及将形成该第一虚设位元线301的位置于该虚设区域109。
参照图11，于该光刻工艺后，执行一第一蚀刻工艺以将该覆盖层219蚀刻形成该第一位元线覆盖层209和该第一虚设覆盖层307，该第一蚀刻工艺为非等向性干式蚀刻，且是以该遮罩层221为遮罩。参照图12，执行一第二蚀刻工艺，该蚀刻工艺为非等向性干式蚀刻且以该第一位元线覆盖层209和该第一虚设覆盖层307为遮罩。在蚀刻工艺过程中，多数的顶部导电层217和多数的底部导电层215将被移除，仅位于该第一位元线覆盖层209之下和该第一虚设覆盖层307之下的部分顶部导电层217和底部导电层215能保留，而保留的顶部导电层217将分别形成该第一位元线顶部导电层207和该第一虚设顶部导电层305。而保留的底部导电层215将分别形成该第一位元线底部导电层205和该第一虚设底部导电层303。该第一位元线底部导电层205和该第一位元线顶部导电层207共同构成该第一位元线203。该第一虚设底部导电层303和该第一虚设顶部导电层305共同构成该第一虚设位元线301。此外，部分曝露的第一位元线插塞201将于第二蚀刻工艺中被移除，换言之，该第一位元线插塞201的宽度于第二蚀刻工艺后将会减少。因此，该第一位元线203是和该第一位元线插塞开口213的侧壁彼此间将隔开。
参照图5和图13，于步骤S17，在所示的实施例中，形成第一位元线间隙壁211于该中央阵列区域10且形成第一虚设位元线间隙壁309于该边缘阵列区域20。一间隙壁层(spacer layer)经一沉积工艺沉积于该缓冲层801的上方以覆盖该第一虚设覆盖层307、该第一虚设位元线301、该第一位元线覆盖层209和该第一位元线203，并填满该第一位元线插塞开口213。在该沉积工艺后，执行一蚀刻工艺直至该第一位元线覆盖层209及该第一虚设覆盖层307的顶面暴露出来，与此同时，该第一位元线间隙壁211和该第一虚设位元线间隙壁309将同时形成，该蚀刻工艺为非等向性干式蚀刻。
参照图5和图14至图22，于步骤S19，在所示的实施例中，形成一高出且偏移自该第一位元线203的第二位元线403及形成一第二虚设位元线501于该边缘阵列区域20。参照图14，形成一第一绝缘层803于该缓冲层801上，且该第一绝缘层803是覆盖该第一虚设覆盖层307、该第一虚设位元线间隙壁309、该第一位元线间隙壁211和该第一位元线覆盖层209。执行一平坦化工艺，例如化学机械研磨，以将多余的填料移除，并为后续工艺提供平坦的表面。
参照图15，形成一第二位元线插塞401穿过该第一绝缘层803和该缓冲层801，该第二位元线插塞401是位于该第二主动区域107。执行一光刻工艺以定义将形成该第二位元线插塞401的位置。于该光刻工艺后，执行一蚀刻工艺以形成一第二位元线插塞开口，该第二位元线插塞开口是穿透该第一绝缘层803和该缓冲层801，该蚀刻工艺为非等向性干式蚀刻。该第二共同掺杂区域123的顶面将经由该第二位元线插塞开口而暴露。经一金属化工艺将一导电材料沉积入该第二位元线插塞开口，该导电材料为经掺杂多晶硅、金属或金属硅化物。于该金属化工艺后，执行一平坦化工艺，例如化学机械研磨，以将多余的填料移除，并为后续工艺提供平坦的表面，且同时形成该第二位元线插塞401。
参照图16，通过一沉积工艺形成一第二绝缘层805于该第一绝缘层803上。执行一光刻工艺，其通过图形化该第二绝缘层805以定义将形成该第二位元线403的位置和将形成该第二虚设位元线501的位置。于该光刻工艺后，执行一蚀刻工艺以形成多个第二位元线沟渠405于该第二绝缘层805中，该多个第二位元线沟渠405是位于该第二主动区域107和该虚设区域109，该蚀刻工艺为非等向性干式蚀刻。位于该第二主动区域107的第二位元线沟渠405使得该第二位元线插塞401的顶面暴露。位于该虚设区域109的第二位元线沟渠405是位于该第一虚设覆盖层307的正上方。
参照图17，经一沉积工艺形成一牺牲用间隙壁层609(sacrificial spacerlayer)于该多个第二位元线沟渠405中并覆盖该第二绝缘层805的顶面。参照图18，执行一蚀刻工艺以移除形成于该第二绝缘层805的顶面与该多个第二位元线沟渠405的底部的牺牲用间隙壁层609，与此同时，该多个牺牲用间隙壁607将形成并是贴附该多个第二位元线沟渠405的侧壁，该蚀刻工艺为非等向性干式蚀刻。
参照图19，经一沉积工艺形成一覆盖用间隙壁层611(covering layer)以覆盖该第二绝缘层805的顶面、该多个牺牲用间隙壁607的侧壁及该多个第二位元线沟渠405的底部。参照图20，执行一蚀刻工艺以移除形成于该第二绝缘层805的顶面与该多个第二位元线沟渠405的底部的覆盖用间隙壁层611，与此同时，该多个覆盖用间隙壁603将形成并是贴附该多个牺牲用间隙壁607的侧壁，该蚀刻工艺为非等向性干式蚀刻。该多个牺牲用间隙壁607由一相对于该第二绝缘层805与该多个覆盖用间隙壁603具有蚀刻选择性(etchingselectivity)的材料所形成。更具体地，在所示的实施例中，该多个牺牲用间隙壁607由经掺杂氧化物所形成，该经掺杂的氧化物为硼硅酸盐玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、碳掺杂氧化硅或其类似物。该多个覆盖用间隙壁603和该第二绝缘层805由氮化硅或无掺杂氧化物(undoped oxide)所形成。或者，在另一实施例中所示，该多个牺牲用间隙壁607由热分解聚合物或热降解聚合物所形成。
参照图21，经一沉积工艺形成一衬垫层613(liner layer)以覆盖该第二绝缘层805的顶面、该多个覆盖用间隙壁603的侧壁及该多个第二位元线沟渠405的底部。该衬垫层613由钛、氮化钛、钛硅氮化物、钽、氮化钽、氮化钽硅或其组合所形成。参照图22，通过一金属化工艺将一导电材料填入该多个第二位元线沟渠405，该导电材料为经掺杂多晶硅、金属、金属氮化物或金属硅化物。于该金属化工艺后，执行一平坦化工艺，例如化学机械研磨，以将多余的填料移除，并为后续工艺提供平坦的表面，且同时形成该第二位元线403和该第二虚设位元线501。
参照图5、图23和图24，于步骤S21，在所示的实施例中，形成多个气隙601相邻于该第二位元线403的侧壁及该第二虚设位元线501的侧壁。参照图23，执行一平坦化工艺，例如化学机械研磨，以减少该第二绝缘层805的厚度，并移除部分的衬垫层613、部分的覆盖用间隙壁603及部分的牺牲用间隙壁607。于该平坦化工艺后，该衬垫层613是形成多个衬垫605，该多个衬垫605是相邻于该第二位元线403的侧壁及底部与该第二虚设位元线501的侧壁及底部。于该平坦化工艺后，该多个牺牲用间隙壁607的顶面将暴露。
参照图24，该多个牺牲用间隙壁607将被移除并借此形成该多个气隙601。更具体地，在所示的实施例中，引入氟化氢蒸气(vapor hydrogen fluoride)用以蚀刻该多个牺牲用间隙壁607，氟化氢蒸气对于由经掺杂氧化物所形成的多个牺牲用间隙壁607具有较高的蚀刻速率(etching rate)，因此，该多个牺牲用间隙壁607将被移除，而由氮化硅所形成的覆盖用间隙壁603将会保留。该多个覆盖用间隙壁603用于避免该第二虚设位元线501于后续工艺步骤(如热处理)中流入该多个气隙601。或者，在另一实施例中所示，当该多个牺牲用间隙壁607由热分解聚合物或热降解聚合物所形成时，执行一加热工艺以移除该多个牺牲用间隙壁607。该加热工艺的温度介于约300摄氏度至约450摄氏度。优选地，该加热工艺的温度介于约350摄氏度至约420摄氏度。
参照图1、图5和图25至图28，于步骤S23，在所示的实施例中，形成多个电容结构701于该中央阵列区域10。参照图25，通过一沉积工艺形成一第三绝缘层807于该第二绝缘层805上。需要注意的是，形成该第三绝缘层807后，该多个气隙601并未被填满。执行一光刻工艺以定义将形成该多个电容插塞125的位置。于该光刻工艺后，执行一蚀刻工艺以形成多个电容插塞开口，该多个电容插塞开口是穿透该第三绝缘层807、该第二绝缘层805、该第一绝缘层803和该缓冲层801，该蚀刻工艺为非等向性干式蚀刻。一些掺杂区域119经由该多个电容插塞开口而暴露。沉积一导电材料于该多个电容插塞开口，该导电材料为经掺杂多晶硅、钛、氮化钛、钽、氮化钽、钨、铜、铝或铝合金。执行一平坦化工艺，例如化学机械研磨，以将多余的填料移除，并为后续工艺提供平坦的表面，且同时形成该多个电容插塞125，该多个电容插塞125是位于该第一主动区域105和该第二主动区域107。
参照图26，通过一沉积工艺形成一第四绝缘层809于该第三绝缘层807上。执行一光刻工艺以定义将形成该多个电容结构701的位置。于该光刻工艺后，执行一蚀刻工艺以形成多个电容结构沟渠709于该第四绝缘层809中，该蚀刻工艺为非等向性干式蚀刻。该多个电容插塞125的顶面是经由该多个电容结构沟渠709而暴露。
参照图27，多个电容底部电极703是形成于该多个电容结构沟渠709中。参照图28，一电容绝缘层705是形成于该多个电容底部电极703上且位于该多个电容结构沟渠709中。参照回图1，一电容顶部电极707是形成于该电容绝缘层705上且填满该多个电容结构沟渠709中。该多个电容底部电极703、该电容绝缘层705和该电容顶部电极707共同构成位于该中央阵列区域10的该多个电容结构701。
图29至图41为示意图，以剖面图例示本公开于另一实施例中半导体装置的制造方法的部分流程。
参照图29，形成一第一绝缘层803于该缓冲层801上。该第二绝缘层805是形成于该第一绝缘层803上。执行一第一光刻工艺于该第二绝缘层805上以定义将形成该第二位元线403的位置和将形成该第二虚设位元线501的位置。于该第一光刻工艺后，执行一第一蚀刻工艺以形成多个第二位元线沟渠405于该第二绝缘层805，该蚀刻工艺为非等向性干式蚀刻。参照图30，执行一第二光刻工艺于该第一绝缘层803上以定义将形成该第二位元线插塞401的位置。于该第二光刻工艺后，执行一第二蚀刻工艺以形成一第二位元线插塞开口407，该第二位元线插塞开口407是穿透该第一绝缘层803和该缓冲层801，该蚀刻工艺为非等向性干式蚀刻。
参照图31，该牺牲用间隙壁层609是形成于该第一绝缘层803的顶面且形成于该多个第二位元线沟渠405和该第二位元线插塞开口407中。参照图32，执行一蚀刻工艺以移除形成于该第二绝缘层805的顶面、该多个第二位元线沟渠405的底部与该第二位元线插塞开口407的底部的牺牲用间隙壁层609，与此同时，该多个牺牲用间隙壁607将形成并是贴附于该多个第二位元线沟渠405的侧壁及该第二位元线插塞开口407的侧壁，该蚀刻工艺为非等向性干式蚀刻。需要注意的是，对照图18，该多个牺牲用间隙壁607亦位于即将形成该第二位元线插塞401的第二位元线插塞开口407中。
参照图33，经一沉积工艺形成一覆盖用间隙壁层611以覆盖该第二绝缘层805的顶面、该多个牺牲用间隙壁607的侧壁、该多个第二位元线沟渠405的底部及该第二位元线插塞开口407的底部。参照图34，执行一蚀刻工艺以移除形成于该第二绝缘层805的顶面、该多个第二位元线沟渠405的底部与该第二位元线插塞开口407的底部的覆盖用间隙壁层611，与此同时，该多个覆盖用间隙壁603将形成并是贴附该多个牺牲用间隙壁607的侧壁，该蚀刻工艺为非等向性干式蚀刻。
参照图35，经一沉积工艺形成一衬垫层613以覆盖该第二绝缘层805的顶面、该多个第二位元线沟渠405的底部、该第二位元线插塞开口407的底部及该多个覆盖用间隙壁603的侧壁。需要注意的是，对照图21，该衬垫层613亦形成于第二位元线插塞开口407中，并是形成于该多个覆盖用间隙壁603上。参照图36，通过一金属化工艺将一导电材料沉积入该多个第二位元线沟渠405和该第二位元线插塞开口407，该导电材料为经掺杂多晶硅、金属、金属氮化物或金属硅化物。于该金属化工艺后，执行一平坦化工艺，例如化学机械研磨，以将多余的填料移除，并为后续工艺提供平坦的表面，且同时形成该第二位元线插塞401、该第二位元线403和该第二虚设位元线501。参照图4和图37至图41，形成该多个气隙601、该多个电容插塞125、该多个电容结构701的流程类似于图24至图28。
本公开的一实施例提供一半导体装置，其源自于相邻的位元线间的寄生电容所诱发的电阻电容延迟效应(resistive-capacitive delay)将被减缓。该半导体装置包括一基底、一第一位元线、一第二位元线、一第一虚设位元线及一第二虚设位元线。该基底包括一中央阵列区域和一边缘阵列区域，该边缘阵列区域围绕该中央阵列区域。该第一位元线设置于该中央阵列区域的上方。该第二位元线设置于该中央阵列区域的上方，且该第二位元线是高出并偏移自该第一位元线。该第一虚设位元线设置于该边缘阵列区域的上方。该第二虚设位元线设置于该第一虚设位元线的正上方。
本公开的一实施例提供一半导体装置的制造方法，所制造的半导体装置源自于相邻的位元线间的寄生电容所诱发的电阻电容延迟效应将被减缓。该半导体装置的制造方法包括提供一基底、同时地形成一第一位元线和一第一虚设位元线及同时地形成一第二位元线和一第二虚设位元线。该基底包括一中央阵列区域和一边缘阵列区域，该边缘阵列区域围绕该中央阵列区域。该第一位元线位于该中央阵列区域的上方，该第一虚设位元线位于该边缘阵列区域的上方。该第二位元线位于该中央阵列区域的上方，该第二虚设位元线位于该边缘阵列区域的上方。该第二位元线是高出并偏移自该第一位元线，而该第二虚设位元线是设置于该第一虚设位元线的正上方。
由于本公开的半导体装置的设计，该第一位元线和该第二位元线之间的距离将增加，因此，源自于相邻的位元线间的寄生电容所诱发的电阻电容延迟效应将被减缓。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (20)

1.一种半导体装置，包括：
一基底，其包括一中央阵列区域和一边缘阵列区域，该边缘阵列区域围绕该中央阵列区域；
一第一位元线设置于该中央阵列区域的上方；
一第二位元线设置于该中央阵列区域的上方，且该第二位元线是高出并偏移自该第一位元线；
一第一虚设位元线设置于该边缘阵列区域的上方；及
一第二虚设位元线设置于该第一虚设位元线的正上方。
2.如权利要求1所述的半导体装置，其中该第一位元线包括一第一位元线底部导电层和一第一位元线顶部导电层，该第一位元线底部导电层设置于该中央阵列区域的上方，该第一位元线顶部导电层设置于该第一位元线底部导电层上。
3.如权利要求2所述的半导体装置，还包括一第一位元线插塞设置于该第一位元线下，其中该第一位元线插塞的下部部分埋设于该基底中。
4.如权利要求3所述的半导体装置，还包括一第一位元线覆盖层设置于该第一位元线的上方，其中该第一位元线覆盖层由氧化硅、氮化硅、氮氧化硅、氧化氮化硅或掺杂氟的硅酸盐所形成。
5.如权利要求4所述的半导体装置，还包括多个第一位元线间隙壁贴设于该第一位元线的侧壁，其中该多个第一位元线间隙壁由氧化硅、氮化硅、氮氧化硅或氧化氮化硅所形成。
6.如权利要求5所述的半导体装置，还包括多个字元线设置于该中央阵列区域。
7.如权利要求5所述的半导体装置，还包括多个气隙相邻于该第二位元线的侧壁及该第二虚设位元线的侧壁。
8.如权利要求7所述的半导体装置，还包括多个覆盖用间隙壁相邻于该第二位元线的侧壁及该第二虚设位元线的侧壁，其中该多个覆盖用间隙壁由氧化硅、氮化硅、氮氧化硅或氧化氮化硅所形成。
9.如权利要求8所述的半导体装置，还包括多个衬垫设置于该第二位元线的侧壁与该多个覆盖用间隙壁之间以及该第二虚设位元线的侧壁与该多个覆盖用间隙壁之间。
10.如权利要求9所述的半导体装置，还包括多个电容结构设置于该中央阵列区域和该边缘阵列区域的上方。
11.如权利要求10所述的半导体装置，还包括多个电容插塞设置于该多个电容结构与该基底之间。
12.如权利要求9所述的半导体装置，还包括一第二位元线插塞设置于该中央阵列区域的上方，其中该第二位元线非对称地设置于该第二位元线插塞上。
13.如权利要求7所述的半导体装置，还包括一第二位元线插塞设置于该第二位元线下以及多个牺牲用间隙壁相邻于该第二位元线插塞的侧壁，其中该多个牺牲用间隙壁由经掺杂氧化物所形成。
14.如权利要求13所述的半导体装置，还包括多个覆盖用间隙壁相邻于该第二位元线的侧壁、该第二虚设位元线的侧壁及该第二位元线插塞的侧壁。
15.如权利要求14所述的半导体装置，还包括多个衬垫设置于该第二位元线的侧壁与该多个覆盖用间隙壁之间、该第二虚设位元线的侧壁与该多个覆盖用间隙壁之间以及该第二位元线插塞的侧壁与该多个覆盖用间隙壁之间。
16.如权利要求6所述的半导体装置，其中该多个字元线包含多个字元线绝缘层内凹地设置于该中央阵列区域、多个字元线电极设置于该多个字元线绝缘层上以及多个字元线覆盖层设置于该多个字元线电极上。
17.如权利要求10所述的半导体装置，其中该多个电容结构包括多个电容底部电极内凹地设置于该基底的上方、一电容绝缘层设置于该多个电容底部电极上和一电容顶部电极设置于该电容绝缘层上。
18.一种半导体装置的制造方法，包括：
提供一基底，该基底包括一中央阵列区域和一边缘阵列区域，该边缘阵列区域围绕该中央阵列区域；
同时地形成一第一位元线和一第一虚设位元线，该第一位元线位于该中央阵列区域的上方，该第一虚设位元线位于该边缘阵列区域的上方；及
同时地形成一第二位元线和一第二虚设位元线，该第二位元线位于该中央阵列区域的上方，该第二虚设位元线位于该边缘阵列区域的上方；
其中该第二位元线是高出并偏移自该第一位元线，而该第二虚设位元线是位于该第一虚设位元线的正上方。
19.如权利要求18所述的半导体装置的制造方法，还包括形成多个气隙相邻于该第二位元线的侧壁及该第二虚设位元线的侧壁。
20.如权利要求19所述的半导体装置的制造方法，还包括形成多个电容结构于该中央阵列区域中。
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