CN112349718B - 半导体元件及其制造方法 - Google Patents

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Abstract

本公开提供一种半导体元件及其制造方法。该半导体元件包括一基板、埋藏在该基板中的多个第一位元线接触、分别相应地定位在所述多个第一位元线接触上的多个第一位元线、以及定位在该基板上方的多个第二位元线。所述多个第二位元线的底表面定位在比所述多个第一位元线的顶表面高的一垂直水平上。

Description

半导体元件及其制造方法
技术领域
本公开主张2019/08/07申请的美国正式申请案第16/534,434号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
背景技术
半导体元件已运用在各种电子应用上，像是个人电脑、手机、数码相机以及其他的电子设备。半导体元件的尺寸不断微缩化，以满足对不断增长的计算能力的需求。但是，在微缩化的工艺期间会出现各种问题，这些问题会影响最终的电子特性、品质和产率。因此，在提高品质、产率和可靠性方面仍然存在挑战。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一方面提供一种半导体元件。该半导体元件包括一基板、埋藏在该基板中的多个第一位元线接触、分别相应地定位在所述多个第一位元线接触上的多个第一位元线、以及定位在该基板上方的多个第二位元线。所述多个第二位元线的底表面定位在比所述多个第一位元线的顶表面高的一垂直水平上。
本公开的另一方面提供一种半导体元件的制造方法。该半导体元件的制造方法包括提供一基板、形成埋藏在该基板中的多个第一位元线接触、形成分别对应地定位在所述多个第一位元线接触上的多个第一位元线、以及形成定位在该基板上方的多个第二位元线。所述多个第二位元线的底表面定位在比所述多个第一位元线的顶表面高的一垂直水平上。
由于本公开的半导体元件的设计，与现有技术相比，可以扩展多个条第一位元线之一和相邻的多个条第二位元线之一之间的距离；因此，可以减轻来自相邻位元线的寄生电容所引起的阻容性延迟(resistive-capacitive delay)。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得优选了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
本公开各方面可配合以下附图及详细说明阅读以便了解。要强调的是，依照工业上的标准惯例，各个部件(feature)并未按照比例绘制。事实上，为了清楚的讨论，可能任意的放大或缩小各个部件的尺寸。
图1根据本公开的一实施例以流程图的形式显示出制造半导体元件的方法。
图2根据本公开的一实施例以示意性剖面图显示出制造半导体元件的流程的一部分。
图3根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。
图4到图6根据图3以示意性剖面图显示出制造半导体元件的流程的一部分。
图7根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。
图8到图10根据图7以示意性剖面图显示出制造半导体元件的流程的一部分。
图11根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。
图12到图14根据图11以示意性剖面图显示出制造半导体元件的流程的一部分。
图15根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。
图16到图18根据图15以示意性剖面图显示出制造半导体元件的流程的一部分。
图19根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。
图20到图22根据图19以示意性剖面图显示出制造半导体元件的流程的一部分。
图23根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。
图24到图26根据图23以示意性剖面图显示出制造半导体元件的流程的一部分。
图27根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。
图28到图30根据图27以示意性剖面图显示出制造半导体元件的流程的一部分。
图31根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。
图32到图34根据图31以示意性剖面图显示出制造半导体元件的流程的一部分。
图35根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。
图36到图38根据图35以示意性剖面图显示出制造半导体元件的流程的一部分。
图39根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。
图40到图42根据图39以示意性剖面图显示出制造半导体元件的流程的一部分。
图43根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。
图44到图46根据图43以示意性剖面图显示出制造半导体元件的流程的一部分。
图47根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。
图48到图50根据图47以示意性剖面图显示出制造半导体元件的流程的一部分。
图51根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。
图52到图54根据图51以示意性剖面图显示出制造半导体元件的流程的一部分。
图55根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。
图56到图58根据图55以示意性剖面图显示出制造半导体元件的流程的一部分。
图59根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。
图60到图62根据图59以示意性剖面图显示出制造半导体元件的流程的一部分。
图63根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。
图64到图66根据图63以示意性剖面图显示出制造半导体元件的流程的一部分。
图67根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。
图68到图70根据图67以示意性剖面图显示出制造半导体元件的流程的一部分。
图71根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。
图72到图74根据图71以示意性剖面图显示出制造半导体元件的流程的一部分。
图75根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。
图76到图78根据图75以示意性剖面图显示出制造半导体元件的流程的一部分。
图79根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。
图80到图82根据图79以示意性剖面图显示出制造半导体元件的流程的一部分。
图83根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。
图84到图86根据图83以示意性剖面图显示出制造半导体元件的流程的一部分。
图87根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。
图88到图90根据图87以示意性剖面图显示出制造半导体元件的流程的一部分。
图91根据本公开的一实施例以示意性俯视图显示出一半导体元件。
图92到图93根据图91以示意性剖面图显示出一半导体元件。
附图标记说明：
101：基板
103：隔离层
105：主动区域
107：源极/漏极区域
109：缓冲层
201：字元线
203：字元线沟槽
205：字元线绝缘层
207：字元线电极
209：字元线覆盖结构
301：第一位元线接触
303：第一位元线接触开口
305：第一位元线
307：底部位元线电极层
309：顶部位元线电极层
311：掩模图案
313：间隔物
401：第二位元线接触
403：第二位元线接触开口
405：第二位元线
407：第二位元线沟槽
501：第一绝缘膜
503：第二绝缘膜
505：第三绝缘膜
507：第四绝缘膜
601：导电插塞
603：第一开口
605：隔离单元
607：插塞开口
701：电容结构
703：电容开口
705：底部电容电极
707：电容绝缘层
709：顶部电容电极
900：区域
D1：水平距离
D2：对角线距离
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
S21：步骤
S23：步骤
S25：步骤
S27：步骤
S29：步骤
S31：步骤
S33：步骤
W：方向
X：方向
Y：方向
Z：方向
具体实施方式
以下公开提供许多不同的实施例或是例子来实行本公开实施例的不同部件。以下描述具体的元件及其排列的例子以简化本公开实施例。当然这些仅是例子且不该以此限定本公开实施例的范围。例如，在描述中提及第一个部件形成于第二个部件“之上”或“上”时，其可能包括第一个部件与第二个部件直接接触的实施例，也可能包括两者之间有其他部件形成而没有直接接触的实施例。另外，本公开可能在不同实施例中重复参照符号及/或标记。这些重复为了简化与清晰的目的，并非用以定义所讨论的不同实施例及/或结构之间的关系。
此外，其中用到与空间相关的用词，例如：“在……下方”、“下方”、“较低的”、“上方”、“较高的”、及其类似的用词为了便于描述附图中所示的一个元件或部件与另一个元件或部件之间的关系。这些空间关系词是用以涵盖附图所描绘的方位的外的使用中或操作中的装置的不同方位。装置可能被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关形容词也可相同地照着解释。
应理解的是，当一个元件或层被称为“连接到”或“耦合到”另一个元件或层时，它可以是直接连接或耦合到另一个元件或层，或者可能存在中间元件或层。
应理解的是，尽管本文可以使用用语第一、第二等来描述各种元件，但是这些元件不应受到这些用语的限制。除非另有说明，否则这些用语仅用于区分一个元件与另一个元件。因此，例如，在不脱离本公开的启示的情况下，以下讨论的第一元件、第一组件或第一部分可以被称为第二元件、第二组件或第二部分。
除非上下文另外指出，否则本文在提及方位、布局、位置、形状、尺寸、数量或其他量度时所使用像是“相同”、“相等”、“平面”或“共平面”的用语不一定表示完全相同的方位、布局、位置、形状、尺寸、数量或其他量度，而是旨在涵盖在例如由于制造工艺而产生的在可接受变化范围内几乎相同的方位、布局、位置、形状、尺寸、数量或其他量度。本文中可以使用用语“实质上(substantially)”来反映此含义。举例而言，被描述为“实质上相同”、“实质上相等”或“实质上平面”的项目可以正好相同、相等或平面，或者在例如由于制造工艺而产生的在可接受变化范围内可相同、相等或平面。
在本公开中，半导体元件通常是指可以通过利用半导体特性而起作用的元件，且电光元件、发光显示元件、半导体电路、和电子元件都包括在半导体元件的类别中。具体地，本公开实施例的半导体元件可以是动态随机存取存储器元件。
应注意的是，在本公开的描述中，上方(above)或上(up)对应于方向Z的箭头方向，下方(below)或下(down)对应于相反于方向Z的箭头方向。
图1根据本公开的一实施例以流程图的形式显示出制造半导体元件的方法。图2根据本公开的一实施例以示意性剖面图显示出制造半导体元件的流程的一部分。
参照图1和图2，在步骤S11，可提供一基板101。基板101可以由例如硅、经掺杂的硅、硅锗、绝缘体上覆硅(silicon on insulator)、蓝宝石上覆硅(silicon on sapphire)、绝缘体上覆硅锗(silicon germanium on insulator)、碳化硅、锗、砷化镓、磷化镓、磷化镓砷、磷化铟、磷化铟镓、或任何其他IV-IV、III-V或II-VI族半导体材料形成。
图3根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。图4到图6根据图3以示意性剖面图显示出制造半导体元件的流程的一部分。
参照图1和图3至图6，在步骤S13，可形成隔离层103于基板101中，并且可以由隔离层103定义基板101的多个主动区域105。可以进行光刻工艺以图案化基板101以定义多个主动区域105的位置。可以在光刻工艺之后进行蚀刻工艺以在基板101中形成多个沟槽。在蚀刻工艺之后，可以使用像是氧化硅、氮化硅、氮氧化硅(silicon oxynitride)、氧化氮化硅(silicon nitride oxide)、或经氟化物掺杂的硅酸盐的绝缘材料通过沉积工艺来填充多个沟槽。在沉积工艺之后，可以进行像是化学机械研磨(chemical mechanical polishing)的平坦化工艺以移除多余的材料，为后续的处理步骤提供实质上平坦的表面，并共形地形成隔离层103和多个主动区域105。为了简单起见，在图3中未显示出隔离层103。从上方观察时，多个主动区域105可以具有条状(bar shapes)，该条状沿方向W延伸。多个主动区域105可以彼此平行。
应当注意的是，在本公开中，氮氧化硅是指包含硅、氮和氧并且其中氧的比例大于氮的比例的物质。氧化氮化硅是指含有硅、氧和氮并且其中氮的比例大于氧的比例的物质。
图7根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。图8到图10根据图7以示意性剖面图显示出制造半导体元件的流程的一部分。为了简单起见，在图7中未显示出隔离层103。
参照图1和图7至图10，在步骤S15，可形成多个源极/漏极区域107于多个主动区域105中。可以使用像是磷、砷、或锑的掺杂物通过植入工艺形成多个源极/漏极区域107。多个源极/漏极区域107可以分别具有从大约1E17原子/cm3至大约1E19原子/cm3的掺杂物浓度范围。
图11根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。图12到图14根据图11以示意性剖面图显示出制造半导体元件的流程的一部分。为了简单起见，在图11中未显示出隔离层103。
图15根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。图16到图18根据图15以示意性剖面图显示出制造半导体元件的流程的一部分。为了简单起见，在图15中未显示出隔离层103。
图19根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。图20到图22根据图19以示意性剖面图显示出制造半导体元件的流程的一部分。为了简单起见，在图19中未显示出隔离层103。
图23根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。图24到图26根据图23以示意性剖面图显示出制造半导体元件的流程的一部分。为了简单起见，在图23中未显示出隔离层103。
参照图1和图11至图26，在步骤S17，可形成多个字元线201于基板101中。参照图11至图14，可形成多个字元线沟槽203于基板101中。可以进行光刻工艺以图案化基板101以定义多个字元线沟槽203的位置。可以在光刻工艺之后进行蚀刻工艺以在基板101中形成多个字元线沟槽203。多个字元线沟槽203可以在与方向W对角相交(diagonally intersecting)的方向Y上延伸，以与多个主动区域105相交。在所示的实施例中，多个主动区域105中的每一个可以与多个字元线沟槽203中的两个相交。
参照图15至图18，可以分别对应地形成多个字元线绝缘层205以共形地覆盖多个字元线沟槽203的内表面。在所示的实施例中，多个字元线绝缘层205可以由例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅、经氟化物掺杂的硅酸盐、或其类似材料形成。或者，在所示的另一个实施例中，多个字元线绝缘层205可以由例如钛酸钡锶、钛酸锆铅、氧化钛、氧化铝、氧化铪、氧化钇、氧化锆、或其类似材料形成。
参照图19至图22，可以分别对应地形成多个字元线电极207于多个字元线沟槽203中的多个字元线绝缘层205上。在所示的实施例中，可以通过金属化工艺将由导电材料(例如经掺杂的多晶硅、金属、或金属硅化物)形成的金属层设置在多个字元线沟槽203中。在金属化工艺之后，可以在金属层上进行蚀刻工艺，以在多个字元线沟槽203中留下金属层的下部分；因此，可以分别对应地形成多个字元线电极207于多个字元线沟槽203中的多个字元线绝缘层205上。金属可例如为铝、铜、钨、钴、或前述金属的合金。金属硅化物可例如为硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨、或其类似材料。
参照图23至图26，可以分别对应地形成多个字元线覆盖结构209于多个字元线沟槽203中的多个字元线电极207上。多个字元线覆盖结构209可以分别对应地填充多个字元线沟槽203。覆盖结构209的顶表面可以与基板101的顶表面位在相同的垂直水平上。多个字元线覆盖结构209中的每一个可以形成为堆叠层或单层。例如，在所示的实施例中，多个字元线覆盖结构209可以由包括钛酸钡锶、钛酸锆铅、氧化钛、氧化铝、氧化铪、氧化钇、氧化锆、或其类似材料的单层形成。或者，在所示的另一个实施例中，多个字元线覆盖结构209可以由堆叠层形成。每一个堆叠层可以包括一底层和一顶层。底层可以分别对应地设置在多个字元线电极207上。顶层可以设置在底层上，并且顶层的顶表面可以与基板101的顶表面位在相同的垂直水平上。底层可以由例如高介电常数材料形成，所述高介电常数材料像是钛酸钡锶、钛酸锆铅、氧化钛、氧化铝、氧化铪、氧化钇、氧化锆、或其类似材料。顶层可以由例如低介电常数材料形成，所述低介电常数材料像是氧化硅、氮化硅、氮氧化硅、氧化氮化硅、经氟化物掺杂的硅酸盐、或其类似材料。由低介电常数材料形成的顶层可以降低基板101顶表面处的电场；因此，可以降低漏电流。多个字元线沟槽203、多个字元线绝缘层205、多个字元线电极207、和多个字元线覆盖结构209一起形成多个字元线201。
图27根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。图28到图30根据图27以示意性剖面图显示出制造半导体元件的流程的一部分。
参照图1和图27至图30，在步骤S19，可形成缓冲层109于基板101上。缓冲层109可以形成为包括氧化硅、氮化硅、氮氧化硅、氧化氮化硅、经氟化物掺杂的硅酸盐、或其类似材料的堆叠层或单层。为了简单起见，在图27中未显示出隔离层103。
图31根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。图32到图34根据图31以示意性剖面图显示出制造半导体元件的流程的一部分。为了简单起见，在图31中未显示出隔离层103和缓冲层109。
图35根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。图36到图38根据图35以示意性剖面图显示出制造半导体元件的流程的一部分。为了简单起见，在图35中未显示出隔离层103和缓冲层109。
参照图1和图31至图38，在步骤S21，可形成多个第一位元线接触301于缓冲层109中和基板101的上部分中。参照图31至图34，可形成多个第一位元线接触开口303于缓冲层109中和基板101的上部分中。从上方观察时，多个第一位元线接触开口303可以设置在一些多个主动区域105的中心部分和多个字元线201的相邻对之间。多个第一位元线接触开口303可以暴露出设置在多个字元线201的相邻对之间的一些多个源极/漏极区域107。可以进行光刻工艺以图案化缓冲层109以定义多个第一位元线接触开口303的位置。可以在光刻工艺之后进行蚀刻工艺以在缓冲层109中和基板101的上部分中形成多个第一位元线接触开口303。
参照图35至图38，可以分别对应地形成多个第一位元线接触301于多个第一位元线接触开口303中。在所示的实施例中，可以通过金属化工艺将导电材料(例如经掺杂的多晶硅、金属、或金属硅化物)沉积至多个第一位元线开口303中。在金属化工艺之后，可以进行像是化学机械研磨的平坦化工艺以移除多余的材料，并为后续的处理步骤提供实质上平坦的表面，并共形地形成多个第一位元线接触301。多个第一位元线接触301可以电性连接到设置在多个字元线201的相邻对之间的一些多个源极/漏极区域107的中心部分。金属可例如为铝、铜、钨、钴、或前述金属的合金。金属硅化物可例如为硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨、或其类似材料。
图39根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。图40到图42根据图39以示意性剖面图显示出制造半导体元件的流程的一部分。
图43根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。图44到图46根据图43以示意性剖面图显示出制造半导体元件的流程的一部分。
参照图1和图39至图46，在步骤S23，可相应地形成多个第一位元线305于多个第一位元线接触301上方。参照图39至图42，可以进行一系列沉积工艺以在缓冲层109和多个第一位元线接触301上按序地沉积底部位元线电极层307、顶部位元线电极层309和位元线覆盖层。底部位元线电极层307可以形成在缓冲层109和多个第一位元线接触301上。顶部位元线电极层309可以形成在底部位元线电极层307上。位元线覆盖层可以形成在底部位元线电极层307上。底部位元线电极层307可以由例如多晶硅形成。顶部位元线电极层309可以由例如铜、镍、钴、铝、或钨形成。位元线覆盖层可以由例如氧化硅或氮化硅形成。可以进行光刻工艺以图案化位元线覆盖层以定义多个第一位元线305的位置。可以在光刻工艺之后进行蚀刻工艺以图案化位元线覆盖层以形成多个掩模图案311。当从上方观察时，多个掩模图案311可以在与方向W对角相交并且与方向Y垂直相交的方向X上延伸。多个掩模图案311可以保护位于多个掩模图案311下方的底部位元线电极层307和顶部位元线电极层309。为了简单起见，在图39中未显示出隔离层103、缓冲层109、底部位元线电极层307、和顶部位元线电极层309。
参照图43至图46，可以使用多个掩模图案311做为掩模来进行像是非等向性干蚀刻工艺的蚀刻工艺。在蚀刻工艺期间，可以移除大部分的底部位元线电极层307和大部分的顶部位元线电极层309，并且只保留位于多个掩模图案311之下的一部分底部位元线电极层307和顶部位元线电极层309。底部位元线电极层307的多个保留部分、顶部位元线电极层309的多个保留部分、及多个掩模图案311可以一起形成多个位元线305。多个位元线305彼此分开且彼此平行。从上方观察时，多个位元线305中的每一个均在与方向W对角相交且与方向Y垂直相交的方向X上延伸。另外，可以移除在蚀刻工艺期间暴露出来的多个第一位元线接触301的一部分；换句话说，可以缩小多个第一位元线接触301的宽度。因此，多个第一位元线接触301可以分别对应地与多个第一位元线接触开口303的侧壁间隔开来。为了简单起见，在图43中未显示出隔离层103、缓冲层109、底部位元线电极层307、和顶部位元线电极层309。
图47根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。图48到图50根据图47以示意性剖面图显示出制造半导体元件的流程的一部分。为了简单起见，在图47中未显示出隔离层103和缓冲层109。
参照图1和图47至图50，在步骤S25中，可以分别对应地形成多个间隔物313以覆盖多个掩模图案311的侧壁、多个顶部位元线电极层309的侧壁、多个底部位元线电极层307的侧壁、和多个第一位元线接触301的侧壁。在所示的实施例中，可以进行沉积工艺以在缓冲层109和多个第一位元线305的上沉积间隔物绝缘层。在沉积工艺之后，可以进行像是非等向性干蚀刻工艺的蚀刻工艺直到暴露出多个掩模图案311的顶表面为止，并且可以共形地形成多个间隔物313。多个间隔物313可以由例如氧化硅、氮化硅、氮氧化硅、或氧化氮化硅形成。
图51根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。图52到图54根据图51以示意性剖面图显示出制造半导体元件的流程的一部分。
图55根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。图56到图58根据图55以示意性剖面图显示出制造半导体元件的流程的一部分。
参照图1和图51至图58，在步骤S27，可形成多个第二位元线接触401于基板101上。参照图51至图54，可以通过沉积工艺形成第一绝缘膜501于缓冲层109上并且包围多个第一位元线305和多个间隔物313。可以进行像是化学机械研磨的平坦化工艺，为后续的处理步骤提供实质上平坦的表面。第一绝缘膜501可以由例如氮化硅、氧化硅、氮氧化硅、可流动氧化物(flowable oxide)、东燃硅氮烷(tonen silazen)、未经掺杂的硅玻璃、硼硅玻璃(borosilica glass)、磷硅玻璃(phosphosilica glass)、硼磷硅玻璃(borophosphosilicaglass)、等离子体增强四乙氧基硅烷(plasma enhanced tetra-ethyl orthosilicate)、硅氟玻璃(fluoride silicate glass)、掺杂碳的氧化硅(carbon doped silicon oxide)、干凝胶(xerogel)、气凝胶(aerogel)、非晶氟化碳(amorphous fluorinated carbon)、有机硅酸盐玻璃(organo silicate glass)、聚对二甲苯(parylene)、双苯并环丁烯(bis-benzocyclobutenes)、聚酰亚胺(polyimide)、多孔聚合物材料、或前述的组合形成，但不限于此。在平坦化工艺之后，可以进行光刻工艺以图案化第一绝缘膜501以定义多个第二位元线接触401的位置。可以在光刻工艺之后进行蚀刻工艺以形成多个第二位元线接触开口403于第一绝缘膜501和缓冲层109中。从上方观察时，其他多个源极/漏极区域107的中心部分可以通过多个第二位元线接触开口403而暴露。为了简单起见，在图51中未显示出隔离层103、缓冲层109、和第一绝缘膜501。
参照图55至图58，在所示的实施例中，可以通过金属化工艺将导电材料(例如经掺杂的多晶硅、金属、或金属硅化物)沉积至多个第二位元线接触开口403中。在金属化工艺之后，可以进行像是化学机械研磨的平坦化工艺以移除多余的材料，为后续的处理步骤提供实质上平坦的表面，并共形地形成多个第二位元线接触401。多个第二位元线接触401可以电性连接到其他多个源极/漏极区域107的中心部分。金属可例如为铝、铜、钨、钴、或前述金属的合金。金属硅化物可例如为硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨、或其类似材料。多个第二位元线接触401的顶表面可位于比多个掩模图案311的顶表面的垂直水平高的一垂直水平上。为了简单起见，在图55中未显示出隔离层103、缓冲层109、和第一绝缘膜501。
图59根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。图60到图62根据图59以示意性剖面图显示出制造半导体元件的流程的一部分。
图63根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。图64到图66根据图63以示意性剖面图显示出制造半导体元件的流程的一部分。
参照图1和图59至图66，在步骤S29，可形成多个第二位元线405于第一绝缘膜501上方。(为了简单起见，在图59至图60、图62至图64、及图66中仅显示出一个第二位元线。)参照图59至图62，可以通过沉积工艺在第一绝缘膜501上形成第二绝缘膜503。可以可选地进行像是化学机械研磨的平坦化工艺，为后续的处理步骤提供实质上平坦的表面。第二绝缘膜503可以由例如氮化硅、氧化硅、氮氧化硅、可流动氧化物、东燃硅氮烷、未经掺杂的硅玻璃、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、等离子体增强四乙氧基硅烷、硅氟玻璃、掺杂碳的氧化硅、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃、聚对二甲苯、双苯并环丁烯、聚酰亚胺、多孔聚合物材料、或前述的组合形成，但不限于此。在平坦化工艺之后，可以进行光刻工艺以图案化第二绝缘膜503以定义多个第二位元线405的位置。可以在光刻工艺之后进行像是非等向性干蚀刻工艺的蚀刻工艺以形成多个第二位元线沟槽407于第二绝缘膜503中。多个第二位元线接触401可以通过多个第二位元线沟槽407而暴露。从上方观察时，多个第二位元线沟槽407中的每一个可以在方向X上延伸，并且可以设置在多个第一位元线305的相邻对之间。为了简单起见，在图59中未显示出隔离层103、缓冲层109、第一绝缘膜501、和第二绝缘膜503。
参照图63至图66，在所示的实施例中，可以通过金属化工艺将导电材料(例如铜、镍、钴、铝、或钨)沉积至多个第二位元线接触沟槽407中。在金属化工艺之后，可以进行像是化学机械研磨的平坦化工艺以移除多余的材料，为后续的处理步骤提供实质上平坦的表面，并共形地形成多个第二位元线405。多个第二位元线405的底表面可位于比多个掩模图案311的顶表面的垂直水平高的一垂直水平上。多个第一位元线305之一与相邻的多个第二位元线405之一之间的水平距离D1小于多个第一位元线305之一与相邻的多个第二位元线405之一之间的对角线距离(diagonal distance)D2。为了简单起见，在图63中未显示出隔离层103、缓冲层109、第一绝缘层膜501、和第二绝缘膜503。
图67根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。图68到图70根据图67以示意性剖面图显示出制造半导体元件的流程的一部分。
图71根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。图72到图74根据图71以示意性剖面图显示出制造半导体元件的流程的一部分。
图75根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。图76到图78根据图75以示意性剖面图显示出制造半导体元件的流程的一部分。
图79根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。图80到图82根据图79以示意性剖面图显示出制造半导体元件的流程的一部分。
参照图1和图67至图82，在步骤S31，可形成多个导电插塞601于基板101上方。参照图67至图70，在所示实施例中，可以通过沉积工艺在第二绝缘膜503上形成第三绝缘膜505。可以可选地进行像是化学机械研磨的平坦化工艺，为后续的处理步骤提供实质上平坦的表面。第三绝缘膜505可以由例如氮化硅、氧化硅、氮氧化硅、可流动氧化物、东燃硅氮烷、未经掺杂的硅玻璃、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、等离子体增强四乙氧基硅烷、硅氟玻璃、掺杂碳的氧化硅、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃、聚对二甲苯、双苯并环丁烯、聚酰亚胺、多孔聚合物材料、或前述的组合形成，但不限于此。在平坦化工艺之后，可以进行光刻工艺以图案化第三绝缘膜505以定义多个第一开口603的位置。可以在光刻工艺之后进行像是非等向性干蚀刻工艺的蚀刻工艺以形成多个第一开口603于第三绝缘膜505、第二绝缘膜503、第一绝缘膜501、和缓冲层109中。从上方观察时，多个第一开口603的位置可位于多个第一位元线305和多个第二位元线405之间，并且分别对应地与多个字元线201的一部分重叠。为了简单起见，在图67中未显示出隔离层103、缓冲层109、第一绝缘膜501、第二绝缘膜503、和第三绝缘膜505。或者，在所示的另一个实施例中，多个第一开口603可以只穿透至第三绝缘膜505、第二绝缘膜503、和第一绝缘膜501中。
参照图71至图74，在所示实施例中，可以通过沉积工艺将相对于第一绝缘膜501、第二绝缘膜503、第三绝缘膜505、及缓冲层109具有蚀刻选择性的隔离材料沉积至多个第一开口603中。在沉积工艺之后，可以进行像是化学机械研磨的平坦化工艺以移除多余的材料，为后续的处理步骤提供实质上平坦的表面，并共形地形成多个隔离单元605，从上方观察时，所述多个隔离单元605设置在多个第一位元线305和多个第二位元线405之间，并且分别对应地与多个字元线201的一部分重叠。隔离材料可以包括例如季硅硼碳氮化物材料(quaternary silicon boron carbon nitride material)、季硅氧碳氮化物材料(quaternary silicon oxygen carbon nitride material)、三元硅碳氮化物材料(ternary silicon carbon nitride material)、或氮化硅。为了简单起见，在图71中未显示出隔离层103、缓冲层109、第一绝缘膜501、第二绝缘膜503、和第三绝缘膜505。
参照图75至图78，在所示的实施例中，可以进行光刻工艺以图案化第三绝缘膜505以定义多个导电插塞601的位置。可以在光刻工艺之后进行像是非等向性干蚀刻工艺的蚀刻工艺以在第三绝缘膜505、第二绝缘膜503、第一绝缘膜501、和缓冲层109中形成多个插塞开口607。蚀刻工艺在第三绝缘膜505、第二绝缘膜503、第一绝缘膜501、和缓冲层109上比起由隔离材料形成的多个隔离单元605相比具有高蚀刻速率。从上方观察时，多个插塞开口607的位置可位于多个第一位元线305、多个第二位元线405、以及不与多个字元线201重叠的区域之间。多个插塞开口607的位置可以分别对应地位于多个隔离单元605之间。多个源极/漏极区域107的端部可以通过多个插塞开口607而暴露。为了简单起见，在图75中未显示出隔离层103、缓冲层109、第一绝缘膜501、第二绝缘膜503、和第三绝缘膜505。或者，在所示的另一个实施例中，多个间隔物313的侧壁可以通过多个插塞开口607而暴露。
参照图79至图82，在所示实施例中，可以通过金属化工艺将导电材料(例如铜、镍、钴、铝、或钨)沉积至多个插塞开口607中。在金属化工艺之后，可以进行像是化学机械研磨的平坦化工艺以移除多余的材料，为后续的处理步骤提供实质上平坦的表面，并共形地形成多个导电插塞601。多个导电插塞601可以分别对应地电性连接到多个源极/漏极区域107的端部。为了简单起见，在图79中未显示出隔离层103、缓冲层109、第一绝缘膜501、第二绝缘膜503、和第三绝缘膜505。
图83根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。图84到图86根据图83以示意性剖面图显示出制造半导体元件的流程的一部分。
图87根据本公开的一实施例以示意性俯视图显示出制造半导体元件的流程的一部分。图88到图90根据图87以示意性剖面图显示出制造半导体元件的流程的一部分。
参照图1和图83至图90，在步骤S33，可形成多个电容结构701于第三绝缘膜505上方。参照图83至图86，在所示实施例中，可以通过沉积工艺在第三绝缘膜505上形成第四绝缘膜507。可以可选地进行像是化学机械研磨的平坦化工艺，为后续的处理步骤提供实质上平坦的表面。第四绝缘膜507可以由例如氮化硅、氧化硅、氮氧化硅、可流动氧化物、东燃硅氮烷、未经掺杂的硅玻璃、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、等离子体增强四乙氧基硅烷、硅氟玻璃、掺杂碳的氧化硅、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃、聚对二甲苯、双苯并环丁烯、聚酰亚胺、多孔聚合物材料、或前述的组合形成，但不限于此。在平坦化工艺之后，可以进行光刻工艺以图案化第四绝缘膜507以定义多个电容结构701的位置。可以在光刻工艺之后进行像是非等向性干蚀刻工艺的蚀刻工艺以形成多个电容开口703于第四绝缘膜507中。从上方观察时，多个电容开口703的位置可以分别对应地与多个导电插塞601部分地重叠。换句话说，从剖面图来看，多个电容开口703可以分别对应地位于多个导电插塞601上方。为了简单起见，在图83中未显示出隔离层103、缓冲层109、第一绝缘膜501、第二绝缘膜503、第三绝缘膜505、和第四绝缘膜507。
参照图87至图90，可以分别对应地形成多个底部电容电极705以共形地覆盖多个电容开口703的内表面。多个底部电容电极705可以分别对应地电性连接到多个导电插塞601；换句话说，多个底部电容电极705可以分别对应地电性连接到多个源极/漏极区域107的端部。在所示的实施例中，多个底部电容电极705可以由例如经掺杂的多晶硅、金属硅化物、铝、铜、或钨形成。金属硅化物可例如为硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨、或其类似材料。
参照图87至图90，可形成电容绝缘层707于多个电容开口703中的多个底部电容电极705上。电容绝缘层707可以是单层或多层。在所示的实施例中，电容绝缘层707可以由像是钛酸钡锶、钛酸锆铅、氧化钛、氧化铝、氧化铪、氧化钇、氧化锆、或其类似材料的高介电常数材料形成的单层。或者，在所示的另一个实施例中，电容绝缘层707可以由包括氧化硅、氮化硅、和氮氧化硅的多层形成。
参照图87至图90，顶部电容电极709可以分别对应地形成于多个电容开口703中的电容绝缘层707上。顶部电容电极709可以填充多个电容开口703并且覆盖电容绝缘层707。顶部电容电极709可以由例如经掺杂的多晶硅、铜、或铝形成。多个底部电容电极705、电容绝缘层707、和顶部电容电极709一起形成多个电容结构701。为了简单起见，在图87中未显示出隔离层103、缓冲层109、第一绝缘膜501、第二绝缘膜绝缘膜503、第三绝缘膜505、第四绝缘膜507、电容绝缘层707、和顶部电容电极709。
图91根据本公开的一实施例以示意性俯视图显示出一半导体元件。图92到图93根据图91以示意性剖面图显示出制造半导体元件的流程的一部分。
参照图91至图93，半导体元件包括基板101、隔离层103、多个主动区域105、多个源极/漏极区域107、缓冲层109、多个字元线201、多个第一位元线接触301、多个第一位元线305、多个间隔物313、多个第二位元线接触401、多个第二位元线405、第一绝缘膜501、第二绝缘膜503、第三绝缘膜505、第四绝缘膜507、多个导电插塞601、多个隔离单元605、和多个电容结构701。
为了简单起见，在图91中未显示出隔离层103、缓冲层109、第一绝缘膜501、第二绝缘膜503、第三绝缘膜505、第四绝缘膜507、电容绝缘层707、和顶部电容电极709。另外，在区域900中，为了清楚地显示多个主动区域105、多个源极/漏极区域107、多个第一位元线接触301、和多个第二位元线接触401的位置，并未显示出多个字元线201、多个第一位元线305、多个间隔物313、多个第二位元线405、多个导电插塞601、多个隔离单元605、和多个电容结构701。
参照图91至图93，基板101可以由例如硅、经掺杂的硅、硅锗、绝缘体上覆硅、蓝宝石上覆硅、绝缘体上覆硅锗、碳化硅、锗、砷化镓、磷化镓、磷化镓砷、磷化铟、磷化铟镓、或任何其他IV-IV、III-V或II-VI族半导体材料形成。
参照图91至图93，隔离层103可以设置在基板101中，且基板101的多个主动区域105可以由隔离层103来定义。隔离层103可以由像是氧化硅、氮化硅、氮氧化硅、氧化氮化硅、或经氟化物掺杂的硅酸盐的绝缘材料形成。多个主动区域域105可以具有条状，从上方观察时，该条状沿方向W延伸。多个主动区域105可以彼此平行。
参照图91至图93，多个源极/漏极区域107可以设置于多个主动区域105中。多个源极/漏极区域107可以掺杂有磷、砷、或锑，并且可以分别具有从大约1E17原子/cm3至大约1E19原子/cm3的掺杂物浓度范围。
参照图91至图93，多个字元线201可以设置在基板101中。多个字元线201中的每一个可以包括字元线沟槽203、字元线绝缘层205、字元线电极207、和字元线覆盖结构209。多个字元线沟槽203可以设置在基板101中。多个字元线沟槽203可以在与方向W对角相交的方向Y上延伸，以与多个主动区域105相交。在所示的实施例中，多个主动区域105中的每一个可以与多个字元线沟槽203中的两个相交。
参照图91至图93，多个字元线绝缘层205可以分别对应地覆盖多个字元线沟槽203的内表面。在所示的实施例中，多个字元线绝缘层205可以由例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅、经氟化物掺杂的硅酸盐、或其类似材料形成。或者，在所示的另一个实施例中，多个字元线绝缘层205可以由例如钛酸钡锶、钛酸锆铅、氧化钛、氧化铝、氧化铪、氧化钇、氧化锆、或其类似材料形成。
参照图91至图93，多个字元线电极207可以分别对应地设置在多个字元线沟槽203中的多个字元线绝缘层205上。多个字元线电极207可以由像是经掺杂的多晶硅、金属、或金属硅化物的导电材料形成。金属可例如为铝、铜、钨、钴、或前述金属的合金。金属硅化物可例如为硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨、或其类似材料。
参照图91至图93，多个字元线覆盖结构209可以分别对应地设置在多个字元线沟槽203中的多个字元线电极207上。多个字元线覆盖结构209可以分别对应地填充多个字元线沟槽203。覆盖结构209的顶表面可以与基板101的顶表面位在相同的垂直水平上。多个字元线覆盖结构209中的每一个可以由堆叠层或单层形成。例如，在所示的实施例中，多个字元线覆盖结构209可以由包括钛酸钡锶、钛酸锆铅、氧化钛、氧化铝、氧化铪、氧化钇、氧化锆、或其类似材料的单层形成。或者，在所示的另一个实施例中，多个字元线覆盖结构209可以由堆叠层形成。每一个堆叠层可以包括一底层和一顶层。底层可以分别对应地设置在多个字元线电极207上。顶层可以设置在底层上，并且顶层的顶表面可以与基板101的顶表面位在相同的垂直水平上。底层可以由例如高介电常数材料形成，所述高介电常数材料像是钛酸钡锶、钛酸锆铅、氧化钛、氧化铝、氧化铪、氧化钇、氧化锆、或其类似材料。顶层可以由例如低介电常数材料形成，所述低介电常数材料像是氧化硅、氮化硅、氮氧化硅、氧化氮化硅、经氟化物掺杂的硅酸盐、或其类似材料。由低介电常数材料形成的顶层可以降低基板101顶表面处的电场；因此，可以降低漏电流。多个字元线沟槽203、多个字元线绝缘层205、多个字元线电极207、和多个字元线覆盖结构209一起形成多个字元线201。
参照图91至图93，缓冲层109可以设置在基板101上。缓冲层109可以由包括氧化硅、氮化硅、氮氧化硅、氧化氮化硅、经氟化物掺杂的硅酸盐、或其类似材料的堆叠层或单层形成。
参照图91至图93，多个第一位元线接触开口303可以设置在缓冲层109中和基板101的上部分中。从上方观察时，多个第一位元线接触开口303可以设置在一些多个主动区域105的中心部分和多个字元线201的相邻对之间。多个第一位元线接触开口303可以暴露出设置在多个字元线201的相邻对之间的一些多个源极/漏极区域107。多个第一位元线接触301可以分别对应地形成在多个第一位元线接触开口303中。多个第一位元线接触开口303可以分别对应地与多个第一位元线接触开口303的侧壁间隔开来。多个第一位元线接触301可以由例如经掺杂的多晶硅、金属、或金属硅化物形成。多个第一位元线接触301可以电性连接到设置在多个字元线201的相邻对之间的一些多个源极/漏极区域107的中心部分。金属可例如为铝、铜、钨、钴、或前述金属的合金。金属硅化物可例如为硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨、或其类似材料。
参照图91至图93，多个第一位元线305可以相应地设置在多个第一位元线接触301上方。多个位元线305彼此分离且彼此平行。从上方观察时，多个位元线305可以在与方向W对角相交且与方向Y垂直相交的方向X上延伸。多个第一位元线305中的每一个可以包括底部位元线电极层307、顶部位元线电极层309、和掩模图案311。多个底部位元线电极层307可以相应地设置在多个第一位元线接触301上。多个顶部位元线电极层309可以分别对应地设置在多个底部位元线电极层307上。多个掩模图案311可以分别对应地设置在多个顶部位元线电极层309上。多个底部位元线电极层307可以由例如多晶硅形成。多个顶部位元线电极层309可以由例如铜、镍、钴、铝、或钨形成。多个掩模图案311可以由例如氧化硅或氮化硅形成。
参照图91至图93，多个间隔物313可以分别对应地覆盖多个掩模图案311的侧壁、多个顶部位元线电极层309的侧壁、多个底部位元线电极层307的侧壁、和多个第一位元线接触301的侧壁。多个间隔物313可以由例如氧化硅、氮化硅、氮氧化硅、或氧化氮化硅形成。
参照图91至图93，第一绝缘膜501可以设置在缓冲层109上并且包围多个位元线305和多个间隔物313。第一绝缘膜501可以由例如氮化硅、氧化硅、氮氧化硅、可流动氧化物、东燃硅氮烷、未经掺杂的硅玻璃、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、等离子体增强四乙氧基硅烷、硅氟玻璃、掺杂碳的氧化硅、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃、聚对二甲苯、双苯并环丁烯、聚酰亚胺、多孔聚合物材料、或前述的组合形成，但不限于此。
参照图91至图93，多个第二位元线接触开口403可以设置在第一绝缘膜501和缓冲层109中。多个第二位元线接触开口403可以设置在其他多个源极/漏极区域107的中心部分中。多个第二位元线接触401可以分别对应地设置在多个第二位元线接触开口403中。多个第二位元线接触401可以电性连接到其他多个源极/漏极区域107的中心部分。多个第二位元线接触401可以由例如经掺杂的多晶硅、金属、或金属硅化物形成。金属可例如为铝、铜、钨、钴、或前述金属的合金。金属硅化物可例如为硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨、或其类似材料。多个第二位元线接触401的顶表面可位于比多个掩模图案311的顶表面的垂直水平高的一垂直水平上。
参照图91至图93，第二绝缘膜503可以设置在第一绝缘膜501上。第二绝缘膜503可以由例如氮化硅、氧化硅、氮氧化硅、可流动氧化物、东燃硅氮烷、未经掺杂的硅玻璃、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、等离子体增强四乙氧基硅烷、硅氟玻璃、掺杂碳的氧化硅、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃、聚对二甲苯、双苯并环丁烯、聚酰亚胺、多孔聚合物材料、或前述的组合形成，但不限于此。多个第二位元线沟槽407可以设置在第二绝缘膜503中。多个第二位元线接触401可以通过多个第二位元线沟槽407而暴露。从上方观察时，多个第二位元线沟槽407中的每一个可以在方向X上延伸，并且可以设置在多个第一位元线305的相邻对之间。
参照图91至图93，多个第二位元线405可以分别对应地设置在多个第二位元线沟槽407中。多个第二位元线405的底表面可位于比多个掩模图案311的顶表面的垂直水平高的一垂直水平上。多个第一位元线305之一与相邻的多个第二位元线405之一之间的水平距离D1小于多个第一位元线305之一与相邻的多个第二位元线405之一之间的对角线距离D2。多个第二位元线405可以由例如铜、镍、钴、铝、或钨形成。
参照图91至图93，第三绝缘膜505可以设置在第二绝缘膜503上。第三绝缘膜505可以由例如氮化硅、氧化硅、氮氧化硅、可流动氧化物、东燃硅氮烷、未经掺杂的硅玻璃、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、等离子体增强四乙氧基硅烷、硅氟玻璃、掺杂碳的氧化硅、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃、聚对二甲苯、双苯并环丁烯、聚酰亚胺、多孔聚合物材料、或前述的组合形成，但不限于此。多个第一开口603可以设置在第三绝缘膜505、第二绝缘膜503、第一绝缘膜501、和缓冲层109中。从上方观察时，多个第一开口603可以设置在多个第一位元线305和多个第二位元线405之间，并且分别对应地与多个字元线201的一部分重叠。多个隔离单元605可以分别对应地设置在多个第一开口603中。多个隔离单元605可以由例如相对于第一绝缘膜501、第二绝缘膜503、第三绝缘膜505、和缓冲层109具有蚀刻选择性的隔离材料形成。隔离材料可以包括例如季硅硼碳氮化物材料、季硅氧碳氮化物材料、三元硅碳氮化物材料、或氮化硅。
参照图91至图93，多个插塞开口607可以设置在第三绝缘膜505、第二绝缘膜503、第一绝缘膜501、和缓冲层109中。从上方观察时，多个插塞开口607的位置可位于多个第一位元线305、多个第二位元线405、多个第二位元线405，以及不与多个字元线201重叠的区域之间。多个插塞开口607的位置可以分别对应地位于多个隔离单元605之间。多个导电插塞601可以分别对应地设置在多个插塞开口607中。多个导电插塞601可以分别对应地电性连接到多个源极/漏极区域107的端部。多个导电插塞601可以由例如铜、镍、钴、铝、或钨形成。
参照图91至图93，第四绝缘膜507可以设置在第三绝缘膜505上。第四绝缘膜507可以由例如氮化硅、氧化硅、氮氧化硅、可流动氧化物、东燃硅氮烷、未经掺杂的硅玻璃、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、等离子体增强四乙氧基硅烷、硅氟玻璃、掺杂碳的氧化硅、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃、聚对二甲苯、双苯并环丁烯、聚酰亚胺、多孔聚合物材料、或前述的组合形成，但不限于此。多个电容开口703可以设置在第四绝缘膜507中。从上方观察时，多个电容开口703的位置可以分别对应地与多个导电插塞601部分地重叠；换句话说，从剖面图来看，多个电容开口703可以分别对应地位于多个导电插塞601上方。
参照图91至图93，多个底部电容电极705可以分别对应地覆盖多个电容开口703的内表面。多个底部电容电极705可以分别对应地电性连接到多个导电插塞601；换句话说，多个底部电容电极705可以分别对应地电性连接到多个源极/漏极区域107的端部。在所示的实施例中，多个底部电容电极705可以由例如经掺杂的多晶硅、金属硅化物、铝、铜、或钨形成。金属硅化物可例如为硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨、或其类似材料。
参照图91至图93，电容绝缘层707可以设置在多个电容开口703中的多个底部电容电极705上。电容绝缘层707可以是单层或多层。在所示的实施例中，电容绝缘层707可以由像是钛酸钡锶、钛酸锆铅、氧化钛、氧化铝、氧化铪、氧化钇、氧化锆、或其类似材料的高介电常数材料形成的单层。或者，在所示的另一个实施例中，电容绝缘层707可以由包括氧化硅、氮化硅、和氮氧化硅的多层形成。
参照图91至图93，顶部电容电极709可以分别对应地设置在多个电容开口703中的电容绝缘层707上。顶部电容电极709可以填充多个电容开口703并且覆盖电容绝缘层707。顶部电容电极709可以由例如经掺杂的多晶硅、铜、或铝形成。多个底部电容电极705、电容绝缘层707、和顶部电容电极709一起形成多个电容结构701。
由于本公开的半导体元件的设计，与现有技术相比，可以扩展多个条第一位元线305之一和相邻的多个条第二位元线405之一之间的距离；因此，可以减轻来自相邻位元线的寄生电容所引起的阻容性延迟。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (17)

1.一种半导体元件，包括：
一基板；
多个第一位元线接触，埋藏在该基板中；
多个第一位元线，分别相应地定位在所述多个第一位元线接触上；以及
多个第二位元线，定位在该基板上方；
其中所述多个第二位元线的底表面定位在比所述多个第一位元线的顶表面高的一垂直水平上；
其中所述多个第一位元线彼此分离且彼此平行；
其中所述多个第二位元线定位在所述多个第一位元线的相邻对之间；
其中至少一个所述多个第一位元线包括一底部位元线电极层、一顶部位元线电极层、及一掩模图案，其中该底部位元线电极层相应地定位在其中一个所述多个第一位元线接触上、该顶部位元线电极层定位在该底部位元线电极层上、且该掩模图案定位在该顶部位元线电极层上。
2.如权利要求1所述的半导体元件，其中所述多个第一位元线接触是由经掺杂的多晶硅、金属、或金属硅化物形成。
3.如权利要求1所述的半导体元件，其中所述多个第二位元线是由铜、镍、钴、铝、或钨形成。
4.如权利要求1所述的半导体元件，其中该底部位元线电极层是由多晶硅形成。
5.如权利要求1所述的半导体元件，其中该顶部位元线电极层是由铜、镍、钴、铝、或钨形成。
6.如权利要求1所述的半导体元件，其中该掩模图案是由氧化硅或氮化硅形成。
7.如权利要求1所述的半导体元件，还包括定位在该基板中的多个字元线。
8.如权利要求7所述的半导体元件，其中至少一个所述多个字元线包括一字元线绝缘层、一字元线电极、及一字元线覆盖结构，其中该字元线绝缘层定位在该基板中、该字元线电极定位在该字元线绝缘层上、且该字元线覆盖结构定位在该字元线电极上。
9.如权利要求8所述的半导体元件，其中该字元线绝缘层是由氧化硅、氮化硅、氮氧化硅、氧化氮化硅、或经氟化物掺杂的硅酸盐形成。
10.如权利要求8所述的半导体元件，其中该字元线绝缘层是由钛酸钡锶、钛酸锆铅、氧化钛、氧化铝、氧化铪、氧化钇、或氧化锆形成。
11.如权利要求8所述的半导体元件，其中该字元线电极是由经掺杂的多晶硅、金属、或金属硅化物形成。
12.如权利要求8所述的半导体元件，其中该字元线覆盖结构是由包括钛酸钡锶、钛酸锆铅、氧化钛、氧化铝、氧化铪、氧化钇、或氧化锆的一单层形成。
13.如权利要求8所述的半导体元件，其中该字元线覆盖结构是由包括一底层和一顶层的一堆叠层形成。
14.如权利要求13所述的半导体元件，其中该底层是由一高介电常数材料形成。
15.如权利要求13所述的半导体元件，其中该顶层是由一低介电常数材料形成。
16.一种半导体元件的制造方法，包括：
提供一基板；
形成埋藏在该基板中的多个第一位元线接触；
形成分别对应地定位在所述多个第一位元线接触上的多个第一位元线；以及
形成定位在该基板上方的多个第二位元线；
其中所述多个第二位元线的底表面定位在比所述多个第一位元线的顶表面高的一垂直水平上；
其中所述多个第一位元线彼此分离且彼此平行；
其中所述多个第二位元线定位在所述多个第一位元线的相邻对之间；
其中至少一个所述多个第一位元线包括一底部位元线电极层、一顶部位元线电极层、及一掩模图案，其中该底部位元线电极层相应地定位在其中一个所述多个第一位元线接触上、该顶部位元线电极层定位在该底部位元线电极层上、且该掩模图案定位在该顶部位元线电极层上。
17.如权利要求16所述的半导体元件的制造方法，其中所述多个第一位元线接触是由经掺杂的多晶硅、金属、或金属硅化物形成。
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