CN112614817A - 半导体元件及其制备方法 - Google Patents

半导体元件及其制备方法 Download PDF

Info

Publication number
CN112614817A
CN112614817A CN202010686574.4A CN202010686574A CN112614817A CN 112614817 A CN112614817 A CN 112614817A CN 202010686574 A CN202010686574 A CN 202010686574A CN 112614817 A CN112614817 A CN 112614817A
Authority
CN
China
Prior art keywords
pad
layer
passivation
conductive layer
passivation layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010686574.4A
Other languages
English (en)
Inventor
黄则尧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN112614817A publication Critical patent/CN112614817A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H01L2224/0348—Permanent masks, i.e. masks left in the finished device, e.g. passivation layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05157—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05657—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开提供一种半导体元件及该半导体元件的制备方法。该半导体元件具有一基底、一电容结构、多个钝化层以及一垫结构，该电容结构位在该基底上，该多个钝化层位在该电容结构上，该垫结构位在该多个钝化层中。该垫结构包括一垫下导电层以及一垫上导电层，该垫下导电层包含镍，该垫上导电层位在该垫下导电层上。该垫上导电层包含钯、钴或其组合。

Description

半导体元件及其制备方法
技术领域
本公开主张2019年10月3日申请的美国正式申请案第16/591,865号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开涉及一种半导体元件以及该半导体元件的制备方法。特别涉及一种具有一垫结构的半导体元件，以及具有该垫结构的该半导体元件的制备方法。
背景技术
半导体元件是使用在不同的电子应用，例如个人电脑、手机、数码相机，或其他电子设备。半导体元件的尺寸是逐渐地变小，以符合计算能力所逐渐增加的需求。然而，在尺寸变小的制程期间，是增加不同的问题，且影响到最终电子特性、品质以及良率。因此，仍然持续着在达到改善品质、良率以及可靠度方面的挑战。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种半导体元件，包括：一基底；一电容结构，位在该基底上；多个钝化层，位在该电容结构上；以及一垫结构，位在该多个钝化层中。该垫结构包括一垫下导电层以及一垫上导电层，该垫下导电层包含镍，该垫上导电层位在该垫下导电层上。该垫上导电层包含钯、钴或其组合。
在本公开的一些实施例中，该多个钝化层包括一第一钝化层、一第二钝化层以及一第三钝化层，该第一钝化层位在该电容结构上，该第二钝化层位在该第一钝化层上，该第三钝化层位在该第二钝化层上，其中该垫下导电层位在该第一钝化层中，并电性耦接到该电容结构。
在本公开的一些实施例中，该半导体元件还包括一第四钝化层以及一接合开口，该第四钝化层位在该第三钝化层上，该接合开口位在该第四钝化层中，其中该第四钝化层包含聚酰亚胺，而该垫上导电层经由该接合开口而暴露。
在本公开的一些实施例中，该接合开口的一宽度小于该垫上导电层的一宽度。
在本公开的一些实施例中，该半导体元件还包括多个间隙子，贴合到该垫结构的两侧。
在本公开的一些实施例中，该半导体元件还包括多个位元线，位在该基底与该电容结构之间，且沿着一第一方向延伸，其中该多个位元线形成如波形线。
在本公开的一些实施例中，该半导体元件还包括一绝缘结构，位在该基底中，其中该绝缘结构界定出多个主动区，该多个主动区沿着一第二方向延伸，其中该第二方向与该第一方向呈对角线。
在本公开的一些实施例中，该半导体元件还包括多个字元线，位在该基底中，且沿着一第三方向延伸，其中该第三方向与该第一方向呈对角线，并与该第二方向垂直。
在本公开的一些实施例中，该电容结构包括多个电容底电极、一电容隔离层以及一电容顶电极，该多个电容底电极位在该基底上，该电容隔离层位在该多个电容底电极上，该电容顶电极位在该电容隔离层上。
在本公开的一些实施例中，该半导体元件还包括多个支撑结构，部分地贴合在该多个电容底电极的外表面，其中某些支撑结构沿着该第一方向延伸并相互间隔设置，其他的支撑结构则沿着该第三方向延伸并相互间隔设置。
本公开的另一实施例提供一种半导体元件。该导体元件包括：一基底；一栅极结构，位在该基底上；多个钝化层，位在该栅极结构上；以及一垫结构，位在该多个钝化层中。该垫结构包括一垫下导电层以及一垫上导电层，该垫下导电层包含镍，该垫上导电层位在该垫下导电层上。该垫上导电层包含钯、钴或其组合。
在本公开的一些实施例中，该多个钝化层包括一第一钝化层、一第二钝化层以及一第三钝化层，该第一钝化层位在该栅极结构上，该第二钝化层位在该第一钝化层上，该第三钝化层位在该第二钝化层上，其中该垫下导电层位在该第一钝化层中，并电性耦接到该栅极结构。
在本公开的一些实施例中，该栅极结构包括一栅极底层、一栅极中间层以及一栅极顶层，该栅极底层位在该基底上，该栅极中间层位在该栅极底层上，该栅极顶层位在该栅极中间层上。
在本公开的一些实施例中，该半导体元件还包括一第四钝化层以及一接合开口，该第四钝化层位在该第三钝化层上，该接合开口位在该第四钝化层中，其中该第四钝化层包含聚酰亚胺，而该垫上导电层经由该接合开口而暴露。
在本公开的一些实施例中，该接合开口的一宽度小于该垫上导电层的一宽度。
本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括：提供一基底；形成一电容结构在该基底上；形成多个钝化层在该电容结构上；形成一垫开口在该多个钝化层中；执行一钝化制程，包括浸渍该垫开口在一前驱物中，其中该前驱物为三甲硅基二甲胺(dimethylaminotrimethylsilane)或四甲基硅烷(tetramethylsilane)；以及形成一垫结构在该垫开口中。形成该垫结构在该垫开口中包括：形成包含镍的一垫下导电层在该垫开口中；以及形成一垫上导电层在该垫下导电层上，其中该垫上导电层包含钯、钴或其组合。
在本公开的一些实施例中，该半导体元件的制备方法还包括：执行一清洗制程，其中该清洗制程包括涂敷一远距离等离子体至该垫开口。
在本公开的一些实施例中，形成该多个钝化层在该电容结构包括：形成一第一钝化层在该电容结构上；形成一第二钝化层在该第一钝化层上；以及形成一第三钝化层在该第二钝化层上。
在本公开的一些实施例中，该半导体元件的制备方法还包括：形成包含聚酰亚胺的一第四钝化层在该第三钝化层上；以及形成一接合开口在该第四钝化层中，且暴露该垫上导电层的一顶表面的一部分。
在本公开的一些实施例中，该钝化制程的一制程温度在约200℃到400℃之间。
由于本公开的半导体元件的设计，因此可提升该版导体元件的效能以及可靠度。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1为依据本公开一实施例中半导体元件的剖视示意图。
图2为依据本公开图1中半导体元件的顶视示意图。
图3至图5为依据本公开其他实施例中一些半导体元件的剖视示意图。
图6为依据本公开一实施例中一种半导体元件的制备方法的流程示意图。
图7及图8为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图9为依据本公开图8中半导体元件的顶视示意图。
图10为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图11至图14为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图15为依据本公开图14中半导体元件的顶视示意图。
图16及图17为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图18为依据本公开图17中半导体元件的顶视示意图。
图19及图20为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图21为依据本公开图20中半导体元件的顶视示意图。
图22及图23为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图24为依据本公开图22及图23中半导体元件的顶视示意图。
图25及图26为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图27为依据本公开图25及图26中半导体元件的顶视示意图。
图28及图29为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图30至图35为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图36至图39为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
其中，附图标记说明如下：
101：基底
103：绝缘结构
105：主动区
107：掺杂区
109：第一掺杂区
111：第二掺杂区
113：字元线
115：字元线隔离层
117：字元线电极
119：字元线覆盖层
121：字元线沟槽
123：第一接触点
125：第二接触点
127：位元线接触点
129：位元线
131：栓塞
201：栅极结构
203：栅极底层
205：栅极中间层
207：栅极顶层
209：栅极间隙子
211：轻度掺杂区
213：重度掺杂区
301：电容结构
303：电容底电极
305：电容隔离层
307：电容顶电极
309：电容沟槽
401：第一隔离膜
403：第二隔离膜
405：第三隔离膜
407：第四隔离膜
409：第五隔离膜
411：支撑结构
413：第六隔离膜
415：第七隔离膜
501：第一通孔
503：第一导线
505：第二通孔
507：第二导线
509：第三导线
601：第一钝化层
603：第二钝化层
605：第三钝化层
607：第四钝化层
609：接合开口
611：垫结构
613：垫下导电层
615：垫上导电层
617：垫开口
619：间隙子
701：遮罩层
703：间隙子层
705：清洗制程
707：钝化制程
W：方向
W1：宽度
W2：宽度
X：方向
Y：方向
Z：方向
10：制备方法
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
S21：步骤
S23：步骤
S25：步骤
S27：步骤
S29：步骤
S31：步骤
S33：步骤
具体实施方式
以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
理应理解，当形成一个部件在另一个部件之上(on)、与另一个部件相连(connected to)、及/或与另一个部件耦合(coupled to)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。
应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进部性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他测量(measures)时，则如在本文中所使用的例如“同样的(same)”、“相等的(equal)”、“平坦的(planar)”，或是“共面的(coplanar)”等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，但其意指在可接受的差异内，是包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，而举例来说，所述可接受的差异是可因为制造流程(manufacturing processes)而发生。术语“大致地(substantially)”是可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，是为精确地相同的、相等的，或是平坦的，或者是其是可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异是可因为制造流程而发生。
在本公开中，一半导体元件通常意指可通过利用半导体特性(semiconductorcharacteristics)运行的一元件，而一光电元件(electro-optic device)、一发光显示元件(light-emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，是均包括在半导体元件的范围中。
应当理解，在本公开的描述中，上方(above)(或之上(up))是对应Z方向箭头的该方向，而下方(below)(或之下(down))是对应Z方向箭头的相对方向。
图1为依据本公开一实施例中半导体元件的剖视示意图。图2为依据本公开图1中半导体元件的顶视示意图。为了清楚起见，本公开的半导体元件的一些部件并未显示在图1中。
请参考图1及图2，在所述的实施例中，半导体元件可包括一基底101、一绝缘结构103、多个第一掺杂区109、多个第二掺杂区111、多个字元线113、多个接触点、多个位元线接触点127、多个位元线129、多个栓塞131、一电容结构301、多个隔离膜、多个导电部件、多个钝化层、一接合开口609以及一垫结构611。
请参考图1及图2，在所述的实施例中，绝缘结构103可设置在基底101的一上部中。举例来说，绝缘结构103可由一隔离材料所制，例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅或氟掺杂硅(fluoride-doped silicate)。绝缘结构103界定出基底101的多个主动区105。多个主动区105沿着一方向W延伸。
应当理解，在本公开中，氮氧化硅是表示一物质，此物质是含有硅、氮以及氧，而其中氧的一比例是大于氮的比例。而氧化氮化硅是表示一物质，此物质是含有硅、氮以及氧，而其中氮的一比例是大于氧的比例。
请参考图1及图2，在所述的实施例中，多个字元线113可设置在基底101的上部中。每一主动区105可贯穿其中二字元线113。多个字元线113可包括多个字元线隔离层115、多个字元线电极117以及多个字元线盖层119。
请参考图1及图2，在所述的实施例中，多个字元线隔离层115可朝内设置在基底101的上部中。多个字元线隔离层115的厚度可介于0.5nm到10nm之间。多个字元线隔离层115的底部可为平坦的。多个字元线隔离层115可由一隔离材料所制，该隔离材料具有一介电常数，该介电常数约4.0或更大。(除非另有说明，否则所有在文中所提及的所有介电常数是相对于一真空。)具有约4.0或更大的介电常数的该隔离材料，可为氧化铪(hafniumoxide)、氧化锆(zirconium oxide)、氧化铝(aluminum oxide)、氧化钛(titanium oxide)、氧化镧(lanthanum oxide)、锶酸钛(strontium titanate)、铝酸镧(lanthanumaluminate)、氧化钇(yttrium oxide)、三氧化锗(gallium(III)trioxide)、钆镓氧化物(gadolinium gallium oxide)、锆钛酸铅(lead zirconium titanate)、锶钛酸钡(bariumstrontium titanate)或其混合物。或者是，隔离材料可为氧化硅、氮化硅、氮氧化硅、氧化氮化硅，或其类似物。
请参考图1及图2，在所述的实施例中，多个字元线电极117可分别地对应设置在多个字元线隔离层115上。多个字元线电极117可由一导电材料所制，例如多晶硅、硅锗、金属、金属合金、硅化金属、氮化金属、碳化金属或含有多层的其组合。金属可为铝、铜、钨或钴。硅化金属可为硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨或其类似物。多个字元线电极117的厚度可在50nm到500nm之间。
请参考图1及图2，在所述的实施例中，多个字元线盖层119可分别地对应设置在多个字元线电极117上。多个字元线盖层119的顶表面可与基底101的一顶表面齐平。多个字元线盖层119可由含有一隔离材料的单一层所制，该隔离材料具有一介电常数，该介电常数约为4.0或更大。或者是，在另一实施例中，每一字元线盖层119可由一堆叠层所制，该堆叠层具有一下盖层以及一上盖层，下盖层设置在相对应的字元线电极117上，上盖层设置在下盖层上。下盖层由一隔离材料所制，该隔离材料具有一介电常数，该介电常数约为4.0或更大。上盖层的一顶部与基底101的顶部齐平。上盖层可由一低介电常数材料所制，例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅、氟掺杂硅(fluoride-doped silicate)或其类似物。由低介电常数材料所制的上盖层可降低在基底101的顶部的电场；因此可减少漏电流。
请参考图1及图2，在所述的实施例中，对于每一主动区105，第一掺杂区109可设置在其中二字元线113之间。所述第二掺杂区111可分别地设置在其中二字元线113与绝缘层103之间。第一掺杂区109及所述第二掺杂区111可掺杂有一掺杂物(dopant)，例如磷、砷或锑。
请参考图1及图2，在所述的实施例中，多个隔离膜可包括一第一隔离膜401、一第二隔离膜403、一第三隔离膜405、一第四隔离膜407、多个支撑结构411、一第六隔离膜413以及一第七隔离膜415。举例来说，多个隔离膜可由下列材料所制：氮化硅、氧化硅、氮氧化硅、流动氧化物(flowable oxide)、东燃硅氮烷(Tonen SilaZen)、未经掺杂硅玻璃(undopedsilica glass)、硼硅玻璃(borosilica glass)、磷硅玻璃(phosphosilica glass)、硼磷硅玻璃(borophosphosilica glass)、等离子体增强四乙氧基硅烷(plasma enhanced tetraethyl orthosilicate)、硅氟玻璃(fluoride silicate glass)、碳掺杂氧化硅(carbondoped silicon oxide)、干凝胶(xerogel)、气凝胶(aerogel)、非晶氟化碳(amorphousfluorinated carbon)、有机硅玻璃(organo silicate glass)、聚对二甲苯(parylene)、双苯并环丁烯(bis-benzocyclobutenes)、聚酰亚胺(polyimide)、多孔聚合材料(porouspolymeric material)或其组合，但并不以此为限。多个隔离膜可设置在基底101上。第一隔离膜401可设置在基底101上。多个隔离膜可均由相同材质所制，但并不以此为限。
请参考图1及图2，在所述的实施例中，多个接触点可设置在第一隔离膜401中。对于每一主动区105，多个接触点可包括一第一接触点123以及二第二接触点125。第一接触点123可设置在第一掺杂区109上并电性连接到第一掺杂区109。该二第二接触点125可分别地对应设置在所述第二掺杂区111上并电性连接到所述第二掺杂区111。第一接触点123与该二第二接触点125可由一导电材料所制，例如掺杂多晶硅、金属、氮化金属或硅化金属。
请参考图1及图2，在所述的实施例中，第二隔离膜403可设置在第一隔离膜401上。多个位元线接触点127可设置在第二隔离膜403中以及设置在多个主动区105中。对于每一主动区105，位元线接触点127可设置在第一接触点123上并电性连接到第一接触点123。多个位元线接触点127可由与第一接触点123相同的材料所制，但并不以此为限。
请参考图1及图2，在所述的实施例中，第三隔离膜405可设置在第二隔离膜403上。多个位元线129可设置在第三隔离膜405中。对于每一主动区105，位元线129可设置在多个位元线接触点127上并电性连接到多个位元线接触点127。多个位元线129可由一导电材料所制，例如钨、铝、镍或钴。
请参考图1及图2，在所述的实施例中，第四隔离膜407可设置在第三隔离膜405上。可设置多个栓塞131以穿经第四隔离膜407、第三隔离膜405以及第二隔离膜403。对于每一主动区105，其中二栓塞131可分别地对应设置在该二第二接触点125上并电性连接到该二第二接触点125。多个栓塞131可由以下材料所制：掺杂多晶硅，钛、氮化钛、钽、氮化钽、钨、铜、铝或铝合金。
请参考图1及图2，在所述的实施例中，电容结构301可设置在第四隔离膜407上并电性连接到多个栓塞131。电容结构301可包括多个电容底电极303、一电容隔离层305以及一电容顶电极307。多个电容底电极303可朝内设置在第四隔离膜407上。多个电容底电极303的底部可直接接触多个栓塞131的顶表面。多个电容底电极303可由掺杂多晶硅、金属或硅化金属所制。
请参考图1及图2，在所述的实施例中，多个支撑结构411可设置在第四隔离膜407上。多个支撑结构411可部分的贴合到多个电容底电极303的外表面。某些支撑结构411可沿着方向W延伸，且可相互间隔设置。其他的支撑结构411可沿着一方向X延伸，且可相互间隔设置。
请参考图1及图2，在所述的实施例中，电容隔离层305可设置在多个电容底电极303与多个支撑结构411上。电容隔离层305可由一单一层所形成，该单一层含有一隔离材料，该隔离材料具有一介电常数，该介电常数约为4.0或更大。电容隔离层305的一厚度可在
Figure BDA0002587769690000121
到
Figure BDA0002587769690000122
之间。或者是，在另一实施例中，电容隔离层305可由一堆叠层所形成，该堆叠层由氧化硅、氮化硅以及氧化硅所组成。电容顶电极307可设置在电容隔离层305上。电容顶电极307可由掺杂多晶硅或金属所制。
请参考图1及图2，在所述的实施例中，第六隔离膜413可设置在电容顶电极307上。第七隔离膜415可设置在第六隔离膜413上。多个导电部件可设置在第六隔离膜413与第七隔离膜415之间。多个导电部件可包括一第一通孔501以及一第一导线503。第一通孔501可设置在第六隔离膜413中。第一通孔501可设置在电容顶电极307上并电性连接到电容顶电极307。举例来说，第一通孔501可由金属、金属合金、硅酸盐、硅化物、多晶硅、非晶硅(amorphous silicon)或其他半导体相容导电材料所制。第一导线503可设置在第七隔离膜415中。第一导线503可设置在第一通孔501上并电性连接到第一通孔501。第一导线503可由一导电材料所制，例如掺杂多晶硅、金属、氮化金属或硅化金属。
请参考图1及图2，在所述的实施例中，多个钝化层可设置在第七隔离膜415上。多个钝化层可包括一第一钝化层601、一第二钝化层603、一第三钝化层605以及一第四钝化层607。第一钝化层601可设置在第七隔离膜415上，举例来说，可由氧化硅或磷硅玻璃所制。第二钝化层603可设置在第一钝化层601上，举例来说，可由氮化硅、氮氧化硅或氮化氧化硅所制。第一钝化层601可当作是在第二钝化层603与第七隔离膜415之间的一应力缓冲(stressbuffer)。为了避免湿气从上进入，则第二钝化层603可当作是一高气相阻障(high vaporbarrier)。第三钝化层605可设置在第二钝化层603上，举例来说，可由氧化硅或磷硅玻璃所制。第四钝化层607可设置在第三钝化层605上，举例来说，可由聚酰亚胺(polyimide)或聚酰胺(polyamide)所制。第四钝化层607可保护位在第四钝化层607下的各层，避免机械刮伤(mechanical scratch)或背景辐射(background radiation)。
请参考图1及图2，在所述的实施例中，垫结构611可设置在第三钝化层605、第二钝化层603以及第一钝化层601中。垫结构611可设置在第一导线503上并电性连接到第一导线503。或者是，在另一实施例中，垫结构611可设置在一垂直水平线且电性连接到该第一导线503，该垂直水平线高于该第一导线503的一垂直水平线。垫结构611可具有一垫下导电层613以及一垫上导电层615。
请参考图1及图2，在所述的实施例中，垫下导电层613可设置在第一钝化层601中，并位在第一导线503上。垫下导电层613可电性耦接到第一导线503。垫下导电层613的一厚度小于第一钝化层601的一厚度。垫下导电层613可包含镍。垫上导电层615可设置在第二钝化层603及第三钝化层605中。垫上导电层615可设置在垫下导电层613上，并电性连接到垫下导电层613。垫上导电层615的一顶表面可与第三钝化层605的一顶表面齐平。垫上导电层615可包含钯、钴，或其组合。
请参考图1及图2，所述的实施例中，接合开口609可设置在第四钝化层607中，并位在垫上导电层615上。换言之，垫上导电层615的顶表面可经由接合开口609而暴露。接合开口609的一宽度W1可小于垫上导电层615的一宽度W2。
图3至图5为依据本公开其他实施例中一些半导体元件的剖视示意图。
请参考图3，半导体元件还可包括多个间隙子619。所述间隙子619可贴合到垫结构611的两侧。换言之，所述间隙子619可设置在垫结构611与第一钝化层601、第二钝化层603以及第三钝化层605之间。举例来说，所述间隙子619可由氧化硅所制。
请参考图4，在另一实施例中，一半导体元件可包括一基底101、一绝缘结构103、一栅极结构201、多个栅极间隙子209、多个轻度掺杂区211、多个重度掺杂区213、多个隔离膜、多个栓塞131、多个导电部件、多个钝化层、一接合开口609以及一垫结构611。
请参考图4，绝缘层103可设置在基底101中并界定出多个主动区105(在剖视图中仅显示一主动区105)。栅极结构201可设置在基底101上。栅极结构201可包括一栅极底层203、一栅极中间层205以及一栅极顶层207。
请参考图4，栅极底层203可设置在基底101上，举例来说，可由氧化硅、氮氧化硅、氧化氮化硅、氮化硅，或其类似物所制。栅极中间层205可设置在栅极底层203上，举例来说，可由掺杂多晶硅所制。栅极顶层207可设置在栅极中间层205上，并可由硅化金属所制，例如硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨或其类似物。
请参考图4，多个栅极间隙子209可贴合到栅极结构201的各侧壁。特别是，多个栅极间隙子209可贴合到栅极底层203的各侧壁以及栅极中间层205的各侧壁。举例来说，多个栅极间隙子209可由氧化硅、氮化硅或其类似物所制。
请参考图4，多个轻度掺杂区211可设置在基底101中，并分别对应邻近栅极底层203的两侧。部分的轻度掺杂区211可设置在多个栅极间隙子209下。多个轻度掺杂区211可掺杂有一掺杂物，例如磷、砷或锑。或者是，在另一实施例中，掺杂物为硼(boron)。
请参考图4，多个重度掺杂区213可设置在基底101中，且分别对应邻近多个轻度掺杂区211。多个重度掺杂区213可掺杂有与多个轻度掺杂区211相同的掺杂物。多个重度掺杂区213的一掺杂浓度，可大于多个轻度掺杂区211的掺杂浓度。
请参考图4，多个隔离膜可设置在基底101上。多个隔离膜可为堆叠膜，由下到上，可包括一第一隔离膜401、一第二隔离膜403、一第三隔离膜405、一第四隔离膜407、一第五隔离膜409以及一第六隔离膜413。第一隔离膜401可覆盖栅极结构201以及多个栅极间隙子209。多个栓塞131可设置在第一隔离膜401中。多个栓塞131可分别对应设置在多个重度掺杂区213上，并电性连接到多个重度掺杂区213。
请参考图4，多个导电部件可设置在多个隔离膜之间。多个导电部件可包括多个第一通孔501、多个导线503、一第二通孔505、多个第二导线507以及一第三导线509。多个导线503可设置在第二隔离膜403中。多个导线503可分别对应设置在多个栓塞131上，并电性连接到多个栓塞131。
请参考图4，多个第一通孔501可设置在第三隔离膜405中。多个第一通孔501可分别对应设置在多个导线503上，并电性连接到多个导线503。多个第二导线507可分别对应设置在多个第一通孔501上以及设置在第四隔离膜407中。多个第二导线507可电性连接到多个第一通孔501。第二通孔505可设置在多个第二导线507上以及设置在第五隔离膜409中。第二通孔505可电性连接到其中一第二导线507。第三导线509可设置在第二通孔505上及设置在第六隔离膜413中。第三导线509可电性连接到第二通孔505。应当理解，所给予的导电部件的数量以及隔离膜的各层数量仅为图示说明，其是可取决于一特定应用的要求设定不同数量。
请参考图4，多个钝化层可设置在第六隔离膜413上。多个钝化层从下到上可包括一第一钝化层601、一第二钝化层603、一第三钝化层605以及一第四钝化层607。垫结构611可设置在第一钝化层601、第二钝化层603以及第三钝化层605中。垫结构611可设置在第三导线509上。垫结构611可包括一垫下导电层613以及一垫上导电层615。垫下导电层613可设置在第一钝化层601中，并位在第三导线509上。垫下导电层613可包含镍，并可电性连接到第三导线509。垫上导电层615可设置在垫下导电层613上。垫上导电层615可包含钯、钴或其组合，并可电性连接到垫下导电层613。垫上导电层615的一顶表面可与第三钝化层605的一顶表面齐平。
请参考图4，接合开口609可设置在第四钝化层607中。垫上导电层615的顶表面的一部分可经由接合开口609而暴露。接合开口609的一宽度W1可小于垫上导电层615的一宽度W2。
请参考图5，半导体元件可包括多个间隙子619。所述间隙子619可贴合到垫结构611的两侧，类似于如图3的架构。
图6为依据本公开一实施例中一种半导体元件的制备方法10的流程示意图。图7及图8为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。图9为依据本公开图8中半导体元件的顶视示意图。图10为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。为了清楚起见，本公开的半导体元件的一些部件并未显示在图9中。
请参考图6及图7，在步骤S11，在所述的实施例中，可提供一基底101。请参考图6、图8以及图9，在步骤S13，在所述的实施例中，一绝缘层103可形成在基底101中，并可界定出多个主动区105。多个主动区105可沿着一方向W延伸。请参考图6以及图10，在步骤S15，在所述的实施例中，一掺杂区107可形成在多个主动区105中。掺杂区107可掺杂有一掺杂物，例如磷、砷或锑。
图11至图14为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。图15为依据本公开图14中半导体元件的顶视示意图。为了清楚起见，本公开的半导体元件的一些部件并未显示在图15中。
请参考图6及图11至图15，在步骤S17，在所述的实施例中，多个字元线113可形成在基底101中。多个字元线113可包括多个字元线隔离层115、多个字元线电极117以及多个字元线盖层119。多个字元线113可沿着一方向X延伸，并可相互间隔设置。方向W与方向X呈对角线。多个字元线113可与多个主动区105交叉。每一主动区105可贯穿其中二字元线113。对于每一主动区105，其中二字元线113可划分出掺杂区107，以形成一第一掺杂区109以及多个第二掺杂区111。第一掺杂区109可设置在其中二字元线113之间。所述第二掺杂区111可分别设置在每一主动区105的两端。
请参考图11至图14，多个字元线沟槽121可朝内形成在基底101中。多个字元线隔离层115可依序地形成在多个字元线沟槽121中。多个字元线电极117可形成在多个字元线隔离层115上。多个字元线盖层119可形成在多个字元线电极117上。可执行如化学机械研磨的一平坦化制程，以提供一大致平坦表面给接下来的处理步骤。
图16及图17为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。图18为依据本公开图17中半导体元件的顶视示意图。为了清楚起见，本公开的半导体元件的一些部件并未显示在图18中。
请参考图6以及图16至图18，在步骤S19，在所述的实施例中，多个位元线129可形成在基底101上。请参考图16，一第一隔离膜401可形成在基底101上。对于每一主动区105，一第一接触点123以及二第二接触点125可形成在第一隔离膜401中。第一接触点123可形成在第一掺杂区109上。该二第二接触点125可分别对应形成在所述第二掺杂区111上。
请参考图17及图18，一第二隔离膜403可形成在第一隔离膜401上。一第三隔离膜405可形成在第二隔离膜403上。多个字元线接触点127可形成在第二隔离膜403中。多个位元线接触点127可分别对应设置在多个第一接触点123上。换言之，每一位元线接触点127可对应设置在其中一主动区105的中心处。多个位元线129可行成在第三隔离膜405中。多个位元线129可沿着一方向Y延伸，方向Y与方向W呈对角线，并与方向X垂直。多个位元线129可以波形线呈现。多个位元线129可相互间隔设置。从顶试图来看，每一位元线129可与其中一主动区交叉。对于每一主动区105，位元线接触点127可位在对应的位元线129与对应的主动区105的交叉处。多个位元线129可电性连接到多个位元线接触点127。
图19及图20为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。图21为依据本公开图20中半导体元件的顶视示意图。图22及图23为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。图24为依据本公开图22及图23中半导体元件的顶视示意图。图25及图26为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。图27为依据本公开图25及图26中半导体元件的顶视示意图。图28及图29为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。为了清楚起见，本公开的半导体元件的一些部件并未显示在图20、图24、图27中。
请参考图19至图29，在步骤S21，在所述的实施例中，一电容结构301可形成在基底101上。电容结构301可包括多个电容底电极303、一电容隔离层305以及一电容顶电极307。请参考图19，一第四隔离膜407可形成在第三隔离膜405上。可形成多个栓塞131以穿经第四隔离膜407、第三隔离膜405以及第二隔离膜403。对于每一主动区105，多个栓塞131可分别对应设置在所述第二接触点125上。
请参考图20及图21，一第五隔离膜409可形成在第四隔离膜407上。多个电容沟槽309可朝内形成在第五隔离膜409中。多个电容底电极303可分别对应形成在多个电容沟槽309中。应当理解，在目前阶段，第五隔离膜409可围绕全部多个电容底电极303的外表面。
请参考图22至图24，可执行一微影制程以沉积一遮罩层701在第五隔离膜409上。在显影之后，遮罩层701可形成在沿着方向W延伸的多个线中以及沿着方向X延伸的多个线中。遮罩层701可保护位在遮罩层701下方的第五隔离膜409的部分。
请参考图25至图27，接下来可执行如一非等向性干蚀刻的一蚀刻制程，以移除大部分的第五隔离膜409，并将第五隔离膜409的余留部分转换成多个支撑结构411。多个支撑结构411可仅贴合到多个电容底电极303部分的外表面。某些支撑结构411可沿着方向W延伸，并可相互间隔设置。其他的支撑结构411可沿着方向X延伸，并可相互间隔设置。意即，在多个支撑结构411之间存在有多个空间。
请参考图28，一电容隔离层305可形成在多个电容底电极303与多个支撑结构411上。请参考图29，一电容顶电极307可形成在电容隔离层305上，并可填满位在多个支撑结构411之间的多个空间。可执行如化学机械研磨的一平坦化制程，以提供一大致平坦表面给接下来的处理步骤。电容结构301的一电容值可正比于电容隔离层305接触多个电容底电极303与电容顶电极307的一面积。由于多个支撑结构411的设计，所以电容隔离层305接触多个电容底电极303与电容顶电极307的面积可加大；因此，可改善电容结构301的电容值。换言之，可改善半导体元件的效能。
图30至图35为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
请参考图1、图6以及图30至图35，在步骤S23，在所述的实施例中，一第一钝化层601、一第二钝化层603以及一第三钝化层605可形成在基底101上。请参考图30，一第六隔离膜413可形成在电容顶电极307上。一第七隔离膜415可形成在第六隔离膜413上。一第一通孔501可形成在第六隔离膜413中，且电性连接到电容顶电极307。一第一导线503可形成在第七隔离膜415中，且电性连接到第一通孔501。在所述的实施例中，第一导线503可为铜。请参考图31，第一钝化层601、第二钝化层603以及第三钝化层605可依序地形成在第七隔离膜415上。在所述的实施例中，第一钝化层601可由氧化硅所制，第二钝化层603可由氮化硅所制，而第三钝化层605可由氧化硅所制。
请参考图32，在步骤S25，在所述的实施例中，可形成一垫开口617以便穿经第三钝化层605、第二钝化层603以及第一钝化层601。第一导线503的一顶表面的一部分可经由垫开口617而暴露。接着，可在第三钝化层605与垫开口617上执行一清洗制程705。清洗制程705包括把氢与氩的一混合物当作一远距离等离子体(remote plasma)，在制程温度介于250℃至350℃之间，一制程压力介于1Torr至10T之间，以及供应给设备执行清洗制程705的一偏压能量(bias energy)的存在条件下。偏压能量可介于0W至200W之间。清洗制程705可移除在第一导线503的顶表面上的氧化物，而不会影响到第一导线503的导电效能，而该氧化物是始源于在空气中的氧气的氧化。
请参考图33，在步骤S27，在所述的实施例中，可在第三钝化层605与垫开口617上执行一钝化制程707。钝化制程707可包括浸渍半导体元件在一前驱物中，其中该前驱物为三甲硅基二甲胺(dimethylaminotrimethylsilane)、四甲基硅烷(tetramethylsilane)，或其类似物，是在一制程温度介于200℃至400℃之间。可使用一紫外线能量以促进钝化制程707。钝化制程707可钝化第三钝化层605、第二钝化层603以及第一钝化层601经由垫开口617的各侧壁，其是通过密封其表面毛孔以降低不合适的侧壁生长，其是在接下来的处理步骤期间，可影响半导体元件的电子效能。因此，可提升半导体元件的效能与可靠度。
请参考图6及图34，在步骤S29，在所述的实施例中，垫下导电层613可通过电镀或无电电镀而形成在垫开口617中的第一导线503上。垫下导电层613可包含镍，并可当作在由铜所制的第一导线503与包含钯、钴或其组合的垫上导电层615之间的一阻障(barrier)。请参考图35，在步骤S31，在所述的实施例中，垫上导电层615可通过电镀或无电电镀而形成在垫开口617中的垫下导电层613上。垫上导电层615可包含钯、钴或其组合。垫上导电层615的一顶表面可包含多个异质成核(heterogeneous nucleation)处，例如形貌特征(topographical feature)、经格不连续/方位(lattice discontinuities/orientations)、表面缺陷(surface defects)、纹理(textures)，或其他表面特征。在垫上导电层615的顶表面上的多个异质成核处，可帮助接下来的接合制程(bonding process)。
请往回参考图1，在步骤S33，在所述的实施例中，第四钝化层607可形成在第三钝化层605上，而一接合开口609可形成在第四钝化层607中。第四钝化层607可包含聚酰亚胺或聚酰胺。垫上导电层615的顶表面的一部分可经由接合开口609而暴露。接合开口609的一宽度W1可小于垫上导电层615的一宽度W2。
图36至图39为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
请参考图36，一间隙子层703可形成在第三钝化层605以及垫开口617上，以覆盖第三钝化层605的顶表面、垫开口617的侧壁以及垫开口617的底部。可执行如一非等向性干蚀刻制成的一蚀刻制程，以移除设置在第三钝化层605的顶表面与垫开口617的底部的间隙子层703，并保形地形成所述间隙子619。所述间隙子619可绝缘第一钝化层601、第二钝化层603以及第三钝化层605的各侧壁，以避免不合适的侧壁生长。接着，通过类似于如图32及图33所示出的一程序，是可执行一清洗制程703以及钝化制程707。
请参考图3、图38及图39，垫下导电层613可形成在第一导线503上，并位在所述间隙子619之间。垫上导电层615可形成在垫下导电层613上，并位在所述间隙子619之间。第四钝化层607可形成在第三钝化层605上。接合开口609可设置在第四钝化层607中。垫上导电层615的顶表面可经由接合开口609而暴露。
本公开的一实施例提供一种半导体元件，包括：一基底；一电容结构，位在该基底上；多个钝化层，位在该电容结构上；以及一垫结构，位在该多个钝化层中。该垫结构包括一垫下导电层以及一垫上导电层，该垫下导电层包含镍，该垫上导电层位在该垫下导电层上。该垫上导电层包含钯、钴或其组合。
本公开的一实施例提供一种半导体元件，包括：一基底；一栅极结构，位在该基底上；多个钝化层，位在该栅极结构上；以及一垫结构，位在该多个钝化层中。该垫结构包括一垫下导电层以及一垫上导电层，该垫下导电层包含镍，该垫上导电层位在该垫下导电层上。该垫上导电层包含钯、钴或其组合。
本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括：提供一基底；形成一电容结构在该基底上；形成多个钝化层在该电容结构上；形成一垫开口在该多个钝化层中；执行一钝化制程，包括浸渍该垫开口在一前驱物中，其中该前驱物为三甲硅基二甲胺(dimethylaminotrimethylsilane)或四甲基硅烷(tetramethylsilane)；以及形成一垫结构在该垫开口中。形成该垫结构在该垫开口中包括：形成包含镍的一垫下导电层在该垫开口中；以及形成一垫上导电层在该垫下导电层上，其中该垫上导电层包含钯、钴或其组合。
由于本公开的半导体元件的设计，因此可提升该版导体元件的效能以及可靠度。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本公开的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，这些制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (20)

1.一种半导体元件，包括：
一基底；
一电容结构，位在该基底上；
多个钝化层，位在该电容结构上；以及
一垫结构，位在该多个钝化层中；
其中该垫结构包括一垫下导电层以及一垫上导电层，该垫下导电层包含镍，该垫上导电层位在该垫下导电层上，该垫上导电层包含钯、钴或其组合。
2.如权利要求1所述的半导体元件，其中，该多个钝化层包括一第一钝化层、一第二钝化层以及一第三钝化层，该第一钝化层位在该电容结构上，该第二钝化层位在该第一钝化层上，该第三钝化层位在该第二钝化层上，其中该垫下导电层位在该第一钝化层中，并电性耦接到该电容结构。
3.如权利要求2所述的半导体元件，还包括一第四钝化层以及一接合开口，该第四钝化层位在该第三钝化层上，该接合开口位在该第四钝化层中，其中该第四钝化层包含聚酰亚胺，而该垫上导电层经由该接合开口而暴露。
4.如权利要求3所述的半导体元件，其中，该接合开口的一宽度小于该垫上导电层的一宽度。
5.如权利要求4所述的半导体元件，还包括多个间隙子，贴合到该垫结构的两侧。
6.如权利要求5所述的半导体元件，还包括多个位元线，位在该基底与该电容结构之间，且沿着一第一方向延伸，其中该多个位元线形成如波形线。
7.如权利要求6所述的半导体元件，还包括一绝缘结构，位在该基底中，其中该绝缘结构界定出多个主动区，该多个主动区沿着一第二方向延伸，其中该第二方向与该第一方向呈对角线。
8.如权利要求7所述的半导体元件，还包括多个字元线，位在该基底中，且沿着一第三方向延伸，其中该第三方向与该第一方向呈对角线，并与该第二方向垂直。
9.如权利要求8所述的半导体元件，其中该电容结构包括多个电容底电极、一电容隔离层以及一电容顶电极，该多个电容底电极位在该基底上，该电容隔离层位在该多个电容底电极上，该电容顶电极位在该电容隔离层上。
10.如权利要求9所述的半导体元件，还包括多个支撑结构，部分地贴合在该多个电容底电极的外表面，其中某些支撑结构沿着该第一方向延伸并相互间隔设置，其他的支撑结构则沿着该第三方向延伸并相互间隔设置。
11.一种半导体元件，包括：
一基底；
一栅极结构，位在该基底上；
多个钝化层，位在该栅极结构上；以及
一垫结构，位在该多个钝化层中；
其中该垫结构包括一垫下导电层以及一垫上导电层，该垫下导电层包含镍，该垫上导电层位在该垫下导电层上，该垫上导电层包含钯、钴或其组合。
12.如权利要求11所述的半导体元件，其中，该多个钝化层包括一第一钝化层、一第二钝化层以及一第三钝化层，该第一钝化层位在该栅极结构上，该第二钝化层位在该第一钝化层上，该第三钝化层位在该第二钝化层上，其中该垫下导电层位在该第一钝化层中，并电性耦接到该栅极结构。
13.如权利要求12所述的半导体元件，其中，该栅极结构包括一栅极底层、一栅极中间层以及一栅极顶层，该栅极底层位在该基底上，该栅极中间层位在该栅极底层上，该栅极顶层位在该栅极中间层上。
14.如权利要求13所述的半导体元件，还包括一第四钝化层以及一接合开口，该第四钝化层位在该第三钝化层上，该接合开口位在该第四钝化层中，其中该第四钝化层包含聚酰亚胺，而该垫上导电层经由该接合开口而暴露。
15.如权利要求14所述的半导体元件，其中，该接合开口的一宽度小于该垫上导电层的一宽度。
16.一种半导体元件的制备方法，包括：
提供一基底；
形成一电容结构在该基底上；
形成多个钝化层在该电容结构上；
形成一垫开口在该多个钝化层中；
执行一钝化制程，包括浸渍该垫开口在一前驱物中，其中该前驱物为三甲硅基二甲胺或四甲基硅烷；以及
形成一垫结构在该垫开口中；
其中形成该垫结构在该垫开口中包括：
形成包含镍的一垫下导电层在该垫开口中；以及
形成一垫上导电层在该垫下导电层上，其中该垫上导电层包含钯、钴或其组合。
17.如权利要求16所述的半导体元件的制备方法，还包括：执行一清洗制程，其中该清洗制程包括涂敷一远距离等离子体至该垫开口。
18.如权利要求17所述的半导体元件的制备方法，其中，形成该多个钝化层在该电容结构包括：
形成一第一钝化层在该电容结构上；
形成一第二钝化层在该第一钝化层上；以及
形成一第三钝化层在该第二钝化层上。
19.如权利要求18所述的半导体元件的制备方法，还包括：
形成包含聚酰亚胺的一第四钝化层在该第三钝化层上；以及
形成一接合开口在该第四钝化层中，且暴露该垫上导电层的一顶表面的一部分。
20.如权利要求19所述的半导体元件的制备方法，其中，该钝化制程的一制程温度在约200℃到400℃之间。
CN202010686574.4A 2019-10-03 2020-07-16 半导体元件及其制备方法 Pending CN112614817A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/591,865 2019-10-03
US16/591,865 US11088141B2 (en) 2019-10-03 2019-10-03 Semiconductor device and method for fabricating the same

Publications (1)

Publication Number Publication Date
CN112614817A true CN112614817A (zh) 2021-04-06

Family

ID=75224318

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010686574.4A Pending CN112614817A (zh) 2019-10-03 2020-07-16 半导体元件及其制备方法

Country Status (3)

Country Link
US (2) US11088141B2 (zh)
CN (1) CN112614817A (zh)
TW (1) TWI722920B (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030205814A1 (en) * 1999-03-19 2003-11-06 Kabushiki Kaisha Toshiba Wiring structure of semiconductor device
CN1921085A (zh) * 2005-06-24 2007-02-28 米辑电子股份有限公司 线路组件结构制造方法及其结构
US20080122086A1 (en) * 2006-11-03 2008-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Solder bump structure and method of manufacturing same
US20090008783A1 (en) * 2005-12-27 2009-01-08 Fujitsu Limited Semiconductor device with pads of enhanced moisture blocking ability
US20110198611A1 (en) * 2010-02-16 2011-08-18 International Rectifier Corporation III-Nitride Power Device with Solderable Front Metal
CN104576599A (zh) * 2013-10-25 2015-04-29 联发科技股份有限公司 半导体结构
KR101688080B1 (ko) * 2015-09-09 2016-12-20 앰코 테크놀로지 코리아 주식회사 반도체 패키지
WO2018091412A1 (de) * 2016-11-21 2018-05-24 Robert Bosch Gmbh Gassensor mit einem halbleitersubstrat mit mindestens einer isolationsschicht und einer leiterbahn
US20190027450A1 (en) * 2017-07-24 2019-01-24 Samsung Electronics Co., Ltd. Semiconductor devices, semiconductor packages, and methods of manufacturing the semiconductor devices

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7345000B2 (en) 2003-10-10 2008-03-18 Tokyo Electron Limited Method and system for treating a dielectric film
JP5098647B2 (ja) * 2005-12-27 2012-12-12 富士通セミコンダクター株式会社 半導体装置とその製造方法
JP4600417B2 (ja) * 2007-04-17 2010-12-15 ソニー株式会社 半導体装置の製造方法
US8829663B2 (en) 2007-07-02 2014-09-09 Infineon Technologies Ag Stackable semiconductor package with encapsulant and electrically conductive feed-through
US9935047B2 (en) 2015-10-16 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structures and methods forming the same
TWI642159B (zh) 2017-02-21 2018-11-21 華邦電子股份有限公司 封裝結構
JP6872991B2 (ja) * 2017-06-29 2021-05-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030205814A1 (en) * 1999-03-19 2003-11-06 Kabushiki Kaisha Toshiba Wiring structure of semiconductor device
CN1921085A (zh) * 2005-06-24 2007-02-28 米辑电子股份有限公司 线路组件结构制造方法及其结构
US20090008783A1 (en) * 2005-12-27 2009-01-08 Fujitsu Limited Semiconductor device with pads of enhanced moisture blocking ability
US20080122086A1 (en) * 2006-11-03 2008-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Solder bump structure and method of manufacturing same
US20110198611A1 (en) * 2010-02-16 2011-08-18 International Rectifier Corporation III-Nitride Power Device with Solderable Front Metal
CN104576599A (zh) * 2013-10-25 2015-04-29 联发科技股份有限公司 半导体结构
KR101688080B1 (ko) * 2015-09-09 2016-12-20 앰코 테크놀로지 코리아 주식회사 반도체 패키지
WO2018091412A1 (de) * 2016-11-21 2018-05-24 Robert Bosch Gmbh Gassensor mit einem halbleitersubstrat mit mindestens einer isolationsschicht und einer leiterbahn
US20190027450A1 (en) * 2017-07-24 2019-01-24 Samsung Electronics Co., Ltd. Semiconductor devices, semiconductor packages, and methods of manufacturing the semiconductor devices

Also Published As

Publication number Publication date
US20210288052A1 (en) 2021-09-16
US11552081B2 (en) 2023-01-10
TW202115857A (zh) 2021-04-16
TWI722920B (zh) 2021-03-21
US11088141B2 (en) 2021-08-10
US20210104528A1 (en) 2021-04-08

Similar Documents

Publication Publication Date Title
TWI726738B (zh) 半導體元件及其製備方法
US11574914B2 (en) Method for fabricating semiconductor device including capacitor structure
US10937791B1 (en) Method for fabricating and semiconductor device having the second bit line contact higher than the top surface of the first bit line
US11562958B2 (en) Method for fabricating semiconductor device
US11063051B2 (en) Semiconductor device and method for fabricating the same
TWI757046B (zh) 半導體元件及其製備方法
US11646280B2 (en) Method for fabricating semiconductor device
CN112447673A (zh) 半导体元件及其制备方法
US10978459B2 (en) Semiconductor device with bit lines at different levels and method for fabricating the same
US11699661B2 (en) Method for fabricating semiconductor device
US20220102303A1 (en) Method for fabricating semiconductor device with stress relief structure
US20220045187A1 (en) Semiconductor device and method for fabricating the same
US11621265B2 (en) Method for fabricating semiconductor device with self-aligned landing pad
US11315869B1 (en) Semiconductor device with decoupling unit and method for fabricating the same
US11063050B2 (en) Semiconductor device with air gaps and method for fabricating the same
CN112614817A (zh) 半导体元件及其制备方法
CN112447725B (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination