TWI757046B - 半導體元件及其製備方法 - Google Patents

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Abstract

本揭露提供一種半導體元件及該半導體元件的製備方法。該半導體元件具有一基底、一墊結構以及一上凹槽，該墊結構位在該基底上，該上凹槽位在該墊結構的一頂表面上。該半導體元件的該製備方法包括形成一墊結構在一基底上以及形成一上凹槽在該墊結構的一頂表面上。

Description

半導體元件及其製備方法
本申請案主張2020年2月26日申請之美國正式申請案第16/801,650號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件以及該半導體元件的製備方法。特別是有關於一種具有一凹槽之半導體元件，以及具有該凹槽之該半導體元件之製備方法。
半導體元件係使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸係逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，係增加不同的問題，且影響到最終電子特性、品質以及良率。因此，仍然持續著在達到改善品質、良率以及可靠度方面的挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件，包括：一基底；一墊結構，位在該基底上；以及一上凹槽，位在該墊結構的一頂表面上。
在本揭露的一些實施例中，該墊結構包括一下墊以及一上墊，該下墊位在該基底上，該上墊位在該下墊上，而該上凹槽則位在該上墊的一頂表面上。
在本揭露的一些實施例中，該半導體元件還包括一下凹槽，位在該下墊的一頂表面上，其中該上墊位在該下凹槽與該下墊上。
在本揭露的一些實施例中，該半導體元件還包括二間隙子，貼合到該墊結構的兩側。
在本揭露的一些實施例中，該上凹槽鄰近該上墊之該頂表面的一邊緣設置。
在本揭露的一些實施例中，該墊結構包括一下墊、一中墊以及一上墊，該下墊位在該基底上，該中墊位在該下墊上，該上墊位在該中墊上，而該上凹槽則位在該上墊的一頂表面上。
在本揭露的一些實施例中，該半導體元件還包括一下凹槽以及一中凹槽，該下凹槽位在該下墊的一頂表面上，該中凹槽位在該中墊的一頂表面上，其中該中墊位在該下凹槽與該下墊上，而該上墊則位在該中凹槽與該中墊上。
在本揭露的一些實施例中，半導體元件，還包括一重分布層，位在該基底上，其中該墊結構位在該重分布層上。
在本揭露的一些實施例中，該墊結構包括一下墊以及一上墊，該下墊位在該重分布層上，該上墊位在該下墊上，而該上凹槽則位在該上墊的一頂表面上。
在本揭露的一些實施例中，該半導體元件還包括一基礎凹槽以及一下凹槽，該基礎凹槽位在該重分布層的一頂表面上，該下凹槽位在該下墊的一頂表面上並直接位在該基礎凹槽上方，其中該下墊位在該基礎凹槽與該重分布層上，該上墊位在該下凹槽與該下墊上，而該上凹槽則直接位在該下凹槽上方。
在本揭露的一些實施例中，該上凹槽之一深度對該墊結構之一厚度的一比率，介於1：10到1：20之間。
在本揭露的一些實施例中，該半導體元件還包括一應力釋放結構，直接位在該墊結構下方。
在本揭露的一些實施例中，該應力釋放結構包括一導電架以及複數個隔離區段，該導電架直接位在該墊結構下方，該複數個隔離區段位在該導電架內。
在本揭露的一些實施例中，該半導體元件還包括一應力緩衝層，位在該應力釋放結構與該墊結構之間，其中該應力緩衝層由一材料所製，該材料具有一熱膨脹係數以及一楊氏模量，該熱膨脹係數小於約20 ppm/℃，而該楊氏模量小於約15 GPa。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括：提供一基底；形成一墊結構在該基底上；以及形成一上凹槽在該墊結構的一頂表面上。
在本揭露的一些實施例中，半導體元件的製備方法還包括：形成複數個鈍化層在該基底上；以及形成一墊開口以穿經該複數個鈍化層；其中該墊結構形成在該墊開口中。
在本揭露的一些實施例中，該半導體元件的製備方法還包括：執行一鈍化製程，包括以一前驅物浸潤該墊開口，其中該前驅物為三甲矽基二甲胺(dimethylaminotrimethylsilane)或四甲基矽烷(tetramethylsilane)。
在本揭露的一些實施例中，該半導體元件的製備方法還包括：執行一清洗製程，其中該清洗製程包括塗敷一遠端電漿到該墊開口。
由於本揭露該半導體元件的設計，該上凹槽可當作是一探針尖的一導引(guide)，以避免滑動的探針尖移出該上凹槽。因此，即使探針尖發生滑動，然半導體的周圍環境仍可維持完整。結果，可改善該半導體元件的良率，且可改善該半導體元件的效能。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
理應理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進部性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，係包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異係可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」係可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，係為精確地相同的、相等的，或是平坦的，或者是其係可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異係可因為製造流程而發生。
在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，係均包括在半導體元件的範疇中。
應當理解，在本揭露的描述中，上方(above)(或之上(up))係對應Z方向箭頭的該方向，而下方(below)(或之下(down))係對應Z方向箭頭的相對方向。
圖1為依據本揭露一實施例中一種半導體元件100A的頂視示意圖。圖2為依據本揭露圖1中沿剖線A-A’之該半導體元件100A的剖視示意圖。為了清楚表示，本揭露之半導體元件100A的一些部件並未顯示在圖1中。
請參考圖1及圖2，在所述的實施例中，半導體元件100A可包括一基底101、一絕緣層103、複數個字元線107、複數個摻雜區109、複數個接觸點111、複數個位元線115、複數個栓塞117、複數個電容結構119、一第一導電通孔121、一第一導電層123、複數個隔離膜、複數個鈍化層以及一第一墊結構201。
請參考圖1及圖2，在所述的實施例中，舉例來說，基底101可由下列材料所形成：矽、鍺、矽鍺(silicon germanium)、碳化矽(silicon carbon)、碳化鍺矽(silicon germanium carbon)、鎵、砷化鎵(gallium arsenide)、砷化銦(indium arsenic)、磷化銦(indium phosphorus)或其他IV-IV族、III-V族或II-VI族半導體材料。絕緣層103可設置在基底101的一上部中。(在圖2的剖視圖中顯示二絕緣層103，但其他數量的絕緣層可使用在其他實施例中。)舉例來說，絕緣層103可由一隔離材料所製，例如氧化矽、氮化矽、氮氧化矽、氧化氮化矽、氟摻雜矽 (fluoride-doped silicate)。絕緣層103可界定出基底101的複數個主動區105。
應當理解，在本揭露中，氮氧化矽係表示一物質，此物質係含有矽、氮以及氧，而其中氧的一比例係大於氮的比例。而氧化氮化矽係表示一物質，此物質係含有矽、氮以及氧，而其中氮的一比例係大於氧的比例。
請參考圖1及圖2，在所述的實施例中，複數個字元線107可設置在基底101的上部中，且相互間隔設置。每一主動區105可貫穿其中二字元線107。複數個字元線107可包括複數個字元線隔離層107-1、複數個字元線電極107-2以及複數個字元線蓋層107-3，複數個字元線隔離層107-1朝內設置在基底101中，複數個字元線電極107-2分別地對應設置在複數個字元線隔離層107-1上，複數個字元線蓋層107-3分別地對應設置在複數個字元線電極107-2上。
請參考圖1及圖2，在所述的實施例中，舉例來說，複數個字元線隔離層107-1可由一隔離材料所製，該隔離材料具有一介電常數，該介電常數約4.0或更大。(除非另有說明，否則所有在文中所提及的所有介電常數是相對於一真空。)具有約4.0或更大之介電常數的該隔離材料，可為氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、氧化鈦(titanium oxide)、氧化鑭(lanthanum oxide)、鍶酸鈦(strontium titanate)、鋁酸鑭(lanthanum aluminate)、氧化釔(yttrium oxide)、三氧化鍺(gallium (III) trioxide)、釓鎵氧化物(gadolinium gallium oxide)、鋯鈦酸鉛(lead zirconium titanate)、鍶鈦酸鋇(barium strontium titanate)或其混合物。或者是，在其他實施例中，該隔離材料可為氧化矽、氮化矽、氮氧化矽、氧化氮化矽，或其類似物。
請參考圖1及圖2，在所述的實施例中，舉例來說，複數個字元線電極107-2可由一導電材料所製，例如摻雜多晶矽、矽鍺、金屬、金屬合金、矽化金屬、氮化金屬、碳化金屬或含有其組合的多層。金屬可為鋁、銅、鎢或鈷。矽化金屬可為矽化鎳、矽化鉑、矽化鈦、矽化鉬、矽化鈷、矽化鉭、矽化鎢或其類似物。舉例來說，複數個字元線蓋層107-3可由一隔離材料所製，該隔離材料具有一介電常數，該介電常數約為4.0或更大。
請參考圖1及圖2，在所述的實施例中，複數個摻雜區109可設置在基底101中。複數個摻雜區109可摻雜有一摻雜物(dopant)，例如磷、砷或銻(antimony)。複數個摻雜區109可包括一第一摻雜區109-1與二第二摻雜區109-2。第一摻雜區109-1可設置在其中二字元線107之間。每一第二摻雜區109-2可分別對應設置在複數個字元線107與絕緣層103之間。
請參考圖1及圖2，在所述的實施例中，複數個隔離膜可設置在基底101上。舉例來說，複數個隔離膜可由下列材料所製：氮化矽、氧化矽、氮氧化矽、流動氧化物(flowable oxide)、東燃矽氮烷(tonen tilazen)、未經摻雜矽玻璃(undoped silica glass)、硼矽玻璃(borosilica glass)、磷矽玻璃(phosphosilica glass)、硼磷矽玻璃(borophosphosilica glass)、電漿增強四乙氧基矽烷(plasma enhanced tetra ethyl orthosilicate)、矽氟玻璃(fluoride silicate glass)、碳摻雜氧化矽(carbon doped silicon oxide)、乾凝膠(xerogel)、氣凝膠(aerogel)、非晶氟化碳(amorphous fluorinated carbon)、有機矽玻璃(organo silicate glass)、聚對二甲苯(parylene)、雙苯並環丁烯(bis-benzocyclobutenes)、聚醯亞胺(polyimide)、多孔聚合材料(porous polymeric material)或其組合，但並不以此為限。複數個隔離膜均可由相同材料所製，但並不以此為限。複數個隔離膜可包括一第一隔離膜501、一第二隔離膜503、一第三隔離膜505、一第四隔離膜507、一第五隔離膜509、一第六隔離膜511以及一第七隔離膜513。
參考圖1及圖2，在所述的實施例中，第一隔離膜501可設置在基底101上。複數個接觸點111可設置在第一隔離膜501中。複數個接觸點111可由一導電材料所製，例如摻雜多晶矽、金屬、氮化金屬或矽化金屬。對於每一主動區105而言，複數個接觸點111可包括一第一接觸點111-1以及二第二接觸點111-2。第一接觸點111-1可設置在第一摻雜區109-1。該二第二接觸點111-2可分別對應設置在該二第二摻雜區109-2上。
請參考圖1及圖2，在所述的實施例中，第二隔離膜503可設置在第一隔離膜501上。複數個位元線接觸點113可設置在第二隔離膜503中以及設置在複數個主動區105中。(圖2的剖視圖中僅顯示一個位元線接觸點113。)對於每一主動區105而言，位元線接觸點113可設置在第一接觸點111-1上。複數個位元線接觸點113可由與第一接觸點111-1相同的材料所製，但並不以此為限。第三隔離膜505可設置在第二隔離膜503上。複數個位元線115可設置在第三隔離膜505中。(圖2的剖視圖中僅顯示一個位元線115。)對於每一主動區105而言，位元線115可設置在相對應的位元線接觸點113上。複數個位元線115可由一導電材料所製，例如鎢、鋁、鎳或鈷。
請參考圖1及圖2，在所述的實施例中，第四隔離膜507可設置在第三隔離膜505上。可設置複數個電容栓塞117以穿經第四隔離膜507、第三隔離膜505以及第二隔離膜503。對於每一主動區105而言，其中二電容栓塞117可分別對應設置在該二第二接觸點112-2上。複數個電容栓塞117可由以下材料所製：摻雜多晶矽，鈦、氮化鈦、鉭、氮化鉭、鎢、銅、鋁或鋁合金。第五隔離膜509可設置在第四隔離膜507上。複數個電容結構119可設置在第五隔離膜509中並分別對應設置在複數個電容栓塞117上。
請參考圖1及圖2，在所述的實施例中，複數個電容結構119可包括複數個電容底電極119-1、一電容隔離層119-2以及一電容頂電極119-3，複數個電容底電極119-1朝內設置在第五隔離膜509中，電容隔離層119-2可設置在複數個電容底電極119-1上，電容頂電極119-3可設置在電容隔離層119-2上。複數個電容底電極119-1可由摻雜多晶矽、金屬或矽化金屬所製。電容隔離層119-2可由一單一層所形成，該單一層含有一隔離材料，該隔離材料具有一介電常數，該介電常數約為4.0或更大。電容頂電極119-3可由摻雜多晶矽或金屬所製。或者是，在另一實施例中，電容隔離層119-2可由一堆疊層所形成，該堆疊層由氧化矽、氮化矽以及氧化矽所組成。
請參考圖1及圖2，在所述的實施例中，第六隔離膜511可設置在電容頂電極119-3上。第七隔離膜513可設置在第六隔離膜511上。第一導電通孔121可設置在第六隔離膜511中，並位在電容頂電極119-3上。舉例來說，第一導電通孔121可由金屬、金屬合金、矽酸鹽、矽化物、多晶矽、非晶矽(amorphous silicon)或其他半導體相容導電材料所製。第一導電層123可設置在第七隔離膜513中，並位在第一導電通孔121上。舉例來說，第一導電層123可由一導電材料所製，例如摻雜多晶矽、金屬、氮化金屬或矽化金屬。
請參考圖1及圖2，在所述的實施例中，複數個鈍化層可設置在第七隔離膜513上。複數個鈍化層可包括一第一鈍化層601以及一第二鈍化層603。第一鈍化層601可設置在第七隔離膜513上。舉例來說，第一鈍化層601可由氧化矽或磷矽玻璃所製。第二鈍化層603可設置在第一鈍化層601上，舉例來說，可由氮化矽、氮氧化矽或氮化氧化矽所製。第一鈍化層601可當作是在第二鈍化層603與第七隔離膜513之間的一應力緩衝(stress buffer)。為了避免濕氣從上進入，則第二鈍化層603可當作是一高氣相阻障(high vapor barrier)。
請參考圖1及圖2，在所述的實施例中，一第一墊結構201可設置在第一鈍化層601與第二鈍化層603中。第一墊結構201可設置在第一導電層123上，並可電性連接到第一導電層123。第一墊結構201可包括一第一下墊203、一第一上墊205以及一第一上凹槽205-1。
請參考圖1及圖2，在所述的實施例中，第一下墊203可設置在第一鈍化層601中，並位在第一導電層123上。第一下墊203可電性連接到第一導電層123。第一下墊203的一厚度可小於第一鈍化層601的一厚度。第一下墊203可含鎳。第一上墊205可設置在第一鈍化層601與第二鈍化層603中。第一上墊205可設置在第一下墊203上，並電性連接到第一下墊203。第一上墊205的一頂表面可齊平於第二鈍化層603的一頂表面。第一上墊205可含有鉑(palladium))、鈷(cobalt)或其組合。第一上凹槽205-1可朝內設置在第一上墊205的頂表面上。在頂視圖中，第一上凹槽205-1可鄰近第一第一上墊205之頂表面的一邊緣設置。第一上墊205之頂表面的該邊緣可位在接近半導體元件100A之一中心區處，而該半導體元件100A包含多個邏輯部件(logic elements)。換言之，第一上凹槽205-1可非對稱地設置在第一上墊205的頂表面上。第一上凹槽205-1的一深度D1對第一墊結構201的一厚度D2的一比率，可介於1：10到1：20之間。
為了確保一半導體元件的品質，可藉由使用一探針尖(probe tip)來執行一檢驗製程(inspection process)，而該探針尖配置在一懸臂(cantilever)上，以直接接觸一墊結構的一頂表面，並測量電子訊號。然而，由於墊結構的空氣暴露(air exposure)，一原生氧化物層(native oxide layer)可形成在墊結構的頂表面上；因此，當執行該檢驗製程時，探針尖可必須穿透該原生氧化物層，以測量電子訊號。此外，在探針尖的操作期間，可能發生一滑動(slippage)，而該穿透的探針尖可能滑落墊結構的頂表面，並損傷周圍的鈍化層或隔離層。水氣可能從損傷的鈍化層或隔離層而進入半導體元件的內部，且可能失去半導體元件的完整性(intactness)。因此，半導體元件可能變得更加易脆，且可能影響半導體元件的品質、良率及效能。
請參考圖1及圖2，在所述的實施例中，當發生一探針尖的滑動時，第一上凹槽205-1可當作是探針尖的一導引(guide)，以避免滑動的探針尖移出第一上凹槽205-1。因此，即使發生探針尖的滑動，周圍的鈍化層可維持完整。結果，可改善半導體元件100A的品質、良率及效能。此外，第一上凹槽205-1可接近第一上墊205之頂表面的該邊緣設置，該邊緣則位在接近半導體元件100A的中心區處。半導體元件100A的中心區可包含多個邏輯部件。換言之，第一上凹槽205-1可接近半導體元件100A的該等邏輯部件設置，並可有效地避免一探針尖朝向半導體元件100A的中心區滑動。
圖3為依據本揭露一實施例中一種半導體元件100B的頂視示意圖。圖4為依據本揭露圖3中沿剖線A-A’之該半導體元件100B的剖視示意圖。為了清楚表示，本揭露之半導體元件100B的一些部件並未顯示在圖3中。
請參考圖3及圖4，在所述的實施例中，第一上凹槽205-1可設置在第一上墊205之頂表面的一中心處。設置在第一上墊205之頂表面之中心處中的第一上凹槽205-1，可避免一探針尖朝向半導體元件100B的中心區或一周圍區處滑動。
圖5到圖8為依據本揭露一實施例中各半導體元件100C、100D、100E、100F的頂視示意圖。
請參考圖5，半導體元件100C可包括一第一中墊207。特別是，第一墊結構201可包含第一中墊207。第一中墊207可設置在第一上墊205與第一下墊203之間。舉例來說，第一中墊207可由鎳所製。舉例來說，第一下墊203可由金所製，而舉例來說，第一上墊205可由銅所製。
請參考圖6，半導體元件100D可包括二間隙子209-1。特別是，第一墊結構201可包含二間隙子209-1。二間隙子209-1可貼合到第一墊結構201的兩側。
請參考圖7，半導體元件100E可包括一第一基礎凹槽(first base groove)123-1以及一第一下凹槽203-1。第一基礎凹槽123-1可朝內設置在第一導電層123的頂表面上。第一下墊203可設置在第一導電層123與第一基礎凹槽123-1上。第一下凹槽203-1可朝內設置在第一下墊203的頂表面上，並直接位在第一基礎凹槽123-1上方。第一上墊205可設置在第一下墊203與第一下凹槽203-1上。第一上凹槽205-1可直接位在第一下凹槽203-1上方。
請參考圖8，半導體元件100F可包括一第一中凹槽207-1。第一中墊207可設置在第一下墊203與第一下凹槽203-1上。第一中凹槽207-1可朝內設置在第一中墊207的一頂表面上。第一上墊205可設置在第一中墊207與第一中凹槽207-1上。
圖9為依據本揭露一實施例中一種半導體元件100G的頂視示意圖。圖10為依據本揭露圖9中沿剖線A-A’之該半導體元件100G的剖視示意圖。為了清楚表示，本揭露之半導體元件100G的一些部件並未顯示在圖10中。
請參考圖9及圖10，在所述的實施例中，半導體元件可包括一第二導電通孔125、一重分布層127、一應力釋放結構301、一第二墊結構401、一第八隔離膜515、一第三鈍化層605以及一第四鈍化層607。
請參考圖9及圖10，在所述的實施例中，應力釋放結構(stress relief structure)301可設置在第一鈍化層601與第二鈍化層603中，並遠離第一墊結構201設置。應力釋放結構301可包括一導電架(conductive frame)303以及複數個隔離區段(insulating segments)305。導電架303可遠離第一墊結構201設置，並可具有一網形(mesh shape)。意即，導電架303的組件可相互連接。舉例來說，導電架303可由一導電材料所製，例如金屬、氮化金屬，或矽化金屬。複數個隔離區段305可設置在導電架303內，並可具有一正方形形狀。複數個隔離區段305可由與第七隔離膜513相同材料所製，但並不以此為限。或者是，在其他實施例中，複數個隔離區段305可由一材料所製，該材料包含聚醯亞胺(polyimide)或環氧基 (epoxy-based)材料。應力釋放結構301可當作是一減震墊(cushion)，以減少一佈線製程(wiring process)的一應力(stress)。
請參考圖9及圖10，在所述的實施例中，第八隔離膜515可設置在第二鈍化層603上，並可由與第七隔離膜513相同的材料所製，但並不以此為限。第二導電通孔125可設置在第八隔離膜515中，並位在第一上墊205上。第二導電通孔125可由與第一導電通孔121相同的材料所製，但並不以此為限。重分布層127可設置在第八隔離膜515上。重分布層127可設置在第一墊結構201與應力釋放結構301的上方。舉例來說，重分布層127可由錫、鎳、銅、金、鋁或其合金所製。重分布層127可電性連接到第二導電通孔125。
請參考圖9及圖10，在所述的實施例中，第三鈍化層605可設置在第八隔離膜515與重分布層127上。第三鈍化層605可由與第一鈍化層601相同的材料所製，但並不以此為限。第四鈍化層607可設置在第三鈍化層605上，並可由與第二鈍化層603相同的材料所製，但並不以此為限。第二墊結構401可設置在第四鈍化層607與第三鈍化層605中。第二墊結構401可設置在重分布層127上。第二墊結構401可直接設置在應力釋放結構301的上方，並高於第一墊結構201。第二墊結構401可電性連接到重分布層127，並電性耦接到第一墊結構201。第二墊結構401可包括一第二下墊403、一第二上墊405以及一第二上凹槽405-1。
請參考圖9及圖10，在所述的實施例中，第二下墊403可設置在第三鈍化層605中，並位在重分布層127上。第二下墊403可由噢第一下墊203相同的材料所製，但並不以此為限。第二上墊405可設置在第三鈍化層605與第四鈍化層607中。第二上墊405可設置在第二下墊403上。第二上墊405的一頂表面可齊平於第四鈍化層607的一頂表面。第二上墊405可由與第一上墊205相同的材料所製，但並不以此為限。第二上凹槽205-1可朝內設置在第二上墊405的頂表面上。第二上凹槽405-1的一深度D3對第二墊結構401的一厚度D4的一比率，可介於1：10到1：20之間。
圖11為依據本揭露一實施例中另一種半導體元件100I的剖視示意圖。
請參考圖11，半導體元件100I可包括一第二基礎凹槽127-1以及一第二下凹槽403-1。第二基礎凹槽127-1可朝內設置在重分布層127的一頂表面上。第二下墊403可設置在重分布層127與第二基礎凹槽127-1上。第二下凹槽403-1可朝內設置在第二下墊403的一頂表面上，並直接位在第二基礎凹槽127-1上方。第二上墊405可設置在第二下墊403與第二下凹槽403-1上。第二上凹槽405-1可直接位在第二下凹槽403-1上方。
圖12為依據本揭露一實施例中一種半導體元件100J的頂視示意圖。圖13為依據本揭露圖12中沿剖線A-A’之該半導體元件100J的剖視示意圖。為了清楚表示，本揭露之半導體元件100J的一些部件並未顯示在圖13中。
請參考圖12，半導體元件100J可包括一應力緩衝層129。應力緩衝層129可設置在第八隔離膜515中，並位在重分布層127與應力釋放結構301之間。應力緩衝層129可直接設置在第二墊結構401下方。應力緩衝層129可應用來吸收及重分布應力，該應力是集中在多個下層，並由剪應力(shear stresses)所產生，而該等剪應力是由於一佈線製程的熱膨脹錯置(thermal expansion mismatches)與一般應力(normal stresses)所產生。舉例來說，應力緩衝層129可由一材料所製，該材料具有一熱膨脹係數以及一楊氏模量(Young’s Modulus)，而熱膨脹係數小於約20 ppm/℃，而楊氏模量小於約15 GPa。特別是，應力緩衝層129可由一材料所製，該材料包含聚醯亞胺(polyimide)或環氧基(epoxy-based)材料。應力緩衝層129可具有一厚度，約在5,000Å及10,0000Å之間。較佳者，應力緩衝層129的厚度可在10,000Å與50,000Å之間。
圖14為依據本揭露一實施例中一種半導體元件100A之製備方法10的流程示意圖。圖15為依據本揭露一實施例中一種半導體元件100A的頂視示意圖。圖16為依據本揭露圖15中沿剖線A-A’的剖視示意圖。為了清楚表示，本揭露之半導體元件的一些部件並未顯示在圖16中。
請參考圖14至圖16，在步驟S11，在所述的實施例中，可提供一基底101，且一絕緣層103、複數個字元線107以及複數個摻雜區109可形成在基底101中。絕緣層103可界定出複數個主動區105。複數個主動區105可相互間隔設置，並沿在一頂視圖中的一方向W延伸。複數個字元線107可沿一方向X延伸，而方向X相對於方向W傾斜(或成對角線)。每一主動區105可貫穿其中二複數個字元線107。複數個字元線107可包括複數個字元線隔離層107-1、複數個字元線電極107-2以及複數個字元線蓋層170-3。複數個字元線隔離層107-1可朝內形成在基底101中。複數個字元線電極107-2可分別對應形成在複數個字元線隔離層107-1上。複數個字元線蓋層107-3可形成在複數個字元線電極107-2上。可執行一平坦化製程以提供一大致平坦表面給界下來的處理步驟，而平坦化製程例如化學機械研磨。
請參考圖16，複數個摻雜區109可包括一第一摻雜區109-1以及二第二摻雜區109-2。第一摻雜區109-1可形成在複數個字元線107之間。每一第二摻雜區109-2可形成在絕緣層103與其中一字元線107之間。
圖17為依據本揭露一實施例中一種半導體元件100A的頂視示意圖。圖18為依據本揭露圖17中沿剖線A-A’之半導體元件100A的製備方法流程中一部分的剖視示意圖。為了清楚表示，本揭露之半導體元件的一些部件並未顯示在圖18中。圖19到圖24為依據本揭露一實施例中製備半導體元件100A的流程之某部分的剖視示意圖。
請參考圖14、圖17以及圖18，在步驟S13，在所述的實施例中，複數個位元線115可形成在基底101上方。一第一隔離膜501、一第二隔離膜503以及一第三隔離膜505可依序形成在基底101上。對每一主動區105而言，一第一接觸點111-1與二第二接觸點111-2可形成在第一隔離膜501中。第一接觸點111-1可形成在第一摻雜區109-1上。二第二接觸點111-2可分別對應形成在二第二摻雜區109-2上。複數個位元線接觸點113可形成在第二隔離膜503中。複數個位元線接觸點113可分別對應設置在複數個第一接觸點111-1上。複數個位元線115可形成在第三隔離膜505中。複數個位元線115可沿一方向Y延伸，而方向Y相對於方向W傾斜(或成對角線)，並垂直於方向X。複數個位元線115可以波形線(wavy lines)實施。複數個位元線115可相互間隔設置。在頂視圖中，每一位元線115可貫穿其中一主動區105。複數個位元線115可電性連接到複數個位元線接觸點113。
請參考圖14以及圖19，在步驟S15，在所述的實施例中，複數個電容結構119可形成在基底101上。一第四隔離膜507可形成在第三隔離膜505上。可形成複數個栓塞117以穿經第四隔離膜507、第三隔離膜505以及第二隔離膜503。對於每一主動區105而言，複數個栓塞117可分別對應設置在該二第二接觸點111-2上。
請參考圖19，一第五隔離膜509可形成在第四隔離膜507上。複數個電容結構119可包括覆述個電容底電極119-1、一電容隔離層119-2以及一電容頂電極119-3。複數個電容底電極119-1可朝內形成在第五隔離膜509中。電容隔離層119-2可形成在複數個電容底電極119-1上。電容頂電極119-3可形成在電容隔離層119-2上。可執行一平坦化製程以提供一大致平坦表面給界下來的處理步驟，而平坦化製程例如化學機械研磨。
請參考圖14以及圖20，在步驟S17，在所述的實施例中，一第一導電層123、一第一鈍化層601以及一第二鈍化層603可形成在基底101上方，並可形成一第一墊開孔201-1以穿經第一鈍化層601與第二鈍化層603。一第六隔離膜511與一第七隔離膜513可依序形成在電容頂電極119-3上。一第一導電通孔121可形成在第六隔離膜511中，並位在電容頂電極119-3上。第一導電層123可形成在第七隔離膜513中，並位在第一導電通孔121上。第一鈍化層601與第二鈍化層603可依序形成在第七隔離膜513上。可執行一微影製程以界定出第一墊開孔201-1的位置。在微影製程之後，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以形成第一墊開孔201-1。第一導電層123之頂表面的一部分可經由第一墊開口201-1而暴露。
請參考圖14、圖21以及圖22，在步驟S19，在所述的實施例中，一清洗製程701與一鈍化製程703可執行在第一墊開口201-1上。請參考圖21，在前述蝕刻製程之後，可執行清洗製程701。清洗製程701可包括把氫與氬的一混合物當作一遠距離電漿源(remote plasma siurce)，在製程溫度介於250℃至350℃之間，一製程壓力介於1Torr至10Torr之間，以及供應給設備執行清洗製程701的一偏壓能量(bias energy)的存在條件下。偏壓能量可介於0W至200W之間。清洗製程701可移除在第一導電層123之頂表面上的氧化物，而不會損害到第一導電層123的導電效能，而該氧化物係始源於在空氣中之氧氣的氧化。
請參考圖22，可在第二鈍化層603與第一墊開孔201-1上執行鈍化製程(passivation process)703。鈍化製程703可包括浸漬半導體元件在一前驅物中，其中該前驅物為三甲矽基二甲胺(dimethylaminotrimethylsilane)、四甲基矽烷 (tetramethylsilane)，或其類似物，係在一製程溫度介於200℃至400℃之間。可使用一紫外線能量以促進鈍化製程703。鈍化製程703可鈍化第二鈍化層603以及第一鈍化層601經由第一墊開孔201-1暴露的各側壁，其係藉由密封其表面毛孔以降低不合適的側壁生長，其係在接下來的處理步驟期間，可影響半導體元件的電子效能。因此，可提升半導體元件的效能與可靠度。
請參考圖14、圖23以及圖24，在步驟S21，在所述的實施例中，一第一墊結構201可形成在第一墊開孔201-1中，而一第一上凹槽205-1可形成在第一墊結構201的一頂表面上。第一墊結構201可包括一第一下墊203、一第一上墊205以及該第一上凹槽205-1。請參考圖23，第一下墊203可藉由電鍍或無電電鍍(electroless plating)而形成在位在第一墊開口201-1處之第一導電層123上。第一下墊203可含有鎳，並可當作是在由銅所製的第一導電層123與第一上墊205之間的一阻障(barrier)。第一上墊205可藉由電鍍或無電電鍍而形成在位在第一墊開孔201-1處的第一下墊203上。第一上墊205可含有鉑、鈷或其組合。可執行一微影製程以界定出第一上凹槽205-1的位置。在微影製程之後，可執行一蝕刻製程以形成第一上凹槽205-1在第一上墊205的頂表面上。
圖25及圖26為依據本揭露一實施例中製備半導體元件100D流程之某部分的剖視示意圖。
請參考圖25，一中間階段的半導體元件可藉由類似於如圖15到圖20所圖例的流程進行製造。一間隙子層209可藉由一沉積製程而形成在第二鈍化層603的一頂表面上，並位在第一墊開孔201-1中，該沉積製程例如化學氣相沉積、物理氣相沉積或其類似製程。在沉積製程之後，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以移除間隙子層209形成在第二鈍化層603的頂表面處以及第一墊開孔201-1的一底部之一部分，並同時形成二間隙子209-1。可形成二間隙子209-1以便貼合到第一墊開孔201-1的各側壁。請參考圖26，第一下墊203可形成在第一導電層123上，並位在二間隙子209-1之間。第一上墊205可形成在第一下墊203上，並位在二間隙子209-1之間。第一上凹槽205-1可形成在第一上墊的頂表面上，並鄰近其中一間隙子209-1設置。或者是，在其他實施例中，第一上凹槽205-1可遠離二間隙子209-1設置。
圖27到圖29為依據本揭露一實施例中製備半導體元件100E流程之某部分的剖視示意圖。
請參考圖27，一中間階段的半導體元件可藉由類似於如圖15到圖20所圖例的流程所製造。可執行一微影製程以界定出第一基礎凹槽123-1的位置。在微影製程之後，可執行一蝕刻製程在位在第一導電層123之頂表面上的第一基礎凹槽123-1，而蝕刻製程例如一非等向性乾蝕刻製程。在第一基礎凹槽123-1形成之後，可執行清洗製程701以及鈍化製程703。
請參考圖28，第一下墊203可藉由電鍍或無電電鍍而形成在第一導電層123與第一基礎凹槽123-1上。由於第一基礎凹槽123-1的存在，因此第一下墊203的一部份可沉入第一基礎凹槽123-1中，並同時形成一第一下凹槽203-1在第一下墊203的一頂表面上。請參考圖29，第一上墊205可藉由電鍍或無電電鍍而形成在第一下墊203與第一下凹槽203-1上。由於第一下凹槽203-1的存在，第一上墊205的一部份可沉入第一下凹槽203-1中，並同時形成一第一上凹槽205-1在第一上墊205的一頂表面上。
圖30為依據本揭露一實施例中製備半導體元件100F流程之某部分的剖視示意圖。
請參考圖30，一中間階段的半導體元件可藉由類似於如圖27及圖28所圖例的流程所製造。一第一中墊207可藉由電鍍或無電電鍍而形成在第一下墊203與第一下凹槽203-1上。由於第一下凹槽203-1的存在，因此第一中墊207的一部份可沉入第一下凹槽203-1中，並同時形成一第一中凹槽207-1在第一中墊207的一頂表面上。一第一上墊205可藉由電鍍或無電電鍍而形成在第一中墊207與第一中凹槽207-1上。由於第一中凹槽207-1的存在，因此第一上墊205的一部份可沉入第一中凹槽207-1中，並同時形成一第一上凹槽205-1在第一上墊205的一頂表面上。
圖31為依據本揭露一實施例中製備半導體元件100G流程之某部分的剖視示意圖。圖32為依據本揭露一實施例中一種半導體元件100G之一中間階段半導體元件的頂視示意圖。圖33為依據本揭露圖32中沿剖線A-A’的剖視示意圖。為了清楚表示，本揭露之半導體元件100G的一些部件並未顯示在圖32中。圖34到圖36為依據本揭露另一實施例中製備半導體元件100G流程之某部分的剖視示意圖。
請參考圖31，一中間階段的半導體元件可藉由類似於如圖15到圖23所圖例的流程所製造。可執行一微影製程以界定出一應力釋放結構開孔301-1的位置。在微影製程之後，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以形成應力釋放結構開孔301-1，並穿經第二鈍化層603與第一鈍化層601。應力釋放結構開孔301-1可遠離第一墊結構201設置。
請參考圖32及圖33，一應力釋放結構301可形成在應力釋放結構開孔301-1中。應力釋放結構301可包括一導電架303與複數個隔離區段305。特別是，可形成一導電層來充填應力釋放結構開孔301-1。可執行一第一平坦化製程以暴露第二鈍化層603的頂表面，而第一平坦化製程例如化學機械研磨。可執行一微影製程以界定出複數個隔離區段305的位置。在微影製程之後，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以形成複數個開孔在導電層內，並同時將導電層轉換成導電架(conductive frame)303。可形成一填充層以充填複數個開孔。可執行一第二平坦化製程以暴露第二鈍化層603的頂表面，並同時形成複數個隔離區段305，而第二平坦化製程例如化學機械研磨。
請參考圖34，一第八隔離膜515可形成在第二鈍化層603上。一第二導電通孔125可形成在第八隔離膜515中，並位在第一墊結構201上。一重分布層127可形成在第八隔離膜515上，並形成在第二導電通孔125上。一第三鈍化層605可形成在第八隔離膜515與重分布層127上。可執行一平坦化製程，例如化學機械研磨，以提供一大致平坦表面給接下來的處理步驟。一第四鈍化層607可形成在第三鈍化層605上。可形成一第二墊開孔401-1以便穿經第四鈍化層607與第三鈍化層605。重分布層127之一頂表面的一部份可透過第二墊開孔401-1而暴露。請參考圖35及圖36，具有一第二上凹槽405-1的一第二墊結構401可藉由類似於如圖20到圖24所圖例的流程所形成。
圖37及圖38為依據本揭露一實施例中製備半導體元件100I流程之某部分的剖視示意圖。
請參考圖37，一中間階段的半導體元件可藉由類似於如圖31到圖34所圖例的流程所製造。可執行一微影製程以界定出位在重分布層127之一頂表面上的一第二基礎凹槽127-1的位置。在微影製程之後，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以形成第二基礎凹槽127-1。在第二基礎凹槽127-1形成之後，可執行清洗製程701與鈍化製程703。請參考圖38，一第二下墊403、一第二下凹槽403-1、一第二上墊405以及一第二上凹槽405-1可藉由類似於如圖27到圖29所圖例的流程而依序形成。
由於本揭露該半導體元件的設計，第一上凹槽205-1或第二上凹槽405-1可當作是一探針尖的一導引(guide)，以避免滑動的探針尖移出第一上凹槽205-1或第二上凹槽405-1。因此，即使探針尖發生滑動，周圍的鈍化層仍可維持完整。結果，可改善該半導體元件的良率，且可改善該半導體元件的效能。此外，鈍化層703可減少複數個鈍化層的不良側壁生長。再者，應力釋放結構301可分散一佈線製程的一應力；因此，可減少複數個隔離層或複數個鈍化層的分層(delamination)。結果，　可改善半導體元件的良率。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:製備方法 100A:半導體元件 100B:半導體元件 100C:半導體元件 100D:半導體元件 100E:半導體元件 100F:半導體元件 100G:半導體元件 100I:半導體元件 100J:半導體元件 101:基底 103:絕緣層 105:主動區 107:字元線 107-1:字元線隔離層 107-2:字元線電極 107-3:字元線蓋層 109:摻雜區 109-1:第一摻雜區 109-2:第二摻雜區 111:接觸點 111-1:第一接觸點 111-2:第二接觸點 113:位元線接觸點 115:位元線 117:栓塞 119:電容結構 119-1:電容底電極 119-2:電容隔離層 119-3:電容頂電極 121:第一導電通孔 123:第一導電層 123-1:第一基礎凹槽 125:第二導電通孔 127:重分布層 127-1:第二基礎凹槽 129:應力緩衝層 201:第一墊結構 201-1:第一墊開孔 203:第一下墊 203-1:第一下凹槽 205:第一上墊. 205-1:第一上凹槽 207:第一中墊 207-1:第一中凹槽 209:間隙子層 209-1:間隙子 301:應力釋放結構 301-1:應力釋放結構開孔 303:導電架 305:隔離區段 401:第二墊結構 401-1:第二墊開孔 403:第二下墊 403-1:第二下凹槽 405:第二上墊 405-1:第二上凹槽 501:第一隔離膜 503:第二隔離膜 505:第三隔離膜 507:第四隔離膜 509:第五隔離膜 511:第六隔離膜 513:第七隔離膜 515:第八隔離膜 601:第一鈍化層 603:第二鈍化層 605:第三鈍化層 607:第四鈍化層 701:清洗製程 703:鈍化製程 D1:深度 D2:厚度 D3:深度 D4:厚度 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 W:方向 X:方向 Y:方向
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為依據本揭露一實施例中一種半導體元件的頂視示意圖。 圖2為依據本揭露圖1中沿剖線A-A’的剖視示意圖。 圖3為依據本揭露一實施例中一種半導體元件的頂視示意圖。 圖4為依據本揭露圖3中沿剖線A-A’的剖視示意圖。 圖5到圖8為依據本揭露一實施例中各半導體元件的頂視示意圖。 圖9為依據本揭露一實施例中一種半導體元件的頂視示意圖。 圖10為依據本揭露圖9中沿剖線A-A’的剖視示意圖。 圖11為依據本揭露一實施例中另一種半導體元件的剖視示意圖。 圖12為依據本揭露一實施例中一種半導體元件的頂視示意圖。 圖13為依據本揭露圖12中沿剖線A-A’的剖視示意圖。 圖14為依據本揭露一實施例中一種半導體元件之製備方法的流程示意圖。 圖15為依據本揭露一實施例中一種半導體元件的頂視示意圖。 圖16為依據本揭露圖15中沿剖線A-A’的剖視示意圖。 圖17為依據本揭露一實施例中一種半導體元件的頂視示意圖。 圖18為依據本揭露圖17中沿剖線A-A’的剖視示意圖。 圖19到圖24為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。 圖25及圖26為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。 圖27到圖29為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。 圖30為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。 圖31為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。 圖32為依據本揭露一實施例中一種半導體元件之一中間階段半導體元件的頂視示意圖。 圖33為依據本揭露圖32中沿剖線A-A’的剖視示意圖。 圖34到圖36為依據本揭露另一實施例中製備半導體元件流程之某部分的剖視示意圖。 圖37及圖38為依據本揭露一實施例中製備半導體元件流程之某部分的剖視示意圖。
100A:半導體元件
101:基底
103:絕緣層
105:主動區
107:字元線
107-1:字元線隔離層
107-2:字元線電極
107-3:字元線蓋層
109:摻雜區
109-1:第一摻雜區
109-2:第二摻雜區
111:接觸點
111-1:第一接觸點
111-2:第二接觸點
113:位元線接觸點
115:位元線
117:栓塞
119:電容結構
119-1:電容底電極
119-2:電容隔離層
119-3:電容頂電極
121:第一導電通孔
123:第一導電層
201:第一墊結構
203:第一下墊
205:第一上墊
205-1:第一上凹槽
501:第一隔離膜
503:第二隔離膜
505:第三隔離膜
507:第四隔離膜
509:第五隔離膜
511:第六隔離膜
513:第七隔離膜
601:第一鈍化層
603:第二鈍化層
D1:深度
D2:厚度

Claims (18)

  1. 一種半導體元件，包括：一基底；一墊結構，位在該基底上；一上凹槽，位在該墊結構的一頂表面上；以及一應力釋放結構，直接位在該墊結構下方；其中該應力釋放結構包括一導電架以及複數個隔離區段，該導電架直接位在該墊結構下方，該複數個隔離區段位在該導電架內。
  2. 如請求項1所述之半導體元件，其中該墊結構包括一下墊以及一上墊，該下墊位在該基底上，該上墊位在該下墊上，而該上凹槽則位在該上墊的一頂表面上。
  3. 如請求項2所述之半導體元件，還包括一下凹槽，位在該下墊的一頂表面上，其中該上墊位在該下凹槽與該下墊上。
  4. 如請求項1所述之半導體元件，還包括二間隙子，貼合到該墊結構的兩側。
  5. 如請求項2所述之半導體元件，其中該上凹槽鄰近該上墊之該頂表面的一邊緣設置。
  6. 如請求項1所述之半導體元件，其中該墊結構包括一下墊、一中墊以及一上墊，該下墊位在該基底上，該中墊位在該下墊上，該上墊位在該中墊上，而該上凹槽則位在該上墊的一頂表面上。
  7. 如請求項6所述之半導體元件，還包括一下凹槽以及一中凹槽，該下凹槽位在該下墊的一頂表面上，該中凹槽位在該中墊的一頂表面上，其中該中墊位在該下凹槽與該下墊上，而該上墊則位在該中凹槽與該中墊上。
  8. 如請求項1所述之半導體元件，其中該上凹槽之一深度對該墊結構之一厚度的一比率，介於1：10到1：20之間。
  9. 如請求項1所述之半導體元件，還包括一重分布層，位在該基底上，其中該墊結構位在該重分布層上。
  10. 如請求項9所述之半導體元件，其中該墊結構包括一下墊以及一上墊，該下墊位在該重分布層上，該上墊位在該下墊上，而該上凹槽則位在該上墊的一頂表面上。
  11. 如請求項10所述之半導體元件，還包括一基礎凹槽以及一下凹槽，該基礎凹槽位在該重分布層的一頂表面上，該下凹槽位在該下墊的一頂表面上並直接位在該基礎凹槽上方，其中該下墊位在該基礎凹槽與該重分布層上，該上墊位在該下凹槽與該下墊上，而該上凹槽則直接位在該下凹槽上方。
  12. 如請求項9所述之半導體元件，其中該上凹槽之一深度對該墊結構之一厚度的一比率，介於1：10到1：20之間。
  13. 如請求項1所述之半導體元件，還包括一應力緩衝層，位在該應力釋放結構與該墊結構之間，其中該應力緩衝層由一材料所製，該材料具有一熱膨脹係數以及一楊氏模量，該熱膨脹係數小於約20ppm/℃，而該楊氏模量小於約15GPa。
  14. 一種半導體元件的製備方法，包括：提供一基底；形成一墊結構在該基底上；形成一上凹槽在該墊結構的一頂表面上；形成一應力釋放結構在該墊結構下方；以及其中該應力釋放結構包括一導電架以及複數個隔離區段，該導電架直接位在該墊結構下方，該複數個隔離區段位在該導電架內。
  15. 如請求項14所述之半導體元件的製備方法，其中形成該墊結構在該基底上的該步驟包括：形成一下墊在該基底上；以及形成一上墊在該下墊上；其中該上凹槽形成在該上墊的一頂表面上。
  16. 如請求項14所述之半導體元件的製備方法，還包括：形成複數個鈍化層在該基底上；以及形成一墊開口以穿經該複數個鈍化層；其中該墊結構形成在該墊開口中。
  17. 如請求項16所述之半導體元件的製備方法，還包括：執行一鈍化製程，包括以一前驅物浸潤該墊開口，其中該前驅物為三甲矽基二甲胺(dimethylaminotrimethylsilane)或四甲基矽烷(tetramethylsilane)。
  18. 如請求項16所述之半導體元件的製備方法，還包括：執行一清洗製程，其中該清洗製程包括塗敷一遠端電漿到該墊開口。
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