TWI817694B - 具有接觸栓塞的半導體結構及其製備方法 - Google Patents
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Abstract
本揭露提供一種半導體結構及其製備方法。該製備方法包括形成一隔離結構在一半導體基底上，該隔離結構界定具有一溝槽寬度的一溝槽。該製備方法亦包括形成一第一導電材料層在該溝槽中以及在該隔離結構的一上表面上，其中該第一導電材料層在該隔離結構之該上表面上的一部分具有大於該溝槽寬度之一半的一厚度。該製備方法還包括在該第一導電材料層上執行一平坦化製程，以形成一接觸栓塞，該接觸栓塞具有一凹形上表面，該凹形上表面從該隔離結構的該上表面凹陷。
Description
本申請案主張美國第17/687,837及17/688,071號專利申請案之優先權(即優先權日為「2022年3月7日」)，其內容以全文引用之方式併入本文中。
本揭露關於一種半導體結構及其製備方法。特別是有關於一種具有一接觸栓塞的半導體結構及其製備方法。
半導體元件使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。該等半導體元件的尺寸逐漸地縮減，以符合計算能力所逐漸增加的需求。然而，在尺寸縮減的製程期間，增加不同的問題，且如此的問題持續增加。因此，仍然持續著在達到改善品質、良率、效能與可靠度以及降低複雜度方面的挑戰。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體結構。該半導體結構包
括一半導體基底、一隔離結構、一第一接觸栓塞以及一互連層。該半導體基底具有一上表面。該隔離結構設置在該半導體基底的該上表面上。該第一接觸栓塞穿經該隔離結構並具有一凹形上表面，該凹形上表面從該隔離結構的一上表面凹陷。該互連層直接接觸該第一接觸栓塞的該凹形上表面。
本揭露之另一實施例提供一種半導體結構的製備方法。該製備方法包括形成一隔離結構在一半導體基底上，該隔離結構界定具有一溝槽寬度的一溝槽。該製備方法亦包括形成一第一導電材料層在該溝槽中以及在該隔離結構的一上表面上，其中該第一導電材料層在該隔離結構之該上表面上的一部分具有大於該溝槽寬度之一半的一厚度。該製備方法還包括在該第一導電材料層上執行一平坦化製程以形成一接觸栓塞，該接觸栓塞具有一凹形上表面，該凹形上表面從該隔離結構的該上表面凹陷。
本揭露之另一實施例提供一種半導體結構的製備方法。該製備方法包括形成一隔離結構在一半導體基底上，該隔離結構界定一溝槽。該製備方法亦包括形成一氮化鈦層在該溝槽的一內壁上以及在該隔離結構的一上表面上。該製備方法還包括形成一第一導電材料層在該溝槽中以及在該氮化鈦層上，其中該第一導電材料層在該隔離結構之一上表面上的一部分具有一厚度，該厚度大於該氮化鈦層之一厚度的三倍。該製備方法亦包括在該第一導電材料層上執行一平坦化製程以形成一接觸栓塞，該接觸栓塞具有一凹形上表面，該凹形上表面從該隔離結構的該上表面凹陷。
在該半導體結構的製備方法中，隨著一導電材料層在一隔離結構之一上表面上的一部分之厚度的設計，該導電材料層所提供的數量
可足以承受由一接續之平坦化製程所造成的碟形凹陷效應(dishing effect)，因此可最小化由該導電材料層所形成之一接觸栓塞的凹形上表面的凹陷程度。因此，可避免由於形成在該接觸栓塞之一上表面上的一深凹陷導致已可形成在該接觸栓塞與一互連層之間的一孔洞(void)或是一間隙(gap)，因而可實現該接觸栓塞與該互連層之間一良好的電性連接。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
1:半導體結構
10:半導體基底
10A:陣列區
10P:周圍區
2:半導體結構
20:隔離結構
20T:溝槽
20T1:內壁
3:半導體結構
30:接觸栓塞
40:互連層
401:凸表面
402:凸表面
50:接觸栓塞
501:上表面
50T:溝槽
50T1:內壁
60:字元線結構
70:位元線結構
101:上表面
110:主動區
130:絕緣結構
201:上表面
202:下表面
210:隔離層
220:隔離層
230:隔離層
301:上表面
310:導電層
310A:導電材料層
310A':導電材料層
310B:導電材料層
310B1:部分
310B2:部分
320:氮化鈦層
320A:氮化鈦層
410:突出物
420:突出物
500:製備方法
510:導電層
520:氮化鈦層
600:製備方法
610:字元線隔離層
630:導電層
650:罩蓋層
710:位元線接觸點
720:導電層
730:導電層
P1:蝕刻製程
P2:平坦化製程
S51:步驟
S52:步驟
S53:步驟
S61:步驟
S62:步驟
S63:步驟
S64:步驟
T1:厚度
T2:厚度
T3:厚度
W1:溝槽寬度
藉由參考詳細描述以及申請專利範圍而可以獲得對本揭露更完整的理解。本揭露還應理解為與圖式的元件編號相關聯，而圖式的元件編號在整個描述中代表類似的元件。
圖1是剖視示意圖，例示本揭露一些實施例之半導體結構。
圖2是剖視示意圖，例示本揭露一些實施例之半導體結構。
圖3是剖視示意圖，例示本揭露一些實施例之半導體結構。
圖4A是剖視示意圖，例示本揭露一些實施例製備半導體結構之方法的一階段。
圖4B是剖視示意圖，例示本揭露一些實施例製備半導體結構之方法的一階段。
圖4C是剖視示意圖，例示本揭露一些實施例製備半導體結構之方法的一階段。
圖4D是剖視示意圖，例示本揭露一些實施例製備半導體結構之方法的一階段。
圖4E是剖視示意圖，例示本揭露一些實施例製備半導體結構之方法的一階段。
圖4F是剖視示意圖，例示本揭露一些實施例製備半導體結構之方法的一階段。
圖4G是剖視示意圖，例示本揭露一些實施例製備半導體結構之方法的一階段。
圖5是流程示意圖，例示本揭露一些實施例半導體結構的製備方法。
圖6是流程示意圖，例示本揭露一些實施例半導體結構的製備方法。
現在使用特定語言描述附圖中所示之本揭露的實施例或例子。應當理解，本揭露的範圍無意由此受到限制。所描述之實施例的任何修改或改良，以及本文件中描述之原理的任何進一步應用，所屬技術領域中具有通常知識者都認為是通常會發生的。元件編號可以在整個實施例中重複，但這並不一定意味著一個實施例的特徵適用於另一實施例，即使它們共享相同的元件編號。
應當理解，雖然用語「第一(first)」、「第二(second)」、「第三(third)」等可用於本文中以描述不同的元件、部件、區域、層及/或部分，但是這些元件、部件、區域、層及/或部分不應受這些用語所限制。這些用語僅用於從另一元件、部件、區域、層或部分中區分一個元
件、部件、區域、層或部分。因此，以下所討論的「第一裝置(first element)」、「部件(component)」、「區域(region)」、「層(layer)」或「部分(section)」可以被稱為第二裝置、部件、區域、層或部分，而不背離本文所教示。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
圖1是剖視示意圖，例示本揭露一些實施例之半導體結構1。半導體結構1包括一半導體基底10、一隔離結構20、一接觸栓塞30以及一互連結構40。
舉例來說，半導體基底10可包含矽、摻雜矽、矽鍺、絕緣體上覆矽、藍寶石上覆矽、絕緣體上覆矽鍺、碳化矽、鍺、砷化鎵、磷化鎵、磷化砷化鎵、磷化銦、磷化銦鎵或任何其他IV-IV族、III-V族或是I-VI族半導體材料。
在一些實施例中，半導體基底10包括一周圍區10P以及一陣列區(在圖1中未示)。在一些實施例中，半導體基底10可包括由一或多個絕緣結構(在圖1中未示)所界定的一或多個主動區。在一些實施例中，半導體基底10具有一上表面101。
隔離結構20可設置或形成在半導體基底10的上表面101
上。在一些實施例中，隔離結構20界定一溝槽20T。在一些實施例中，溝槽20T從隔離結構20的一上表面201延伸到隔離結構20的一下表面202。在一些實施例中，溝槽20T延伸進入半導體基底10的一部分中。在一些實施例中，溝槽20T延伸進入半導體基底10之該主動區的一部分中。在一些實施例中，溝槽20T延伸進入半導體基底10之周圍區10P的一部分中。
在一些實施例中，隔離結構20包括隔離層210、220、230。在一些實施例中，溝槽20T穿經隔離層210、220、230。
在一些實施例中，隔離層210設置或形成在半導體基底10的上表面101上。在一些實施例中，隔離層210可形成為一堆疊層或是一單層，包括氧化矽、氮化矽、氮氧化矽、氧化氮化矽、摻氟矽酸鹽或類似物。在一些實施例中，隔離層210可為或包括氮化矽。在一些實施例中，隔離層210具有從大約5nm到大約10nm的一厚度。在一些實施例中，隔離層210具有從大約5.5nm到大約8nm的一厚度。
在一些實施例中，隔離層220設置或形成在隔離層210上。在一些實施例中，隔離層220可形成為一堆疊層或是一單層，包括氮化矽、氧化矽、氮氧化矽、可流動的氧化物、東燃矽氮烷、摻雜矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、電漿增強型四乙基正矽酸鹽(plasma enhanced tetra-ethyl orthosilicate)、氟化矽酸鹽玻璃、摻碳氧化矽、乾凝膠(xerogel)、氣凝膠(aerogel)、非晶氟化碳、有機矽酸鹽玻璃、聚對二甲苯(parylene)、雙苯並環丁烯(bis-benzocyclobutene)、聚醯亞胺(polyimide)、多孔聚合物材料或其組合，但並不以此為限。在一些實施例中，隔離層220可為或包括一旋轉塗佈介電(SOD)層。在一些實施例中，隔離層220可為或包括氮化矽。在一些實施例中，隔離層220具有從
大約80nm到大約120nm的一厚度。在一些實施例中，隔離層220具有從大約95nm到大約110nm的一厚度。
在一些實施例中，隔離層230設置或形成在隔離層220上。在一些實施例中，隔離層230可形成為一堆疊層或是一單層，包括氧化矽、氮化矽、氮氧化矽、氧化氮化矽、摻氟矽酸鹽或類似物。在一些實施例中，隔離層230可為或包括氮化矽。在一些實施例中，隔離層230具有從大約10nm到大約45nm的一厚度。在一些實施例中，隔離層230具有從大約15nm到大約35nm的一厚度。
接觸栓塞30可穿經隔離結構20。在一些實施例中，接觸栓塞30具有一凹形上表面301，從隔離結構20的上表面201凹陷。在一些實施例中，接觸栓塞30形成在隔離結構20的溝槽20T中。在一些實施例中，接觸栓塞30設置在半導體基底10的周圍區10P上。在一些實施例中，接觸栓塞30可包含或是包括一或多個導電元素。接觸栓塞30可包括摻雜多晶矽、金屬或其組合。在一些實施例中，接觸栓塞30包括鋁、鎢、鈦、氮化鈦、鉭、氮化鉭、銅、金、鉑、鈷、其合金、其矽化物或其任意組合。在一些實施例中，接觸栓塞30包括一導電層310以及一氮化鈦層320。
在一些實施例中，導電層310填滿在隔離結構20的溝槽20T中。在一些實施例中，導電層310包括鎢。
在一些實施例中，氮化鈦層320設置在導電層310與隔離結構20之溝槽20T的一內壁20T1之間。在一些實施例中，導電層310共形地在氮化鈦層320上。在一些實施例中，氮化鈦層320直接接觸導電層310以及隔離結構20之溝槽20T的內壁20T1。在一些實施例中，氮化鈦層320具有一厚度T1。在一些實施例中，氮化鈦層320的厚度T1小於大約9nm。在
一些實施例中，氮化鈦層320的厚度T1等於或小於大約7nm。在一些實施例中，氮化鈦層320的厚度T1等於或小於6nm。在一些實施例中，氮化鈦層320的厚度T1等於或小於大約5nm。在一些實施例中，氮化鈦層320的厚度T1等於或小於4nm。在一些實施例中，氮化鈦層320的厚度T1等於或小於大約3nm。
依據一些實施例，氮化鈦層320實體地將導電層310與其下各層分隔開，並具有一相對薄的厚度。因此，氮化鈦層320不僅可當作一載體，而且還由於其薄的厚度而可提供有一相對低的電阻，其有利於接觸栓塞30的導電性以及電性連接功能。
互連層40可直接接觸接觸栓塞30的凹形上表面301。在一些實施例中，互連層40設置或形成在隔離結構20的上表面201上。在一些實施例中，互連層40包含或包括一或多個導電元素。在一些實施例中，互連層40包括鋁、銅、鎢、鈷或其合金。在一些實施例中，互連層40具有從大約25nm到大約40nm的一厚度。在一些實施例中，互連層40具有從大約30nm到大約35nm的一厚度。
在一些實施例中，互連層40包括一突出物410。互連層40的突出物410可延伸進入隔離結構20之溝槽20T的一部分中。在一些實施例中，互連層40的突出物410具有一凸表面401，其接觸接觸栓塞30的凹形上表面301。在一些實施例中，互連層40之突出物410的凸表面401共形於接觸栓塞30的凹形上表面301。在一些實施例中，互連層40之突出物410的凸表面401與接觸栓塞30的凹形上表面301之間的界面是設置在隔離結構20的溝槽20T內。
圖2是剖視示意圖，例示本揭露一些實施例之半導體結構
2。半導體結構2包括一半導體基底10、一隔離結構20、接觸栓塞30與50、一互連層40以及一或多個字元線結構60。
舉例來說，半導體基底10可包含矽、摻雜矽、矽鍺、絕緣體上覆矽、藍寶石上覆矽、絕緣體上覆矽鍺、碳化矽、鍺、砷化鎵、磷化鎵、磷化砷化鎵、磷化銦、磷化銦鎵或任何其他IV-IV族、III-V族或是I-VI族半導體材料。
在一些實施例中，半導體基底10包括一周圍區10P以及一陣列區10A。在一些實施例中，半導體基底10可包括由一或多個絕緣結構130所界定的一或多個主動區110。絕緣結構130可包含或包括一絕緣材料，例如氧化矽、氮化矽、氮氧化矽或其組合。在一些實施例中，半導體基底10具有一上表面101。
隔離結構20可設置或形成在半導體基底10的周圍區10P與陣列區10A上。在一些實施例中，隔離結構20在界定一溝槽20T在周圍區10P以及界定一溝槽50T在陣列區10A上。在一些實施例中，溝槽20T與溝槽50T從隔離結構20的一上表面201延伸到隔離結構20的一下表面202。在一些實施例中，溝槽20T與溝槽50T延伸進入半導體基底10的一些部分中。在一些實施例中，溝槽20T延伸進入半導體基底10之周圍區10P的一部分中。在一些實施例中，溝槽50T延伸進入半導體基底10之陣列區10A的一部分中。在一些實施例中，溝槽50T延伸進入半導體基底10之主動區110的一部分中。
在一些實施例中，隔離結構20包括隔離層210、220、230。在一些實施例中，溝槽20T與溝槽50T穿經隔離層210、220、230。
在一些實施例中，隔離層210設置或形成在半導體基底10
的上表面101上。在一些實施例中，隔離層210可形成為一堆疊層或是一單層，包括氧化矽、氮化矽、氮氧化矽、氧化氮化矽、摻氟矽酸鹽或類似物。在一些實施例中，隔離層210可為或包括氮化矽。在一些實施例中，隔離層210具有從大約5nm到大約10nm的一厚度。在一些實施例中，隔離層210具有從大約5.5nm到大約8nm的一厚度。
在一些實施例中，隔離層220設置或形成在隔離層210上。在一些實施例中，隔離層220可形成為一堆疊層或是一單層，包括氮化矽、氧化矽、氮氧化矽、可流動的氧化物、東燃矽氮烷、摻雜矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、電漿增強型四乙基正矽酸鹽(plasma enhanced tetra-ethyl orthosilicate)、氟化矽酸鹽玻璃、摻碳氧化矽、乾凝膠(xerogel)、氣凝膠(aerogel)、非晶氟化碳、有機矽酸鹽玻璃、聚對二甲苯(parylene)、雙苯並環丁烯(bis-benzocyclobutene)、聚醯亞胺(polyimide)、多孔聚合物材料或其組合，但並不以此為限。在一些實施例中，隔離層220可為或包括一旋轉塗佈介電(SOD)層。在一些實施例中，隔離層220可為或包括氮化矽。在一些實施例中，隔離層220具有從大約80nm到大約120nm的一厚度。在一些實施例中，隔離層220具有從大約95nm到大約110nm的一厚度。
在一些實施例中，隔離層230設置或形成在隔離層220上。在一些實施例中，隔離層230可形成為一堆疊層或是一單層，包括氧化矽、氮化矽、氮氧化矽、氧化氮化矽、摻氟矽酸鹽或類似物。在一些實施例中，隔離層230可為或包括氮化矽。在一些實施例中，隔離層230具有從大約10nm到大約45nm的一厚度。在一些實施例中，隔離層230具有從大約15nm到大約35nm的一厚度。
接觸栓塞30可穿經隔離結構20。在一些實施例中，接觸栓塞30具有一凹形上表面301，從隔離結構20的上表面201凹陷。在一些實施例中，接觸栓塞30形成在隔離結構20的溝槽20T中。在一些實施例中，接觸栓塞30設置在半導體基底10的周圍區10P上。在一些實施例中，接觸栓塞30可包含或是包括一或多個導電元素。接觸栓塞30可包括摻雜多晶矽、金屬或其組合。在一些實施例中，接觸栓塞30包括鋁、鎢、鈦、氮化鈦、鉭、氮化鉭、銅、金、鉑、鈷、其合金、其矽化物或其任意組合。在一些實施例中，接觸栓塞30包括一導電層310以及一氮化鈦層320。
在一些實施例中，導電層310填滿在隔離結構20的溝槽20T中。在一些實施例中，導電層310包括鎢。
在一些實施例中，氮化鈦層320設置在導電層310與隔離結構20之溝槽20T的一內壁20T1之間。在一些實施例中，導電層310共形地在氮化鈦層320上。在一些實施例中，氮化鈦層320直接接觸導電層310以及隔離結構20之溝槽20T的內壁20T1。在一些實施例中，氮化鈦層320具有一厚度T1。在一些實施例中，氮化鈦層320的厚度T1小於大約9nm。在一些實施例中，氮化鈦層320的厚度T1等於或小於大約7nm。在一些實施例中，氮化鈦層320的厚度T1等於或小於6nm。在一些實施例中，氮化鈦層320的厚度T1等於或小於大約5nm。在一些實施例中，氮化鈦層320的厚度T1等於或小於4nm。在一些實施例中，氮化鈦層320的厚度T1等於或小於大約3nm。
互連層40可直接接觸接觸栓塞30的凹形上表面301。在一些實施例中，互連層40設置或形成在隔離結構20的上表面201上。在一些實施例中，互連層40包含或包括一或多個導電元素。在一些實施例中，互
連層40包括鋁、銅、鎢、鈷或其合金。在一些實施例中，互連層40具有從大約25nm到大約40nm的一厚度。在一些實施例中，互連層40具有從大約30nm到大約35nm的一厚度。
在一些實施例中，互連層40包括一突出物410。互連層40的突出物410可延伸進入隔離結構20之溝槽20T的一部分中。在一些實施例中，互連層40的突出物410具有一凸表面401，其接觸接觸栓塞30的凹形上表面301。在一些實施例中，互連層40之突出物410的凸表面401共形於接觸栓塞30的凹形上表面301。在一些實施例中，互連層40之突出物410的凸表面401與接觸栓塞30的凹形上表面301之間的界面是設置在隔離結構20的溝槽20T內。
接觸栓塞50可穿經隔離結構20。在一些實施例中，接觸栓塞50具有一凹形上表面501，從隔離結構20的上表面201凹陷。在一些實施例中，接觸栓塞50形成在隔離結構20的溝槽50T中。在一些實施例中，接觸栓塞30設置在半導體基底10的陣列區10A上。在一些實施例中，接觸栓塞50可包含或是包括一或多個導電元素。接觸栓塞50可包括摻雜多晶矽、金屬或其組合。在一些實施例中，接觸栓塞50包括鋁、鎢、鈦、氮化鈦、鉭、氮化鉭、銅、金、鉑、鈷、其合金、其矽化物或其任意組合。在一些實施例中，接觸栓塞50包括一導電層510以及一氮化鈦層520。
在一些實施例中，導電層510填滿在隔離結構20的溝槽50T中。在一些實施例中，導電層510包括鎢。
在一些實施例中，氮化鈦層520設置在導電層510與隔離結構20之溝槽50T的一內壁50T1之間。在一些實施例中，導電層510共形地在氮化鈦層320上。在一些實施例中，氮化鈦層520直接接觸導電層510以
及隔離結構20之溝槽50T的內壁50T1。在一些實施例中，氮化鈦層520具有一厚度T2。在一些實施例中，氮化鈦層520的厚度T2小於大約9nm。在一些實施例中，氮化鈦層520的厚度T2等於或小於大約7nm。在一些實施例中，氮化鈦層520的厚度T2等於或小於6nm。在一些實施例中，氮化鈦層520的厚度T2等於或小於大約5nm。在一些實施例中，氮化鈦層520的厚度T2等於或小於4nm。在一些實施例中，氮化鈦層320的厚度T1等於或小於大約3nm。在一些實施例中，氮化鈦層320的厚度T1與但化物層520的厚度T2可為相同或是不同。
依據一些實施例，氮化鈦層520實體地將導電層510與其下各層分隔開，並具有一相對薄的厚度。因此，氮化鈦層520不僅可當作一載體，而且還由於其薄的厚度而可提供有一相對低的電阻，其有利於接觸栓塞50的導電性以及電性連接功能。
在一些實施例中，互連層40直接接觸接觸栓塞50的凹形上表面501。在一些實施例中，互連層40還包括一突出物420。互連層40的突出物420可延伸進入隔離結構20之溝槽50T的一部分中。在一些實施例中，互連層40的突出物420具有一凸表面402，其接觸接觸栓塞50的凹形上表面501。在一些實施例中，互連層40之突出物420的凸表面402共形於接觸栓塞50的凹形上表面501。在一些實施例中，互連層40之突出物420的凸表面402與接觸栓塞50的凹形上表面501之間的界面是設置在隔離結構20的溝槽50T內。
在一些實施例中，接觸栓塞50電性連接到互連層40。在一些實施例中，接觸栓塞50電性連接到半導體基底10的主動區110。在一些實施例中，接觸栓塞50可電性連接到字元線結構60。在一些實施例中，
電性連接接觸栓塞30與接觸栓塞50的互連層40可提供在周圍區10P上的多個元件或部件與在陣列區10A上的多個元件或部件之間的電性連接。
在一些實施例中，字元線結構60包括一字元線隔離層610、一導電層630以及一罩蓋層650。
在一些實施例中，可形成字元線隔離層610以共形地覆蓋在半導體基底10內之一字元線溝槽的一內表面。在一些實施例中，舉例來說，字元線隔離層610可包含或包括氧化矽、氮化矽、氮氧化矽、氧化碳化矽、摻氟矽酸鹽或類似物。
在一些實施例中，導電層630可形成在該字元線溝槽中的字元線隔離層610上。在一些實施例中，導電層630可為或包括一導電材料，例如摻雜多晶矽、金屬或金屬矽化物。舉例來說，金屬可為鋁、銅、鎢、鈷或其合金。舉例來說，金屬矽化物可為矽化鎳、矽化鉑、矽化鈦、矽化鉬、矽化鈷、矽化鉭、矽化鎢或類似物。
在一些實施例中，罩蓋層650可形成在該字元線溝槽中的導電層630上。罩蓋層650的一上表面可位在與半導體基底10之上表面101相同的一高度處。罩蓋層650可形成一堆疊層或是一單層。在一些實施例中，舉例來說，罩蓋層650可包含或包括鈦酸鍶鋇(barium strontium titanate)、鋯鈦酸鉛(lead zirconium titanate)、氧化鈦、氧化鋁、氧化鉿(hafnium oxide)、氧化釔(yttrium oxide)、氧化鋯(zirconium oxide)、氧化矽、氮化矽、氮氧化矽、氧化氮化矽，摻氟矽酸鹽或類似物。
圖3是剖視示意圖，例示本揭露一些實施例之半導體結構3。半導體結構3包括一半導體基底10、一隔離結構20、接觸栓塞30與50、一互連層40以及一或多個位元線結構70。
舉例來說，半導體基底10可包含矽、摻雜矽、矽鍺、絕緣體上覆矽、藍寶石上覆矽、絕緣體上覆矽鍺、碳化矽、鍺、砷化鎵、磷化鎵、磷化砷化鎵、磷化銦、磷化銦鎵或任何其他IV-IV族、III-V族或是I-VI族半導體材料。
在一些實施例中，半導體基底10包括一周圍區10P以及一陣列區10A。在一些實施例中，半導體基底10可包括由一或多個絕緣結構130所界定的一或多個主動區110。絕緣結構130可包含或包括一絕緣材料，例如氧化矽、氮化矽、氮氧化矽或其組合。在一些實施例中，半導體基底10具有一上表面101。
隔離結構20可設置或形成在半導體基底10的周圍區10P與陣列區10A上。在一些實施例中，隔離結構20在界定一溝槽20T在周圍區10P以及界定一溝槽50T在陣列區10A上。在一些實施例中，溝槽20T與溝槽50T從隔離結構20的一上表面201延伸到隔離結構20的一下表面202。在一些實施例中，溝槽20T與溝槽50T延伸進入半導體基底10的一些部分中。在一些實施例中，溝槽20T延伸進入半導體基底10之周圍區10P的一部分中。在一些實施例中，溝槽50T延伸進入半導體基底10之陣列區10A的一部分中。在一些實施例中，溝槽50T延伸進入半導體基底10之主動區110的一部分中。
在一些實施例中，隔離結構20包括隔離層210、220、230。在一些實施例中，溝槽20T與溝槽50T穿經隔離層210、220、230。
在一些實施例中，隔離層210設置或形成在半導體基底10的上表面101上。在一些實施例中，隔離層210可形成為一堆疊層或是一單層，包括氧化矽、氮化矽、氮氧化矽、氧化氮化矽、摻氟矽酸鹽或類似
物。在一些實施例中，隔離層210可為或包括氮化矽。在一些實施例中，隔離層210具有從大約5nm到大約10nm的一厚度。在一些實施例中，隔離層210具有從大約5.5nm到大約8nm的一厚度。
在一些實施例中，隔離層220設置或形成在隔離層210上。在一些實施例中，隔離層220可形成為一堆疊層或是一單層，包括氮化矽、氧化矽、氮氧化矽、可流動的氧化物、東燃矽氮烷、摻雜矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、電漿增強型四乙基正矽酸鹽(plasma enhanced tetra-ethyl orthosilicate)、氟化矽酸鹽玻璃、摻碳氧化矽、乾凝膠(xerogel)、氣凝膠(aerogel)、非晶氟化碳、有機矽酸鹽玻璃、聚對二甲苯(parylene)、雙苯並環丁烯(bis-benzocyclobutene)、聚醯亞胺(polyimide)、多孔聚合物材料或其組合，但並不以此為限。在一些實施例中，隔離層220可為或包括一旋轉塗佈介電(SOD)層。在一些實施例中，隔離層220可為或包括氮化矽。在一些實施例中，隔離層220具有從大約80nm到大約120nm的一厚度。在一些實施例中，隔離層220具有從大約95nm到大約110nm的一厚度。
在一些實施例中，隔離層230設置或形成在隔離層220上。在一些實施例中，隔離層230可形成為一堆疊層或是一單層，包括氧化矽、氮化矽、氮氧化矽、氧化氮化矽、摻氟矽酸鹽或類似物。在一些實施例中，隔離層230可為或包括氮化矽。在一些實施例中，隔離層230具有從大約10nm到大約45nm的一厚度。在一些實施例中，隔離層230具有從大約15nm到大約35nm的一厚度。
接觸栓塞30可穿經隔離結構20。在一些實施例中，接觸栓塞30具有一凹形上表面301，從隔離結構20的上表面201凹陷。在一些實
施例中，接觸栓塞30形成在隔離結構20的溝槽20T中。在一些實施例中，接觸栓塞30設置在半導體基底10的周圍區10P上。在一些實施例中，接觸栓塞30可包含或是包括一或多個導電元素。接觸栓塞30可包括摻雜多晶矽、金屬或其組合。在一些實施例中，接觸栓塞30包括鋁、鎢、鈦、氮化鈦、鉭、氮化鉭、銅、金、鉑、鈷、其合金、其矽化物或其任意組合。在一些實施例中，接觸栓塞30包括一導電層310以及一氮化鈦層320。
在一些實施例中，導電層310填滿在隔離結構20的溝槽20T中。在一些實施例中，導電層310包括鎢。
在一些實施例中，氮化鈦層320設置在導電層310與隔離結構20之溝槽20T的一內壁20T1之間。在一些實施例中，導電層310共形地在氮化鈦層320上。在一些實施例中，氮化鈦層320直接接觸導電層310以及隔離結構20之溝槽20T的內壁20T1。在一些實施例中，氮化鈦層320具有一厚度T1。在一些實施例中，氮化鈦層320的厚度T1小於大約9nm。在一些實施例中，氮化鈦層320的厚度T1等於或小於大約7nm。在一些實施例中，氮化鈦層320的厚度T1等於或小於6nm。在一些實施例中，氮化鈦層320的厚度T1等於或小於大約5nm。在一些實施例中，氮化鈦層320的厚度T1等於或小於4nm。在一些實施例中，氮化鈦層320的厚度T1等於或小於大約3nm。
互連層40可直接接觸接觸栓塞30的凹形上表面301。在一些實施例中，互連層40設置或形成在隔離結構20的上表面201上。在一些實施例中，互連層40包含或包括一或多個導電元素。在一些實施例中，互連層40包括鋁、銅、鎢、鈷或其合金。在一些實施例中，互連層40具有從大約25nm到大約40nm的一厚度。在一些實施例中，互連層40具有從大
約30nm到大約35nm的一厚度。
在一些實施例中，互連層40包括一突出物410。互連層40的突出物410可延伸進入隔離結構20之溝槽20T的一部分中。在一些實施例中，互連層40的突出物410具有一凸表面401，其接觸接觸栓塞30的凹形上表面301。在一些實施例中，互連層40之突出物410的凸表面401共形於接觸栓塞30的凹形上表面301。在一些實施例中，互連層40之突出物410的凸表面401與接觸栓塞30的凹形上表面301之間的界面是設置在隔離結構20的溝槽20T內。
接觸栓塞50可穿經隔離結構20。在一些實施例中，接觸栓塞50具有一凹形上表面501，從隔離結構20的上表面201凹陷。在一些實施例中，接觸栓塞50形成在隔離結構20的溝槽50T中。在一些實施例中，接觸栓塞30設置在半導體基底10的陣列區10A上。在一些實施例中，接觸栓塞50可包含或是包括一或多個導電元素。接觸栓塞50可包括摻雜多晶矽、金屬或其組合。在一些實施例中，接觸栓塞50包括鋁、鎢、鈦、氮化鈦、鉭、氮化鉭、銅、金、鉑、鈷、其合金、其矽化物或其任意組合。
在一些實施例中，接觸栓塞50包括填滿在隔離結構20之溝槽50T中的一導電層。在一些實施例中，接觸栓塞50可包括鎢。在一些實施例中，接觸栓塞50可包括一導電層以及一氮化鈦層(圖3中未示)，而該氮化鈦層設置在該導電層與溝槽50T的一內壁50T1之間。
在一些實施例中，互連層40直接接觸接觸栓塞50的凹形上表面501。在一些實施例中，互連層40還包括一突出物420。互連層40的突出物420可延伸進入隔離結構20之溝槽50T的一部分中。在一些實施例中，互連層40的突出物420具有一凸表面402，其接觸接觸栓塞50的凹形
上表面501。在一些實施例中，互連層40之突出物420的凸表面402共形於接觸栓塞50的凹形上表面501。在一些實施例中，互連層40之突出物420的凸表面402與接觸栓塞50的凹形上表面501之間的界面是設置在隔離結構20的溝槽50T內。
在一些實施例中，接觸栓塞50電性連接到互連層40。在一些實施例中，接觸栓塞50電性連接到半導體基底10的主動區110。在一些實施例中，接觸栓塞50可電性連接到位元線結構70。在一些實施例中，電性連接接觸栓塞30與接觸栓塞50的互連層40可提供在周圍區10P上的多個元件或部件與在陣列區10A上的多個元件或部件之間的電性連接。
在一些實施例中，位元線結構70包括一位元線接觸點710以及導電層720、730。在一些實施例中，導電層720、730的組合當成是一位元線。
在一些實施例中，位元線接觸點710形成在由半導體基底10之主動區110與該等絕緣結構130所界定的一開口中。位元線接觸點710可包括一導電材料，例如摻雜多晶矽、一金屬或是一金屬矽化物。舉例來說，金屬可為鋁、銅、鎢、鈷或其合金。舉例來說，金屬矽化物可為矽化鎳、矽化鉑、矽化鈦、矽化鉬、矽化鈷、矽化鉭、矽化鎢或類似物。位元線接觸點710可電性連接到導電栓塞50。
在一些實施例中，導電層720設置或形成在位元線接觸點710上。舉例來說，導電層720可包含多晶矽或氮化鈦。
在一些實施例中，導電層730設置或形成在導電層720上。舉例來說，導電層730可包含銅、鎳、鈷、鋁或鎢。
圖4A、圖4B、圖4C、圖4D、圖4E、圖4F、圖4G是剖視
示意圖，例示本揭露一些實施例製備半導體結構1之方法的不同階段。
請參考圖4A，一隔離結構20可形成在一半導體基底10上。在一些實施例中，隔離結構20界定具有一溝槽寬度W1的一溝槽20T。在一些實施例中，溝槽20T的製作技術科包含執行一或多個蝕刻製程。
在一些實施例中，溝槽寬度W1可視為一平均溝槽寬度。在一些實施例中，溝槽寬度W1可視為一最小溝槽寬度。在一些實施例中，溝槽寬度W1可視為一最大溝槽寬度。在一些實施例中，溝槽寬度W1可視為溝槽20T之該開口的一寬度。在一些實施例中，隔離結構20之溝槽20T的溝槽寬度W1大於32nm。在一些實施例中，隔離結構20之溝槽20T的溝槽寬度W1從大約35nm到大約50nm。在一些實施例中，隔離結構20之溝槽20T的溝槽寬度W1從大約40nm到大約46nm。
請參考圖4B，一氮化鈦層320A可形成在溝槽20T的一內壁20T1上。在一些實施例中，氮化鈦層320A形成在溝槽20T的內壁20T1上以及在隔離結構20的一上表面201上方。在一些實施例中，氮化鈦層320A具有小於大約9nm的一厚度T1。在一些實施例中，氮化鈦層320A的厚度T1等於或小於7nm。在一些實施例中，氮化鈦層320A的厚度T1等於或小於6nm。在一些實施例中，氮化鈦層320A的厚度T1等於或小於5nm。在一些實施例中，氮化鈦層320A的厚度T1等於或小於4nm。在一些實施例中，氮化鈦層320A的厚度T1等於或小於3nm。在一些實施例中，氮化鈦層320A的製作技術包含一化學氣相沉積(CVD)製程。
依據本揭露的一些實施例，氮化鈦層320A的厚度T1相對較薄，因此後續所形成之接觸栓塞30的電阻可提供最小令人滿意的數值。氮化鈦層320A的厚度T1可以盡可能的薄，只要其仍能提供足夠的阻障功
能即可。
請參考圖4C，一導電材料層310A可形成在氮化鈦層320A上。在一些實施例中，導電材料層310A共形地形成在氮化鈦層320A上。在一些實施例中，導電材料層310A還形成在隔離結構20的上表面201上。在一些實施例中，導電材料層310A可為或包括摻雜多晶矽、鋁、鎢、銅、金、鉑、鈷、其合金或其任意組合。在一些實施例中，導電材料層310A包含鎢。在一些實施例中，導電材料層310A的製作技術包含一化學氣相沉積(CVD)製程。
請參考圖4D，可在導電材料層310A上執行一蝕刻製程P1，以形成一薄化的導電材料層310A'。在一些實施例中，在導電材料層310A沉積在溝槽20T中以及在隔離結構20的上表面201上方之後，導電材料層310A的一些部分可直接形成在溝槽20T上方，藉此堵住溝槽20T的該開口。蝕刻製程P1可蝕刻掉直接在溝槽20T上方之導電材料層310A的一些部分，以「打開(open up)」溝槽20T，因此可成功地執行形成接下來在溝槽20T內側的多個材料層(例如導電材料層310B)。
請參考圖4E，一導電材料層310B可形成在溝槽20T中以及在隔離結構20的上表面201上。在一些實施例中，導電材料層310B形成在溝槽20T中以及在氮化鈦層320上。在一些實施例中，導電材料層310B直接形成在溝槽20T中的導電材料層310A'上。在一些實施例中，在執行蝕刻製程P1之後，導電材料層310B直接形成在導電材料層310A'上。在一些實施例中，導電材料層310B的製作技術包含一化學氣相沉積(CVD)製程。在一些實施例中，導電材料層310B包括設置在溝槽20T內的一部分310B1以及設置在隔離結構20之上表面201上的一部分310B2。
在一些實施例中，導電材料層310B在隔離結構20之上表面201上的部分301B2具有一厚度T3。在一些實施例中，導電材料層310B之部分310B2的厚度T3大於大約溝槽寬度W1的一半。在一些實施例中，導電材料層310B之部分310B2的厚度T3大於大約溝槽寬度W1的0.6倍。在一些實施例中，導電材料層310B之部分310B2的厚度T3大於大約溝槽寬度W1的0.7倍。在一些實施例中，導電材料層310B在隔離結構20之上表面201上之部分301B2的厚度T3大於大約23nm。在一些實施例中，導電材料層310B之部分310B2的厚度T3大於大約31nm。在一些實施例中，導電材料層310B之部分310B2的厚度T3大於大約33nm。在一些實施例中，導電材料層310B之部分310B2的厚度T3大於大約36nm。
在一些實施例中，導電材料層310B之部分310B2的厚度T3大於大約氮化鈦層320A之厚度T1的三倍。在一些實施例中，導電材料層310B之部分310B2的厚度T3大於大約氮化鈦層320A之厚度T1的四倍。在一些實施例中，導電材料層310B之部分310B2的厚度T3大於大約氮化鈦層320A之厚度T1的五倍。在一些實施例中，導電材料層310B之部分310B2的厚度T3大於大約氮化鈦層320A之厚度T1的八倍。
請參考圖4F，可在導電材料層310B上執行一平坦化製程P2，以形成一接觸栓塞30，接觸栓塞30具有一凹形上表面301，而凹形上表面301從隔離結構20的上表面201凹陷。在一些實施例中，平坦化製程P2可為或包括一化學機械研磨(CMP)製程。在一些實施例中，藉由CMP製程而完全移除氮化鈦層320A在隔離結構20之上表面201上的一部分，以形成在溝槽20T內的一氮化鈦層320。在一些實施例中，藉由CMP製程P2而完全移除導電材料層310B在隔離結構20之上表面201上的部分310B2。
在一些實施例中，藉由CMP製程而完全移除導電材料層310A'在隔離結構20之上表面201上的一部分。因此，包括導電層310以及氮化鈦層320的一接觸栓塞30形成在隔離結構20的溝槽20T內。
請參考圖4G，一互連層40可直接形成在接觸栓塞30的凹形上表面301上。在一些實施例中，互連層40的製作技術包含一物理氣相沉積(PVD)製程。在一些實施例中，互連層40包括鋁、銅、鎢、鈷或其合金。
依據本揭露的一些，隨著導電材料層310B在隔離結構20之上表面201上的部分310B2之厚度T3的設計，導電材料層310B所提供的數量可足以承受由平坦化製程P2所造成的碟形凹陷效應(dishing effect)，因此可最小化由凹形上表面301的凹陷程度。因此，可避免由於形成在接觸栓塞30之一上表面上的一深凹陷導致已可形成在接觸栓塞30與互連層40之間的一孔洞(void)或是一間隙(gap)，因而可實現接觸栓塞30與互連層40之間一良好的電性連接。
此外，為了強化承受由平坦化製程P2所造成之碟形凹陷效應的能力並藉此減少接觸栓塞30之凹形上表面301的凹陷程度，氮化鈦層320A在隔離結構20之上表面201上的厚度T1是相對厚的。然而，保留在接觸栓塞30中之相對厚度的氮化鈦層320不可期望地增加了接觸栓塞30的電阻。換言之，為了增加接觸栓塞30的導電性或降低電阻，氮化鈦層320的厚度T1是越小越好。依據本揭露的一些實施例，隨著導電材料層310B在隔離結構20之上表面201上的部分310B2之厚度T3的設計，導電材料層310B所提供的數量可足以增加對相對薄之氮化鈦層320A的支撐，進而較好地承受由平坦化製程P2所造成的碟形凹陷效應(dishing effect)，因此可
最小化由凹形上表面301的凹陷程度。因此，藉由提供一增加之導電性或一降低之電阻的接觸栓塞30，可進一步實現接觸栓塞30與互連層40之間一令人滿意的電性連接。
圖5是流程示意圖，例示本揭露一些實施例半導體結構的製備方法500。
製備方法500以步驟S51開始，其為一隔離結構形成在一半導體基底上。在一些實施例中，該隔離結構界定具有一溝槽寬度的一溝槽。
製備方法500以步驟S52繼續，其為一第一導電材料層形成在該溝槽中以及在該隔離結構的一上表面上。在一些實施例中，該第一導電材料層在該隔離結構之該上表面上的一部分具有大於該溝槽寬度之一半的一厚度。
製備方法500以步驟S53繼續，其為在該第一導電材料層上執行一平坦化製程以形成一接觸栓塞，該接觸栓塞具有一凹形上表面，該凹形上表面從該隔離結構的該上表面凹陷。
製備方法500僅為一例子，並不意指將本揭露限制在申請專利範圍中所明確記載的範圍之外。可以在製備方法500的每個步驟之前、期間或之後提供額外的操作，並且對於該製備方法的該等額外實施例，可以替換、消除或移動所描述的一些步驟。在一些實施例中，製備方法500還可包括在圖5中並未描述的一些步驟。在一些實施例中，製備方法500可包括在圖5中所描述的一或多個步驟。
圖6是流程示意圖，例示本揭露一些實施例半導體結構的製備方法600。
製備方法600以步驟S61開始，其為一隔離結構形成在一半導體基底上。在一些實施例中，該隔離結構界定一溝槽。
製備方法600以步驟S62繼續，其為一氮化鈦層形成在該溝槽的一內壁上以及在該隔離結構的一上表面上。
製備方法600以步驟S63繼續，其為一第一導電材料層形成在該溝槽中以及在該氮化鈦層上。在一些實施例中，該第一導電材料層在該隔離結構之一上表面上的一部分具有大於大約該氮化鈦層之一厚度的三倍。
製備方法600以步驟S64繼續，其為在該第一導電材料層上執行一平坦化製程以形成一接觸栓塞，該接觸栓塞具有一凹形上表面，該凹形上表面從該隔離結構的該上表面凹陷。
製備方法600僅為一例子，並不意指將本揭露限制在申請專利範圍中所明確記載的範圍之外。可以在製備方法600的每個步驟之前、期間或之後提供額外的操作，並且對於該製備方法的該等額外實施例，可以替換、消除或移動所描述的一些步驟。在一些實施例中，製備方法600還可包括在圖6中並未描述的一些步驟。在一些實施例中，製備方法600可包括在圖6中所描述的一或多個步驟。
本揭露之一實施例提供一種半導體結構。該半導體結構包括一半導體基底、一隔離結構、一第一接觸栓塞以及一互連層。該半導體基底具有一上表面。該隔離結構設置在該半導體基底的該上表面上。該第一接觸栓塞穿經該隔離結構並具有一凹形上表面，該凹形上表面從該隔離結構的一上表面凹陷。該互連層直接接觸該第一接觸栓塞的該凹形上表面。
本揭露之另一實施例提供一種半導體結構的製備方法。該製備方法包括形成一隔離結構在一半導體基底上，該隔離結構界定具有一溝槽寬度的一溝槽。該製備方法亦包括形成一第一導電材料層在該溝槽中以及在該隔離結構的一上表面上，其中該第一導電材料層在該隔離結構之該上表面上的一部分具有大於該溝槽寬度之一半的一厚度。該製備方法還包括在該第一導電材料層上執行一平坦化製程以形成一接觸栓塞，該接觸栓塞具有一凹形上表面，該凹形上表面從該隔離結構的該上表面凹陷。
本揭露之另一實施例提供一種半導體結構的製備方法。該製備方法包括形成一隔離結構在一半導體基底上，該隔離結構界定一溝槽。該製備方法亦包括形成一氮化鈦層在該溝槽的一內壁上以及在該隔離結構的一上表面上。該製備方法還包括形成一第一導電材料層在該溝槽中以及在該氮化鈦層上，其中該第一導電材料層在該隔離結構之一上表面上的一部分具有一厚度，該厚度大於該氮化鈦層之一厚度的三倍。該製備方法亦包括在該第一導電材料層上執行一平坦化製程以形成一接觸栓塞，該接觸栓塞具有一凹形上表面，該凹形上表面從該隔離結構的該上表面凹陷。
在該半導體結構的製備方法中，隨著一導電材料層在一隔離結構之一上表面上的一部分之厚度的設計，該導電材料層所提供的數量可足以承受由一接續之平坦化製程所造成的碟形凹陷效應(dishing effect)，因此可最小化由該導電材料層所形成之一接觸栓塞的凹形上表面的凹陷程度。因此，可避免由於形成在該接觸栓塞之一上表面上的一深凹陷導致已可形成在該接觸栓塞與一互連層之間的一孔洞(void)或是一間隙(gap)，因而可實現該接觸栓塞與該互連層之間一良好的電性連接。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
1:半導體結構
10:半導體基底
10P:周圍區
20:隔離結構
20T:溝槽
20T1:內壁
30:接觸栓塞
40:互連層
101:上表面
201:上表面
202:下表面
210:隔離層
220:隔離層
230:隔離層
301:上表面
310:導電層
320:氮化鈦層
401:凸表面
410:突出物
T1:厚度
Claims (11)
- 一種半導體結構的製備方法，包括：形成一隔離結構在一半導體基底上，該隔離結構界定具有一溝槽寬度的一溝槽；形成一第一導電材料層在該溝槽中以及在該隔離結構的一上表面上，其中該第一導電材料層在該隔離結構之該上表面上的一部分具有大於該溝槽寬度之一半的一厚度；以及在該第一導電材料層上執行一平坦化製程以形成一接觸栓塞，該接觸栓塞具有一凹形上表面，該凹形上表面從該隔離結構的該上表面凹陷。
- 如請求項1所述之製備方法，其中該隔離結構之該溝槽的該溝槽寬度大於大約32nm，且該第一導電材料層在該隔離結構之該上表面上的該部分之厚度大於大約23nm。
- 如請求項1所述之製備方法，還包括在形成該第一導電材料層之前，形成一氮化鈦層在該溝槽的一內壁上。
- 如請求項3所述之製備方法，其中該氮化鈦層具有小於大約9nm的一厚度。
- 如請求項4所述之製備方法，其中該氮化鈦層的該厚度等於或小於 7nm。
- 如請求項4所述之製備方法，還包括在形成該第一導電材料層之前，形成一第二導電材料層在該氮化鈦層上。
- 如請求項6所述之製備方法，還包括在形成該第一導電材料層之前，在該第二導電材料層上執行一蝕刻製程。
- 如請求項7所述之製備方法，其中在執行該蝕刻製程之後，該第一導電材料層直接形成在該第二導電材料層上。
- 如請求項1所述之製備方法，其中該第一導電材料層的製作技術包含一化學氣相沉積製程。
- 如請求項9所述之製備方法，還包括在該接觸栓塞的該凹形上表面上直接形成一互連層。
- 如請求項10所述之製備方法，其中該互連層的製作技術包含一物理氣相沉積製程。
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