JP2008091600A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2008091600A
JP2008091600A JP2006270360A JP2006270360A JP2008091600A JP 2008091600 A JP2008091600 A JP 2008091600A JP 2006270360 A JP2006270360 A JP 2006270360A JP 2006270360 A JP2006270360 A JP 2006270360A JP 2008091600 A JP2008091600 A JP 2008091600A
Authority
JP
Japan
Prior art keywords
insulating film
film
interlayer insulating
layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006270360A
Other languages
English (en)
Inventor
Shinichi Arakawa
伸一 荒川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2006270360A priority Critical patent/JP2008091600A/ja
Priority to TW096134959A priority patent/TWI367546B/zh
Priority to US11/858,516 priority patent/US7648920B2/en
Priority to KR1020070099485A priority patent/KR20080030954A/ko
Publication of JP2008091600A publication Critical patent/JP2008091600A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】プラズマダメージの影響を抑止するシール層を用いて、ビア抵抗を増大させることなく信頼性不良を低減することを可能とする。
【解決手段】層間絶縁膜１１に凹部（ビアホール１３、配線溝１４）を形成する工程と、前記凹部の内面にアルキル基を有するシラン系のガスをプリカーサとして用いたシール層１５を形成する工程と、前記シール層１５に対して電子線キュアもしくは紫外線キュアを行う工程と、前記凹部に導電体１７を埋め込む工程とを備えたことを特徴とする。
【選択図】図１

Description

本発明は、低誘電率膜に溝配線を形成する半導体装置の製造方法に関する。
近年、半導体装置の高集積化、微細化に伴い、特に、ＲＣ遅延の低減が必要となっている。このため、配線材料に従来のアルミニウム（Ａｌ）に代えて比抵抗率の低い銅（Ｃｕ）を用いるとともに、絶縁膜材料に誘電率の低い低誘電率（low-k）絶縁膜を用いることが提案されている。低誘電率（Ｌｏｗ−ｋ）絶縁膜には、比誘電率ｋ＜３．０の絶縁膜の開発が進められており、その一例として、ハイドロゲンシルセスキオキサン（ＨＳＱ：Hydrogen Silsesquioxane）、メチルシルセスキオキサン（ＭＳＱ：methyl Silsesquioxane）、芳香族含有有機絶縁膜などがある。以下、本明細書では低誘電率膜を比誘電率ｋ＜３．０の絶縁膜とする。
近年、絶縁膜に形成した溝に配線材料を埋め込んで配線を形成する配線構造（例えば、デュアルダマシン構造）では、加工が容易な芳香族含有有機絶縁膜とポリメチルシルセスキオキサン（Ｐｏｌｙ−ｍｅｔｈｙｌ−ｓｉｌｏｘａｎｅ：ＭＳＱ）を組み合わせたハイブリッド構造が広く用いられている。デザインルールが４５ｎｍもしくは３２ｎｍ世代を考えた場合、ビア（Via）が形成される層間絶縁膜として、誘電率が２.５以下の低誘電率膜が提案されている。通常、低誘電率膜は、加工時にプラズマダメージを受けやすく、その結果、吸湿性を有する傾向にある。また、誘電率低減のために、ポア（孔）を含んでいることが多く、ポアの存在が吸湿を加速し、その後にウエット処理工程を経る場合は、薬液の染みこみ経路と成り得る。また、層間絶縁膜中へ金属が染み出す原因ともなり得る。
層間絶縁膜に吸湿が起きた場合、脱ガスにより、バリアメタル膜が腐食（例えば酸化）し、その結果、バリア性の劣化による層間絶縁膜中への金属染み出しや、ビア抵抗の高抵抗化を起こす。また、層間絶縁膜と銅シード層との密着性も劣化するため、ビアに起因したストレスマイグレーション、エレクトロマイグレーション等の致命的な不良が発生することになる。
低誘電率膜のプラズマダメージ対策として、ポアシーリング（Pore-sealing）技術の開発が進められている（例えば、非特許文献１参照。）。
上記非特許文献１に開示されている技術では、低誘電率膜の加工を施した後に、シーリングすることを目的として、シール材料膜を堆積している。この場合、ビア底部における導通をとるためにエッチバック行う必要がある。これにより、ビア底での導通を確保することができ、トレンチおよびビア側壁部にはスペーサ状にシール材料膜を残すことが可能である。しかしながら、このプロセスでは、トレンチ底部をシーリングすることができないこと、スペーサ形成プロセスにおいて、トレンチ底部がエッチングダメージを受け、その結果、層間容量が上昇すること（例えば、非特許文献２参照。）という２つの問題が存在し、この問題は層間絶縁膜の低誘電率化の加速に伴いより顕著に現れてくる。
上記問題を解決するには、エッチバック工程を無くすことが１つの方法として考えられ、デポ膜厚を数ｎｍレベルまで薄くすることにより、ビア導通をある程度確保することが可能と考えられる。しかし、この場合は、側壁部分のカバレッジも不十分となり、シーリング効果が不足し、信頼性が劣化する。
従来の低誘電率膜を用いた配線構造の製造方法の一例を図１１〜図１３の製造工程断面図によって説明する。
図１１（１）に示すように、半導体基板（図示せず）上に形成された絶縁膜（図示せず）に配線溝２５１が形成され、その配線溝２５１の内部にバリアメタル層２５２を介して配線２５３が形成されている。この配線２５３は、例えば厚さが６０ｎｍの銅（Ｃｕ）で形成されている。次いで、上記配線２５３を被覆するバリア層２５４を形成する。このバリア層２５４は、化学気相成長（例えばＰＥ−ＣＶＤ：プラズマエンハンスメントＣＶＤ）法を用いて成膜された窒化炭化シリコン（ＳｉＣＮ）膜からなり、３０ｎｍの厚さに成膜される。次いで層間絶縁膜２１１を形成する。この層間絶縁膜２１１は、例えば誘電率が２．５以下のＭＳＱ（methyl-hydrogen-silsesquioxane）系ポーラス膜からなり、２５０ｎｍの厚さに成膜される。この成膜方法はＣＶＤ法でも、ＳＯＧを塗布する方法であっても構わない。また、上記配線２５３は銅以外に銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）等の金属で形成することもできる。
次に、図１１（２）に示すように、上記層間絶縁膜２１１上にビアを形成するためのエッチングマスク２３１を、化学増幅型ＡｒＦレジストを用いて形成する。このエッチングマスク２３１に形成されたビアパターン２３２の直径は６０ｎｍとした。
次に、図１１（３）に示すように、上記エッチングマスク２３１〔前記図１１（２）参照〕を用いたドライエッチングによって、上記層間絶縁膜２１１にビアホール２１３を形成する。このドライエッチングではフッ化炭素（ＣＦx）系ガスをエッチングガスに用いた。その後、エッチングマスク２３１を酸素（Ｏ2）系ガスでアッシングして除去する。この際、低誘電率（Ｌｏｗ−ｋ）膜である上記層間絶縁膜２１１へのプラズマダメージを最小限に抑えるために、低圧力で処理する。この場合は０．２７Ｐａで行っており、０．６７Ｐａ以下が望ましい。
次に、図１２（４）に示すように、上記層間絶縁膜２１１上に配線溝を形成するためのエッチングマスク２３３を、化学増幅型ＡｒＦレジストを用いて形成する。このエッチングマスク２３３に形成された配線溝パターン２３４の幅は６０ｎｍとした。
次に、図１２（５）に示すように、上記エッチングマスク２３３〔前記図１２（４）参照〕を用いたドライエッチングによって、上記層間絶縁膜２１１に配線溝２１４を１４０ｎｍの深さに形成する。このドライエッチングではフッ化炭素（ＣＦ）系ガスをエッチングガスに用いた。その後、エッチングマスク３３を酸素（Ｏ2）系ガスでアッシングして除去する。この際、低誘電率（Ｌｏｗ−ｋ）膜へのプラズマダメージを最小限に抑えるため、エッチング雰囲気を低圧力として処理する。この場合のエッチング雰囲気の圧力は０．２７Ｐａに設定した。
次に、図１２（６）に示すように、ビアホール２１３底部のバリア層２５４を除去し、配線２５３を露出させる。このエッチングでは、フッ化炭素（ＣＦ）系ガスを用いる。さらに、有機系洗浄液にて露出した配線２５３の表面を洗浄する。
次に、図１３（７）に示すように、上記ビアホール２１３および配線溝２１４の各内面に、ジメチルフェニルシラン（ＤＭＰＳ：Di methyl phenyl silane）をプリカーサとして、膜厚１ｎｍもしくはそれ以下の膜厚のシール層２１５を形成する。今回の処理条件は、基板ＲＦバイアスパワー：１５０Ｗ、成膜雰囲気の圧力：０．６７ｋＰａ、プリカーサ種としてＤＭＰＳ＝５００ｃｍ3／ｍｉｎ、キャリアガス：ヘリウム（Ｈｅ）＝１０００ｃｍ3／ｍｉｎ、基板温度３５０℃であるが、これに限定されるものではない。
次に、図１３（８）に示すように、スパッタ法によって、上記ビアホール２１３および配線溝２１４の各内面を含む上記層間絶縁膜２１１表面に上記シール層２１５を介してバリア層２１６としてタンタル（Ｔａ）膜を７ｎｍの厚さに形成する。さらに銅シード層（図示せず）を４５ｎｍの厚さに成膜する。続いて電解めっき（ＥＣＰ）法もしくはＣＶＤ法によって、上記ビアホール２１３および配線溝２１４の内部を銅（Ｃｕ）膜２１７で埋め込む。次いで、グレイン成長を目的としたアニール処理を２５０℃、９０秒の条件で行う。次いで、機械的化学研磨（ＣＭＰ）法によって、層間絶縁膜２１１上の余剰な銅（Ｃｕ）膜２１７（銅シード層も含む）を研磨して、上記ビアホール２１３および配線溝２１４の内部にバリア膜２１６を介して銅膜２１７とからなるもので、ビアホール２１３を通じて配線２５３に接続する銅配線２１８を完成させる。
上記デュアルダマシン加工後には、低誘電率膜である層間絶縁膜２１１は多大なプラズマダメージを受けており、表層ダメージ部分は吸湿しており、さらには、ポアを介した膜中への吸湿も進行している。
上記シール層２１５の膜厚が１ｎｍの場合、シール処理が無い場合に対して、抵抗値（平均値）が５０％上昇し、抵抗値ばらつきも３倍以上大きくなり、デバイス設計上許容できるものではない。また、シール層２１５の膜厚が０.５ｎｍの場合は、その後の信頼性試験（ストレスマイグレーション、エレクトロマイグレーション）にて、不良が発生した。これは、シール層２１５の膜厚が薄いためにシーリング効果が不十分となり、膜中からの脱ガスにより、バリアメタルの膜質劣化（酸化）が進行し、銅（Ｃｕ）染みだしが見られるとともに、図１３（９）に示すように、銅（Ｃｕ）シード層と層間絶縁膜との密着性劣化により、ビアホール２１３中にボイド２１９が形成される不良が発生したと推察される。
M.Ueki, M.Narihiro, H.Ohtake, M.Tagami, M.Tada, F.Ito, Y.Harada, M.Abe, N.Inoue, K.Arai, T.Takeuchi, S.Saito, T.Onodera, N.Furutake, M.Hiroi, M.Sekine and Y.Hayashi著 「Highly Reliable 65ｎｍ-node Cu Dual Damascene Interconnects with Full Porous-SiOCH (k=2.5) Films for Low-Power ASICs」2004 Symposium on VLSI Technology Digest of Technical Papers p60-61 2004年 S.Arakawa, I.Mizuno, Y.Ohoka, K.Nagahata, K.Tabuchi, R.Kanamura and S.Kadomura著 「Breakthrough Integration of 32nm-node Cu/Ultra Low-k SiOC (k=2.0) Interconnects by using Advanced Pore-Sealing and Low-k Hard Mask Technologies」2006 IEEE p210-212 2004年
解決しようとする問題点は、低誘電率膜を層間絶縁膜に用いた場合、層間絶縁膜のプラズマダメージを抑止するためにシール層を形成する際、ビア部のコンタクト抵抗値の上昇を抑制すべくシール層を薄く形成したのでは、ストレスマイグレーション、エレクトロマイグレーション等による信頼性不良が発生する点である。
本発明は、プラズマダメージの影響を抑止するシール層を用いて、ビア抵抗を増大させることなく信頼性不良を低減することを課題とする。
請求項１に係る本発明は、層間絶縁膜に凹部を形成する工程と、前記凹部の内面にアルキル基を有するシラン系のガスをプリカーサとして用いたシール層を形成する工程と、前記シール層に対して電子線キュアもしくは紫外線キュアを行う工程と、前記凹部に導電体を埋め込む工程とを備えたことを特徴とする。
請求項１に係る本発明では、シール層に対して電子線キュアもしくは紫外線キュアを行うことから、クロスリンク反応よりシリコン−酸素−シリコン（Ｓｉ−Ｏ−Ｓｉ）結合成分が増加し、層間絶縁膜が低誘電率膜であっても、シール層と層間絶縁膜との密着性が高められる。また層間絶縁膜のシリコン（Ｓｉ）ダングリングボンドへの炭素（アルキル基）による修復が促進される。さらに再結合により膜の緻密化が促進される。
請求項１に係る本発明によれば、シール層の緻密化、密着性改善、低誘電率膜ダメージ層の修復が実現されるので、シール層のシール性が向上できる。このため、シール層がビア底部での抵抗上昇が問題とならないような極薄膜、例えば０．５ｎｍ以下の膜厚で形成されたものであっても、層間絶縁膜中の水分の染み出しによる層間絶縁膜の凹部内に形成されるバリア層の膜質劣化は抑制され、また層間絶縁膜中への金属の染み出し、ビアの高抵抗化、ビアに起因したストレスマイグレーションやエレクトロマイグレーション等不良を回避することが可能となるので、信頼性の向上が図れるという利点がある。
本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を、図１〜図２の製造工程断面図によって説明する。
図１（１）に示すように、半導体基板（図示せず）上に形成された絶縁膜（図示せず）に配線溝１１１が形成され、その配線溝１１１の内部にバリアメタル層１１２を介して配線１１３が形成されている。この配線１１３は、厚さが６０ｎｍの銅で形成されている。次いで、上記配線１１３を被覆するバリア層１１４を形成する。このバリア層１１４は、化学気相成長（例えばＰＥ−ＣＶＤ：プラズマエンハンスメントＣＶＤ）法を用いて成膜された窒化炭化シリコン（ＳｉＣＮ）膜からなり、３０ｎｍの厚さに成膜される。次いでバリア層１１４上に酸化シリコン系絶縁膜からなる層間絶縁膜１１を形成する。この層間絶縁膜１１は、例えば誘電率が２．５以下のＭＳＱ（methyl-hydrogen-silsesquioxane）系ポーラス膜からなり、例えば２５０ｎｍの厚さに成膜される。この成膜方法はＣＶＤ法でも、ＳＯＧを塗布する方法であっても構わない。また、上記配線１１３は銅以外に銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）等の金属で形成することもできる。
次に、上記層間絶縁膜１１上にビアを形成するためのエッチングマスク（図示せず）を、例えば化学増幅型ＡｒＦレジストを用いて形成する。このエッチングマスクに形成されたビアパターンの直径は例えば６０ｎｍとした。
次に、上記エッチングマスクを用いたドライエッチングによって、上記層間絶縁膜１１に凹部１２（例えばビアホール１３）を形成する。このドライエッチングではフッ化炭素（ＣＦ）系ガスをエッチングガスに用いた。その後、エッチングマスクを酸素（Ｏ2）系ガスでアッシングして除去する。この際、低誘電率（Ｌｏｗ−ｋ）膜へのプラズマダメージを最小限に抑えるため、エッチング雰囲気を低圧力として処理する。この場合のエッチング雰囲気の圧力は０．２７Ｐａに設定した。このエッチング雰囲気の圧力は０．６７Ｐａ以下が望ましい。
次に、図１（２）に示すように、上記層間絶縁膜１１上に配線溝を形成するためのエッチングマスク３１を、例えば化学増幅型ＡｒＦレジストを用いて形成する。このエッチングマスク３１に形成された配線溝パターン３２の幅は例えば６０ｎｍとした。
次に、図１（３）に示すように、上記エッチングマスク３１〔前記図１（２）参照〕を用いたドライエッチングによって、上記層間絶縁膜１１に凹１２（例えば配線溝１４）を例えば１４０ｎｍの深さに形成する。このドライエッチングでは、例えばフッ化炭素（ＣＦ）系ガスをエッチングガスに用いた。その後、エッチングマスク３１を、例えば酸素（Ｏ2）系ガスでアッシングして、除去する。この際、低誘電率（Ｌｏｗ−ｋ）膜へのプラズマダメージを最小限に抑えるため、エッチング雰囲気を低圧力として処理する。この場合のエッチング雰囲気の圧力は０．２７Ｐａに設定した。このエッチング雰囲気の圧力は０．６７Ｐａ以下が望ましい。
次に、図２（４）に示すように、ビアホール１３底部のバリア層１１４を除去し、配線１１３を露出させる。この除去加工には例えばドライエッチングを用いる。このドライエッチングでは、例えばフッ化炭素（ＣＦ）系ガスを用いる。さらに、有機系洗浄液にて露出した配線１１３の表面を洗浄する。
次に、図２（５）に示すように、上記ビアホール１３および配線溝１４の各内面を含む層間絶縁膜１１上に、ジメチルフェニルシラン（ＤＭＰＳ：Di methyl phenyl silane）をプリカーサとして、シール層１５を、例えば炭化シリコン（ＳｉＣ）膜で、例えば０．５ｎｍの厚さに形成する。このＤＭＰＳは分子量が比較的大きく、立体構造をしているため、極薄膜を成膜するのに必須とされる低堆積速度（低デポレート）の制御性が比較的高いので、０．５ｎｍ程度の極薄膜を成膜するのに好ましい。今回の成膜条件は、基板ＲＦバイアスパワー：１５０Ｗ、成膜雰囲気の圧力：０．６７ｋＰａ、プリカーサ種としてＤＭＰＳ＝５００ｃｍ3／ｍｉｎ、キャリアガス：ヘリウム（Ｈｅ）＝１０００ｃｍ3／ｍｉｎ、基板温度３５０℃であるが、これに限定されるものではない。また、上記シール層１５の膜厚は、層間絶縁膜１１に生じたエッチングダメージを補償し得る膜厚を有し、かつシール層１５によるビア抵抗値の上昇が問題とならない膜厚以下であり、例えば０．５ｎｍ以下が望ましい。
さらに、電子線キュア（EB-Cure）を実施する。今回は、処理雰囲気の圧力０．９３ｋＰａ、電流：１ｍＡ、加速電圧：１０ｋｅＶで５分間の照射を行ったが、この条件に限定されるものではない。この処理により、シール層１５の緻密化、シール層１５と層間絶縁膜１１との密着性の改善、低誘電率膜である層間絶縁膜１１に生じていたダメージ層（図示せず）の修復が促進された。または、紫外線キュア（UV-Cure）処理を行っても電子線キュアと同様の効果を得ることが可能である。紫外線キュアの場合、波長が１５０ｎｍ〜３８０ｎｍの紫外線を用い、基板温度を３５０℃、照射雰囲気を、真空雰囲気、アルゴン（Ａｒ）雰囲気、ヘリウム（Ｈｅ）雰囲気もしくは窒素（Ｎ2）雰囲気等の不活性な雰囲気とし、照射雰囲気の圧力を０．６７ｋＰａ、照射時間を１０分とした。
次に、図２（６）に示すように、スパッタ法によって、上記ビアホール１３および配線溝１４の内面を含む上記層間絶縁膜１１表面にバリア層１６としてタンタル（Ｔａ）膜を７ｎｍの厚さに形成する。さらに銅シード層（図示せず）を４５ｎｍの厚さに成膜する。続いて電解めっき（ＥＣＰ）法もしくはＣＶＤ法によって、上記ビアホール１３および配線溝１４の内部を導電体１７として、例えば銅（Ｃｕ）膜で埋め込む。次いで、グレイン成長を目的としたアニール処理を２５０℃、９０秒の条件で行う。次いで、機械的化学研磨（ＣＭＰ）法によって、層間絶縁膜１１上の余剰な銅（Ｃｕ）膜１７（銅シード層も含む）を研磨して、上記ビアホール１３および配線溝１４の内部にシール層１５、バリア膜１６を介して銅膜１７とからなるもので、ビアホール１３を通じて配線１１３に接続する銅配線１８を完成させる。
上記シール層１５を形成する際に用いるプリカーサとしては、アルキル基を有するシラン系のガスを用いるのが好ましく、例えば、上記説明したジメチルフェニルシラン（ＤＭＰＳ）の他に、トリメチルシラン（３ＭＳ）、テトラメチルシラン（４ＭＳ）、ヘキサメチルジシラン（ＨＭＤＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、ジエトキシメチルシラン（ＤＥＭＳ）、ジメチルジメトキシシラン（ＤＭＤＭＯＳ）などを用いることができる。
また、アルキル基を含むシラン系のガスに、例えばメタン（ＣＨ4）やエチレン（Ｃ2Ｈ4）等のカーボン系ガスを添加してもよい。このようにカーボン系ガスを添加することで、炭素もしくは炭素を含む基（例えばアルキル基）によってダングリングボンドの修復が促進される。
上記第１実施例の製造方法では、図３に示すように、シール層１５に対して電子線キュアまたは紫外線キュアを行うことから、クロスリンク反応よりシリコン−酸素−シリコン（Ｓｉ−Ｏ−Ｓｉ）結合成分が増加し、層間絶縁膜１１が低誘電率膜であっても、シール層１５と層間絶縁膜１１との密着性が高められる。また層間絶縁膜１１のシリコン（Ｓｉ）ダングリングボンドへの炭素またはアルキル基（図面では一例としてメチル基を示した）による修復が促進される。さらに再結合により膜の緻密化が促進される。
このように、シール層１５の緻密化、シール層１５と層間絶縁膜１１との密着性改善、層間絶縁膜１１に生じたダメージ層２１の修復が実現されるので、シール層１５のシール性が向上できる。このため、シール層１５がビアホール１３の底部での抵抗上昇が問題とならないような極薄膜、例えば０．５ｎｍの膜厚に形成されたものであっても、層間絶縁膜１１中の水分の染み出しによる層間絶縁膜１１の凹部（ビアホール１３）内に形成されるバリア層１６の膜質劣化（例えば酸化）が抑制され、また層間絶縁膜１１中への配線材料に用いる銅の染み出し、ビアに起因した例えば銅シード層と層間絶縁膜１１との密着性の劣化に起因するビア不良（例えば、ストレスマイグレーションやエレクトロマイグレーション等の不良）を回避することが可能となるので、信頼性の向上が図れるという利点がある。また、ビア抵抗値は、シール層１５の緻密化により、０．５ｎｍ以下の極薄膜のシール層１５を用いることが可能になったので、シール層を形成しない場合とほぼ同等となる。さらに、ビア形成に係わる歩留まり、配線間容量の特性劣化も認められなかった。したがって、シール層１５のシール性を保ってビア抵抗の低減が可能になる。
また、上記第１実施例の製造方法において、上記シール層１５の形成と電子線キュアもしくは紫外線キュアの工程は、図４に示すように、ビアホール１３を形成した直後に行うことも可能である。この場合、ビアホール１３内面および層間絶縁膜１１表面にシール層１５を形成する。このシール層１５の形成条件は上記した条件と同様である。その後、電子線キュアもしくは紫外線キュアを行う。
また、上記第１実施例の製造方法に、前記図４によって説明した工程を組み込むことも可能である。このように、ビアホール１３を形成した直後にシール層１５の形成と電子線キュアもしくは紫外線キュアを行う工程と、ビアホール１３内のバリア層１１４を除去した直後にシール層１５の形成と電子線キュアもしくは紫外線キュアを行う工程とを組み合わせて行うことにより、改善効果がさらに向上する。
また、上記第１実施例の製造方法において、上記シール層１５の形成と電子線キュアもしくは紫外線キュアの工程は、図５に示すように、ビアホール１３内のバリア層１１４を除去する直前に行うことも可能である。この場合、ビアホール１３および配線溝１４の内面および層間絶縁膜１１表面にシール層１５を形成する。このシール層１５の形成条件は上記した条件と同様である。その後、電子線キュアもしくは紫外線キュアを行う。
また、上記第１実施例の製造方法に、前記図５によって説明した工程を組み込むことも可能である。このように、ビアホール１３内のバリア層１１４を除去する直前にシール層１５の形成と電子線キュアもしくは紫外線キュアを行う工程と、ビアホール１３内のバリア層１１４を除去した直後にシール層１５の形成と電子線キュアもしくは紫外線キュアを行う工程とを組み合わせて行うことにより、改善効果がさらに向上する。
上記シール層１５の形成と電子線キュアもしくは紫外線キュアを行う工程は、ビアホール１３を形成した直後、ビアホール１３内のバリア層１１４を除去する直前、およびビアホール１３内のバリア層１１４を除去する直後のうち、いずれかにおいて一回または複数回行うことができる。その際、ビアホール１３底部におけるシール層１５の総膜厚が厚くなることによりビア抵抗値が高くなるのを低く抑えるように、例えば０．５ｎｍ以下が好ましい。
次に、本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を、図６〜図９の製造工程断面図によって説明する。以下に説明する第２実施例は、層間絶縁膜の配線形成部分に有機系絶縁膜を用い、ビア形成部分に無機系絶縁膜を用いた、いわゆるハイブリッド層間膜構造に対しても適用したものである。
図６（１）に示すように、前記第１実施例で説明したのと同様に、半導体基板（図示せず）上に形成された絶縁膜（図示せず）に配線溝１１１が形成され、その配線溝１１１の内部にバリアメタル層１１２を介して配線１１３が形成されている。この配線１１３は、厚さが６０ｎｍの銅で形成されている。次いで、上記配線１１３を被覆するバリア絶縁膜１１４を形成する。このバリア絶縁膜１１４は、化学気相成長（例えばＰＥ−ＣＶＤ：プラズマエンハンスメントＣＶＤ）法を用いて成膜された窒化炭化シリコン（ＳｉＣＮ）膜からなり、３０ｎｍの厚さに成膜される。次いで、バリア絶縁膜１１４上に酸化シリコン系絶縁膜からなる第１層間絶縁膜５１を形成する。この第１層間絶縁膜５１は、例えば誘電率が２．５以下のＭＳＱ（methyl-hydrogen-silsesquioxane）系ポーラス膜からなり、１００ｎｍの厚さに成膜される。この成膜方法はＣＶＤ法でも、ＳＯＧを塗布する方法であっても構わない。また、上記配線１１３は銅以外に銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）等の金属で形成することもできる。
さらに、上記第１層間絶縁膜５１上に第２層間絶縁膜を有機系絶縁膜８１と無機系絶縁膜８２の積層膜で形成する。上記有機系絶縁膜８１は、例えばポリアリールエーテル膜で、例えば８０ｎｍの厚さに形成される。続いて上記有機系絶縁膜８１上に無機系絶縁膜８２を形成する。上記無機系絶縁膜８２は、例えばプラズマエンハンスメントＣＶＤ法により成膜される酸化シリコン膜で、例えば１００ｎｍの厚さに形成される。次いで、上記無機系絶縁膜８２上に第１ハードマスク８３、第２ハードマスク８４を順次、成膜する。上記第１ハードマスク８３、第２ハードマスク８４は、それぞれ、５０ｎｍの厚さに形成される。
次に、図６（２）に示すように、上記第２ハードマスク８４上に配線溝パターンを形成するためのエッチングマスク８６を、例えば化学増幅型ＡｒＦレジストを用いて形成する。このエッチングマスク８６に形成された配線溝パターン８７が形成されている。なお、図示はしないが、上記エッチングマスク８６の下面に有機反射防止膜（ＢＡＲＣ：bottom anti refractive Coat）を塗布して形成してもよい。
次に、図７（３）に示すように、上記エッチングマスク８６〔前記図６（２）参照〕を用いて上記第２ハードマスク８４を加工し、配線溝パターン８７〔前記図６（２）参照〕が延長形成された配線溝パターン８８を形成する。その後、このエッチング加工で残ったエッチングマスク８６、有機反射防止膜を、例えば酸素（Ｏ2）系ガスにて剥離する。
次に、上記第１ハードマスク８３上に上記配線溝パターン８８を埋め込むように有機反射防止膜（ＢＡＲＣ：bottom anti refractive Coat）８９を塗布して形成した後、ビアを形成するためのエッチングマスク９０を、例えば化学増幅型ＡｒＦレジストを用いて形成する。このエッチングマスク９０に形成されたビアパターン９１が形成されている。このビアパターン９１の直径は、例えば６０ｎｍとした。
次に、図７（４）に示すように、上記第１ハードマスク８３、無機系絶縁膜８２、有機系絶縁膜８１を順にエッチング加工してビアホール９２を形成する。このエッチングでは、有機系絶縁膜８１のエッチング際に、上記エッチングマスク９０、有機反射防止膜８９〔前記図７（３）参照〕もエッチングされて除去される。このエッチングでは、例えばエッチングガスに窒素（Ｎ2）と酸素（Ｏ2）との混合ガス系を用いる。
次に、図８（５）に示すように、第２ハードマスク８４〔前記図７（４）参照〕をエッチングマスクとして第１ハードマスク８３をエッチング加工し、配線溝パターン８８を延長形成する。このとき、配線溝パターン８８底部の無機系絶縁膜８２と、ビアホール９２底部の第１層間絶縁膜５１とを同時にエッチング加工する。どちらの膜も無機酸化シリコン系絶縁膜であるため、同時エッチングが可能となっている。このエッチングはフッ化炭素（ＣＦ）系ガスを用いたドライエッチングにて行う。
このように、上記無機系絶縁膜８２および有機系絶縁膜８１に配線溝９３が形成され、第１層間絶縁膜５１にビアホール９２が延長形成される。このエッチングでは、上記バリア絶縁膜１１４上でビアホール９２のエッチングが停止され、上記有機系絶縁膜８１上で配線溝９３のエッチングが停止される。
次に、図８（６）に示すように、ビアホール９２を導通するために、ビアホール９２底部の上記バリア絶縁膜１１４をエッチングにより除去する。このエッチングでは、エッチングガスに窒素（Ｎ2）と酸素（Ｏ2）とを用いた。このエッチングでは、無機系酸化膜はエッチングされないため、上記無機酸化膜からなる第１層間絶縁膜５１、無機系絶縁膜８２はエッチングされない。また、このエッチングでは、第１ハードマスク８３〔前記図８（５）参照〕も除去される。
次に、図９（７）に示すように、上記ビアホール９２および配線溝９３の各内面を含む無機系絶縁膜８２上に、ジメチルフェニルシラン（ＤＭＰＳ：Di methyl phenyl silane）をプリカーサとして、シール層１５を、例えば炭化シリコン（ＳｉＣ）膜で、例えば０．５ｎｍの厚さに形成する。このＤＭＰＳは分子量が比較的大きく、立体構造をしているため、極薄膜を成膜するのに必須とされる低堆積速度（低デポレート）の制御性が比較的高いので、０．５ｎｍ程度の極薄膜を成膜するのに好ましい。今回の成膜条件は、基板ＲＦバイアスパワー：１５０Ｗ、成膜雰囲気の圧力：０．６７ｋＰａ、プリカーサ種としてＤＭＰＳ＝５００ｃｍ3／ｍｉｎ、キャリアガス：ヘリウム（Ｈｅ）＝１０００ｃｍ3／ｍｉｎ、基板温度３５０℃であるが、これに限定されるものではない。また、上記シール層１５の膜厚は、層間絶縁膜５１に生じたエッチングダメージを補償し得る膜厚を有し、かつシール層１５によるビア抵抗値の上昇が問題とならない膜厚以下であり、例えば０．５ｎｍ以下が望ましい。
さらに、電子線キュア（EB-Cure）を実施する。今回は、処理雰囲気の圧力０．９３ｋＰａ、電流：１ｍＡ、加速電圧：１０ｋｅＶで５分間の照射を行ったが、この条件に限定されるものではない。この処理により、シール層１５の緻密化、シール層１５と層間絶縁膜５１との密着性の改善、低誘電率膜である層間絶縁膜５１に生じていたダメージ層（図示せず）の修復が促進された。または、紫外線キュア（UV-Cure）処理を行っても電子線キュアと同様の効果を得ることが可能である。紫外線キュアの場合、波長が１５０ｎｍ〜３８０ｎｍの紫外線を用い、基板温度を３５０℃、照射雰囲気を、真空雰囲気、アルゴン（Ａｒ）雰囲気、ヘリウム（Ｈｅ）雰囲気もしくは窒素（Ｎ2）雰囲気等の不活性な雰囲気とし、照射雰囲気の圧力を０．６７ｋＰａ、照射時間を１０分とした。
次に、図９（８）に示すように、スパッタ法によって、上記ビアホール９２および配線溝９３の内面を含む上記無機系絶縁膜８２表面にシール層１５を介してバリア層１６としてタンタル（Ｔａ）膜を７ｎｍの厚さに形成する。さらに銅シード層（図示せず）を４５ｎｍの厚さに成膜する。続いて電解めっき（ＥＣＰ）法もしくはＣＶＤ法によって、上記ビアホール９２および配線溝９３の内部を導電体１７として、例えば銅（Ｃｕ）膜で埋め込む。次いで、グレイン成長を目的としたアニール処理を２５０℃、９０秒の条件で行う。次いで、機械的化学研磨（ＣＭＰ）法によって、無機系絶縁膜８２上の余剰な銅（Ｃｕ）膜１７（銅シード層も含む）を研磨して、上記ビアホール９２および配線溝９３の内部にシール層１５、バリア膜１６を介して銅膜１７とからなるもので、ビアホール１３を通じて配線１１３に接続する銅配線１８を完成させる。
上記第２実施例においても前記第１実施例と同様に、上記シール層１５を形成する際に用いるプリカーサとしては、アルキル基を有するシラン系のガスを用いるのが好ましく、例えば、上記説明したジメチルフェニルシラン（ＤＭＰＳ）の他に、トリメチルシラン（３ＭＳ）、テトラメチルシラン（４ＭＳ）、ヘキサメチルジシラン（ＨＭＤＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、ジエトキシメチルシラン（ＤＥＭＳ）、ジメチルジメトキシシラン（ＤＭＤＭＯＳ）などを用いることができる。
また、アルキル基を含むシラン系のガスに、例えばメタン（ＣＨ4）やエチレン（Ｃ2Ｈ4）等のカーボン系ガスを添加してもよい。このようにカーボン系ガスを添加することで、炭素もしくは炭素を含む基（例えばアルキル基）によってダングリングボンドの修復が促進される。
また、上記第２実施例の製造方法において、上記シール層１５の形成と電子線キュアもしくは紫外線キュアの工程は、図１０に示すように、ビアホール９２内のバリア層１１４を除去する直前に行うことも可能である。この場合、ビアホール９２および配線溝９３の内面および第１ハードマスク８３表面にシール層１５を形成する。このシール層１５の形成条件は上記した条件と同様である。その後、電子線キュアもしくは紫外線キュアを行う。
また、上記第２実施例の製造方法に、前記図９によって説明した工程を組み込むことも可能である。このように、ビアホール９２内のバリア層１１４を除去する直前にシール層１５の形成と電子線キュアもしくは紫外線キュアを行う工程と、ビアホール９２内のバリア層１１４を除去した直後にシール層１５の形成と電子線キュアもしくは紫外線キュアを行う工程とを組み合わせて行うことにより、改善効果がさらに向上する。
上記シール層１５の形成と電子線キュアもしくは紫外線キュアを行う工程は、ビアホール１３内のバリア層１１４を除去する直前、およびビアホール１３内のバリア層１１４を除去する直後のうち、いずれかにおいて一回または複数回行うことができる。その際、ビアホール１３底部におけるシール層１５の総膜厚が厚くなることによりビア抵抗値が高くなるのを低く抑えるように、例えば０．５ｎｍ以下が好ましい。
上記第２実施例の製造方法では、前記第１実施例と同様に、シール層１５に対して電子線キュアまたは紫外線キュアを行うことから、クロスリンク反応よりシリコン−酸素−シリコン（Ｓｉ−Ｏ−Ｓｉ）結合成分が増加し、層間絶縁膜１１が低誘電率膜であっても、シール層１５と層間絶縁膜５１との密着性が高められる。また層間絶縁膜５１のシリコン（Ｓｉ）ダングリングボンドへの炭素またはアルキル基（図面では一例としてメチル基を示した）による修復が促進される。さらに再結合により膜の緻密化が促進される。
このように、シール層１５の緻密化、シール層１５と層間絶縁膜５１との密着性改善、層間絶縁膜５１に生じたダメージ層の修復が実現されるので、シール層１５のシール性が向上できる。このため、シール層１５がビアホール９２の底部での抵抗上昇が問題とならないような極薄膜、例えば０．５ｎｍの膜厚に形成されたものであっても、層間絶縁膜１１中の水分の染み出しによる層間絶縁膜５１の凹部（ビアホール９２）内に形成されるバリア層１６の膜質劣化（例えば酸化）が抑制され、また層間絶縁膜５１中への配線材料に用いる銅の染み出し、ビアに起因した例えば銅シード層と層間絶縁膜５１との密着性の劣化に起因するビア不良（例えば、ストレスマイグレーションやエレクトロマイグレーション等の不良）を回避することが可能となるので、信頼性の向上が図れるという利点がある。また、ビア抵抗値は、シール層１５の緻密化により、０．５ｎｍ以下の極薄膜のシール層１５を用いることが可能になったので、シール層を形成しない場合とほぼ同等となる。さらに、ビア形成に係わる歩留まり、配線間容量の特性劣化も認められなかった。したがって、シール層１５のシール性を保ってビア抵抗の低減が可能になる。
なお、上記第１、第２実施例で実施した電子線照射もしくは紫外線照射の代わりにレーザアニールを用いることができる。例えば、レーザ光源にＫｒＦ、ＸｅＣｌ、ＸｅＦ、ＡｒＦ等を用い、基板温度を例えば３５０℃、レーザ光照射時間を例えば５０分、照射雰囲気の圧力を例えば０．６７ｋＰａ、照射雰囲気を、真空雰囲気、アルゴン雰囲気、ヘリウム雰囲気、窒素雰囲気等の不活性な雰囲気とする。
本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。 第１実施例の効果を説明する概略構成断面図である。 第１実施例の変形例を示した製造工程断面図である。 第１実施例の変形例を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。 本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。 第２実施例の変形例を示した製造工程断面図である。 従来技術の半導体装置の製造方法に係る一例を示した製造工程断面図である。 従来技術の半導体装置の製造方法に係る一例を示した製造工程断面図である。 従来技術の半導体装置の製造方法に係る一例を示した製造工程断面図である。
符号の説明
１１・層間絶縁膜、１２・凹部、１５・シール層、１７…導電体

Claims (3)

  1. 層間絶縁膜に凹部を形成する工程と、
    前記凹部の内面にアルキル基を有するシラン系のガスをプリカーサとして用いたシール層を形成する工程と、
    前記シール層に対して電子線キュアもしくは紫外線キュアを行う工程と、
    前記凹部に導電体を埋め込む工程と
    を備えたことを特徴とする半導体装置の製造方法。
  2. 前記シール層を形成する工程で、前記アルキル基を有するシラン系のガスに、炭素を含むガスを添加する
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記層間絶縁膜は上部にバリア層が形成された導電層を被覆するように形成され、前記凹部はその底部に前記バリア層を露出するように形成され、
    前記凹部の内面にシール層を形成する工程を行った後、前記シール層に対して電子線キュアもしくは紫外線キュアを行う工程を行い、
    前記凹部の内面にシール層を形成する工程と前記シール層に対して電子線キュアもしくは紫外線キュアを行う工程は、前記凹部を形成した後で前記凹部に導電体を埋め込む工程の前、および前記凹部の底部に露出している前記バリア層を除去する直前、および前記バリア層を除去した直後のうち、いずれかにおいて一回または複数回行う
    ことを特徴とする請求項１記載の半導体装置の製造方法。
JP2006270360A 2006-10-02 2006-10-02 半導体装置の製造方法 Pending JP2008091600A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2006270360A JP2008091600A (ja) 2006-10-02 2006-10-02 半導体装置の製造方法
TW096134959A TWI367546B (en) 2006-10-02 2007-09-19 Method and manufacturing semiconductor device
US11/858,516 US7648920B2 (en) 2006-10-02 2007-09-20 Method of manufacturing semiconductor device
KR1020070099485A KR20080030954A (ko) 2006-10-02 2007-10-02 반도체 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006270360A JP2008091600A (ja) 2006-10-02 2006-10-02 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2008091600A true JP2008091600A (ja) 2008-04-17

Family

ID=39261633

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006270360A Pending JP2008091600A (ja) 2006-10-02 2006-10-02 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US7648920B2 (ja)
JP (1) JP2008091600A (ja)
KR (1) KR20080030954A (ja)
TW (1) TWI367546B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008091600A (ja) * 2006-10-02 2008-04-17 Sony Corp 半導体装置の製造方法
US7838425B2 (en) * 2008-06-16 2010-11-23 Kabushiki Kaisha Toshiba Method of treating surface of semiconductor substrate
US20140273463A1 (en) * 2013-03-15 2014-09-18 GlobalFoundries, Inc. Methods for fabricating integrated circuits that include a sealed sidewall in a porous low-k dielectric layer
KR102442096B1 (ko) 2017-11-22 2022-09-07 삼성전자주식회사 반도체 장치
US20210134744A1 (en) * 2019-11-05 2021-05-06 Nanya Technology Corporation Semiconductor device and method for fabricating the same
US11239164B2 (en) * 2020-02-26 2022-02-01 Nanya Technology Corporation Semiconductor device with metal plug having rounded top surface

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005034194A2 (en) * 2003-10-08 2005-04-14 Honeywell International Inc. Repairing damage to low-k dielectric materials using silylating agents
JP2005142433A (ja) * 2003-11-07 2005-06-02 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
JP2005236285A (ja) * 2004-02-19 2005-09-02 Internatl Business Mach Corp <Ibm> 改良された信頼性を有する超低誘電率（ｋ）誘電体を集積化する構造および方法
JP2006198552A (ja) * 2005-01-21 2006-08-03 Jsr Corp 表面疎水化方法、ならびに半導体装置およびその製造方法
JP2009032708A (ja) * 2006-08-24 2009-02-12 Fujitsu Microelectronics Ltd 半導体デバイスの製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1398831A3 (en) * 2002-09-13 2008-02-20 Shipley Co. L.L.C. Air gaps formation
US7435074B2 (en) * 2004-03-13 2008-10-14 International Business Machines Corporation Method for fabricating dual damascence structures using photo-imprint lithography, methods for fabricating imprint lithography molds for dual damascene structures, materials for imprintable dielectrics and equipment for photo-imprint lithography used in dual damascence patterning
EP1632956A1 (en) * 2004-09-07 2006-03-08 Rohm and Haas Electronic Materials, L.L.C. Compositions comprising an organic polysilica and an arylgroup-capped polyol, and methods for preparing porous organic polysilica films
WO2006058034A2 (en) * 2004-11-22 2006-06-01 Intermolecular, Inc. Molecular self-assembly in substrate processing
US7655566B2 (en) * 2005-07-27 2010-02-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2008091600A (ja) * 2006-10-02 2008-04-17 Sony Corp 半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005034194A2 (en) * 2003-10-08 2005-04-14 Honeywell International Inc. Repairing damage to low-k dielectric materials using silylating agents
JP2007508691A (ja) * 2003-10-08 2007-04-05 ハネウェル・インターナショナル・インコーポレーテッド シリル化剤を用いる低誘電率誘電材料の損傷の修復
JP2005142433A (ja) * 2003-11-07 2005-06-02 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
JP2005236285A (ja) * 2004-02-19 2005-09-02 Internatl Business Mach Corp <Ibm> 改良された信頼性を有する超低誘電率（ｋ）誘電体を集積化する構造および方法
JP2006198552A (ja) * 2005-01-21 2006-08-03 Jsr Corp 表面疎水化方法、ならびに半導体装置およびその製造方法
JP2009032708A (ja) * 2006-08-24 2009-02-12 Fujitsu Microelectronics Ltd 半導体デバイスの製造方法

Also Published As

Publication number Publication date
US20080081468A1 (en) 2008-04-03
KR20080030954A (ko) 2008-04-07
US7648920B2 (en) 2010-01-19
TWI367546B (en) 2012-07-01
TW200824042A (en) 2008-06-01

Similar Documents

Publication Publication Date Title
JP4328725B2 (ja) 改良された信頼性を有する超低誘電率（ｋ）誘電体を集積化する構造および方法
US8158521B2 (en) Two step post-deposition treatment of ILD layer for a lower dielectric constant and improved mechanical properties
JP5204370B2 (ja) 半導体装置およびその製造方法
US6962869B1 (en) SiOCH low k surface protection layer formation by CxHy gas plasma treatment
US7193325B2 (en) Reliability improvement of SiOC etch with trimethylsilane gas passivation in Cu damascene interconnects
JP5554951B2 (ja) 半導体装置の製造方法
US20080136037A1 (en) Method for manufacturing semiconductor device and semiconductor device
JP4160277B2 (ja) 半導体装置の製造方法
JP2008529296A (ja) 半導体デバイスの製造方法
CN105336680B (zh) 一种半导体器件及其制作方法和电子装置
WO2007091574A1 (ja) 多層配線構造および多層配線の製造方法
JP2008091600A (ja) 半導体装置の製造方法
JP2007317817A (ja) 半導体装置の製造方法
JP2009182000A (ja) 半導体装置およびその製造方法
JP2007027347A (ja) 半導体装置およびその製造方法
JP2011151057A (ja) 半導体装置の製造方法
WO2007043634A1 (ja) 多層配線の製造方法
JP2011082308A (ja) 半導体装置の製造方法
US20120007257A1 (en) Semiconductor device and manufacturing method thereof
JP2006024641A (ja) 半導体装置およびその製造方法
JP3657576B2 (ja) 半導体装置の製造方法
US8334204B2 (en) Semiconductor device and manufacturing method therefor
JP2008010610A (ja) 半導体装置の製造方法
JP2002134494A (ja) 半導体装置およびその製造方法
JP2007214403A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090903

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20091009

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20091106

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120425

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120626

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120827

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130402

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130723