JP2005142433A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 空孔を有する低誘電率膜を用いる半導体装置において、信頼性の高いビアの形成方法を提供する。
【解決手段】 半導体基板１の上に形成した空孔を有する低誘電率膜８にビアホール１０を形成する工程と、ビアホール１０の内部にビアプラグを形成する工程との間に、ビアホールの側壁に電子線を照射することにより、ビアホール１０の側壁に露出した低誘電率膜８の空孔を微細化もしくは消失させ、配線間ショートやビアの抵抗上昇を抑えることができる。
【選択図】 図６

Description

本発明は、半導体装置に関するものであり、特に多層配線構造を有する半導体装置の製造方法に関する。

半導体装置の微細化・高速化に伴い、配線構造は単層構造から多層化が進み、５層以上の金属配線構造を有する半導体装置も開発生産されている。しかし、微細化が進むにつれて配線抵抗と配線間寄生容量による信号伝達遅延が問題となっている。近年、多層配線構造に起因する信号伝達遅延が、半導体装置の高速化に大きく影響するようになり、回避策として様々な方法が取られている。

一般的に、信号伝達遅延は前述した配線抵抗と配線間寄生容量の積で示すことができる。配線抵抗の低減に関しては、従来のアルミニウム配線よりも抵抗の低い銅配線への移行が検討されている。銅を従来と同様にドライエッチングして配線形状に加工することは現状の技術では極めて困難なため、銅の場合には埋め込み配線技術をとる。

一方、配線間容量の低減に関しては、従来のＣＶＤ（Chemical Vapor Deposition）法を用いたシリコン酸化膜（ＳｉＯ_２）による絶縁膜に代わり、シリコン酸化膜より比誘電率の低い、いわゆる低誘電率膜であるＳｉＯＦ膜、ＳＯＧ（Spin on Glass）膜や有機樹脂（ポリマー）膜の適用が検討されている。
シリコン酸化膜の比誘電率は約３．９であるのに対し、ＳｉＯＦ膜は比誘電率を３．３程度まで低減させることが可能であり、配線間容量の低減に有効である。しかし、比誘電率を３．３よりも小さくすることは、膜の安定性の面から実用は極めて困難である。

それに対して、ＳＯＧ膜や有機樹脂膜は、膜中に空孔を導入することにより比誘電率を２．０程度まで下げることが可能とされ、現在盛んに検討が進められている（例えば、特許文献１参照）。

空孔を有する低誘電率膜、特にシロキサン材料に電子線を照射しつつ焼成することにより材料特性の改善・向上がみられることが本発明者の発明から分かっている。

電子線照射のように、熱処理では不可能なエネルギーを膜材料に与えることによって、材料の高分子の架橋反応を効果的に進めたり、また逆に熱エネルギーでは切断できない分子鎖や基を切断することができる。電子線照射を行った場合、一般的に、分子間の架橋反応と分子鎖の切断や基の分離は同時に起こる。どちらがどのような割合で起こるかは、材料分子の種類に依存する。さらに電子線照射と熱処理を組み合わせることにより、分子鎖の切断や基の分離が起こった場合にも、切断点が新たな架橋点となりさらに架橋が進む。

以上のように、電子線照射を用いることで、熱処理のみでは実現できないような膜材料の分子間の架橋反応や分子鎖の切断や基の分離を行うことができる。

特開２００２−０２６１２１号公報

上述のように、空孔を有する絶縁膜にビアホール（上層配線と下層配線を電気的に接続するためのコンタクトホール）を形成するとき、絶縁膜が膜中に空孔を有するため、空孔がビアホール側壁に露出し、側壁の表面が荒れるという問題があった。
この問題から、ビアホール内のバリアメタルの被覆性劣化やバリアメタルに含まれる金属の絶縁膜への染み込みが起こり、半導体装置の信頼性を低下させるおそれがある。

これらの問題を回避するため、従来はバリアメタル層形成の前処理として、アルゴンを用いた逆スパッタリングによりビアホール側壁を平坦化していた。しかし、アルゴンの逆スパッタリングでは、下層配線からビアホール側壁へ銅が付着したり、ビアホール上部開口部が片落ちする等の問題が新たに生じてしまう。

以上のように、空孔を有する絶縁膜にビアホールを形成するとき、ビアホール側壁の荒れにより、半導体装置の信頼性を低下させてしまうという課題があった。

本発明は、上記課題を解決するためになされたもので、低誘電率膜を用いた半導体装置のビアプラグ形成において、配線間容量を低く抑え、配線形成工程の高歩留まりを維持した、優れた半導体装置の製造方法を提供することを目的とする。

本発明に係る半導体装置の製造方法は、半導体基板上に低誘電率膜を形成する工程と、前記低誘電率膜の上にレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記低誘電率膜を選択的にエッチングして前記低誘電率膜にビアホールを形成する工程と、前記ビアホールの内部にビアプラグを形成する工程とを有する半導体装置の製造方法であって、前記ビアホール形成工程と前記ビアプラグ形成工程との間に、少なくとも、前記ビアホールの側壁に電子線を照射する工程を含むことを特徴とする。
本発明のその他の特徴については、以下において詳細に説明する。

本発明によれば、低誘電率膜を用いた半導体装置のビアプラグ形成において、配線間容量を低く抑え、配線形成工程の高歩留まりを維持した、優れた半導体装置の製造方法を得ることができる。

実施の形態１．
図１〜８は、本発明の実施の形態１による半導体装置の製造方法を、半導体装置の断面により、順を追って説明する工程説明図である。

まず、図示しないが、半導体基板上にＭＩＳ（Metal Insulator Semiconductor）型トランジスタ等、必要な素子を形成する。

次に、図１に示すように、半導体基板１の主面上に、シリコン窒化膜からなる下層ストッパー膜２をＬＰＣＶＤにより５０ｎｍ程度形成する。
さらに、下層ストッパー膜２の上に、シリコン酸化膜からなる下層絶縁膜３を常圧ＣＶＤで２００〜３００ｎｍ程度形成する。

次に、下層絶縁膜３の上にレジストパターン（図示しない）をリソグラフィにより形成し、これをマスクとしてシリコン酸化膜３をドライエッチングし、図２に示すように下層配線溝４を形成する。

次に、図示しないが、下層配線溝４（図２参照）の内面に、ＴａＮ、あるいはＴｉＮからなる下層バリアメタル膜をＣＶＤ法または原子化学気相成長法（Atomic Layer Deposition；以下、ＡＬＤ法と称する）により２０ｎｍ程度の膜厚で形成する。このとき、下層配線溝４（図２参照）の内面に形成した下層バリアメタル膜も溝を残している。
さらに、下層バリアメタル膜で形成した溝の内面に、５００ｎｍ程度の膜厚の銅膜を埋め込む。

次に、下層配線溝４（図２参照）の外部に形成した下層バリアメタル膜および銅膜を化学機械研磨（Chemical Mechanical Polishing；以下ＣＭＰと称する）により除去し、図３に示すように、下層バリアメタル５および下層銅配線６を形成する。

次に、図４に示すように、下層絶縁膜３、下層バリアメタル５、および下層銅配線６の上に、シリコン窒化膜からなるビアホールストッパー膜７をプラズマＣＶＤにより３０ｎｍ程度形成する。

さらに、ビアホールストッパー膜７の上に、有機シロキサン膜からなるビアホール絶縁膜８をスピンコート法により５００〜１０００ｎｍの膜厚で形成する。
ここで、配線間容量は絶縁膜の比誘電率に比例するので、配線間容量を小さくするためには、ビアホール絶縁膜８の比誘電率は小さい方が望ましい。有機シロキサン膜とはメチル基（ＣＨ_３基）を含んだ有機シリコン酸化膜であり、シリコン酸化膜（ＳｉＯ_２膜）よりも比誘電率の小さい低誘電率膜である。
そこで、有機シロキサン膜からなるビアホール絶縁膜８の比誘電率を水銀プローブ法を用いて測定したところ、比誘電率は約２．２であった。ＳｉＯ_２膜は約３．９であり、他の低誘電率膜であるＳｉＯＦ膜の比誘電率が約３．３であることから、十分に低い比誘電率が得られたと考えられる。

有機シロキサン膜について、さらに詳細に説明する。有機シロキサン膜の分子は、シリコン（Ｓｉ）原子、酸素（Ｏ）原子、炭素（Ｃ）原子、および水素（Ｈ）原子からなり、これらの原子がＳｉ−ＯおよびＳｉ−ＣＨ_３の結合により構成されている。シリコン酸化膜（ＳｉＯ_２膜）の分子は、Ｓｉ−Ｏ結合のみで構成されているのに対し、有機シロキサン膜は、ＳｉＯ_２膜のＳｉ−Ｏ結合のＯ原子の一部をＣＨ_３基により置換した構造となっている。
Ｓｉ-ＣＨ_３の結合距離は、Ｓｉ−Ｏの結合距離と比較して大きく、分子構造内に隙間が生じるため、有機シロキサン膜は多孔質（ポーラス）となり、空孔を有している。
。
絶縁膜中に空孔が存在すると、さらに比誘電率が小さくなるので、上記のようにビアホール絶縁膜の中に空孔を有するように形成することにより、さらに低い比誘電率を得ることができる。

次に、図５に示すように、レジストパターン９をリソグラフィにより形成し、これをマスクとしてドライエッチングを行い、ビアホール１０を形成する。このとき、ビアホール１０の側壁には、空孔を有する低誘電率絶縁膜であるビアホール絶縁膜８が露出しており、さらに、ビアホール１０の底部には、下層銅配線６の表面が露出している。

次に、図示しないが、Ｏ_２プラズマ、Ｈ_２Ｏプラズマ、あるいは紫外線およびオゾン照射によるアッシング処理（灰化処理）を行い、レジストパターン９を除去する。

次に、図示しないが、ビアホール１０内部のエッチング残留物を除去するため、エチレンジアミン等の有機アルカリ系の剥離液を用いて、ビアホール１０を洗浄する。

次に、図６に示すように、ビアホール絶縁膜８の表面およびビアホール１０の側壁に、電子線１１を照射する。
ここで、電子線の照射を行う目的は、ビアホール１０の側壁の荒れを小さくすることである。以下、電子線の照射を行う工程について、詳細に説明する。

まず、図示しないが、電子線を照射するときの半導体基板の温度が１００℃〜４００℃の範囲内、好ましくは２００℃程度になるように、半導体基板を載置するホットプレートの温度を調節する。

上記のように温度を調節する理由は、電子線を照射するときの半導体基板の温度が１００℃未満のときは、ビアホールの側壁の荒れの改善効果が小さく、また４００℃より大きいときは、装置への負荷が大きくなり、１００℃〜４００℃の範囲の温度が適切であるからである。

次に、図示しないが、ホットプレート上に半導体基板１を載置し、半導体基板１の温度が約２００℃となるように設定し、下層銅配線６およびビアホール絶縁膜８が酸化されないように、酸素濃度が０．０５％以下の窒素ガス減圧雰囲気下に配置する。

このとき、減圧雰囲気として窒素ガスを用いるようにしたが、これに置き換えて、ヘリウム、ネオン、アルゴン等の希ガスや、窒素ガスと希ガスの混合ガスを用いるようにしても良い。

次に、半導体基板１の表面に、単位面積当たりの照射量が１００〜５００μＣ／ｃｍ^２の範囲となるように、好ましくは３００μＣ／ｃｍ^２程度となるように電子線１１を照射する。

上記のように電子線を照射する理由は、単位面積当たりの照射量が１００μＣ／ｃｍ^２未満のときは、ビアホール側壁の荒れの改善効果が十分でなく、５００μＣ／ｃｍ^２より大きいときは装置への負荷が大きくなり、１００〜５００μＣ／ｃｍ^２の範囲の照射量が適切であるからである。

また、半導体基板１を載置したホットプレートを半導体基板主面の法線方向を回転軸として一定速度で回転させ、ビアホールの径および深さを考慮してビアホール側壁全体に電子線が照射されるように、５°〜１０°程度の範囲で入射角度を適宜調節する。

また、電子線の照射時間は、３分ないし５分が適切である。以上のようにして、ビアホール１０の側壁に、電子線の照射を行う。

次に、図７に示すように、ビアホール１０（図５参照）の内面に、ＴａＮ、あるいはＴｉＮからなるビアホールバリアメタル膜１２をＣＶＤ法またはＡＬＤ法により２０ｎｍ程度の膜厚で形成する。このとき、ビアホール１０（図５参照）の内面に形成したビアホールバリアメタル膜１２は溝を残している。
さらに、ビアホールバリアメタル膜１２で形成した溝の内面に、５００ｎｍ程度の膜厚の銅膜１３を埋め込む。

次に、図８に示すように、ビアホール１０（図５参照）の外部に形成したビアホールバリアメタル膜１２および銅膜１３（図７参照）をＣＭＰにより除去し、ビアホールバリアメタル１２ａ及びビアプラグ１３ａを形成する。
なお、ここで、ビアホールバリアメタル膜１２を形成する工程から、ビアプラグ１３ａを形成するまでの工程を、ビアプラグを形成する工程と称することにする。

次に、図９に示すように、ビアホール絶縁膜８、ビアホールバリアメタル１２、及びビアプラグ１３ａの上に、上層絶縁膜１４、上層バリアメタル１５、上層銅配線１６をリソグラフィ、エッチング、ＣＶＤ（またはＡＬＤ）、ＣＭＰ等を用いて形成する。さらに、上層バリアメタル１５、上層銅配線１６の上に、上層キャップ膜１７を形成する。

この後、図示しないが、特にロジックＩＣなど多層配線を用いるデバイスにおいては、上層銅配線１６の上に、さらにビアおよび配線層などを必要に応じて形成する。

ここで、ビアホール１０の側壁の荒れに対する改善効果を確認するため、電子線を照射した後のビアホール絶縁膜について、以下の確認を行った。比較のため、電子線を照射しないサンプルも同時に確認した。

ビア側壁の荒れの改善効果については、絶縁膜中の平均空孔径、表面粗さ、および断面形状について比較を行うことにより評価した。

まず、電子線を照射した膜と、照射しない膜について、平均空孔径をＸ線小角散乱法を用いて確認した結果、電子線を照射した膜の方が平均空孔径が小さいことが分かった。
次に、両者の膜の表面粗さをＡＦＭ（Atomic Force Microscope；原子間力顕微鏡）により測定した結果、電子線を照射した膜の方が表面粗さが小さくなっており、表面モホロジーが良好になっていることが分かった。

さらに、ビアホール１０（図５参照）内にビアホールバリアメタル（ＴａＮまたはＴｉＮ）を形成後、両者のビアホールの側壁の断面をＴＥＭ（Transmission Electron Microscope；透過型電子顕微鏡）により観察したところ、電子線を照射しないサンプルでは、ビアホールバリアメタルに含まれる金属（ＴａまたはＴｉ）の絶縁膜への染み込みが観察されたのに対し、電子線を照射したサンプルでは、上記の染み込みは観察されなかった。

以上の結果より、ビアホール形成後、ビアホールの側壁に電子線照射を行うことにより、ビアホールの側壁に露出したビアホール絶縁膜の空孔が微細化もしくは消失したことにより、ビアホールバリアメタルに含まれる金属（ＴａまたはＴｉ）がビアホール絶縁膜中へ拡散するのを抑制したと考えられる。従って、ビアホール側壁の荒れに対する改善効果を確認できた。

以上より、電子線の照射がビアホール側壁の荒れを改善することを確認できた。
ビアホール側壁の荒れを改善することにより、近接したビアプラグ間のショートに起因するビアプラグ間のショートを抑制することができる。また、ビアホールバリアメタルの被覆性不良によるビアプラグの抵抗上昇を抑制することができる。

以上説明したように、この実施の形態では、半導体基板上に空孔を有する有機シリコン酸化膜からなる低誘電率膜を形成し、前記低誘電率膜の上に形成したレジストパターンをマスクとして選択的にエッチングを行い、前記低誘電率膜にビアホールを形成した。
さらに、ビアホールの側壁に電子線を照射したのち、ビアホール内部にビアプラグを形成するようにした。
このとき、ビアホールを形成後、ビアプラグを形成する工程との間に、レジストパターンを灰化する工程と、ビアホールを洗浄する工程と、ビアホールの側壁に電子線を照射する工程を順に行うようにした。

換言すれば、この実施の形態における半導体装置の製造方法は、半導体基板上に低誘電率膜を形成する工程と、前記低誘電率膜の上にレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記低誘電率膜を選択的にエッチングして前記低誘電率膜にビアホールを形成する工程と、前記ビアホールの内部にビアプラグを形成する工程とを有する半導体装置の製造方法であって、前記ビアホール形成工程と前記ビアプラグ形成工程との間に、前記レジストパターンを灰化する工程と、前記ビアホールを洗浄する工程と、前記ビアホールの側壁に電子線を照射する工程と、前記ビアホールを金属膜で埋め込む工程を順に行うようにしたものである。

このようにビアホールの側壁に電子線を照射することにより、ビアホールの側壁に露出したビアホール絶縁膜の空孔が微細化もしくは消失するので、ビアホールバリアメタルに含まれる金属のビアホール絶縁膜への染み込みを抑制できる。従って、ビアプラグからの金属の染み込みによるビアプラグ間のショートを抑制することができる。さらに、ビアホールバリアメタルの被覆性劣化による、ビアプラグの抵抗上昇を抑制することができる。

以上のように、空孔を有する低誘電率膜を用いた半導体装置のビアプラグ形成において、ビアホール側壁の荒れを改善することにより、ビアプラグ間のショートやビアプラグの抵抗上昇を抑制することができるので、配線間容量を低く抑え、配線工程の高歩留まりを維持した、優れた半導体装置の製造方法を得ることができる。

実施の形態２．
本発明の実施の形態２による半導体装置の製造方法について、実施の形態１における図１〜図９を援用して説明する。

半導体基板上に下層ストッパー膜を形成する工程から、ビアホールを形成するまでの工程（図１〜図５までに相当する工程）を実施の形態１と同一の条件により形成する。

次に、図示しないが、Ｏ_２プラズマ、Ｈ_２Ｏプラズマ、あるいは紫外線およびオゾン照射によるアッシング処理（灰化処理）を行い、レジストパターン９を除去する。

次に、図６に示すように、ビアホール絶縁膜８の表面およびビアホール１０の側壁に、実施の形態１と同様に、電子線１１を照射する。処理条件は同一であるため、詳細な説明は省略する。

次に、図示しないが、ビアホール１０内部のエッチング残留物を除去するため、エチレンジアミン等の有機アルカリ系の剥離液を用いて、ビアホール１０を洗浄する。

このとき、実施の形態１においては、ビアホール絶縁膜８の表面およびビアホール１０の側壁に電子線１１（図６参照）を照射する工程を、ビアホール１０を洗浄する工程の後に行った。しかし、この実施の形態においては、電子線１１を照射する工程をビアホール１０を洗浄する工程の前に行うようにしたので、ビアホール１０内部のエッチング残留物は、ほとんどが電子線照射により除去されている。従って、ビアホール１０を洗浄する工程の処理時間を短くすることが可能である。

この後、実施の形態１と同様に、図８に示すようにビアホール１０（図５参照）の内面にビアホールバリアメタル１２ａおよびビアプラグ１３ａを形成し、さらに図９に示すように、上層絶縁膜１４、上層バリアメタル１５、上層銅配線１６、上層キャップ膜１７を形成する。これらの工程は実施の形態１と同様であるので、詳細な説明は省略する。

なお、この実施の形態では、ビアホール絶縁膜８の表面およびビアホール１０の側壁に電子線を照射する工程を、アッシング処理の後に行うようにしたが、これらの工程順を入れ替えて、アッシングを行う工程の前に行うようにしても良い。
この場合、図１０に示すように、電子線照射時にはビアホール絶縁膜８の上にレジストパターン９が残っているので、電子線はレジストパターン９の表面およびビアホール１０（図５参照）の側壁に照射される。

この場合においても、ビアホール１０内部のエッチング残留物は、ほとんどが電子線照射により除去されているので、ビアホール１０を洗浄する工程の処理時間を短くすることが可能である。

以上説明したように、この実施の形態では、半導体基板上に空孔を有する有機シリコン酸化膜からなる低誘電率膜を形成し、前記低誘電率膜の上に形成したレジストパターンをマスクとして選択的にエッチングを行い、前記低誘電率膜にビアホールを形成した。
さらに、ビアホールの側壁に電子線を照射したのち、ビアホール内部にビアプラグを形成するようにした。
このとき、ビアホールを形成後、ビアプラグを形成する工程との間に、レジストパターンを灰化する工程と、ビアホールを洗浄する工程と、ビアホールの側壁に電子線を照射する工程を順に行うようにした。
または、ビアホールを形成後、ビアプラグを形成する工程との間に、ビアホールの側壁に電子線を照射する工程と、レジストパターンを灰化する工程と、ビアホールを洗浄する工程とを順に行うようにした。

換言すれば、この実施の形態における半導体装置の製造方法は、半導体基板上に低誘電率膜を形成する工程と、前記低誘電率膜の上にレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記低誘電率膜を選択的にエッチングして前記低誘電率膜にビアホールを形成する工程と、前記ビアホールの内部にビアプラグを形成する工程とを有する半導体装置の製造方法であって、前記ビアホール形成工程と前記ビアプラグ形成工程との間に、前記レジストパターンを灰化する工程と、前記ビアホールの側壁に電子線を照射する工程と、前記ビアホールを洗浄する工程と、前記ビアホールを金属膜で埋め込む工程を順に行うようにしたものである。
または、前記ビアホール形成工程と前記ビアプラグ形成工程との間に、前記ビアホールの側壁に電子線を照射する工程と、前記レジストパターンを灰化する工程と、前記ビアホールを洗浄する工程と、前記ビアホールを金属膜で埋め込む工程を順に行うようにしたものである。

このようにビアホールの側壁に電子線を照射することにより、ビアホールの側壁に露出したビアホール絶縁膜の空孔が微細化もしくは消失するので、ビアホールバリアメタルに含まれる金属のビアホール絶縁膜への染み込みを抑制できる。従って、ビアプラグからの金属の染み込みによるビアプラグ間のショートを抑制することができる。さらに、ビアホールバリアメタルの被覆性劣化による、ビアプラグの抵抗上昇を抑制することができる。
また、電子線を照射する工程を、ビアホールを洗浄する工程よりも前に行うことにより、ビアホール内部のエッチング残留物はほぼ除去されているので、ビアホールを洗浄する処理時間を短くすることが可能である。

以上のように、空孔を有する低誘電率膜を用いた半導体装置のビアプラグ形成において、ビアホール側壁の荒れを改善することにより、ビアプラグ間のショートやビアプラグの抵抗上昇を抑制することができるので、配線間容量を低く抑え、配線工程の高歩留まりを維持した、優れた半導体装置の製造方法を得ることができる。
また、この実施の形態では、ビアホール内部を洗浄する時間を短くすることができるので、スループットを向上させることが可能である。

以上説明したように、本発明に係る半導体装置の製造方法によれば、低誘電率膜にビアホールを形成する工程と、ビアホールの内部にビアプラグを形成する工程との間に、ビアホールの側壁に電子線を照射することにより、ビアホールの側壁に露出したビアホール絶縁膜の空孔を微細化もしくは消失させることができる。

本発明の実施の形態１の半導体装置の製造方法を示す断面図。 本発明の実施の形態１の半導体装置の製造方法を示す断面図。 本発明の実施の形態１の半導体装置の製造方法を示す断面図。 本発明の実施の形態１の半導体装置の製造方法を示す断面図。 本発明の実施の形態１の半導体装置の製造方法を示す断面図。 本発明の実施の形態１の半導体装置の製造方法を示す断面図。 本発明の実施の形態１の半導体装置の製造方法を示す断面図。 本発明の実施の形態１の半導体装置の製造方法を示す断面図。 本発明の実施の形態１の半導体装置の製造方法を示す断面図。 本発明の実施の形態２の半導体装置の製造方法を示す断面図。

符号の説明

１ 半導体基板、２ 下層ストッパー膜、３ 下層絶縁膜（シリコン酸化膜）、４ 下層配線溝、５ 下層バリアメタル、 ６ 下層銅配線、７ ビアホールストッパー膜、８ ビアホール絶縁膜（低誘電率膜）、９ レジストパターン、１０ ビアホール、１１ 電子線、１２ａ ビアホールバリアメタル、１３ａ ビアプラグ、１４ 上層絶縁膜、１５ 上層バリアメタル、１６ 上層銅配線、１７ 上層キャップ膜。

Claims (10)

1. 半導体基板上に低誘電率膜を形成する工程と、
   前記低誘電率膜の上にレジストパターンを形成する工程と、
   前記レジストパターンをマスクとして前記低誘電率膜を選択的にエッチングして前記低誘電率膜にビアホールを形成する工程と、
   前記ビアホールの内部にビアプラグを形成する工程とを有する半導体装置の製造方法であって、
   前記ビアホール形成工程と前記ビアプラグ形成工程との間に、少なくとも、前記ビアホールの側壁に電子線を照射する工程を含むことを特徴とする半導体装置の製造方法。
2. 前記低誘電率膜は、有機シリコン酸化膜からなることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記低誘電率膜は、空孔を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記ビアホール形成工程と前記ビアプラグ形成工程との間に、前記レジストパターンを灰化する工程と、前記ビアホールを洗浄する工程と、前記ビアホールの側壁に電子線を照射する工程とを順に行うことを特徴とする請求項１〜３に記載の半導体装置の製造方法。
5. 前記ビアホール形成工程と前記ビアプラグ形成工程との間に、前記レジストパターンを灰化する工程と、前記ビアホールの側壁に電子線を照射する工程と、前記ビアホールを洗浄する工程とを順に行うことを特徴とする請求項１〜３に記載の半導体装置の製造方法。
6. 前記ビアホール形成工程と前記ビアプラグ形成工程との間に、前記ビアホールの側壁に電子線を照射する工程と、前記レジストパターンを灰化する工程と、前記ビアホールを洗浄する工程とを順に行うことを特徴とする請求項１〜３に記載の半導体装置の製造方法。
7. 前記ビアホールの側壁に電子線を照射する工程において、前記半導体基板の温度が１００℃以上４００℃以下の範囲となるようにして行うことを特徴とする請求項１〜６に記載の半導体装置の製造方法。
8. 前記ビアホールの側壁に電子線を照射する工程において、前記電子線の照射量を１００μＣ／ｃｍ^２以上５００μＣ／ｃｍ^２以下の範囲で行うことを特徴とする請求項１〜７に記載の半導体装置の製造方法。
9. 前記ビアホールの側壁に電子線を照射する工程において、酸素濃度が０．０５％以下の減圧雰囲気中で行うことを特徴とする請求項１〜８に記載の半導体装置の製造方法。
10. 前記減圧雰囲気は、窒素ガス、希ガス、または窒素ガスと希ガスの混合ガスであることを特徴とする請求項９に記載の半導体装置の製造方法。

Images