JP2005217292A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2005217292A JP2005217292A JP2004024036A JP2004024036A JP2005217292A JP 2005217292 A JP2005217292 A JP 2005217292A JP 2004024036 A JP2004024036 A JP 2004024036A JP 2004024036 A JP2004024036 A JP 2004024036A JP 2005217292 A JP2005217292 A JP 2005217292A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- etching
- fluorine
- dielectric constant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】 多孔質絶縁膜を有する半導体装置の製造方法において、多孔質絶縁膜の中に形成するトレンチやコンタクトホールの側壁にボイド(空洞)が発生しないようにする。
【解決手段】 多孔質低誘電率膜3aを含む層間絶縁膜5をエッチングしてコンタクトホール7aを形成するとき、フッ素系ガスを用いるため、フッ素Aがコンタクトホール7aの側壁3b付近の多孔質低誘電率膜3aの膜中に残留する。フッ素が残留すると、その後の洗浄工程の水洗などによりフッ素が水に溶解してフッ酸となり、多孔質低誘電率膜3aをエッチングし、その後の工程でボイドが発生してしまう。そこで、残留フッ素Aを除去するため、コンタクトホール7aを形成後、半導体基板1の上から水素ラジカルBを照射する。すると、フッ素Aが気体のフッ酸Cに置換され、多孔質低誘電率膜3aをエッチングすることなくフッ素Aを除去することができる。
【選択図】 図1
【解決手段】 多孔質低誘電率膜3aを含む層間絶縁膜5をエッチングしてコンタクトホール7aを形成するとき、フッ素系ガスを用いるため、フッ素Aがコンタクトホール7aの側壁3b付近の多孔質低誘電率膜3aの膜中に残留する。フッ素が残留すると、その後の洗浄工程の水洗などによりフッ素が水に溶解してフッ酸となり、多孔質低誘電率膜3aをエッチングし、その後の工程でボイドが発生してしまう。そこで、残留フッ素Aを除去するため、コンタクトホール7aを形成後、半導体基板1の上から水素ラジカルBを照射する。すると、フッ素Aが気体のフッ酸Cに置換され、多孔質低誘電率膜3aをエッチングすることなくフッ素Aを除去することができる。
【選択図】 図1
Description
本発明は、半導体装置の製造方法に関するものであり、特に多孔質絶縁膜を有する半導体装置の製造方法に関する。
半導体集積回路における金属配線は、配線ピッチの縮小に伴う配線抵抗の上昇と配線間の寄生容量増大により、信号遅延が深刻な問題となっている。この問題を解決するため、配線材料に銅を、層間絶縁膜に低誘電率膜(Low−k膜)を用いる技術が必要不可欠になっている。低誘電率膜の代表的なものとして、膜中に空孔を導入した多孔質低誘電率膜が知られている。
この金属配線形成方法は、低誘電率膜を選択的にエッチングしてトレンチまたはコンタクトホールを形成し、銅膜などの金属膜を埋め込んだ後、トレンチまたはコンタクトホールの外部に形成した金属膜を、化学機械研磨(Chemical Mechanical Polishing;CMP)で除去することにより形成する、いわゆるダマシン法が主流になっている。
図3(a)〜(e)は、多孔質低誘電率膜を有する半導体装置の、従来の製造方法を半導体装置の断面により順を追って説明する工程説明図である。
まず、図3(a)に示すように、半導体基板1の上に、エッチングのストッパー膜として、SiC膜からなる第一絶縁膜2を形成後、多孔質低誘電率膜である、メチルシルセスキオキサン(Methyl Silses Quioxane;MSQ)からなる第二絶縁膜3を形成する。ここで、MSQは、メチル基およびシリコンを含む有機系の絶縁膜である。
次に、第二絶縁膜3の上に、シリコン酸化膜からなる第三絶縁膜4を形成し、さらに、第三絶縁膜4の上にレジストパターン6を形成する。
まず、図3(a)に示すように、半導体基板1の上に、エッチングのストッパー膜として、SiC膜からなる第一絶縁膜2を形成後、多孔質低誘電率膜である、メチルシルセスキオキサン(Methyl Silses Quioxane;MSQ)からなる第二絶縁膜3を形成する。ここで、MSQは、メチル基およびシリコンを含む有機系の絶縁膜である。
次に、第二絶縁膜3の上に、シリコン酸化膜からなる第三絶縁膜4を形成し、さらに、第三絶縁膜4の上にレジストパターン6を形成する。
次に、図3(b)に示すように、レジストパターン6をマスクとして、フッ素系ガスを用いたドライエッチングにより第三絶縁膜4、第二絶縁膜3(図3(a)参照)をエッチングして、コンタクトホール7を形成する。このとき、フッ素系ガスを用いてエッチングを行ったので、コンタクトホール7の側壁3b付近の第二絶縁膜3aの膜中にフッ素Aが残留している。
次に、図3(c)に示すように、レジストパターン6(図3(b)参照)を除去し、図3(d)に示すように、第三絶縁膜4aをマスクとして第一絶縁膜2(図3(c)参照)をエッチングし、コンタクトホール7aを形成する。
次に、図3(c)に示すように、レジストパターン6(図3(b)参照)を除去し、図3(d)に示すように、第三絶縁膜4aをマスクとして第一絶縁膜2(図3(c)参照)をエッチングし、コンタクトホール7aを形成する。
次に、コンタクトホール7aの内部に残留した反応生成物を除去するため、アミン系洗浄液などで洗浄した後、薬液残留分や除去物を水洗する。
このとき、洗浄液中に含まれる水や、水洗で使用される水が、コンタクトホール7aの側壁3bから第二絶縁膜3aの膜中に浸入し、フッ素Aを溶解してフッ酸を形成する。
すると、このフッ酸が側壁3b付近の第二絶縁膜3aエッチングし、その後の工程において、図3(e)に示すように、ボイド(空洞)Dが発生する。
このとき、洗浄液中に含まれる水や、水洗で使用される水が、コンタクトホール7aの側壁3bから第二絶縁膜3aの膜中に浸入し、フッ素Aを溶解してフッ酸を形成する。
すると、このフッ酸が側壁3b付近の第二絶縁膜3aエッチングし、その後の工程において、図3(e)に示すように、ボイド(空洞)Dが発生する。
このように、コンタクトホール7aの側壁3b付近にボイドDが発生すると、配線の電気特性や絶縁膜の機械的強度を著しく劣化させてしまうおそれがある(例えば、特許文献1参照)。
特開2001−168193号公報
上述のように、多孔質低誘電率膜を有する半導体装置の製造方法において、多孔質低誘電率膜をフッ素を用いたガスを用いて選択的にエッチングしてトレンチやコンタクトホールを形成するとき、エッチングにより絶縁膜中に残留するフッ素が、その後の洗浄工程による水に溶解してフッ酸を形成し、トレンチまたはコンタクトホールの側壁付近の多孔質低誘電率膜をエッチングし、その後の工程でボイドを発生させ、配線の電気特性や絶縁膜としての機械的強度を劣化させてしまうという課題があった。
本発明は、上記課題を解決するためになされたもので、多孔質低誘電率膜を有する半導体装置の製造方法において、多孔質低誘電率膜を選択的にエッチングしてトレンチやコンタクトホールを形成するとき、エッチング後の洗浄工程において、トレンチやコンタクトホールの側壁付近の多孔質低誘電率膜のエッチングを防止し、その後の工程でボイドが発生することを抑制した、優れた半導体装置の製造方法を提供することを目的とする。
本発明に係る半導体装置の製造方法は、基板上に多孔質絶縁膜を形成する工程と、前記多孔質絶縁膜の上にレジストパターンを形成する工程と、前記レジストパターンを介して、前記多孔質絶縁膜をフッ素を含むガスを用いて選択的にエッチングし、前記多孔質絶縁膜の中にトレンチ又はコンタクトホールを形成するエッチング工程とを備え、前記エッチング工程の後に、前記基板上に水素ラジカルを照射する、水素ラジカル処理を行うことを特徴とする。
また、本発明に係る別の半導体装置の製造方法は、基板上に多孔質絶縁膜を形成する工程と、前記多孔質絶縁膜の上にハードマスクを形成する工程と、前記ハードマスクを介して、前記多孔質絶縁膜をフッ素を含むガスを用いて選択的にエッチングし、前記多孔質絶縁膜の中にトレンチ又はコンタクトホールを形成するエッチング工程とを備え、前記エッチング工程の後に、前記基板上に水素ラジカルを照射する、水素ラジカル処理を行うことを特徴とする。
本発明のその他の特徴については、以下において詳細に説明する。
本発明のその他の特徴については、以下において詳細に説明する。
本発明によれば、多孔質低誘電率膜を有する半導体装置の製造方法において、多孔質低誘電率膜を選択的にエッチングしてトレンチやコンタクトホールを形成するとき、エッチング後の洗浄工程において、トレンチやコンタクトホールの側壁付近の多孔質低誘電率膜のエッチングを防止し、その後の工程でボイドが発生することを抑制した、優れた半導体装置の製造方法を得ることができる。
実施の形態1.
図1(a)〜(j)は、本発明の実施の形態1による半導体装置の製造方法を、半導体装置の断面により順を追って説明する工程説明図である。
図1(a)〜(j)は、本発明の実施の形態1による半導体装置の製造方法を、半導体装置の断面により順を追って説明する工程説明図である。
まず、図1(a)に示すように、半導体基板1の主面上に、SiCからなる第一絶縁膜2をプラズマの化学気相成長(Chemical Vapor Deposition;以下、CVDと称する)法により50nm程度の膜厚で形成する。
次に、第一絶縁膜2の上に、メチルシルセスキオキサン(Methyl Silses Quioxane;以下、MSQと称する)からなる第二絶縁膜3を塗布法により300〜500nm程度の膜厚で形成する。さらに、第二絶縁膜3の上に、シリコン酸化膜からなる第三絶縁膜4をプラズマCVD法により50nm程度の膜厚で形成する。
なお、説明の便宜上、第一絶縁膜2、第二絶縁膜3、および第三絶縁膜4を全体として、層間絶縁膜5と称する。
次に、第一絶縁膜2の上に、メチルシルセスキオキサン(Methyl Silses Quioxane;以下、MSQと称する)からなる第二絶縁膜3を塗布法により300〜500nm程度の膜厚で形成する。さらに、第二絶縁膜3の上に、シリコン酸化膜からなる第三絶縁膜4をプラズマCVD法により50nm程度の膜厚で形成する。
なお、説明の便宜上、第一絶縁膜2、第二絶縁膜3、および第三絶縁膜4を全体として、層間絶縁膜5と称する。
ここで、第一絶縁膜2は、後の工程で、底部が半導体基板1の主面に達するコンタクトホールを形成するとき、エッチングのストッパー膜として用いる膜である。
また、第二絶縁膜3には、配線間の寄生容量低減のため、一般に広く用いられるシリコン酸化膜より比誘電率が低い、低誘電率膜を用いる。
さらに、第三絶縁膜4は、後の工程で、第一絶縁膜2をエッチングしてコンタクトホールを形成するとき、ハードマスクとして用いられる膜である。また、その後に形成するコンタクトホールの埋め込み配線形成において、化学機械研磨(Chemical Mechanical Polishing;以下、CMPと称する)を行う際に、第一絶縁膜2および第二絶縁膜3の剥離や亀裂を防止するための膜としても用いられる。
また、第二絶縁膜3には、配線間の寄生容量低減のため、一般に広く用いられるシリコン酸化膜より比誘電率が低い、低誘電率膜を用いる。
さらに、第三絶縁膜4は、後の工程で、第一絶縁膜2をエッチングしてコンタクトホールを形成するとき、ハードマスクとして用いられる膜である。また、その後に形成するコンタクトホールの埋め込み配線形成において、化学機械研磨(Chemical Mechanical Polishing;以下、CMPと称する)を行う際に、第一絶縁膜2および第二絶縁膜3の剥離や亀裂を防止するための膜としても用いられる。
ここで、第二絶縁膜3に用いるMSQは、膜中に空孔を有する多孔質低誘電率膜である。
MSQは、メチル基(CH3基)を含んだ有機系シリコン酸化膜であり、比誘電率がシリコン酸化膜よりも小さい低誘電率膜である。シリコン酸化膜の比誘電率が約3.9であるのに対し、ここで用いるMSQの比誘電率は約2.2であり、十分に低い値であると言える。
MSQは、メチル基(CH3基)を含んだ有機系シリコン酸化膜であり、比誘電率がシリコン酸化膜よりも小さい低誘電率膜である。シリコン酸化膜の比誘電率が約3.9であるのに対し、ここで用いるMSQの比誘電率は約2.2であり、十分に低い値であると言える。
また、MSQの分子構造について説明する。
MSQの分子は、シリコン(Si)原子、炭素(C)原子、酸素(O)原子、および水素(H)原子を含み、これらの原子がSi−OおよびSi−CH3の結合により構成されている。シリコン酸化膜(SiO2膜)の分子は、Si−O結合のみで構成されているのに対し、MSQは、SiO2膜のSi−O結合のO原子の一部をCH3基により置換した構造となっている。
Si-CH3の結合距離は、Si−Oの結合距離と比較して大きく、分子構造内に隙間が生じるため、MSQは多孔質(ポーラス)となり、空孔を有している。
MSQの分子は、シリコン(Si)原子、炭素(C)原子、酸素(O)原子、および水素(H)原子を含み、これらの原子がSi−OおよびSi−CH3の結合により構成されている。シリコン酸化膜(SiO2膜)の分子は、Si−O結合のみで構成されているのに対し、MSQは、SiO2膜のSi−O結合のO原子の一部をCH3基により置換した構造となっている。
Si-CH3の結合距離は、Si−Oの結合距離と比較して大きく、分子構造内に隙間が生じるため、MSQは多孔質(ポーラス)となり、空孔を有している。
このように、低誘電率膜は、膜中に空孔を有するように形成することにより多孔質低誘電率膜となり、より低い比誘電率を得ることができる。
すなわち、多孔質低誘電率膜を層間絶縁膜として用いることにより、配線間の寄生容量を低減することができる。
すなわち、多孔質低誘電率膜を層間絶縁膜として用いることにより、配線間の寄生容量を低減することができる。
また、一般に配線間の寄生容量を低減するためには、比誘電率は低いほど良いが、低くしすぎると絶縁膜としての機械的強度が弱くなり、剥離や亀裂が生じやすくなる。このため、低い比誘電率を得ることと、絶縁膜としての機械的強度を保つことのバランスに留意して、比誘電率が3以下の低誘電率膜を用いることが好ましい。
なお、本実施の形態では、空孔を有する多孔質低誘電率膜を塗布法により形成する例を示した。変形例として、CVD法により、比誘電率が3以下の多孔質低誘電率膜を形成するようにしても良い。
また、本実施の形態では、シリコン(Si)原子、炭素(C)原子、酸素(O)原子、および水素(H)原子を含む有機系のシリコン酸化膜である、MSQを用いる例を示した。変形例として、ポリイミド系、パリレン系などの、有機系ポリマーを多孔質低誘電率膜として用いるようにしても良い。
また、本実施の形態では、シリコン(Si)原子、炭素(C)原子、酸素(O)原子、および水素(H)原子を含む有機系のシリコン酸化膜である、MSQを用いる例を示した。変形例として、ポリイミド系、パリレン系などの、有機系ポリマーを多孔質低誘電率膜として用いるようにしても良い。
次に、図1(b)に示すように、第三絶縁膜4の上に、リソグラフィによりレジストパターン6を形成する。
次に、図1(c)に示すように、レジストパターン6をマスクとして、第三絶縁膜4(図1(b)参照)を選択的にエッチングしてハードマスク4aを形成する。引き続き、レジストパターン6をマスクとして、第二絶縁膜3(図1(b)参照)を選択的にエッチングして、エッチングのストッパー膜である第一絶縁膜2を露出させ、コンタクトホール7を形成する。
このとき、コンタクトホール7の内部において、側壁3bに第二絶縁膜3aが露出している。
このとき、コンタクトホール7の内部において、側壁3bに第二絶縁膜3aが露出している。
このとき使用するエッチング装置は、例えば、チャンバー内部に半導体基板を載置するステージおよび下部電極と、下部電極に対向する上部電極とを備え、上部電極に接続した高周波電源に60MHz、下部電極に接続した高周波電源に2MHzの高周波を印加する2周波励起平行平板型反応性イオンエッチング装置である。
ここで、第三絶縁膜4および第二絶縁膜3のエッチング条件について説明する。エッチングガスとして、フッ素を含むガスを用いる。例えば、エッチングチャンバー内にC4F8/N2/Ar=15/225/1400sccmの流量のガスを導入し、エッチングチャンバー内の圧力を10Paに保ち、上部電極に2400W、下部電極に3300Wの電力を印加してプラズマを発生させ、CF系エッチャントによりエッチングを行う。このとき、半導体基板1を載置するステージ温度を40℃に保ったままエッチングを行う。
このとき、フッ素を含むガスを用いてエッチングを行ったので、コンタクトホール7の内部にフッ素を含む反応生成物が発生する。さらに、側壁3bには第二絶縁膜3aの空孔が露出しているので、その空孔からフッ素Aが浸入して、側壁3b付近の第二絶縁膜3aの膜中に残留する。
次に、図1(d)に示すように、レジストパターン6(図1(c)参照)をアッシングにより除去する。
このとき、誘電結合型プラズマ型のアッシング装置にて処理を行う。アンモニアガスまたは水素と窒素の混合ガスを用い、処理チャンバー内の温度を23℃(室温)程度に保ち、130〜135Pa程度の圧力で処理を行う。
このとき、誘電結合型プラズマ型のアッシング装置にて処理を行う。アンモニアガスまたは水素と窒素の混合ガスを用い、処理チャンバー内の温度を23℃(室温)程度に保ち、130〜135Pa程度の圧力で処理を行う。
次に、図1(e)に示すように、ハードマスク4aをマスクとして第一絶縁膜2(図1(d)参照)をエッチングし、半導体基板1の主面を露出させ、コンタクトホール7aを形成する。
このとき使用するエッチング装置は、前述の第三絶縁膜4および第二絶縁膜3(図1(b)参照)のエッチング(図1(c)参照)で用いた装置と同一の装置である。
このとき使用するエッチング装置は、前述の第三絶縁膜4および第二絶縁膜3(図1(b)参照)のエッチング(図1(c)参照)で用いた装置と同一の装置である。
ここで、第一絶縁膜2のエッチング条件について説明する。エッチングガスとして、フッ素を含むガスを用いる。例えば、エッチングチャンバー内にCF4/N2=50/300sccmの流量のガスを導入し、エッチングチャンバー内の圧力を20Paに保ち、上部電極に1000W、下部電極に200Wの電力を印加してプラズマを発生させ、エッチングを行う。このときのエッチングにおいても、半導体基板1を載置するステージ温度を40℃に保ったままで行う。
また、第三絶縁膜4および第二絶縁膜3(図1(b)参照)のエッチング(図1(c)参照)と同様に、ここではフッ素を含むガスを用いてエッチングを行ったので、コンタクトホール7aの内部にフッ素を含む反応生成物が発生し、フッ素Aが側壁3bから第二絶縁膜3aに浸入し、側壁3b付近の膜中に残留する。
次に、側壁3b付近の第二絶縁膜3aの膜中に残留するフッ素(以下、残留フッ素と称する)Aを除去するため、図1(f)に示すように、半導体基板1の上から水素ラジカルBを照射する、水素ラジカル処理を行い、残留フッ素Aを除去する。
ここで、上述の水素ラジカル処理について詳細に説明する。
まず、水素ラジカル処理を行うチャンバーとは別のチャンバーで水素(H2)とヘリウム(He)の混合ガスにより水素ラジカルを発生させ、キャリアガスにより水素ラジカル処理を行うチャンバーへ輸送する。
次に、水素ラジカル処理を行うチャンバー内に水素ラジカルを含んだガスを導入し、例えば、チャンバー内部の圧力を130〜135Pa程度、温度を300℃程度に保ち、半導体基板1の上から水素ラジカルを240秒間照射する。
まず、水素ラジカル処理を行うチャンバーとは別のチャンバーで水素(H2)とヘリウム(He)の混合ガスにより水素ラジカルを発生させ、キャリアガスにより水素ラジカル処理を行うチャンバーへ輸送する。
次に、水素ラジカル処理を行うチャンバー内に水素ラジカルを含んだガスを導入し、例えば、チャンバー内部の圧力を130〜135Pa程度、温度を300℃程度に保ち、半導体基板1の上から水素ラジカルを240秒間照射する。
本実施の形態においては、水素ラジカル処理を行うチャンバー内部の温度を300℃程度で行う例を示した。ここでは常温〜400℃、具体的には、23℃(クリーンルーム内の温度)〜400℃の範囲の温度となるようにする。また、200℃〜400℃の範囲の温度で行うようにすることが好ましい。
上記範囲の温度にて高温で処理を行うことにより、水素ラジカルの活性が高まり、残留フッ素の置換効率が大きくなるため、短時間で処理を行うことが可能である。但し、400℃よりも高い温度で行うと、トランジスタの閾値を変化させてしまうなど、素子特性に影響を与えるおそれがあるので、素子特性に影響を与えないように留意して、200℃〜400℃の範囲の温度で行うことが好ましい。
上記範囲の温度にて高温で処理を行うことにより、水素ラジカルの活性が高まり、残留フッ素の置換効率が大きくなるため、短時間で処理を行うことが可能である。但し、400℃よりも高い温度で行うと、トランジスタの閾値を変化させてしまうなど、素子特性に影響を与えるおそれがあるので、素子特性に影響を与えないように留意して、200℃〜400℃の範囲の温度で行うことが好ましい。
また、本実施の形態においては、水素ラジカル処理を行うチャンバー内部の圧力を130〜135Pa程度で行う例を示した。ここでは、50Pa〜常圧、具体的には、50Pa〜1×105Paの範囲の圧力となるようにする。
上記範囲の圧力にて低圧で処理を行うことにより、残留フッ素除去レートが大きくなり、短時間で処理を行うことが可能である。但し、50Paよりも低い圧力で行うと、排気能力が勝り、ラジカル密度が低下して残留フッ素除去レートが低下してしまうので、50Pa〜1×105Paの範囲の圧力で行うことが好ましい。但し、圧力が50Pa未満であっても所定のラジカル密度を得られるなら、50Pa未満の圧力で行うようにしても良い。
上記範囲の圧力にて低圧で処理を行うことにより、残留フッ素除去レートが大きくなり、短時間で処理を行うことが可能である。但し、50Paよりも低い圧力で行うと、排気能力が勝り、ラジカル密度が低下して残留フッ素除去レートが低下してしまうので、50Pa〜1×105Paの範囲の圧力で行うことが好ましい。但し、圧力が50Pa未満であっても所定のラジカル密度を得られるなら、50Pa未満の圧力で行うようにしても良い。
また、本実施の形態においては、水素(H2)とヘリウム(He)の混合ガスにより水素ラジカルを生成する例を示した。ここでは、水素単独か、もしくは水素と不活性ガスとの混合ガスにより生成されるようにする。
このとき使用するガスは、水素単独であっても水素ラジカルを発生させることは可能であるが、水素濃度を爆発下限界(5%程度)より低濃度に保つ必要がある。ここで、水素を不活性ガスとの混合ガスとすることにより、水素濃度を爆発下限界よりも低濃度としながら、水素の活性状態を保つことができる。従って、水素と不活性ガスとの混合ガスとすることが好ましい。このとき使用する混合ガスに用いる不活性ガスは、He(ヘリウム)、Ne(ネオン)、Ar(アルゴン)、Kr(クリプトン)、Xe(キセノン)のうち、いずれかのガスである。
このとき使用するガスは、水素単独であっても水素ラジカルを発生させることは可能であるが、水素濃度を爆発下限界(5%程度)より低濃度に保つ必要がある。ここで、水素を不活性ガスとの混合ガスとすることにより、水素濃度を爆発下限界よりも低濃度としながら、水素の活性状態を保つことができる。従って、水素と不活性ガスとの混合ガスとすることが好ましい。このとき使用する混合ガスに用いる不活性ガスは、He(ヘリウム)、Ne(ネオン)、Ar(アルゴン)、Kr(クリプトン)、Xe(キセノン)のうち、いずれかのガスである。
このとき、照射された水素ラジカルBは、側壁3bから第二絶縁膜3aの膜中に取り込まれ、残留フッ素Aと結合し、図1(g)に示すように、第二絶縁膜をエッチングすることなく、気体のフッ酸Cとして除去される。
このように、水素ラジカルBを半導体基板1の上から照射することにより、図1(g)に示すように、残留フッ素Aが気体のフッ酸Cに置換され、多孔質の低誘電率膜である第二絶縁膜3aをエッチングすることなくフッ素Aを除去することができる。
次に、図1(h)に示すように、半導体基板1をアミン系洗浄液などで洗浄し、薬液残留分や除去物を洗浄するため水洗し、乾燥処理を行う。
このとき、前述の水素ラジカル処理により、残留フッ素A(図1(f)参照)が除去されている。従って、水洗においてフッ酸が形成されることは無いので、第二絶縁膜3のエッチングを防止することができ、その後の工程でボイドが発生することを抑制できる。
このとき、前述の水素ラジカル処理により、残留フッ素A(図1(f)参照)が除去されている。従って、水洗においてフッ酸が形成されることは無いので、第二絶縁膜3のエッチングを防止することができ、その後の工程でボイドが発生することを抑制できる。
このあと、図1(i)に示すように、コンタクトホール7aの内面および第三絶縁膜4aの上に、TiNからなるバリアメタル膜8をCVD法により30nmの膜厚で形成し、さらにバリアメタル膜8で形成した溝を埋め込むように、銅膜9を300〜500nm程度の膜厚で形成する。
次に、銅膜9の安定化のため、150〜450℃程度の窒素雰囲気または水素雰囲気中で、15分〜30分間、銅膜9をアニールする。
次に、銅膜9の安定化のため、150〜450℃程度の窒素雰囲気または水素雰囲気中で、15分〜30分間、銅膜9をアニールする。
このとき、フッ酸による第二絶縁膜3aのエッチングを防止したので、銅膜9のアニールによるボイドの発生を抑制することができる。
さらに、図1(j)に示すように、コンタクトホール7aの外部に形成したバリアメタル膜8および銅膜9(図1(i)参照)をCMPにより除去し、バリアメタル8aおよび埋め込み銅膜9aからなる埋め込み銅配線10を形成する。
なお、本実施の形態では、第二絶縁膜3aの中に、底部が半導体基板1の主面に達するコンタクトホール7aを形成する例(図1(e)参照)を示した。ここで述べたコンタクトホールとは、例えば、半導体基板主面上から見て、各辺が0.2μmの正方形あるいは、直径が0.2μmの円形状であり、底部が半導体基板主面に達する第二絶縁膜3aの中に形成した穴のことである。
これに置き換えて、例えば、半導体基板主面上から見て、短辺が0.2μm、長辺が5μmの長方形であり、底部が半導体基板の主面に達する第二絶縁膜3aの中に形成した溝、すなわちトレンチを形成するようにしても、同様の効果を有する。
これに置き換えて、例えば、半導体基板主面上から見て、短辺が0.2μm、長辺が5μmの長方形であり、底部が半導体基板の主面に達する第二絶縁膜3aの中に形成した溝、すなわちトレンチを形成するようにしても、同様の効果を有する。
また、本実施の形態では、半導体基板上に多孔質絶縁膜を形成する例として、膜中に空孔を有する多孔質絶縁膜であって、比誘電率がシリコン酸化膜よりも低い、多孔質低誘電率膜を形成する例を示した。
これに置き換えて、膜中に空孔を有する多孔質絶縁膜であって、比誘電率がシリコン酸化膜と同等、もしくは比誘電率が高いシリコンを含んだ酸化膜を用いた場合においても、トレンチまたはコンタクトホールの側壁付近の絶縁膜中の空孔にフッ素が残留すると、エッチング後に行う水を含んだ洗浄によりフッ酸が形成されると絶縁膜がエッチングされ、その後の工程でボイドが発生してしまう。
従って、本実施の形態の製造方法を適用することにより、同様の効果を発揮することができる。
これに置き換えて、膜中に空孔を有する多孔質絶縁膜であって、比誘電率がシリコン酸化膜と同等、もしくは比誘電率が高いシリコンを含んだ酸化膜を用いた場合においても、トレンチまたはコンタクトホールの側壁付近の絶縁膜中の空孔にフッ素が残留すると、エッチング後に行う水を含んだ洗浄によりフッ酸が形成されると絶縁膜がエッチングされ、その後の工程でボイドが発生してしまう。
従って、本実施の形態の製造方法を適用することにより、同様の効果を発揮することができる。
また、本実施の形態では、水素ラジカル処理を行う処理を第一絶縁膜2のエッチング(図1(e)参照)の後に行うようにしたが、水素ラジカル処理は、第二絶縁膜3aの膜中の残留フッ素Aを除去することが目的であるので、第二絶縁膜3aのエッチング(図1(d)参照)の後に行うようにしても良い。
以上説明したように、本実施の形態では図1(a)に示すように、半導体基板1の上に多孔質低誘電率膜である、第二絶縁膜3を含んだ層間絶縁膜5を形成するようにした。
次に、図1(b)に示すように、層間絶縁膜5の上にレジストパターン6を形成し、図1(c)に示すように、レジストパターン6をマスクとして第三絶縁膜4および第二絶縁膜3(図1(b)参照)をフッ素を含むガスを用いて選択的にエッチングし、図1(e)に示すように、第二絶縁膜3aの中にコンタクトホール7aを形成するようにした。
さらに、図1(f)に示すように、半導体基板1の上から水素ラジカルBを照射して、残留フッ素Aを水素ラジカルBにより気体のフッ酸Cに置換除去する、水素ラジカル処理を行うようにした。
次に、図1(b)に示すように、層間絶縁膜5の上にレジストパターン6を形成し、図1(c)に示すように、レジストパターン6をマスクとして第三絶縁膜4および第二絶縁膜3(図1(b)参照)をフッ素を含むガスを用いて選択的にエッチングし、図1(e)に示すように、第二絶縁膜3aの中にコンタクトホール7aを形成するようにした。
さらに、図1(f)に示すように、半導体基板1の上から水素ラジカルBを照射して、残留フッ素Aを水素ラジカルBにより気体のフッ酸Cに置換除去する、水素ラジカル処理を行うようにした。
このように行うことにより、多孔質低誘電率膜である第二絶縁膜3aをエッチングすることなく除去することができる。従って、その後に行う工程において、第二絶縁膜3aにボイドを発生させることなく、良好な配線形成を行うことができる。
また、図1(a)において形成した第二絶縁膜3は低誘電率膜であって、塗布法により形成された多孔質絶縁膜であり、比誘電率が3以下であるように形成したので、配線間の寄生容量を低減することができる。
また、前述の第二絶縁膜3は低誘電率膜であって、シリコン、炭素、酸素、および水素を含む有機系シリコン酸化膜を形成するようにしたので、絶縁膜中に空孔を形成することができ、さらに低い比誘電率を得ることができる。
また、前述の第二絶縁膜3は低誘電率膜であって、シリコン、炭素、酸素、および水素を含む有機系シリコン酸化膜を形成するようにしたので、絶縁膜中に空孔を形成することができ、さらに低い比誘電率を得ることができる。
また、前述の水素ラジカル処理を、23℃(常温)℃〜400℃の範囲の温度で行うことにより、素子特性に影響を与えることなく、残留フッ素を短時間で除去することが可能である。
また、前述の水素ラジカル処理を、50Pa〜1×105Paの範囲の圧力で行うことにより、ラジカル密度を低下することなく、残留フッ素を短時間で除去することが可能である。
さらに、水素ラジカルを、水素と不活性ガスとの混合ガスにより発生させることにより、水素濃度を爆発下限界より低濃度にして、水素の活性状態を保つようにすることが可能である。
また、前述の水素ラジカル処理を、50Pa〜1×105Paの範囲の圧力で行うことにより、ラジカル密度を低下することなく、残留フッ素を短時間で除去することが可能である。
さらに、水素ラジカルを、水素と不活性ガスとの混合ガスにより発生させることにより、水素濃度を爆発下限界より低濃度にして、水素の活性状態を保つようにすることが可能である。
従って、多孔質低誘電率膜を有する半導体装置の製造方法において、多孔質低誘電率膜を選択的にエッチングしてトレンチやコンタクトホールを形成するとき、エッチング後の洗浄工程において、トレンチやコンタクトホールの側壁付近の多孔質低誘電率膜のエッチングを防止し、その後の工程でボイドが発生することを抑制した、優れた半導体装置の製造方法を得ることができる。
実施の形態2.
本発明の実施の形態2による半導体装置の製造方法について、実施の形態1で用いた図1(a)〜(j)を援用して説明する。
本発明の実施の形態2による半導体装置の製造方法について、実施の形態1で用いた図1(a)〜(j)を援用して説明する。
本実施の形態においては、半導体基板1の主面に第一絶縁膜2を形成する工程から、第三絶縁膜4の上にレジストパターン6を形成するまでの工程(図1(a)および図1(b)の工程)を、実施の形態1で説明した製造方法と同一の方法により形成する。
次に、図2(a)に示すように、レジストパターン6をマスクとして、第三絶縁膜4(図1(b)参照)をエッチングしてハードマスク4aを形成し、第二絶縁膜3を露出させる。
このとき使用するエッチング装置は、実施の形態1において第三絶縁膜4および第二絶縁膜3(図1(b)参照)のエッチング(図1(c)参照)で用いた装置と同一の装置である。
エッチングは、処理チャンバー内にCF4=140sccmの流量のガスを導入し、エッチングチャンバー内の圧力を約20Paに保ち、上部電極に1500W、下部電極に800Wの電力を印加してプラズマを発生させ、CF系エッチャントにより行う。このとき、半導体基板1を載置するステージ温度を40℃に保ったままエッチングを行う。
エッチングは、処理チャンバー内にCF4=140sccmの流量のガスを導入し、エッチングチャンバー内の圧力を約20Paに保ち、上部電極に1500W、下部電極に800Wの電力を印加してプラズマを発生させ、CF系エッチャントにより行う。このとき、半導体基板1を載置するステージ温度を40℃に保ったままエッチングを行う。
次に、図2(b)に示すように、レジストパターン6(図2(a)参照)をアッシングにより除去する。このとき、誘電結合型プラズマ型のアッシング装置を用いて、実施の形態1の図1(d)において説明した方法と同様の方法により行う。
次に、図2(c)に示すように、ハードマスク4aをマスクとして、第二絶縁膜3(図2(b)参照)をエッチングして、第一絶縁膜2の表面を露出させる。
このとき使用するエッチング装置は、本実施の形態において第三絶縁膜4(図1(b)参照)のエッチング(図2(a)参照)で用いた装置と同一の装置である。また、実施の形態1における第三絶縁膜4および第二絶縁膜3(図1(b)参照)のエッチング(図1(c)参照)と同様の方法により行う。
このとき、実施の形態1と同様に、フッ素を含むガスを用いて第二絶縁膜3のエッチングを行ったので、図2(c)に示すように、フッ素Aが側壁3bから第二絶縁膜3aの中に浸入し、側壁3b付近の第二絶縁膜3aの膜中に残留する。
ここで、実施の形態1においては、図1(c)に示すように、レジストパターン6をマスクとして第二絶縁膜3(図1(b)参照)のエッチングを行うのに対し、本実施の形態においては、図2(c)に示すように、ハードマスク4aをマスクとして第二絶縁膜3のエッチングを行うようにした。
このように、シリコン酸化膜であるハードマスク4aをマスクとして第二絶縁膜3をエッチングするとき、レジストをマスクとした場合と比較すると、エッチング反応生成物が相対的に少なくなるため、エッチング生成物中に存在するフッ素も少なくなり、第二絶縁膜3aに残留するフッ素も少なくなる。従って、実施の形態1で示した水素ラジカル処理の処理時間を短縮することができる。
このように、シリコン酸化膜であるハードマスク4aをマスクとして第二絶縁膜3をエッチングするとき、レジストをマスクとした場合と比較すると、エッチング反応生成物が相対的に少なくなるため、エッチング生成物中に存在するフッ素も少なくなり、第二絶縁膜3aに残留するフッ素も少なくなる。従って、実施の形態1で示した水素ラジカル処理の処理時間を短縮することができる。
次に、図2(d)に示すように、ハードマスク4aをマスクとして第一絶縁膜2(図2(c)参照)をエッチングし、半導体基板1の主面を露出させ、コンタクトホール7aを形成する。
このとき使用する装置は、本実施形態の第二絶縁膜3(図2(b)参照)のエッチング(図2(c)参照)で用いた装置と同一の装置である。また、エッチング条件は、実施の形態1で行った第一絶縁膜2(図1(d)参照)のエッチング(図1(e)参照)と同一の条件で行う。
このとき使用する装置は、本実施形態の第二絶縁膜3(図2(b)参照)のエッチング(図2(c)参照)で用いた装置と同一の装置である。また、エッチング条件は、実施の形態1で行った第一絶縁膜2(図1(d)参照)のエッチング(図1(e)参照)と同一の条件で行う。
ここで、実施の形態1と同様に、第二絶縁膜3のエッチングにおいて、フッ素Aが側壁側壁3bから浸入し、第二絶縁膜3aの膜中に残留するため、図2(e)に示すように、実施の形態1と同様に、水素ラジカル照射を行う。
このとき行う水素ラジカル照射は、実施の形態1で用いた装置と同一の装置を用いて、実施の形態1と同様にして水素ラジカル処理を行う。また、水素ラジカル照射を行う処理時間を120秒間で行うようにする。
水素ラジカルの照射について、照射時間以外の条件については、実施の形態1と同一の条件で行うものとする。
水素ラジカルの照射について、照射時間以外の条件については、実施の形態1と同一の条件で行うものとする。
ここで、実施の形態1においては、水素ラジカル照射を240秒間行うようにしたが、本実施の形態においては120秒間行うようにした。
この理由は、前述のように、シリコン酸化膜であるハードマスク4aをマスクとして第二絶縁膜3をエッチングすることにより、レジストをマスクとした場合と比較すると、相対的にエッチング反応生成物が少なくなるため、エッチング生成物中に存在するフッ素が少なくなり、第二絶縁膜3aの膜中の残留フッ素Aも少なくなるためである。
この理由は、前述のように、シリコン酸化膜であるハードマスク4aをマスクとして第二絶縁膜3をエッチングすることにより、レジストをマスクとした場合と比較すると、相対的にエッチング反応生成物が少なくなるため、エッチング生成物中に存在するフッ素が少なくなり、第二絶縁膜3aの膜中の残留フッ素Aも少なくなるためである。
このあと、図1(i)に示すように、コンタクトホール7aの内面および第三絶縁膜4aの上に、TiNからなるバリアメタル膜8をCVD法により30nmの膜厚で形成し、さらにバリアメタル膜8で形成した溝を埋め込むように、銅膜9を300〜500nm程度の膜厚で形成する。
さらに、図1(j)に示すように、コンタクトホール7aの外部に形成したバリアメタル膜8および銅膜9(図1(i)参照)をCMPにより除去し、バリアメタル8aおよび埋め込み銅膜9aからなる埋め込み銅配線10を形成する。
さらに、図1(j)に示すように、コンタクトホール7aの外部に形成したバリアメタル膜8および銅膜9(図1(i)参照)をCMPにより除去し、バリアメタル8aおよび埋め込み銅膜9aからなる埋め込み銅配線10を形成する。
なお、本実施の形態においても、水素ラジカル処理を行う処理を第一絶縁膜2aのエッチング(図2(d)参照)の後に行うようにしたが、水素ラジカル処理は、第二絶縁膜3aの膜中の残留フッ素Aを除去することが目的であるので、第二絶縁膜3aのエッチング(図2(c)参照)の後に行うようにしても良い。
以上説明したように、本実施の形態では、図1(a)に示すように、半導体基板1の上に、多孔質低誘電率膜である、第二絶縁膜3を含んだ層間絶縁膜5を形成するようにした。
次に、図2(a)に示すように、第二絶縁膜3の上にハードマスク4aを形成し、図2(c)および(d)に示すように、ハードマスク4aをマスクとして第二絶縁膜3および第一絶縁膜2(図2(b)参照)をフッ素を含むガスを用いて選択的にエッチングし、第二絶縁膜3aの中にコンタクトホール7aを形成するようにした。
さらに、図2(e)に示すように、半導体基板1の上から水素ラジカルBを照射して、残留フッ素Aを水素ラジカルBにより気体のフッ酸Cに置換除去する、水素ラジカル処理を行うようにした。
次に、図2(a)に示すように、第二絶縁膜3の上にハードマスク4aを形成し、図2(c)および(d)に示すように、ハードマスク4aをマスクとして第二絶縁膜3および第一絶縁膜2(図2(b)参照)をフッ素を含むガスを用いて選択的にエッチングし、第二絶縁膜3aの中にコンタクトホール7aを形成するようにした。
さらに、図2(e)に示すように、半導体基板1の上から水素ラジカルBを照射して、残留フッ素Aを水素ラジカルBにより気体のフッ酸Cに置換除去する、水素ラジカル処理を行うようにした。
このように形成することにより、多孔質低誘電率膜である第二絶縁膜3aをエッチングすることなく、フッ素Aを除去することができる。
従って、その後に行う洗浄工程において第二絶縁膜3のエッチングを防止し、その後の工程でボイドを発生させることなく、良好な配線形成を行うことができる。
従って、その後に行う洗浄工程において第二絶縁膜3のエッチングを防止し、その後の工程でボイドを発生させることなく、良好な配線形成を行うことができる。
さらに、図2(c)に示すようにハードマスク4aを用いて第二絶縁膜3(図2(b)参照)のエッチングを行うようにしたので、エッチング反応生成物が相対的に少なくなるため、エッチング生成物中に存在するフッ素も少なくなり、第二絶縁膜3aに残留するフッ素も少なくなる。従って、実施の形態1で示した水素ラジカル処理の処理時間を短縮することができる。
また、前述の第二絶縁膜3は低誘電率膜であって、塗布法により形成された多孔質絶縁膜であり、比誘電率が3以下であるように形成されるようにしたので、配線間の寄生容量を低減することができる。
また、前述の第二絶縁膜3は低誘電率膜であって、シリコン、炭素、酸素、および水素を含む有機系シリコン酸化膜を形成するようにしたので、絶縁膜中に空孔を形成することができ、さらに低い比誘電率を得ることができる。
また、前述の第二絶縁膜3は低誘電率膜であって、シリコン、炭素、酸素、および水素を含む有機系シリコン酸化膜を形成するようにしたので、絶縁膜中に空孔を形成することができ、さらに低い比誘電率を得ることができる。
また、実施の形態1と同様に、前述の水素ラジカル処理を、23℃(常温)℃〜400℃の範囲の温度で行うことにより、素子特性に影響を与えることなく、残留フッ素を短時間で除去することが可能である。
また、前述の水素ラジカル処理を、50Pa〜1×105Paの範囲の圧力で行うことにより、ラジカル密度を低下することなく、残留フッ素を短時間で除去することが可能である。
さらに、水素ラジカルを、水素と不活性ガスとの混合ガスにより発生させることにより、水素濃度を爆発下限界より低濃度にして、水素の活性状態を保つようにすることが可能である。
また、前述の水素ラジカル処理を、50Pa〜1×105Paの範囲の圧力で行うことにより、ラジカル密度を低下することなく、残留フッ素を短時間で除去することが可能である。
さらに、水素ラジカルを、水素と不活性ガスとの混合ガスにより発生させることにより、水素濃度を爆発下限界より低濃度にして、水素の活性状態を保つようにすることが可能である。
また、実施の形態1では、レジストパターンをマスクとして多孔質低誘電率膜をエッチングする製造方法の例を示し、実施の形態2では、シリコン酸化膜であるハードマスクをマスクとして多孔質低誘電率膜をエッチングする例を示した。
本実施の形態でも説明したように、ハードマスクでエッチングを行った方が、エッチング後に低誘電率膜中に残留するフッ素が少なくなる。従って、水素ラジカル処理を行わないときは、ハードマスクでエッチングを行った方が、ボイドの発生は少なくなる。
しかし、長期加熱試験などの信頼性試験においては、ボイドを起点とした膜剥がれなどの不良が発生する。このためハードマスクでエッチングを行う場合においても、絶縁膜中のフッ素の除去は必要であり、本発明の製造方法による効果は大きいと考えられる。
本実施の形態でも説明したように、ハードマスクでエッチングを行った方が、エッチング後に低誘電率膜中に残留するフッ素が少なくなる。従って、水素ラジカル処理を行わないときは、ハードマスクでエッチングを行った方が、ボイドの発生は少なくなる。
しかし、長期加熱試験などの信頼性試験においては、ボイドを起点とした膜剥がれなどの不良が発生する。このためハードマスクでエッチングを行う場合においても、絶縁膜中のフッ素の除去は必要であり、本発明の製造方法による効果は大きいと考えられる。
以上より、多孔質低誘電率膜を有する半導体装置の製造方法において、多孔質低誘電率膜を選択的にエッチングしてトレンチやコンタクトホールを形成するとき、エッチング後の洗浄工程において、トレンチやコンタクトホールの側壁付近の多孔質低誘電率膜のエッチングを防止し、その後の工程でボイドが発生することを抑制した、優れた半導体装置の製造方法を得ることができる。
1 半導体基板、2 第一絶縁膜(SiC膜)、3 第二絶縁膜(多孔質低誘電率膜)、4 第三絶縁膜(SiO2膜)、5 層間絶縁膜、7a コンタクトホール、8a バリアメタル、9a 埋め込み銅膜、10 埋め込み配線、A 残留フッ素、B 水素ラジカル、C 気体のフッ酸、D ボイド(空洞)。
Claims (7)
- 基板上に多孔質絶縁膜を形成する工程と、
前記多孔質絶縁膜の上にレジストパターンを形成する工程と、
前記レジストパターンを介して、前記多孔質絶縁膜をフッ素を含むガスを用いて選択的にエッチングし、前記多孔質絶縁膜の中にトレンチ又はコンタクトホールを形成するエッチング工程とを備え、
前記エッチング工程の後に、前記基板上に水素ラジカルを照射する、水素ラジカル処理を行うことを特徴とする半導体装置の製造方法。 - 基板上に多孔質絶縁膜を形成する工程と、
前記多孔質絶縁膜の上にハードマスクを形成する工程と、
前記ハードマスクを介して、前記多孔質絶縁膜をフッ素を含むガスを用いて選択的にエッチングし、前記多孔質絶縁膜の中にトレンチ又はコンタクトホールを形成するエッチング工程とを備え、
前記エッチング工程の後に、前記基板上に水素ラジカルを照射する、水素ラジカル処理を行うことを特徴とする半導体装置の製造方法。 - 前記多孔質絶縁膜は低誘電率膜であって、塗布法又は化学気相成長法により形成され、比誘電率が3以下であることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記多孔質絶縁膜は低誘電率膜であって、有機系ポリマーであるか、又は、シリコン、炭素、酸素、および水素を含む有機系シリコン酸化膜であることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記水素ラジカル処理を、23℃〜400℃の範囲の温度で行うことを特徴とする請求項1〜4のいずれかに記載の半導体装置の製造方法。
- 前記水素ラジカルは、水素又は水素と不活性ガスとの混合ガスにより生成されることを特徴とする請求項1〜5のいずれかに記載の半導体装置の製造方法。
- 前記水素ラジカル処理を、50Pa〜1×105Paの範囲の圧力で行うことを特徴とする請求項1〜6のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004024036A JP2005217292A (ja) | 2004-01-30 | 2004-01-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004024036A JP2005217292A (ja) | 2004-01-30 | 2004-01-30 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005217292A true JP2005217292A (ja) | 2005-08-11 |
Family
ID=34906848
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004024036A Pending JP2005217292A (ja) | 2004-01-30 | 2004-01-30 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005217292A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006156518A (ja) * | 2004-11-26 | 2006-06-15 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2007317943A (ja) * | 2006-05-26 | 2007-12-06 | Sumitomo Bakelite Co Ltd | 基板および半導体装置 |
JP2008047779A (ja) * | 2006-08-18 | 2008-02-28 | Tokyo Electron Ltd | 半導体装置の製造方法 |
JP2021009911A (ja) * | 2019-07-01 | 2021-01-28 | 株式会社アルバック | 電子部品の製造方法 |
-
2004
- 2004-01-30 JP JP2004024036A patent/JP2005217292A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006156518A (ja) * | 2004-11-26 | 2006-06-15 | Renesas Technology Corp | 半導体装置の製造方法 |
JP4643975B2 (ja) * | 2004-11-26 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP2007317943A (ja) * | 2006-05-26 | 2007-12-06 | Sumitomo Bakelite Co Ltd | 基板および半導体装置 |
JP2008047779A (ja) * | 2006-08-18 | 2008-02-28 | Tokyo Electron Ltd | 半導体装置の製造方法 |
JP2021009911A (ja) * | 2019-07-01 | 2021-01-28 | 株式会社アルバック | 電子部品の製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7078352B2 (en) | Methods for selective integration of airgaps and devices made by such methods | |
US8282842B2 (en) | Cleaning method following opening etch | |
KR100887225B1 (ko) | 반도체 디바이스의 제조 방법 | |
JP4788415B2 (ja) | 半導体装置の製造方法 | |
JP4194508B2 (ja) | 半導体装置の製造方法 | |
JP2003229481A (ja) | 半導体装置及びその製造方法 | |
JP2006013190A (ja) | 半導体装置の製造方法 | |
TW200532766A (en) | Method of removing resist, semiconductor device manufactured by the method | |
JP4298975B2 (ja) | 半導体素子の製造方法 | |
JP2008103586A (ja) | 半導体装置の製造方法および半導体装置 | |
JP2002009058A (ja) | エッチング方法 | |
JP2002026121A (ja) | 半導体装置およびその製造方法、絶縁膜の形成方法 | |
JP2005217292A (ja) | 半導体装置の製造方法 | |
JP2009289996A (ja) | 半導体装置の製造方法および半導体装置 | |
CN104134630B (zh) | 一种减少超低介质常数薄膜侧壁损伤的方法 | |
JP2005142473A (ja) | 半導体装置の製造方法 | |
WO2010113375A1 (ja) | 半導体装置及びその製造方法 | |
JP2006073612A (ja) | レジスト除去方法 | |
JP4067357B2 (ja) | エッチング方法 | |
JP2005191472A (ja) | 半導体装置の製造方法 | |
JP2004363447A (ja) | 半導体装置およびその製造方法 | |
JP2010034490A (ja) | 半導体装置の製造方法 | |
JP2004281837A (ja) | 半導体装置の製造方法 | |
JP2005142433A (ja) | 半導体装置の製造方法 | |
JP2009194017A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Effective date: 20061024 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090203 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090804 |