JP2009194017A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】アスペクト比１０以上のコンタクトホール形成に際して、デポ物の除去効率を高める半導体装置の製造方法を提供する。
【解決手段】コンタクトホールのホールエッチング後、フルオロカーボン系ガスと酸素を酸素過多で含む処理ガスでバイアス無印加の条件でライトエッチングし、ホール３側壁に付着するＣ−Ｆ結合を有する反応生成物５をプラズマ処理で除去し、その後ＷＥＴ処理によりホール底に残存するデポ物４を除去してから、ホール内に導電材料を埋め込みコンタクトプラグ７を形成する。
【選択図】図２

Description

本発明は、半導体装置の製造方法に関し、特に、高アスペクト比の開孔を形成する際の残渣除去に関する。
半導体デバイスのサイズ縮小は、昨今の高集積率の要求から益々その速度を速めている。このため、コンタクトホールなどの寸法も小さくすることが要求されている。しかしながら、コンタクトホールを形成する層間膜の膜厚は寄生抵抗等の緩和からある程度の膜厚を必要としている。この結果、高アスペクト比（特にアスペクト比１０以上）のコンタクトホールをエッチングすることが求められている。
高アスペクト比のコンタクトホールを形成するために、層間膜として一般的なシリコン酸化膜では、一分子中に含まれる炭素に対するフッ素の割合が小さいフルオロカーボンガスを用いたドライエッチングが行われる。
このようなフルオロカーボン系ガスを用いたエッチングに際しては、フォトレジストに対するエッチング選択比を高くする条件では、コンタクトホール底に炭素及びフッ素を主成分とするポリマー膜が堆積することがある。このようなポリマー膜は、酸素プラズマを用いて除去することが知られている。
特許文献１には、このようなポリマー膜の酸素プラズマによる除去により、コンタクト抵抗が増大するという現象が見られることが確認されている。この問題を解決するため、フルオロカーボン系ガスによるプラズマエッチング工程から酸素プラズマ処理を連続して実施し、フルオロカーボン系ガスによるプラズマエッチング工程では基板にバイアス電圧を印加しながら行い、酸素プラズマ処理への切り替え時に基板にバイアス電圧を印加しない状態で酸素プラズマを生起して反応室からフッ素を除去する方法が提案されている。
一方、高アスペクトのホール製造時、開口後ダメージ層とエッチング残渣（いわゆる、デポ物）を除去する為、ライトエッチングを行うことが知られている。例えば、特許文献２には、層間絶縁膜にコンタクトホールを形成する際に、下地のシリコン層に形成されたダメージ部を除去するために、ＣＦ４ガスの含有率が６０〜８０容量％とされたＣＦ４＋Ｏ２からなる処理ガスを所定の導入圧及び流量でチャンバ内に導入し、これに高周波電力を印加してプラズマを発生させ、ダメージ部を除去する方法が開示されている。このように、ＣＦ４ガスの導入割合、導入圧、流量を規定することにより、コンタクトホールのサイドエッチ量を最小限に抑制することができるとされている。
しかしながら、ＣＦ４ガスのようなフルオロカーボン系ガスを用いて、このようなライトエッチングを行うと、デポ物の一部は除去できたとしても完全には除去しきれない。しかも、フルオロカーボン系ガスによるエッチング時には、炭素（Ｃ）とフッ素（Ｆ）とのＣ−Ｆ結合を有する反応生成物（ポリテトラフルオロエチレン系の物質（−ＣＦ２ＣＦ２−）ｎ）が発生する。
このようなライトエッチングとは異なるものの、レジストマスクを用いた酸化膜エッチングにおいて、レジスト中の炭素原子と処理ガス中のフッ素ラジカルの反応により、同様のポリテトラフルオロエチレン系の物質がホール側壁に付着し、これを除去するのに、Ｏ２プラズマ処理と薬液洗浄処理とを組み合わせることが、特許文献３に記載されている。
特開平１１−１４５１１１号公報 特開平０９−１６２１７２号公報 特開平１１−３４５８７４号公報
ライトエッチング後のデポ物残渣の除去率を高めるために、洗浄液によるＷＥＴ処理することが考えられる。しかしながら、ライトエッチング後に生成するＣ−Ｆ結合を有する反応生成物は疎水性であり、ホール内に付着すると、後処理のＷＥＴ洗浄液の進入を阻害することになる。特に、アスペクト比の高いホールにおいては、この傾向が顕著である。
図１は、ライトエッチング後にＷＥＴ洗浄を行い、その後コンタクトプラグ埋め込みを実施する工程を説明する工程断面図であり、同図では、ビット線と上層配線とのコンタクトを形成する場合を説明している。
ライトエッチング後には、同図（ａ）に示すように、ビット線１上の層間膜２に形成されたコンタクトホール３の底部には、デポ物４の残渣とＣ−Ｆ結合を有する反応生成物５とが付着している。この状態で希フッ酸水溶液（ＤＨＦ）などを洗浄液６とするＷＥＴ処理を行うと、反応生成物５が疎水性であることから、同図（ｂ）に示すように、洗浄液６はコンタクトホール底部まで到達せず、デポ物４の除去が実施できない。
結果的に洗浄不足となり、デポ物４がホール３内に残留したまま導電物を埋め込むこととなり、高抵抗となり半導体装置の特性が悪化する。
そこで、本発明の目的は、ライトエッチング後にＷＥＴ処理を組み合わせて、デポ物の除去効率を高める半導体装置の製造方法を提供することにある。
上記課題を解決するために鋭意検討した結果、以下の本発明に到達したものである。
すなわち本発明は、下層導電体の形成された基板上に層間絶縁膜を形成する工程、
該層間絶縁膜にコンタクトホールを形成する工程、
該コンタクトホール内をフルオロカーボン系ガスと酸素とを酸素過多で含む処理ガスを用いて、バイアス無印加の条件でライトエッチングする工程、
前記処理ガスをパージした後、酸素プラズマ処理する工程、
コンタクトホール内を洗浄液にて洗浄する工程、及び
乾燥後、コンタクトホール内に導電物を埋め込み、コンタクトプラグを形成する工程、
を有する半導体装置の製造方法に関する。
特に、ライトエッチングの際の処理ガス組成として、フルオロカーボン系ガスと酸素との流量比が１：９９〜１：１９８であることが好ましい。特に、本発明は、アスペクト比１０以上のコンタクトホールの形成に有効である。
本発明によれば、バイアス無印加で酸素過多の処理ガスを用いる等方性のライトエッチングとＷＥＴ処理とを組み合わせることで、コンタクトホール内のデポ物残渣の除去効率が向上し、ＷＥＴ洗浄に先駆けてプラズマ処理することにより、ライトエッチングの際に生成したＣ−Ｆ結合を有する反応生成物の除去が可能となり、ＷＥＴ処理における洗浄液がコンタクトホール底に到達でき、残存するデポ物の除去が可能となる。この結果、デポ物の残存による接触抵抗の増加を防止することができる。
以下、図面を参照して、本発明の一実施例を詳細に説明する。
図２は、本発明の一実施例を説明するための工程断面図である。
まず、下層導電体１の形成された基板上に層間絶縁膜２を形成する。下層導電体１として、ここでは、ＤＲＡＭ等に用いられるビット線（タングステン配線）を例示するが、これに限定されるものではなく、アルミ配線や銅配線でも良い。層間絶縁膜２（シリコン酸化膜）は、例えばＴＥＯＳ（Tetra Ethylene Ortho Silicate）を原料とするプラズマＣＶＤ法などにより成膜する。次に、通常のフォトリソグラフィ技術とドライエッチング技術にて、アスペクト比１０以上のコンタクトホール３を形成する。例えば、層間絶縁膜２の膜厚を１．５μｍとし、１２０ｎｍの開口径のホールを形成する。ドライエッチングの条件としては、例えばＣＦ４ガスを用い、１〜２Ｐａの圧力、５０〜２００Ｗの高周波バイアスパワーを選択できる。また、高アスペクト比のホールを形成するにあたり、ハードマスクを使用し、レジストマスクによるハードマスクエッチングを行った後、形成されたハードマスク開口側壁にサイドウォールを形成し、開口径を狭めることができる。
次に、ライトエッチングを行う。ライトエッチングはコンタクトホール開口後のダメージ層及びデポ物を除去するために必要とされる。例えばこの条件として、使用ガスはＣＦ４及びＯ２とし、バイアスは印加しない。ここで重要なことは、ライトエッチングは一般的なパターン形成における異方性エッチングとは異なり、エッチングレートが極めて低い条件に設定されることである。特にＣＦ４の流量比が低い方がエッチングレートは低くなることから、本発明では、フルオロカーボン系ガスと酸素との流量比を酸素過多となる条件とする。フルオロカーボン系ガスと酸素との流量比は、１：９９〜１：１９８であることが好ましい。ライトエッチングの一例として、使用ガスの流量比をＣＦ４：Ｏ２＝１：１００程度（ＣＦ４の流量を１８ｓｃｃｍ、Ｏ２の流量を１８００ｓｃｃｍ）とし、圧力は２６７Ｐａ［２Ｔｏｒｒ］、時間は１０秒、とする。また、バイアスが印加されないことからホール内は等方性にエッチングが行われる。更にガスはＣＦ４のほか、ＣＨＦ３，Ｃ４Ｆ８等の他のフルオロカーボン系ガスでも構わない。なお、フルオロカーボン系ガスを用いたライトエッチングでは、背景技術に記載したとおり、Ｃ−Ｆ結合を有する反応生成物が生成するが、酸素過多の処理ガスを用いたことで、ライトエッチングの際に同時に反応生成物の分解も進行し、その生成量が少なくなる。
ライトエッチング後のコンタクトホール３内には、除去しきれなかったホールエッチの際のデポ物４とライトエッチングの際に生成したＣ−Ｆ結合をを有する反応生成物５が存在する（図２（ａ））。
次に、Ｏ２プラズマ処理を行う（図２（ｂ））。ＣＦ４ガスによる反応生成物５を除去し、コンタクトホール３内を親水性にするためである。ここでは処理雰囲気内に残存するＣＦ４は事前にパージしておき、Ｏ２のみを用いることが重要である。ＣＦ４がパージされていないとＣＦ４ガスによる反応が進み、反応生成物５が残ってしまうからである。Ｏ２プラズマの条件としては、例えば流量２４００ｓｃｃｍ、圧力は２００Ｐａ［１．５Ｔｏｒｒ］、時間は３０秒とし、バイアスは印加しない。これにより、Ｃ−Ｆ（疎水性）結合を切断することができ、コンタクトホール内を親水性とすることができる。従って、流量等は、反応生成物５の除去を十分に行うことができ、コンタクトホール内を親水性とする条件であれば良い。ここで、Ｏ２プラズマ処理はライトエッチングを実施したチャンバーと同一のチャンバー内で行うことが望ましい。異なるチャンバーに移動すると、ウエハが大気に触れ、反応生成物５が変化して除去出来なくなる可能性があるからである。
コンタクトホール３内が親水性となった後に、洗浄（ＷＥＴ処理）を行う（図２（ｃ））。洗浄液６としては例えば、希弗酸洗浄（ＤＨＦ洗浄）が挙げられるが、これに限るものではない。また、洗浄時には同時に超音波をかけても良い。超音波振動による剥離効果によってデポ物４の除去効果が促進される。
洗浄（ＷＥＴ処理）後、通常のコンタクトホール埋め込み工程によりタングステン等の金属をコンタクトホール内に埋め込み、コンタクトプラグ７を形成する（図２（ｄ））。
コンタクトプラグ７上には、公知の方法により上層配線を形成することができる。
本発明の課題を説明する工程断面図である。 本発明の製造方法を説明する工程断面図である。
符号の説明
１ ビット線
２ 層間絶縁膜
３ コンタクトホール
４ デポ物
５ Ｃ−Ｆ結合を有する反応生成物
６ 洗浄液
７ コンタクトプラグ
８ 上層配線

Claims (3)

  1. 下層導電体の形成された基板上に層間絶縁膜を形成する工程、
    該層間絶縁膜にコンタクトホールを形成する工程、
    該コンタクトホール内をフルオロカーボン系ガスと酸素とを酸素過多で含む処理ガスを用いて、バイアス無印加の条件でライトエッチングする工程、
    前記処理ガスをパージした後、酸素プラズマ処理する工程、
    コンタクトホール内を洗浄液にて洗浄する工程、及び
    乾燥後、コンタクトホール内に導電物を埋め込み、コンタクトプラグを形成する工程、
    を有する半導体装置の製造方法。
  2. ライトエッチングにおける処理ガスが、フルオロカーボン系ガスと酸素との流量比が１：９９〜１：１９８であることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 形成するコンタクトホールのアスペクト比が１０以上である請求項１又は２に記載の半導体装置の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102727559B1 (ko) * 2018-05-28 2024-11-08 주식회사 다이셀 반도체 장치 제조 방법
CN108630527B (zh) * 2018-06-20 2020-08-14 矽力杰半导体技术(杭州)有限公司 一种接触孔的清洗方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06177092A (ja) * 1992-12-04 1994-06-24 Sony Corp 半導体装置の製造方法
JPH09162172A (ja) * 1995-12-11 1997-06-20 Hitachi Ltd エッチングダメージの除去方法
JPH11145111A (ja) * 1997-11-05 1999-05-28 Matsushita Electron Corp 半導体装置の製造方法
JPH11345874A (ja) * 1998-06-01 1999-12-14 Seiko Epson Corp 半導体装置の製造方法
JP2002231810A (ja) * 2001-01-11 2002-08-16 Samsung Electronics Co Ltd 半導体素子の製造方法
JP2002289588A (ja) * 2001-03-27 2002-10-04 Kawasaki Microelectronics Kk 金属膜のパターンニング方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW394989B (en) * 1997-10-29 2000-06-21 Matsushita Electronics Corp Semiconductor device manufacturing and reaction room environment control method for dry etching device
US6235640B1 (en) * 1998-09-01 2001-05-22 Lam Research Corporation Techniques for forming contact holes through to a silicon layer of a substrate
US6376384B1 (en) * 2000-04-24 2002-04-23 Vanguard International Semiconductor Corporation Multiple etch contact etching method incorporating post contact etch etching
JP4638499B2 (ja) * 2004-10-08 2011-02-23 シルバーブルック リサーチ ピーティワイ リミテッド インクジェットプリンタヘッド集積回路を製造する方法
US7199059B2 (en) * 2004-10-26 2007-04-03 United Microelectronics Corp. Method for removing polymer as etching residue
JP2008147434A (ja) * 2006-12-11 2008-06-26 Toshiba Corp 半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06177092A (ja) * 1992-12-04 1994-06-24 Sony Corp 半導体装置の製造方法
JPH09162172A (ja) * 1995-12-11 1997-06-20 Hitachi Ltd エッチングダメージの除去方法
JPH11145111A (ja) * 1997-11-05 1999-05-28 Matsushita Electron Corp 半導体装置の製造方法
JPH11345874A (ja) * 1998-06-01 1999-12-14 Seiko Epson Corp 半導体装置の製造方法
JP2002231810A (ja) * 2001-01-11 2002-08-16 Samsung Electronics Co Ltd 半導体素子の製造方法
JP2002289588A (ja) * 2001-03-27 2002-10-04 Kawasaki Microelectronics Kk 金属膜のパターンニング方法

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