JP2007317943A - 基板および半導体装置 - Google Patents
基板および半導体装置 Download PDFInfo
- Publication number
- JP2007317943A JP2007317943A JP2006146974A JP2006146974A JP2007317943A JP 2007317943 A JP2007317943 A JP 2007317943A JP 2006146974 A JP2006146974 A JP 2006146974A JP 2006146974 A JP2006146974 A JP 2006146974A JP 2007317943 A JP2007317943 A JP 2007317943A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- layer
- signal line
- expansion coefficient
- linear expansion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
【課題】反りの発生を低減できる基板、この基板を用いた半導体装置を提供すること。
【解決手段】基板３は、樹脂を含有する絶縁層と導体配線層３１２とが交互に積層され、各導体配線層３１２が絶縁層のビアホールに形成された導体層で接続されてなるビルドアップ層を有する。導体配線層３１２のうち基板最表面側に配置される導体配線層３１２Ｄは、信号線配置エリアＡに形成され、所定の方向に延在する複数本の信号線３１２Ｄ１を有する。信号線３１２Ｄ１が配置された信号線配置エリアＡの信号線３１２Ｄ１と略平行方向の線膨張係数であり、レーザスペックル法で測定された線膨張係数をαsig-x、略直交方向の線膨張係数であり、レーザスペックル法で測定された線膨張係数をαsig-ｙとした場合、下記の式で表される線膨張係数の信号線方向依存率が２５以下である。
線膨張係数の信号線方向依存率＝（（αsig-y−αsig-x）／αsig-x）×１００
【選択図】図２
Description
本発明は、基板および半導体装置に関する。
従来、基板上に半導体素子（半導体チップ）を実装した半導体装置が使用されている。
このような半導体装置に使用される基板としては、コア層と、ビルドアップ層とを有するものが使用されている（例えば、特許文献１）。
このような半導体装置に使用される基板としては、コア層と、ビルドアップ層とを有するものが使用されている（例えば、特許文献１）。
このような従来の基板に熱が加わると、基板に反りが生じることがある。基板に反りが生じると、半導体素子との接続信頼性が低下する場合がある。
本発明の目的は、反りの発生を低減できる基板、この基板を用いた半導体装置を提供することである。
本発明者らが、検討した結果、基板の反りの原因として、以下のことを推測した。
基板のビルドアップ層の導体配線層のうち、基板最表面側の導体配線層は、複数の信号線を有する。
本発明者らが検討した結果、前記複数の信号線が配置された信号線配置エリアでは、信号線と平行方向の線膨張係数は比較的小さな値となり、信号線と直交する方向の線膨張係数は比較的大きな値となることがわかった。
信号線平行方向においては、信号線が連続的に延びており、信号線が下層の絶縁層を強く拘束していると考えられる。そのため、信号線と平行方向の線膨張係数は比較的小さな値となると推測される。
一方、信号線直交方向においては、信号線が所定の間隔をあけて不連続に配置されている状態となるので、信号線は下層の絶縁層を強く拘束することができないと考えられる。そのため、信号線と直交する方向の線膨張係数は比較的大きな値となると推測される。
この信号線配置エリアにおける信号線と平行方向の線膨張係数と、信号線直交方向の線膨張係数との違いが基板の反りに大きな影響を与えていると考えられ、半導体素子との接続信頼性に影響を及ぼしていると推測した。
基板のビルドアップ層の導体配線層のうち、基板最表面側の導体配線層は、複数の信号線を有する。
本発明者らが検討した結果、前記複数の信号線が配置された信号線配置エリアでは、信号線と平行方向の線膨張係数は比較的小さな値となり、信号線と直交する方向の線膨張係数は比較的大きな値となることがわかった。
信号線平行方向においては、信号線が連続的に延びており、信号線が下層の絶縁層を強く拘束していると考えられる。そのため、信号線と平行方向の線膨張係数は比較的小さな値となると推測される。
一方、信号線直交方向においては、信号線が所定の間隔をあけて不連続に配置されている状態となるので、信号線は下層の絶縁層を強く拘束することができないと考えられる。そのため、信号線と直交する方向の線膨張係数は比較的大きな値となると推測される。
この信号線配置エリアにおける信号線と平行方向の線膨張係数と、信号線直交方向の線膨張係数との違いが基板の反りに大きな影響を与えていると考えられ、半導体素子との接続信頼性に影響を及ぼしていると推測した。
本発明によれば、樹脂を含有する絶縁層と導体配線層とが交互に積層され、前記各導体配線層が前記絶縁層のビアホールに形成された導体層で接続されてなるビルドアップ層を有する基板であって、前記導体配線層のうち基板最表面側に形成される導体配線層は、互いに略平行に延在する複数の信号線を有し、前記複数の信号線が配置された信号線配置エリアの前記信号線と略平行方向の線膨張係数であり、レーザスペックル法で測定された線膨張係数をαsig-x、前記信号線と略直交方向の線膨張係数であり、レーザスペックル法で測定された線膨張係数をαsig-ｙとした場合、下記の式で表される線膨張係数の信号線方向依存率が２５以下である基板。
線膨張係数の信号線方向依存率＝（（αsig-y−αsig-x）／αsig-x）×１００
線膨張係数の信号線方向依存率＝（（αsig-y−αsig-x）／αsig-x）×１００
ここで、信号線配置エリアとは、互いに略平行に延びる信号線が複数配置されている領域である。信号線が配置されているエリアが複数ある場合には、少なくともひとつの信号線配置エリアでの線膨張係数の信号線方向依存率が２５以下であればよい。
さらには、信号線配置エリアは、信号線が５本以上略平行に配置されているエリアであることが好ましい。
さらには、信号線配置エリアは、信号線が５本以上略平行に配置されているエリアであることが好ましい。
この発明によれば、線膨張係数の信号線方向依存率が２５以下であるため、信号線配置エリアにおける信号線平行方向の線膨張係数と、信号線直交方向の線膨張係数との差を低減することができ、基板の反りを低減させることができる。
ここで、αsig-ｙは、２．５ｐｐｍ／℃以上、２６ｐｐｍ／℃以下であることが好ましい。
信号線配置エリアの線膨張係数の信号線方向依存率を２５以下とし、αsig-ｙの値を２．５ｐｐｍ／℃以上、２６ｐｐｍ／℃以下と小さくすることで、αsig-xも小さくすることができる。信号線配置エリアの信号線直交方向の変動量、信号線平行方向の変動量を抑えることができる。これにより、より確実に基板の反りを低減させることができる。
信号線配置エリアの線膨張係数の信号線方向依存率を２５以下とし、αsig-ｙの値を２．５ｐｐｍ／℃以上、２６ｐｐｍ／℃以下と小さくすることで、αsig-xも小さくすることができる。信号線配置エリアの信号線直交方向の変動量、信号線平行方向の変動量を抑えることができる。これにより、より確実に基板の反りを低減させることができる。
また、本発明にかかる基板は、ビルドアップ層のみを有する基板であってもよく、また、前記絶縁層の内部に導体層が設けられたスルーホールが形成され、このスルーホール中の前記導体層が、前記ビルドアップ層の前記導体配線層に接続されるコア層を有する基板であってもよい。
さらには、前記ビルドアップ層の絶縁層の樹脂は、シアネート樹脂を含むことが好ましい。また、絶縁層の内部に導体層が設けられたスルーホールが形成され、このスルーホール中の前記導体層が、前記ビルドアップ層の前記導体配線層に接続されるコア層を有し、
前記コア層の前記絶縁層の樹脂は、シアネート樹脂を含むことが好ましい。
さらには、前記シアネート樹脂は、ノボラック型シアネート樹脂であることが好ましい。
絶縁層の樹脂をシアネートを含む樹脂、なかでもノボラック型シアネート樹脂とすることで、線膨張係数の信号線方向依存率を確実に低減させることができる。
前記コア層の前記絶縁層の樹脂は、シアネート樹脂を含むことが好ましい。
さらには、前記シアネート樹脂は、ノボラック型シアネート樹脂であることが好ましい。
絶縁層の樹脂をシアネートを含む樹脂、なかでもノボラック型シアネート樹脂とすることで、線膨張係数の信号線方向依存率を確実に低減させることができる。
また、前記基板の厚みが、８００μｍ以下であることが好ましい。
さらに、本発明によれば、基板と、前記基板上に実装された半導体素子と、前記基板と前記半導体素子とを接続するバンプ、および、前記バンプの周囲に充填されたアンダーフィルとを備え、前記基板は、上述したいずれかの基板であり、前記アンダーフィルは、室温における弾性率が１．５ＧＰａ以上、１２ＧＰａ以下の樹脂材料からなるものである半導体装置を提供することができる。
さらに、前記半導体素子は、シリコン基板と、このシリコン基板上に設けられた比誘電率３．３以下の低誘電率膜を含む絶縁膜と、前記絶縁膜中に設けられた配線とを含むことが好ましい。
従来、基板上に半導体素子を実装した状態で熱が加えられると、基板が反り、バンプと基板との界面等にクラックが発生することがあった。
そこで、バンプの周囲に高弾性率のアンダーフィルを充填することが提案されていたが、高弾性率のアンダーフィルは、半導体素子のＬｏｗ−ｋ膜を損傷させるおそれがあった。
これに対し、本発明の半導体装置では、反りが低減された基板を使用することができるので、バンプと基板との界面等でのクラックの発生を抑制できる。そのため、高弾性率のアンダーフィルを使用する必要がなく、弾性率が１．５ＧＰａ以上、１２ＧＰａ以下の樹脂材料からなる低弾性率のアンダーフィルを使用することができ、半導体素子のＬｏｗ−ｋ膜の損傷を防止できる。
さらに、前記半導体素子は、シリコン基板と、このシリコン基板上に設けられた比誘電率３．３以下の低誘電率膜を含む絶縁膜と、前記絶縁膜中に設けられた配線とを含むことが好ましい。
従来、基板上に半導体素子を実装した状態で熱が加えられると、基板が反り、バンプと基板との界面等にクラックが発生することがあった。
そこで、バンプの周囲に高弾性率のアンダーフィルを充填することが提案されていたが、高弾性率のアンダーフィルは、半導体素子のＬｏｗ−ｋ膜を損傷させるおそれがあった。
これに対し、本発明の半導体装置では、反りが低減された基板を使用することができるので、バンプと基板との界面等でのクラックの発生を抑制できる。そのため、高弾性率のアンダーフィルを使用する必要がなく、弾性率が１．５ＧＰａ以上、１２ＧＰａ以下の樹脂材料からなる低弾性率のアンダーフィルを使用することができ、半導体素子のＬｏｗ−ｋ膜の損傷を防止できる。
本発明によれば、反りの発生を低減できる基板、この基板を用いた半導体装置が提供される。
以下、本発明の実施形態を図面に基づいて説明する。
図１には、本実施形態にかかる基板３が示されている。
この基板３は、樹脂を含有する絶縁層３１１と導体配線層３１２とが交互に積層され、各導体配線層３１２が絶縁層３１１のビアホールに形成された導体層３１３で接続されてなるビルドアップ層３１を有する基板である。
図２に示すように、導体配線層３１２のうち基板最表面側に配置される導体配線層３１２Ｄは、信号線配置エリアＡに形成され、所定の方向に延在する複数本の信号線３１２Ｄ１を有している。
この信号線３１２Ｄ１が配置された信号線配置エリアＡの信号線３１２Ｄ１と略平行方向（Ｘ方向）の線膨張係数であり、レーザスペックル法で測定された線膨張係数をαsig-x、略直交方向（Ｙ方向）の線膨張係数であり、レーザスペックル法で測定された線膨張係数をαsig-ｙとした場合、下記の式で表される線膨張係数の信号線方向依存率が２５以下である。
線膨張係数の信号線方向依存率＝（（αsig-y−αsig-x）／αsig-x）×１００
図１には、本実施形態にかかる基板３が示されている。
この基板３は、樹脂を含有する絶縁層３１１と導体配線層３１２とが交互に積層され、各導体配線層３１２が絶縁層３１１のビアホールに形成された導体層３１３で接続されてなるビルドアップ層３１を有する基板である。
図２に示すように、導体配線層３１２のうち基板最表面側に配置される導体配線層３１２Ｄは、信号線配置エリアＡに形成され、所定の方向に延在する複数本の信号線３１２Ｄ１を有している。
この信号線３１２Ｄ１が配置された信号線配置エリアＡの信号線３１２Ｄ１と略平行方向（Ｘ方向）の線膨張係数であり、レーザスペックル法で測定された線膨張係数をαsig-x、略直交方向（Ｙ方向）の線膨張係数であり、レーザスペックル法で測定された線膨張係数をαsig-ｙとした場合、下記の式で表される線膨張係数の信号線方向依存率が２５以下である。
線膨張係数の信号線方向依存率＝（（αsig-y−αsig-x）／αsig-x）×１００
次に、より詳細に基板３について説明する。
基板３は、バンプ５を介して、半導体素子（半導体チップ）４がフリップチップ実装されるものである（図７参照）。
この基板３は、図１に示すように、樹脂を含有する絶縁層３１１と導体配線層３１２とが交互に積層されたビルドアップ層３１を有している。例えば、本実施形態では、ビルドアップ層３１は、複数（５層）の絶縁層３１１と、複数（６層）の導体配線層３１２とが交互に積層されたものとなっている。この基板３は、コア層は有していない。
この、基板３の厚みは８００μｍ以下、好ましくは、５００μｍ以下である。
基板３は、バンプ５を介して、半導体素子（半導体チップ）４がフリップチップ実装されるものである（図７参照）。
この基板３は、図１に示すように、樹脂を含有する絶縁層３１１と導体配線層３１２とが交互に積層されたビルドアップ層３１を有している。例えば、本実施形態では、ビルドアップ層３１は、複数（５層）の絶縁層３１１と、複数（６層）の導体配線層３１２とが交互に積層されたものとなっている。この基板３は、コア層は有していない。
この、基板３の厚みは８００μｍ以下、好ましくは、５００μｍ以下である。
絶縁層３１１は、本実施形態では、炭素繊維、ガラス繊維の織物もしくは一方向に引き揃えた繊維に各種樹脂を含浸したプリプレグではなく、樹脂組成物のみからなる。すなわち、絶縁層３１１は、炭素繊維、ガラス繊維等の繊維による補強がなされていないものである。
ここで、絶縁層３１１を構成する樹脂としては、エポキシ樹脂、ＢＴレジン、シアネート樹脂等が挙げられる。なかでも、シアネート樹脂を使用することが好ましい。シアネート樹脂としては、ノボラック型シアネート樹脂、ビスフェノールＡ型シアネート樹脂、ビスフェノールＥ型シアネート樹脂、テトラメチルビスフェノールＦ型シアネート樹脂等があげられる。なかでも、ノボラック型シアネート樹脂を使用することが好ましい。
ノボラック型シアネート樹脂としては、以下の化学式で挙げられるものを使用することができる。式中、ｎは整数を示す。
ここで、絶縁層３１１を構成する樹脂としては、エポキシ樹脂、ＢＴレジン、シアネート樹脂等が挙げられる。なかでも、シアネート樹脂を使用することが好ましい。シアネート樹脂としては、ノボラック型シアネート樹脂、ビスフェノールＡ型シアネート樹脂、ビスフェノールＥ型シアネート樹脂、テトラメチルビスフェノールＦ型シアネート樹脂等があげられる。なかでも、ノボラック型シアネート樹脂を使用することが好ましい。
ノボラック型シアネート樹脂としては、以下の化学式で挙げられるものを使用することができる。式中、ｎは整数を示す。
このようなノボラック型のシアネート樹脂は、例えば、ノボラック型フェノールと、塩化シアン、臭化シアン等の化合物とを反応させることにより、得ることができる。
また、ノボラック型シアネート樹脂の重量平均分子量としては、例えば、５００〜４５００であることが好ましい。さらには、６００〜３０００であることが好ましい。
重量平均分子量が５００未満である場合には、機械的強度が低下することがある。また、重量平均分子量が４５００を超えると、樹脂組成物の硬化速度が速くなるため、保存性が低下する場合がある。
また、ノボラック型シアネート樹脂の重量平均分子量としては、例えば、５００〜４５００であることが好ましい。さらには、６００〜３０００であることが好ましい。
重量平均分子量が５００未満である場合には、機械的強度が低下することがある。また、重量平均分子量が４５００を超えると、樹脂組成物の硬化速度が速くなるため、保存性が低下する場合がある。
また、シアネート樹脂として、シアネート樹脂のプレポリマーを使用してもよい。シアネート樹脂や、プレポリマーを単独で使用してもよく、シアネート樹脂およびプレポリマーを併用してもよい。ここで、プレポリマーとは、通常、シアネート樹脂を加熱反応などにより、例えば、３量化することで得られるものである。プレポリマーとしては、特に限定されないが、たとえば、３量化率が２０〜５０重量％であるものを用いることができる。この３量化率は、例えば、赤外分光分析装置を用いて求めることができる。
また、シアネート樹脂に対し、エポキシ樹脂、フェノキシ樹脂等を添加してもよい。エポキシ樹脂としては、ビフェニルアルキレン骨格を有するものが好ましい。
導体配線層３１２のうち、最表面側に配置された導体配線層３１２Ｄは、例えば、銅製の配線層である。この導体配線層３１２Ｄは、図２に示すように、Ｘ方向に沿って延在する複数（５本以上）の信号線３１２Ｄ１を有する。複数の信号線３１２Ｄ１は、互いに略平行に延びている。
なお、複数の信号線３１２Ｄ１のうち、一部の信号線３１２Ｄ１の先端は、Ｙ方向に屈曲している。信号線配置エリアＡの信号線３１２Ｄ１と略平行な方向とは、信号線３１２Ｄ１の先端を除く、信号線３１２Ｄ１の延出方向と平行な方向のことである。換言すると、信号線３１２Ｄ１の長さの半分以上を占める信号線３１２Ｄ１の一部と平行な方向である。
なお、複数の信号線３１２Ｄ１のうち、一部の信号線３１２Ｄ１の先端は、Ｙ方向に屈曲している。信号線配置エリアＡの信号線３１２Ｄ１と略平行な方向とは、信号線３１２Ｄ１の先端を除く、信号線３１２Ｄ１の延出方向と平行な方向のことである。換言すると、信号線３１２Ｄ１の長さの半分以上を占める信号線３１２Ｄ１の一部と平行な方向である。
また、導体配線層３１２Ｄは、Ｙ軸方向に延在する複数の信号線３１２Ｄ２も有する。信号線３１２Ｄ１の本数は、信号線３１２Ｄ２よりも多く、導体配線層３１２Ｄ１は、信号線３１２Ｄ２よりも密集して配置されている。
さらに、導体配線層３１２Ｄには、中央に半導体素子４を実装するための実装部３１２Ｄ３が形成されている。この実装部３１２Ｄ３に信号線３１２Ｄ１，３１２Ｄ２が接続されることとなる。
さらに、導体配線層３１２Ｄには、中央に半導体素子４を実装するための実装部３１２Ｄ３が形成されている。この実装部３１２Ｄ３に信号線３１２Ｄ１，３１２Ｄ２が接続されることとなる。
導体配線層３１２のうち、最下層の導体配線層３１２Ａは、例えば、銅製の配線層であり、図３に示すような構造となっている。図３のうち、黒い部分が銅の配線を示している。
この導体配線層３１２Ａの残銅率（絶縁層３１１を被覆する導体配線層３１２Ａの占める割合）は、８０％である。
導体配線層３１２Ａ上に配置された導体配線層３１２Ｂも、例えば、銅製の配線層であり、図４に示すような平面形状である。複数の略円形状の開口部３１２Ｂ１が形成されている。なお、図４の右下の図は、導体配線層３１２Ｂの拡大図である。
開口部３１２Ｂ１の径は、例えば、５００μｍである。また。この導体配線層３１２Ａの残銅率は、６０〜９０％であり、好ましくは、７５〜８５％である。
この導体配線層３１２Ａの残銅率（絶縁層３１１を被覆する導体配線層３１２Ａの占める割合）は、８０％である。
導体配線層３１２Ａ上に配置された導体配線層３１２Ｂも、例えば、銅製の配線層であり、図４に示すような平面形状である。複数の略円形状の開口部３１２Ｂ１が形成されている。なお、図４の右下の図は、導体配線層３１２Ｂの拡大図である。
開口部３１２Ｂ１の径は、例えば、５００μｍである。また。この導体配線層３１２Ａの残銅率は、６０〜９０％であり、好ましくは、７５〜８５％である。
ここで、絶縁層３１１を挟んで配置される一対の導体配線層３１２は、絶縁層３１１のビアホール３１１Ａに形成された銅製の導体層３１３で接続されている。
前述したように、このような基板３の信号線配置エリアＡの信号線３１２Ｄ１と略平行方向（Ｘ方向）の線膨張係数であり、レーザスペックル法で測定された線膨張係数をαsig-x、略直交方向（Ｙ方向）の線膨張係数であり、レーザスペックル法で測定された線膨張係数をαsig-ｙとした場合、下記の式で表される線膨張係数の信号線方向依存率が２５以下、０以上である。
線膨張係数の信号線方向依存率＝（（αsig-y−αsig-x）／αsig-x）×１００
さらに、前記線膨張係数の信号線方向依存率は１５以下であることがより好ましい。信号線方向依存率を１５以下とすることで基板３の表面の反りを確実に低減させることができる。
また、αsig-ｙは、２．５ｐｐｍ／℃以上、２６ｐｐｍ／℃以下であることが好ましい。なかでも、４ｐｐｍ／℃以上であることが好ましく、また、２２ｐｐｍ／℃以下であることが好ましい。
αsig-ｙを２．５ｐｐｍ／℃以上、特に４ｐｐｍ／℃以上とすることで半導体素子搭載時の反りをより低減させることができる。
さらに、αsig-xは、２．５ｐｐｍ／℃以上、２６ｐｐｍ／℃以下であることが好ましい。なかでも、４ｐｐｍ／℃以上であることが好ましく、また、２２ｐｐｍ／℃以下であることが好ましい。
αsig-ｘを２．５ｐｐｍ／℃以上、特に４ｐｐｍ／℃以上とすることで半導体素子搭載時の反りをより低減させることができる。
線膨張係数の信号線方向依存率＝（（αsig-y−αsig-x）／αsig-x）×１００
さらに、前記線膨張係数の信号線方向依存率は１５以下であることがより好ましい。信号線方向依存率を１５以下とすることで基板３の表面の反りを確実に低減させることができる。
また、αsig-ｙは、２．５ｐｐｍ／℃以上、２６ｐｐｍ／℃以下であることが好ましい。なかでも、４ｐｐｍ／℃以上であることが好ましく、また、２２ｐｐｍ／℃以下であることが好ましい。
αsig-ｙを２．５ｐｐｍ／℃以上、特に４ｐｐｍ／℃以上とすることで半導体素子搭載時の反りをより低減させることができる。
さらに、αsig-xは、２．５ｐｐｍ／℃以上、２６ｐｐｍ／℃以下であることが好ましい。なかでも、４ｐｐｍ／℃以上であることが好ましく、また、２２ｐｐｍ／℃以下であることが好ましい。
αsig-ｘを２．５ｐｐｍ／℃以上、特に４ｐｐｍ／℃以上とすることで半導体素子搭載時の反りをより低減させることができる。
ここで、信号線配置エリアＡの信号線３１２Ｄ１と略平行方向（Ｘ方向）の線膨張係数αsig-x、略直交方向（Ｙ方向）の線膨張係数αsig-ｙは、次のようにして測定することができる。
ここでは、レーザスペックル法を用いて線膨張係数αsig-x、線膨張係数αsig-ｙを測定する。
基板３を２５℃から２６０℃に昇温しながら、レーザスペックル測定装置（DNTEC ETTEMEYER社製商品名3D-ESPI System Q-300）のＡｒレーザ光源からのレーザ光を基板３の信号線配置エリアＡに照射する。次に、信号線配置エリアＡから反射した光からスペックルパターンを取得する。このスペックルパターンの変動から、基板３の信号線配置エリアＡにおける変位量を算出する。そして、横軸を温度、縦軸をＸ方向の変位量あるいはＹ方向の変位量とし、温度−変位量を示すグラフを、室温（２５℃）と、２６０℃とをつなぐ直線に近似し、線膨張係数αsig-x、線膨張係数αsig-ｙをそれぞれ算出する。
ここでは、レーザスペックル法を用いて線膨張係数αsig-x、線膨張係数αsig-ｙを測定する。
基板３を２５℃から２６０℃に昇温しながら、レーザスペックル測定装置（DNTEC ETTEMEYER社製商品名3D-ESPI System Q-300）のＡｒレーザ光源からのレーザ光を基板３の信号線配置エリアＡに照射する。次に、信号線配置エリアＡから反射した光からスペックルパターンを取得する。このスペックルパターンの変動から、基板３の信号線配置エリアＡにおける変位量を算出する。そして、横軸を温度、縦軸をＸ方向の変位量あるいはＹ方向の変位量とし、温度−変位量を示すグラフを、室温（２５℃）と、２６０℃とをつなぐ直線に近似し、線膨張係数αsig-x、線膨張係数αsig-ｙをそれぞれ算出する。
以上のような基板３は、次のようにして製造される。
図５、図６を参照して説明する。
まず、所定の厚みの銅板Ｃの表面に所定のパターンの導体配線層３１２Ｃを形成する。
この導体配線層３１２Ｃは、２層構成であり、第一金属層３１２Ｃ１と、この第一金属層３１２Ｃ１上に積層され、前述した導体配線層３１２Ａを構成する第二金属層３１２Ａとを有する。
第一金属層３１２Ｃ１は、例えば、ニッケル製であり、第二金属層３１２Ａは、前述したように銅製である。なお、導体配線層３１２Ｃのパターンは、図３に示したパターンである。
次に、銅板Ｃの表面および導体配線層３１２Ｃを薬液により粗化し、導体配線層３１２Ｃ上に絶縁層３１１をラミネートする（ラミネート工程）。
その絶縁層３１１の所定の位置にレーザによりビアホール３１１Ａを形成する（ビアホール形成工程）。
次に、セミアディティブ工法により、ビアホール３１１Ａ中の導体層３１３、さらには、図４に示すような導体配線層３１２Ｂを形成する。
具体的には、無電解めっきにより、絶縁層３１１全面に銅膜（シード膜）を１μｍ程度形成する。次に、絶縁層３１１上に所定のパターンのフォトレジスト（マスク）を形成する。その後、電解めっきにより、マスクが形成されていない部分（例えば、ビアホール３１１Ａ等）にめっき皮膜を形成する。これにより、ビアホール３１１Ａ中に導体層３１３が形成され、さらには、導体配線層３１２Ｂが形成されることとなる（導体層３１３および導体配線層３１２Ｂ形成工程）。
その後、マスクを除去するとともに、マスクを除去することにより、露出したシード膜を除去する。
図５、図６を参照して説明する。
まず、所定の厚みの銅板Ｃの表面に所定のパターンの導体配線層３１２Ｃを形成する。
この導体配線層３１２Ｃは、２層構成であり、第一金属層３１２Ｃ１と、この第一金属層３１２Ｃ１上に積層され、前述した導体配線層３１２Ａを構成する第二金属層３１２Ａとを有する。
第一金属層３１２Ｃ１は、例えば、ニッケル製であり、第二金属層３１２Ａは、前述したように銅製である。なお、導体配線層３１２Ｃのパターンは、図３に示したパターンである。
次に、銅板Ｃの表面および導体配線層３１２Ｃを薬液により粗化し、導体配線層３１２Ｃ上に絶縁層３１１をラミネートする（ラミネート工程）。
その絶縁層３１１の所定の位置にレーザによりビアホール３１１Ａを形成する（ビアホール形成工程）。
次に、セミアディティブ工法により、ビアホール３１１Ａ中の導体層３１３、さらには、図４に示すような導体配線層３１２Ｂを形成する。
具体的には、無電解めっきにより、絶縁層３１１全面に銅膜（シード膜）を１μｍ程度形成する。次に、絶縁層３１１上に所定のパターンのフォトレジスト（マスク）を形成する。その後、電解めっきにより、マスクが形成されていない部分（例えば、ビアホール３１１Ａ等）にめっき皮膜を形成する。これにより、ビアホール３１１Ａ中に導体層３１３が形成され、さらには、導体配線層３１２Ｂが形成されることとなる（導体層３１３および導体配線層３１２Ｂ形成工程）。
その後、マスクを除去するとともに、マスクを除去することにより、露出したシード膜を除去する。
次に、導体配線層３１２Ｂを粗化し、前述したラミネート工程、ビアホール形成工程、導体層３１３および導体配線層３１２Ｂ形成工程を行う。この操作を繰り返した後、導体層３１３および導体配線層３１２Ｂ形成工程と同様の方法で、導体層３１３および導体配線層３１２Ｄを形成する。
これにより、図６に示すように、複数（５層）の絶縁層３１１と、複数（６層）の導体配線層３１２とを有するビルドアップ層３１が得られる。
その後、最上層の導体配線層３１２Ｄ上にエッチングレジスト膜（図示略）を形成する。そして、銅板Ｃをエッチングにより除去する。
さらに、ニッケル除去液により、第一金属層３１２Ｃ１を除去する。これにより、図１に示したような基板３が得られる。
これにより、図６に示すように、複数（５層）の絶縁層３１１と、複数（６層）の導体配線層３１２とを有するビルドアップ層３１が得られる。
その後、最上層の導体配線層３１２Ｄ上にエッチングレジスト膜（図示略）を形成する。そして、銅板Ｃをエッチングにより除去する。
さらに、ニッケル除去液により、第一金属層３１２Ｃ１を除去する。これにより、図１に示したような基板３が得られる。
このようにして得られた基板３は、図７に示すように半導体装置１に使用される。
［半導体装置］
この半導体装置１は、基板３と、基板３上に実装された半導体素子４と、基板３と前記半導体素子４とを接続するバンプ５、および、バンプ５の周囲に充填されたアンダーフィル６と、を備えている。
アンダーフィル６は、室温における弾性率が１．５ＧＰａ以上、１２ＧＰａ以下の樹脂材料からなるものである。
［半導体装置］
この半導体装置１は、基板３と、基板３上に実装された半導体素子４と、基板３と前記半導体素子４とを接続するバンプ５、および、バンプ５の周囲に充填されたアンダーフィル６と、を備えている。
アンダーフィル６は、室温における弾性率が１．５ＧＰａ以上、１２ＧＰａ以下の樹脂材料からなるものである。
［半導体チップ］
半導体チップ４は、図７に示すように、シリコン基板４１上に、いわゆるｌｏｗ−ｋ膜からなる配線層４２を備えるものである。その機能は特に限定されず、ロジックデバイス、メモリデバイスあるいはこれらの混載等が挙げられる。
ｌｏｗ−ｋ膜は、層間絶縁膜として設けられている。ここで、ｌｏｗ−ｋ膜とは、比誘電率が３．３以下の膜をいう。ｌｏｗ−ｋ膜としては、たとえば、ＳｉＯＣ、ＭＳＱ（メチルシルセスキオキサン）、ベンゾシクロブテン等の有機膜や、ＨＳＱ（ヒドロキシシルセスキオキサン）等の無機膜が挙げられ、これらを多孔質化した膜も好ましく用いられる。
半導体チップ４は、図７に示すように、シリコン基板４１上に、いわゆるｌｏｗ−ｋ膜からなる配線層４２を備えるものである。その機能は特に限定されず、ロジックデバイス、メモリデバイスあるいはこれらの混載等が挙げられる。
ｌｏｗ−ｋ膜は、層間絶縁膜として設けられている。ここで、ｌｏｗ−ｋ膜とは、比誘電率が３．３以下の膜をいう。ｌｏｗ−ｋ膜としては、たとえば、ＳｉＯＣ、ＭＳＱ（メチルシルセスキオキサン）、ベンゾシクロブテン等の有機膜や、ＨＳＱ（ヒドロキシシルセスキオキサン）等の無機膜が挙げられ、これらを多孔質化した膜も好ましく用いられる。
［バンプ］
半田バンプ５としては、例えば、Ｐｂフリー半田等があげられる。本実施形態では、錫−銀系はんだを用いている。バンプの構成材料は、これに限られず、たとえば、錫−ビスマス系、錫−亜鉛系等を用いることができる。半田バンプ５としては、たとえば、線膨張率が１０ｐｐｍ／℃以上、２５ｐｐｍ／℃以下のものを用いることができる。
半田バンプ５としては、例えば、Ｐｂフリー半田等があげられる。本実施形態では、錫−銀系はんだを用いている。バンプの構成材料は、これに限られず、たとえば、錫−ビスマス系、錫−亜鉛系等を用いることができる。半田バンプ５としては、たとえば、線膨張率が１０ｐｐｍ／℃以上、２５ｐｐｍ／℃以下のものを用いることができる。
［アンダーフィル］
アンダーフィル６は、基板３と半導体チップ４とを接合する半田バンプ５の周囲に充填されている。
アンダーフィル６の構成材料としては、液状の熱硬化性樹脂やフィルム状の熱硬化性樹脂を用いることができる。このうち、液状の熱硬化性樹脂が好ましい。基板３と半導体チップ４との間の間隙を効率良く埋めることができるからである。本実施形態では、アンダーフィル６を、室温における弾性率が１．５ＧＰａ以上、１２ＧＰａ以下の樹脂材料で構成している。
弾性率は、アンダーフィル６のペーストを幅１０ｍｍ、長さ約１５０ｍｍ、厚さ４ｍｍに成形し、２００℃オーブン中３０分間硬化した後、テンシロン試験機で速度１ｍｍ／分にて、室温下にて測定し得られた応力―ひずみ曲線の初期勾配より弾性率を算出する。
アンダーフィル６は、基板３と半導体チップ４とを接合する半田バンプ５の周囲に充填されている。
アンダーフィル６の構成材料としては、液状の熱硬化性樹脂やフィルム状の熱硬化性樹脂を用いることができる。このうち、液状の熱硬化性樹脂が好ましい。基板３と半導体チップ４との間の間隙を効率良く埋めることができるからである。本実施形態では、アンダーフィル６を、室温における弾性率が１．５ＧＰａ以上、１２ＧＰａ以下の樹脂材料で構成している。
弾性率は、アンダーフィル６のペーストを幅１０ｍｍ、長さ約１５０ｍｍ、厚さ４ｍｍに成形し、２００℃オーブン中３０分間硬化した後、テンシロン試験機で速度１ｍｍ／分にて、室温下にて測定し得られた応力―ひずみ曲線の初期勾配より弾性率を算出する。
アンダーフィル６に用いられる樹脂材料としては、種々のものを用いることができる。たとえば、エポキシ樹脂、ＢＴレジン、シアネート樹脂等を用いることもできる。シアネート樹脂としては、基板材料の項で述べたノボラック型シアネート樹脂が好ましく用いられる。
アンダーフィル６を構成する樹脂材料は、多官能エポキシ樹脂を含むことが好ましい。これにより、樹脂硬化体の架橋密度が向上し、高い弾性率を実現することができる。
アンダーフィル６は、シリカ粒子等、無機フィラーを含有していてもよい。こうすることにより、線膨張率を低減し、半導体チップ４や、半導体チップ４と基板３との間の損傷をより効果的に低減することができる。
アンダーフィル６は、カップリング剤を含むものとしてもよい。こうすることにより、バンプや無機フィラーとアンダーフィルとの密着性を向上させ、こうすることにより、線膨張率を低減し、半導体チップや、半導体チップと基板３との間の損傷をより効果的に低減することができる。カップリング剤としては、エポキシシラン、アミノシラン等のシランカップリング剤や、チタネート系カップリング剤等を用いることができる。これらを複数種類用いてもよい。カップリング剤は、アンダーフィルのバインダー部分に分散する形態であってもよいし、シリカ粒子等の無機フィラーの表面に付着した形態であってもよい。あるいは、これらの形態が混在していてもよい。たとえばシリカ粒子を配合する場合は、シリカ表面をあらかじめカップリング剤により処理してもよい。
アンダーフィルの線膨張率（２５℃〜ガラス転移点）は、４０ｐｐｍ／℃以下であることが好ましく、３０ｐｐｍ／℃以下であることがより好ましい。ｌｏｗ−ｋ膜の損傷の抑制と、バンプ５周辺部分の損傷の抑制をより効果的に図ることができる。
なお、アンダーフィルの線膨張率は以下のようにして測定できる。
液状注入封止アンダーフィル材料を１５０℃×１２０分で硬化後、切削により５×５×１０ｍｍの試験片を得る。このものをセイコー株式会社製ＴＭＡ／ＳＳ１２０を用いて圧縮荷重５ｇ、昇温速度１０℃／分の条件で測定する。
なお、アンダーフィルの線膨張率は以下のようにして測定できる。
液状注入封止アンダーフィル材料を１５０℃×１２０分で硬化後、切削により５×５×１０ｍｍの試験片を得る。このものをセイコー株式会社製ＴＭＡ／ＳＳ１２０を用いて圧縮荷重５ｇ、昇温速度１０℃／分の条件で測定する。
次に、本実施形態の効果について説明する。
信号線配置エリアＡの信号線３１２Ｄ１と略平行方向（Ｘ方向）の線膨張係数をαsig-x、略直交方向（Ｙ方向）の線膨張係数をαsig-ｙとした場合、下記の式で表される線膨張係数の信号線方向依存率が２５以下である。
線膨張係数の信号線方向依存率＝（（αsig-y−αsig-x）／αsig-x）×１００
このように、線膨張係数の信号線方向依存率を２５以下とすることで、基板３の表面の反りを低減させることができる。
基板３表面の反りが低減することで、バンプ５と基板３との界面等でのクラックの発生を防止することができ、半導体素子４との接続信頼性を向上させることができる。
信号線配置エリアＡの信号線３１２Ｄ１と略平行方向（Ｘ方向）の線膨張係数をαsig-x、略直交方向（Ｙ方向）の線膨張係数をαsig-ｙとした場合、下記の式で表される線膨張係数の信号線方向依存率が２５以下である。
線膨張係数の信号線方向依存率＝（（αsig-y−αsig-x）／αsig-x）×１００
このように、線膨張係数の信号線方向依存率を２５以下とすることで、基板３の表面の反りを低減させることができる。
基板３表面の反りが低減することで、バンプ５と基板３との界面等でのクラックの発生を防止することができ、半導体素子４との接続信頼性を向上させることができる。
また、信号線配置エリアＡの線膨張係数の信号線方向依存率を２５以下とし、さらに、αsig-ｙの値を２．５ｐｐｍ／℃以上、２６ｐｐｍ／℃以下と小さくすることで、αsig-xも小さくすることができる。そのため、信号線配置エリアＡの信号線と直交方向の変動量、平行方向の変動量を抑えることができる。これにより、より確実に基板３の表面の反りを低減させることができる。
さらに、基板３の下層側の導体配線層３１２Ｂは絶縁層３１１に対する被覆率が高いため、下層側の絶縁層３１１を強く拘束していると考えられ、基板３の下層部分の線膨張係数は小さい値となっていると考えられる。従って、基板３の下層部分では、熱履歴による反りが発生しにくい状態となっている。これにより、本実施形態では、基板３表面の反りだけでなく、基板３全体の反りの発生も確実に低減することができる。
さらに、基板３の下層側の導体配線層３１２Ｂは絶縁層３１１に対する被覆率が高いため、下層側の絶縁層３１１を強く拘束していると考えられ、基板３の下層部分の線膨張係数は小さい値となっていると考えられる。従って、基板３の下層部分では、熱履歴による反りが発生しにくい状態となっている。これにより、本実施形態では、基板３表面の反りだけでなく、基板３全体の反りの発生も確実に低減することができる。
また、本実施形態では、絶縁層３１１の樹脂をシアネート、特にノボラック型シアネートを含む樹脂としているため、線膨張係数の信号線方向依存率を確実に低減させることができる。
従来、基板上に半導体素子を実装した状態で熱が加えられると、基板が反り、バンプと基板との界面等にクラックが発生することがあった。
そこで、バンプの周囲に高弾性率のアンダーフィルを充填することが提案されていたが、高弾性率のアンダーフィルは、半導体素子のＬｏｗ−ｋ膜を損傷させるおそれがあった。
これに対し、本実施形態の半導体装置では、反りが低減された基板３を使用することができるので、バンプ５と基板３との界面等でのクラックの発生を抑制できる。そのため、高弾性率のアンダーフィル６を使用する必要がなく、室温における弾性率が１．５ＧＰａ以上、１２ＧＰａ以下の樹脂材料からなる低弾性率のアンダーフィル６を使用することができ、半導体素子のＬｏｗ−ｋ膜の損傷を防止できる。
そこで、バンプの周囲に高弾性率のアンダーフィルを充填することが提案されていたが、高弾性率のアンダーフィルは、半導体素子のＬｏｗ−ｋ膜を損傷させるおそれがあった。
これに対し、本実施形態の半導体装置では、反りが低減された基板３を使用することができるので、バンプ５と基板３との界面等でのクラックの発生を抑制できる。そのため、高弾性率のアンダーフィル６を使用する必要がなく、室温における弾性率が１．５ＧＰａ以上、１２ＧＰａ以下の樹脂材料からなる低弾性率のアンダーフィル６を使用することができ、半導体素子のＬｏｗ−ｋ膜の損傷を防止できる。
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
例えば、前記実施形態では、基板３は、ビルドアップ層３１のみを有するものであったが、これに限らず、例えば、図８に示すような基板７であってもよい。この基板７は、前記実施形態と同様のビルドアップ層３１と、内部に導体層７１１が設けられるスルーホール７１２が形成され、このスルーホール７１２中の導体層７１１が、導体配線層３１２に接続されるコア層７１とを有するものであってもよい。
例えば、前記実施形態では、基板３は、ビルドアップ層３１のみを有するものであったが、これに限らず、例えば、図８に示すような基板７であってもよい。この基板７は、前記実施形態と同様のビルドアップ層３１と、内部に導体層７１１が設けられるスルーホール７１２が形成され、このスルーホール７１２中の導体層７１１が、導体配線層３１２に接続されるコア層７１とを有するものであってもよい。
ここで、コア層７１は、プリプレグ（図示略）を積層した絶縁層を有する。プリプレグは、エポキシ樹脂や、シアネート樹脂（例えば、ノボラック型のシアネート樹脂）を含有する樹脂組成物をガラスクロスに含浸させたものである。絶縁層中には、スルーホール７１２が形成されている。
なお、基板７では、一対のビルドアップ層３１が、コア層７１を挟むようにして配置されている。コア層７１の一方の側に配置されるビルドアップ層３１（ビルドアップ層３１Ａ）は、絶縁層３１１と、導体配線層３１２Ｂと、導体配線層３１２Ｄとを有している。コア層７１の他方の側に配置されるビルドアップ層３１（ビルドアップ層３１Ｂ）は、絶縁層３１１と、導体配線層３１２Ｂと、導体配線層３１２Ａとを有する。
なお、コア層７１の絶縁層を構成する樹脂としては、シアネート樹脂に限らず、他の樹脂を使用してもよい。例えば、エポキシ樹脂、ＢＴレジン等が挙げられる。
なお、基板７では、一対のビルドアップ層３１が、コア層７１を挟むようにして配置されている。コア層７１の一方の側に配置されるビルドアップ層３１（ビルドアップ層３１Ａ）は、絶縁層３１１と、導体配線層３１２Ｂと、導体配線層３１２Ｄとを有している。コア層７１の他方の側に配置されるビルドアップ層３１（ビルドアップ層３１Ｂ）は、絶縁層３１１と、導体配線層３１２Ｂと、導体配線層３１２Ａとを有する。
なお、コア層７１の絶縁層を構成する樹脂としては、シアネート樹脂に限らず、他の樹脂を使用してもよい。例えば、エポキシ樹脂、ＢＴレジン等が挙げられる。
さらに、前記実施形態では、基板３の厚みが８００μｍ以下、好ましくは５００μｍ以下であるとしたが、これに限らず、８００μｍを超えるものであってもよい。
また、前記実施形態では、基板３と半導体チップ４とを半田バンプ５により接続したが、これに限られるものではない。例えば、基板３と半導体チップ４とを金属製のワイヤ（接合部）で接続してもよい。
さらに、前記実施形態では、絶縁層３１１は、繊維による補強がなされていないものであるとしたが、これに限らず、絶縁層３１１をガラス繊維等を含むものとしてもよい。このようにすることで、線膨張係数の信号線方向依存率を確実に２５以下とすることができる。
また、前記実施形態では、基板３と半導体チップ４とを半田バンプ５により接続したが、これに限られるものではない。例えば、基板３と半導体チップ４とを金属製のワイヤ（接合部）で接続してもよい。
さらに、前記実施形態では、絶縁層３１１は、繊維による補強がなされていないものであるとしたが、これに限らず、絶縁層３１１をガラス繊維等を含むものとしてもよい。このようにすることで、線膨張係数の信号線方向依存率を確実に２５以下とすることができる。
次に、本発明の実施例について説明する。
（実施例１）
本実施例では、前記実施形態と略同様の基板を作成した。ここで、本実施例の基板は、コア層を有しない基板であり、導体配線層を８層、絶縁層を７層有している。
導体配線層のうち、最表層の導体配線層は、前記実施形態の導体配線層３１２Ｄと同様であり、最下層の導体配線層は、導体配線層３１２Ａと同じである。また、その他の導体配線層は、導体配線層３１２Ｂと同様である。
基板の製造方法は、前記実施形態と同様である。
なお、絶縁層としては、表１に示すものを採用した。
（実施例１）
本実施例では、前記実施形態と略同様の基板を作成した。ここで、本実施例の基板は、コア層を有しない基板であり、導体配線層を８層、絶縁層を７層有している。
導体配線層のうち、最表層の導体配線層は、前記実施形態の導体配線層３１２Ｄと同様であり、最下層の導体配線層は、導体配線層３１２Ａと同じである。また、その他の導体配線層は、導体配線層３１２Ｂと同様である。
基板の製造方法は、前記実施形態と同様である。
なお、絶縁層としては、表１に示すものを採用した。
なお、絶縁層の製造方法は以下の通りである。
シアネート樹脂Ａ２５重量部、エポキシ樹脂２５重量部、フェノキシ樹脂Ａ５重量部、フェノキシ樹脂Ｂ５重量部、硬化触媒０．４重量部をメチルエチルケトンに溶解、分散させた。さらに、無機充填材４０重量部とカップリング剤０．２重量部を添加して、高速攪拌装置を用いて１０分間攪拌して、固形分５０重量％の樹脂ワニスを調製した。
上記で得られた樹脂ワニスを、厚さ３８μｍのＰＥＴ（ポリエチレンテレフタレート）フィルムの片面に、コンマコーター装置を用いて乾燥後の絶縁フィルムの厚さが４０μｍとなるように塗工し、これを１６０℃の乾燥装置で１０分間乾燥して、基材付き絶縁シートを製造し、ＰＥＴフィルムを剥離して絶縁層を得た。
シアネート樹脂Ａ２５重量部、エポキシ樹脂２５重量部、フェノキシ樹脂Ａ５重量部、フェノキシ樹脂Ｂ５重量部、硬化触媒０．４重量部をメチルエチルケトンに溶解、分散させた。さらに、無機充填材４０重量部とカップリング剤０．２重量部を添加して、高速攪拌装置を用いて１０分間攪拌して、固形分５０重量％の樹脂ワニスを調製した。
上記で得られた樹脂ワニスを、厚さ３８μｍのＰＥＴ（ポリエチレンテレフタレート）フィルムの片面に、コンマコーター装置を用いて乾燥後の絶縁フィルムの厚さが４０μｍとなるように塗工し、これを１６０℃の乾燥装置で１０分間乾燥して、基材付き絶縁シートを製造し、ＰＥＴフィルムを剥離して絶縁層を得た。
（実施例２）
シアネート樹脂Ａ３０重量部、エポキシ樹脂３０重量部、無機充填材３０重量部にかえた以外は実施例1と同様にした。
シアネート樹脂Ａ３０重量部、エポキシ樹脂３０重量部、無機充填材３０重量部にかえた以外は実施例1と同様にした。
（実施例３）
シアネート樹脂を含むコア層及び実施例１と同様の絶縁層、導体配線層を用い、基板を作成した（図８）。ここで、本実施例の基板は、コア層を有する基板であり、前記コア層はビルドアップ層によって上下対象に挟まれている構造を有する。なお、本基板はコア層を中心にビルドアップ層を上下に３層組み上げているため、導体配線層は８層、絶縁層は７層有している。
前記コア層の製造方法は以下の通りである。
ノボラック型シアネート樹脂（ロンザジャパン社製、プリマセット ＰＴ−６０、重量平均分子量約２，６００）１５重量％（以下、％と略す）、ビフェニルジメチレン型エポキシ樹脂（日本化薬社製、ＮＣ−３０００Ｐ、エポキシ当量２７５）８％、ビフェニルジメチレン型フェノール樹脂（明和化成社製、ＭＥＨ−７８５１−Ｓ、水酸基当量２０３）７％、エポキシシラン型カップリング剤（日本ユニカー社製、Ａ−１８７）を後述する無機充填材１００重量部に対して０．３重量部（以下、部と略す）をメチルエチルケトンに常温で溶解し、無機充填材として球状溶融シリカＳＦＰ−１０Ｘ（電気化学工業社製、平均粒径０．３μｍ）２０％および球状溶融シリカＳＯ−３２Ｒ（アドマテックス社製、平均粒径１．５μｍ）５０％を添加し、高速攪拌機を用いて１０分攪拌して樹脂ワニスを調製した。
上述の樹脂ワニスをガラス織布（Ｅガラスで構成されている平織りの基材、厚さ１００μｍ、縦糸の織密度６０本／インチ、横糸の織密度５８本／インチ、日東紡績社製、ＷＥＡ−１１６Ｅ、室温から２５０℃での熱膨張係数６ｐｐｍ／℃）に含浸し、１２０℃の加熱炉で２分間乾燥してワニス固形分（プリプレグ中に樹脂とシリカの占める割合）が約５０％のプリプレグを得た。
上述のプリプレグを１枚、両面に１２μｍの銅箔を重ねて、圧力４ＭＰａ、温度２００℃で２時間加熱加圧成形することによって０．１ｍｍのコア層を得た。
シアネート樹脂を含むコア層及び実施例１と同様の絶縁層、導体配線層を用い、基板を作成した（図８）。ここで、本実施例の基板は、コア層を有する基板であり、前記コア層はビルドアップ層によって上下対象に挟まれている構造を有する。なお、本基板はコア層を中心にビルドアップ層を上下に３層組み上げているため、導体配線層は８層、絶縁層は７層有している。
前記コア層の製造方法は以下の通りである。
ノボラック型シアネート樹脂（ロンザジャパン社製、プリマセット ＰＴ−６０、重量平均分子量約２，６００）１５重量％（以下、％と略す）、ビフェニルジメチレン型エポキシ樹脂（日本化薬社製、ＮＣ−３０００Ｐ、エポキシ当量２７５）８％、ビフェニルジメチレン型フェノール樹脂（明和化成社製、ＭＥＨ−７８５１−Ｓ、水酸基当量２０３）７％、エポキシシラン型カップリング剤（日本ユニカー社製、Ａ−１８７）を後述する無機充填材１００重量部に対して０．３重量部（以下、部と略す）をメチルエチルケトンに常温で溶解し、無機充填材として球状溶融シリカＳＦＰ−１０Ｘ（電気化学工業社製、平均粒径０．３μｍ）２０％および球状溶融シリカＳＯ−３２Ｒ（アドマテックス社製、平均粒径１．５μｍ）５０％を添加し、高速攪拌機を用いて１０分攪拌して樹脂ワニスを調製した。
上述の樹脂ワニスをガラス織布（Ｅガラスで構成されている平織りの基材、厚さ１００μｍ、縦糸の織密度６０本／インチ、横糸の織密度５８本／インチ、日東紡績社製、ＷＥＡ−１１６Ｅ、室温から２５０℃での熱膨張係数６ｐｐｍ／℃）に含浸し、１２０℃の加熱炉で２分間乾燥してワニス固形分（プリプレグ中に樹脂とシリカの占める割合）が約５０％のプリプレグを得た。
上述のプリプレグを１枚、両面に１２μｍの銅箔を重ねて、圧力４ＭＰａ、温度２００℃で２時間加熱加圧成形することによって０．１ｍｍのコア層を得た。
（比較例1）
実施例１において、シアネート樹脂Ａの全量をエポキシ樹脂にかえた以外は、実施例１と同様にした。
実施例１において、シアネート樹脂Ａの全量をエポキシ樹脂にかえた以外は、実施例１と同様にした。
（実施例１〜３および比較例１の評価）
実施例及び比較例で得られた基板について、以下の評価を行なった。
レーザスペックル測定装置（DNTEC ETTEMEYER社製、商品名3D-ESPI System Q-300）を使用し、信号線配置エリアのαsig-x、αsig-ｙを算出した。
線膨張係数は、図９に示すように、横軸を温度、縦軸をＸ方向の変位割合あるいはＹ方向の変位割合とし、温度−変位割合を示すグラフを、室温（２５℃）と、２６０℃とをつなぐ直線に近似することで算出した。
結果を表２に示す。
実施例及び比較例で得られた基板について、以下の評価を行なった。
レーザスペックル測定装置（DNTEC ETTEMEYER社製、商品名3D-ESPI System Q-300）を使用し、信号線配置エリアのαsig-x、αsig-ｙを算出した。
線膨張係数は、図９に示すように、横軸を温度、縦軸をＸ方向の変位割合あるいはＹ方向の変位割合とし、温度−変位割合を示すグラフを、室温（２５℃）と、２６０℃とをつなぐ直線に近似することで算出した。
結果を表２に示す。
上記基板の反り量を、温度可変レーザー三次元測定機（日立テクノロジーアンドサービス社製 形式ＬＳ２２０−ＭＴ１００ＭＴ５０）を用いて高さ方向の変位を測定し、変位差の最も大きい値を反り量とした。測定温度は常温（２５℃）で行った。各符号は、以下の通りである。
◎：反りの値が、１００μｍ以下
○：反りの値が、１００μｍを超え、１５０μｍ以下
×：反りの値が、１５０μｍを超える
結果を表３に示す。
◎：反りの値が、１００μｍ以下
○：反りの値が、１００μｍを超え、１５０μｍ以下
×：反りの値が、１５０μｍを超える
結果を表３に示す。
実施例１〜３では、基板の反り量を小さくすることができたのに対し、比較例１では基板の反り量が大きくなってしまった。これにより、本発明によれば基板の反りの発生を低減できることが確認された。
１ 半導体装置
３ 基板
４ 半導体チップ（半導体素子）
５ 半田バンプ
６ アンダーフィル
７ 基板
３１ ビルドアップ層
３１Ａ ビルドアップ層
３１Ｂ ビルドアップ層
４１ シリコン基板
４２ 配線層
７１ コア層
３１１ 絶縁層
３１１Ａ ビアホール
３１２ 導体配線層
３１２Ａ 導体配線層（第二金属層）
３１２Ｂ 導体配線層
３１２Ｂ１ 開口部
３１２Ｄ 導体配線層
３１２Ｄ１ 信号線
３１２Ｄ２ 信号線
３１２Ｄ３ 実装部
３１３ 導体層
７１１ 導体層
７１２ スルーホール
Ａ 信号線配置エリア
Ｃ 銅板
３ 基板
４ 半導体チップ（半導体素子）
５ 半田バンプ
６ アンダーフィル
７ 基板
３１ ビルドアップ層
３１Ａ ビルドアップ層
３１Ｂ ビルドアップ層
４１ シリコン基板
４２ 配線層
７１ コア層
３１１ 絶縁層
３１１Ａ ビアホール
３１２ 導体配線層
３１２Ａ 導体配線層（第二金属層）
３１２Ｂ 導体配線層
３１２Ｂ１ 開口部
３１２Ｄ 導体配線層
３１２Ｄ１ 信号線
３１２Ｄ２ 信号線
３１２Ｄ３ 実装部
３１３ 導体層
７１１ 導体層
７１２ スルーホール
Ａ 信号線配置エリア
Ｃ 銅板
Claims (9)
- 樹脂を含有する絶縁層と導体配線層とが交互に積層され、前記各導体配線層が前記絶縁層のビアホールに形成された導体層で接続されてなるビルドアップ層を有する基板であって、
前記導体配線層のうち基板最表面側に形成される導体配線層は、互いに略平行に延在する複数の信号線を有し、
前記複数の信号線が配置された信号線配置エリアの前記信号線と略平行方向の線膨張係数であり、レーザスペックル法で測定された線膨張係数をαsig-x、前記信号線と略直交方向の線膨張係数であり、レーザスペックル法で測定された線膨張係数をαsig-ｙとした場合、下記の式で表される線膨張係数の信号線方向依存率が２５以下である基板。
線膨張係数の信号線方向依存率＝（（αsig-y−αsig-x）／αsig-x）×１００ - 請求項１に記載の基板において、
前記αsig-ｙが２．５ｐｐｍ／℃以上、２６ｐｐｍ／℃以下である基板。 - 請求項１または２に記載の基板において、
前記絶縁層の内部に導体層が設けられたスルーホールが形成され、このスルーホール中の前記導体層が、前記ビルドアップ層の前記導体配線層に接続されるコア層を有する基板。 - 請求項１乃至３のいずれかに記載の基板において、
前記ビルドアップ層の絶縁層の樹脂は、シアネート樹脂を含む基板。 - 請求項４に記載の基板において、
前記絶縁層の内部に導体層が設けられたスルーホールが形成され、このスルーホール中の前記導体層が、前記ビルドアップ層の前記導体配線層に接続されるコア層を有し、
前記コア層の前記絶縁層の樹脂は、シアネート樹脂を含む基板。 - 請求項４または５に記載の基板において、
前記シアネート樹脂は、ノボラック型シアネート樹脂である基板。 - 請求項１乃至６のいずれかに記載の基板において、
前記基板の厚みが、８００μｍ以下である基板。 - 基板と、
前記基板上に実装された半導体素子と、
前記基板と前記半導体素子とを接続するバンプ、および、前記バンプの周囲に充填されたアンダーフィルとを備え、
前記基板は、請求項１乃至７のいずれかに記載の基板であり、
前記アンダーフィルは、室温における弾性率が１．５ＧＰａ以上、１２ＧＰａ以下の樹脂材料からなるものである半導体装置。 - 請求項８に記載の半導体装置において、
前記半導体素子は、シリコン基板と、
このシリコン基板上に設けられた比誘電率３．３以下の低誘電率膜を含む絶縁膜と、
前記絶縁膜中に設けられた配線とを含む半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006146974A JP2007317943A (ja) | 2006-05-26 | 2006-05-26 | 基板および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006146974A JP2007317943A (ja) | 2006-05-26 | 2006-05-26 | 基板および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007317943A true JP2007317943A (ja) | 2007-12-06 |
Family
ID=38851531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006146974A Pending JP2007317943A (ja) | 2006-05-26 | 2006-05-26 | 基板および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2007317943A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009072164A1 (ja) * | 2007-12-05 | 2009-06-11 | Sumitomo Bakelite Co., Ltd. | 基板および半導体装置 |
| JP2012002780A (ja) * | 2010-06-21 | 2012-01-05 | Shinko Electric Ind Co Ltd | 形状計測装置、形状計測方法、および半導体パッケージの製造方法 |
| JP2012009606A (ja) * | 2010-06-24 | 2012-01-12 | Shinko Electric Ind Co Ltd | 配線基板 |
Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0432289A (ja) * | 1990-05-29 | 1992-02-04 | Sumitomo Bakelite Co Ltd | フレキシブルプリント回路用基板及びその製造方法 |
| JPH04132944A (ja) * | 1990-09-25 | 1992-05-07 | Rikagaku Kenkyusho | 熱膨張係数測定方法と装置 |
| JPH05347461A (ja) * | 1992-06-12 | 1993-12-27 | Sumitomo Bakelite Co Ltd | ポリアミック酸フィルムおよびその製造方法 |
| JPH08186376A (ja) * | 1994-12-28 | 1996-07-16 | Hitachi Ltd | 高密度薄膜多層配線基板並びにその実装構造体及びその製造方法 |
| JPH10303556A (ja) * | 1997-04-28 | 1998-11-13 | Matsushita Electric Works Ltd | プリント配線板の製造方法 |
| JPH10335389A (ja) * | 1997-04-02 | 1998-12-18 | Nitto Denko Corp | 半導体装置およびそれに用いるシート状封止材料 |
| JPH11142319A (ja) * | 1997-11-13 | 1999-05-28 | Natl Res Inst For Metals | 表面皮膜の剥離・密着性測定方法 |
| JP2002299834A (ja) * | 2001-03-29 | 2002-10-11 | Sumitomo Bakelite Co Ltd | 多層プリント配線板用銅箔付き絶縁シートおよびそれを用いたプリント配線板 |
| JP2004087810A (ja) * | 2002-08-27 | 2004-03-18 | Ngk Spark Plug Co Ltd | 多層プリント配線基板 |
| JP2005017062A (ja) * | 2003-06-25 | 2005-01-20 | Hitachi Ltd | 立体形状計測装置、加工装置、および半導体デバイス製造方法 |
| JP2005033025A (ja) * | 2003-07-07 | 2005-02-03 | Seiko Epson Corp | 配線基板及びその製造方法、半導体装置、電子モジュール並びに電子機器 |
| JP2005217292A (ja) * | 2004-01-30 | 2005-08-11 | Semiconductor Leading Edge Technologies Inc | 半導体装置の製造方法 |
| JP2006093732A (ja) * | 2005-11-09 | 2006-04-06 | Fujitsu Ltd | 多層プリント配線板 |
-
2006
- 2006-05-26 JP JP2006146974A patent/JP2007317943A/ja active Pending
Patent Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0432289A (ja) * | 1990-05-29 | 1992-02-04 | Sumitomo Bakelite Co Ltd | フレキシブルプリント回路用基板及びその製造方法 |
| JPH04132944A (ja) * | 1990-09-25 | 1992-05-07 | Rikagaku Kenkyusho | 熱膨張係数測定方法と装置 |
| JPH05347461A (ja) * | 1992-06-12 | 1993-12-27 | Sumitomo Bakelite Co Ltd | ポリアミック酸フィルムおよびその製造方法 |
| JPH08186376A (ja) * | 1994-12-28 | 1996-07-16 | Hitachi Ltd | 高密度薄膜多層配線基板並びにその実装構造体及びその製造方法 |
| JPH10335389A (ja) * | 1997-04-02 | 1998-12-18 | Nitto Denko Corp | 半導体装置およびそれに用いるシート状封止材料 |
| JPH10303556A (ja) * | 1997-04-28 | 1998-11-13 | Matsushita Electric Works Ltd | プリント配線板の製造方法 |
| JPH11142319A (ja) * | 1997-11-13 | 1999-05-28 | Natl Res Inst For Metals | 表面皮膜の剥離・密着性測定方法 |
| JP2002299834A (ja) * | 2001-03-29 | 2002-10-11 | Sumitomo Bakelite Co Ltd | 多層プリント配線板用銅箔付き絶縁シートおよびそれを用いたプリント配線板 |
| JP2004087810A (ja) * | 2002-08-27 | 2004-03-18 | Ngk Spark Plug Co Ltd | 多層プリント配線基板 |
| JP2005017062A (ja) * | 2003-06-25 | 2005-01-20 | Hitachi Ltd | 立体形状計測装置、加工装置、および半導体デバイス製造方法 |
| JP2005033025A (ja) * | 2003-07-07 | 2005-02-03 | Seiko Epson Corp | 配線基板及びその製造方法、半導体装置、電子モジュール並びに電子機器 |
| JP2005217292A (ja) * | 2004-01-30 | 2005-08-11 | Semiconductor Leading Edge Technologies Inc | 半導体装置の製造方法 |
| JP2006093732A (ja) * | 2005-11-09 | 2006-04-06 | Fujitsu Ltd | 多層プリント配線板 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009072164A1 (ja) * | 2007-12-05 | 2009-06-11 | Sumitomo Bakelite Co., Ltd. | 基板および半導体装置 |
| JP2012002780A (ja) * | 2010-06-21 | 2012-01-05 | Shinko Electric Ind Co Ltd | 形状計測装置、形状計測方法、および半導体パッケージの製造方法 |
| JP2012009606A (ja) * | 2010-06-24 | 2012-01-12 | Shinko Electric Ind Co Ltd | 配線基板 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5771987B2 (ja) | 多層回路基板、絶縁シート、および多層回路基板を用いた半導体パッケージ | |
| CN103298612B (zh) | 绝缘性基板、覆金属箔层压板、印刷线路板及半导体装置 | |
| JP5533657B2 (ja) | 積層板、回路板および半導体装置 | |
| US8704378B2 (en) | Semiconductor device | |
| JP6098372B2 (ja) | 半導体装置 | |
| JPWO2003018675A1 (ja) | 樹脂組成物、プリプレグ、積層板および半導体パッケージ | |
| JPWO2008096540A1 (ja) | 積層体、積層体を含む回路基板、半導体パッケージおよび積層体の製造方法 | |
| WO2012140907A1 (ja) | 積層板、回路基板、半導体パッケージおよび積層板の製造方法 | |
| JP5230059B2 (ja) | プリプレグ、回路基板および半導体装置 | |
| WO2008099940A1 (ja) | 回路基板の製造方法、半導体製造装置、回路基板及び半導体装置 | |
| JP5056787B2 (ja) | 積層板、多層プリント配線板および半導体装置 | |
| JP2008088280A (ja) | プリプレグ、回路基板および半導体装置 | |
| JP2007317943A (ja) | 基板および半導体装置 | |
| JP2004277671A (ja) | プリプレグおよびそれを用いたプリント配線板 | |
| JP2012102169A (ja) | エポキシ樹脂組成物、プリプレグ、金属張積層板、プリント配線板および半導体装置 | |
| US20110207866A1 (en) | Halogen-Free Dielectric Composition For use As Dielectric Layer In Circuitized Substrates | |
| JP5109258B2 (ja) | 半導体装置 | |
| JP2009067852A (ja) | ガラス繊維織布入り絶縁樹脂シート、積層板、多層プリント配線板、及び半導体装置 | |
| JP5696302B2 (ja) | インターポーザ用の金属張積層板とそれを用いた半導体パッケージ | |
| JP2009094217A (ja) | 半導体装置、半導体装置用プリント配線板及び銅張積層板 | |
| US20100258938A1 (en) | Substrate and semiconductor device | |
| JP2009070891A (ja) | 半導体装置 | |
| JP6972522B2 (ja) | プリプレグ、金属張積層板、プリント配線基板および半導体パッケージ | |
| JP2011173985A (ja) | 硫酸バリウム粒子含有エポキシ樹脂組成物、プリプレグ、金属張積層板、プリント配線板及び半導体装置 | |
| JP4385555B2 (ja) | インターポーザ、半導体パッケージおよびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090514 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110629 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20110705 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20111101 |