KR20080030954A - 반도체 장치의 제조 방법 - Google Patents

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KR20080030954A
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forming
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신이치 아라카와
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소니 가부시끼 가이샤
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Abstract

본 발명에 따른 반도체 장치의 제조 방법은, 절연막에 오목부(비아 홀 및 배선 홈)를 형성하는 공정, 상기 오목부의 내면에 알킬기를 가지는 실란계 가스를 프리커서로서 사용하여 밀봉층을 형성하는 공정, 상기 밀봉층에 대해서 전자선 큐어 또는 자외선 큐어를 행하는 공정, 및 상기 오목부에 도전체를 매립하는 공정을 포함한다.
반도체, 절연막, 오목부, 비아, 배선 홈, 밀봉층, 도전체, 전지선, 자외선, 큐어

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 저유전율막에 홈 배선을 형성하는 반도체 장치의 제조 방법에 관한 것이다.
본 발명은 2006년 10월 2일 일본 특허청에 출원된 일본 특허 출원 JP 2006-270360호에 대한 우선권을 주장하고, 이 일본 특허 출원의 전체 내용이 참고로 본 명세서에 포함된다.
최근에는, 반도체 장치의 고집적화, 미세화에 따라, 특히, RC 지연의 저감이 필요하다. 그러므로, 배선 재료로서 종래에 사용되었던 알루미늄(Al)에 대신하여 낮은 비저항율을 갖는 구리(Cu)를 사용하고, 절연막 재료로서 낮은 유전율을 갖는 저유전율(low-k) 절연막을 사용하는 것이 제안되고 있다. 저유전율(low-k) 절연막으로는, 비유전율 k＜ 3.0의 절연막의 개발이 진행되고 있으며, 그러한 절연막들의 일례로서, 하이드로겐 실세스키옥산(HSQ: Hydrogen Silsesquioxane), 메틸 실세스키옥산(MSQ: methyl Silsesquioxane), 방향족 함유 유기 절연막 등이 있다. 이하에서는, 저유전율막은 비유전율 k＜ 3.0의 절연막을 의미한다.
최근에는, 절연막에 형성된 홈에 배선 재료를 매립하여 배선을 형성하는 배 선 구조(예를 들면, 듀얼다마신 구조)에서는, 가공이 용이한 방향족 함유 유기 절연막과 폴리메틸 실세스키옥산(Poly-methyl-silsequioxane: MSQ)을 조합함으로써 얻어진 하이브리드 구조가 널리 이용되고 있다. 디자인 룰(design rule)로서 45nm 또는 32nm 세대를 고려한 경우, 비아(Via)가 형성되는 절연막으로서 2.5 이하의 유전율을 갖는 저유전율막이 제안되었다. 일반적으로, 저유전율막은 가공 시에 플라즈마 데미지(plasma damages)를 받기 쉽고, 그 결과, 흡습성을 가지는 경향이 있다. 또한, 저유전율막은 유전율을 저감하기 위해 그에 형성된 기공(pores)을 포함하고 있으므로, 기공의 존재가 흡습을 가속한다. 그 후에 저유전율막이 웨트 처리 공정을 받는 경우에는, 기공은 약액이 침투되는 경로를 형성할 수 있다. 또한, 기공은 절연막 중에서 금속을 스며 나오게 할 수 있다.
절연막에 흡습이 일어나는 경우, 배리어 메탈막이 탈가스(degassing)에 의해 부식(예를 들면, 산화)되고, 그 결과, 배리어 특성의 열화에 의하여 절연막에서 금속이 스며 나오거나 또는 비아 저항의 고저항화를 일으킨다. 또한, 절연막과 구리 시드 층(seed layer)의 밀착성도 열화되므로, 비아에 기인한 스트레스 마이그레이션(stress migration), 일렉트로 마이그레이션 등의 치명적인 불량이 발생된다.
저유전율막의 플라즈마 데미지에 대한 대책으로서, 기공 실링(Pore-sealing) 기술의 개발이 진행되고 있다(예를 들면, 비특허 문헌 1; M.Ueki, M.Narihiro, H.Ohtake, M.Tagami, M.Tada, F.Ito, Y.Harada, M.Abe, N.Inoue, K.Arai, T.Takeuchi, S.Saito, T.Onodera, N.Furutake, M.Hiroi, M.Sekine and Y.Hayashi저 "Highly Reliable 65nm-node Cu Dual Damascene Interconnects with Full Porous- SiOCH(k= 2.5) Films for Low-Power ASICs" 2004 Symposium on VLSI Technology Digest of Technical Papers p60-61, 2004년.) 참조).
상기 비특허 문헌 1에 개시되어 있는 기술에서는, 저유전율막의 가공을 행한 후에, 실링 목적을 위하여 실링 재료막을 퇴적하고 있다. 이 경우, 비아 저부에서 도전성을 확보하기 위해 에치백(etch-back)을 행할 필요가 있다. 이에 따라, 비아의 바닥에서의 도전성을 확보할 수 있고, 트렌치(trenches) 및 비아 측벽 부에 스페이서의 형태로 밀봉 재료막을 남길 수 있다. 그러나, 이 프로세스는, 비아의 저부를 밀봉할 수 없고, 스페이서 형성 프로세스 중에, 비아의 저부가 에칭 데미지를 받아, 그 결과, 층간 용량이 상승된다는 문제점을 가지고 있다(예를 들면, 비특허 문헌 2(S.Arakawa, I.Mizuno, Y.Ohoka, K.Nagahata, K.Tabuchi, R.Kanamura and S.Kadomura저 "Breakthrough Integration of 32nm-node Cu/Ultra low-k SiOC(k= 2.0) Interconnects by using Advanced Pore-Sealing and low-k Hard Mask Technologies", 2006 IEEE p210-212, 2004년.) 참조). 이러한 문제점은 절연막의 저유전율화의 가속에 따라 보다 현저하게 나타난다.
상기 문제점을 해결하기 위하여, 에치백 공정을 없애는 것이 상기 목적을 달성하기 위한 한가지 방법으로 고려될 수 있다. 적층된 막 두께를 수 nm 레벨까지 얇게 함으로써, 비아 도전성을 어느 정도 확보할 수 있다고 생각할 수 있다. 그러나, 이 경우에는, 측벽 부분의 커버리지(coverage)도 불충분하게 되고, 실링 효과가 부족하고, 신뢰성도 열화된다.
이하에서, 종래 기술의 저유전율막을 사용한 배선 구조의 제조 방법의 일례 를 도 6a 내지 도 6i에 도시된 제조 공정 단면도를 참조하여 설명한다.
도 6a에 나타낸 바와 같이, 배선 홈(251)이 반도체 기판(도시하지 않음) 상에 형성된 절연막(도시하지 않음)에 형성되고, 배선(253)이 상기 배선 홈(251)의 내부에 배리어 금속층(252)을 사이에 두고 형성된다. 예를 들면, 배선(253)은 60nm 두께의 구리(Cu)로 형성된다. 다음에, 상기 배선(253)을 피복하는 배리어층(254)이 형성된다. 상기 배리어층(254)은, 화학 기상 성장(vapor deposition)(예를 들면 PE-CVD: 플라즈마 강화 CVD)법에 의하여 형성된 질화 탄화 실리콘(SiCN)막으로 이루어지고, 30nm의 두께로 형성된다. 그 다음에, 절연막(211)이 형성된다. 상기 절연막(211)은, 예를 들면 2.5 이하의 유전율을 갖는 MSQ(methyl-hydrogen-silsesquioxane)계 다공성 막(porous film)으로 이루어지고, 250nm의 두께로 형성된다. 절연막(211)은 CVD법 또는 SOG 도포 방법에 의하여 형성될 수 있다. 또한, 상기 배선(253)의 재료는 구리로 제한되지 않고, 은(Ag), 금(Au), 알루미늄(Al) 등의 다른 금속으로 형성될 수 있다.
다음에, 도 6b에 나타낸 바와 같이, 상기 절연막(211) 상에 비아를 형성하기 위한 에칭 마스크(231)를, 화학 증폭형 ArF 레지스트(resist)를 사용하여 형성한다. 상기 에칭 마스크(231)에 형성된 비아 패턴(232)의 직경은 60nm이었다.
다음에, 도 6c에 나타낸 바와 같이, 상기 에칭 마스크(231)[도 6b 참조]를 사용하여 행한 드라이 에칭에 의해, 상기 절연막(211)에 비아 홀(via hole)(213)을 형성한다. 이 드라이 에칭에서는, 불화 탄소(CFx)계 가스를 에칭 가스로 사용하였 다. 그 후, 에칭 마스크(231)를 산소(O2)계 가스로 애싱(ashing)에 의해 제거한다. 이러한 에칭 처리는, 저유전율(low-k) 막인 상기 절연막(211)에 플라즈마 데미지를 최소화하기 위해, 저압력으로 실행된다. 이 경우에는, 가스 압력은 0.27Pa로 설정되었고, 0.67Pa 이하가 바람직하다.
다음에, 도 6d에 나타낸 바와 같이, 상기 절연막(211) 상에 배선 홈을 형성하기 위한 에칭 마스크(233)를, 화학 증폭형 ArF 레지스트를 사용하여 형성한다. 상기 에칭 마스크(233)에 형성된 배선 홈 패턴(234)의 폭은 60nm이었다.
다음에, 도 6e에 나타낸 바와 같이, 상기 에칭 마스크(233)[도 6d 참조]를 사용하여 행한 드라이 에칭에 의해, 상기 절연막(211)에 배선 홈(214)을 140nm의 깊이로 형성한다. 이러한 드라이 에칭에서는, 불화 탄소(CF)계 가스를 에칭 가스로 사용하였다. 그 후, 에칭 마스크(33)를 산소(O2)계 가스로 애싱에 의해 제거한다. 이러한 처리는, 저유전율(low-k) 막에의 플라즈마 데미지를 최소화하기 위해, 에칭 분위기를 저압력으로 하여 실행된다. 상기 에칭 분위기의 압력은 0.27Pa로 설정되었다.
다음에, 도 6f에 나타낸 바와 같이, 비아 홀(213) 저부의 배리어층(254)을 제거하고, 배선(253)을 노출시킨다. 이러한 제거를 위한 에칭은 불화 탄소(CF)계 가스를 이용하여 실행된다. 또한, 유기계 세정액을 사용하여 노출된 배선(253)의 표면을 세정한다.
다음에, 도 6g에 나타낸 바와 같이, 상기 비아 홀(213) 및 배선 홈(214)의 각 내면에, 디메틸페닐실란(DMPS: Dimethylphenylsilane)을 프리커서로 이용하여 1nm 또는 그 이하의 막 두께를 갖는 밀봉층(215)을 형성한다. 이러한 처리는, 150W의 기판 RF 바이어스 파워(bias power), 0.67kPa의 막 형성 분위기의 압력, 500cm3/min의 프리커서로서의 DMPS의 유량, 1000cm3/min의 캐리어 가스로서의 헬륨(He)의 유량, 350℃의 기판 온도의 조건하에서 실행되었지만, 이들 조건에 한정되는 것은 아니다.
다음에, 도 6h에 나타낸 바와 같이, 스퍼터링법(sputtering method)에 의하여, 상기 비아 홀(213) 및 배선 홈(214)의 각 내면을 포함하는 상기 절연막(211) 표면에 상기 밀봉층(215)을 사이에 두고 배리어층(216)으로서 탄탈(Ta) 막을 7nm의 두께로 형성한다. 또한, 구리 시드 층(도시하지 않음)을 45nm의 두께로 형성한다. 그 다음에, 전해 도금(ECP)법 또는 CVD법에 의해, 상기 비아 홀(213) 및 배선 홈(214)의 내부를 구리(Cu)막(217)으로 매립한다. 다음에, 그레인 성장(grain growth)을 위한 어닐링 처리를 250℃에서 90초 동안 실행한다. 그 다음에, 기계적 화학 연마(CMP)법에 의해, 절연막(211) 상의 잉여 구리(Cu) 막(217)(구리 시드 층도 포함함)을 연마하여, 상기 비아 홀(213) 및 배선 홈(214)의 내부에 배리어막(216)을 통하여 구리막(217)으로 매립하여, 비아 홀(213)을 통해서 배선(253)에 접속되는 구리 배선(218)을 완성시킨다.
상기한 듀얼다마신 가공 후에는, 저유전율막인 절연막(211)은 많은 플라즈마 데미지를 받아, 표층 데미지 부분은 흡습되어 있고, 기공을 통한 막 내로의 흡습도 진행된다.
상기 밀봉층(215)의 막 두께가 1nm인 경우에는, 밀봉 처리가 행해지지 않는 경우에 비해서, 저항값(평균값)이 50% 상승되고, 저항값 불균일도 3배 이상 증가된다. 이는 장치 설계상 허용할 될 수 없다. 또한, 밀봉층(215)의 막 두께가 0.5nm인 경우에는, 그 후의 신뢰성 시험(스트레스 마이그레이션, 일렉트로 마이그레이션)에서, 불량이 발생된다. 이것은, 밀봉층(215)의 막 두께가 얇기 때문에, 밀봉 효과가 불충분하게 되고, 막의 내부로부터의 탈가스에 의해, 배리어 금속의 막질 열화(산화)가 진행되어, 구리(Cu)의 스며 나옴이 관찰되고, 도 6i에 나타낸 바와 같이, 구리(Cu) 시드 층과 절연막의 밀착성이 열화되어, 비아 홀(213) 내부에 보이드(void)(219)가 형성되는 불량이 발생된 것으로 추측된다.
따라서, 저유전율막을 절연막으로 사용한 경우, 절연막의 플라즈마 데미지를 억제하기 위해 밀봉층을 형성할 때, 비아부의 컨택트 저항값의 상승을 억제하기 위해 밀봉층을 얇게 형성하면, 스트레스 마이그레이션 또는 일렉트로 마이그레이션 등에 의한 신뢰성 불량이 발생된다.
따라서, 플라즈마 데미지의 영향을 억제하는 밀봉층을 사용함으로써, 비아 저항을 증대시키지 않고, 신뢰성 불량을 저감할 필요가 있다.
본 발명의 제1 실시예에 따라, 절연막에 오목부를 형성하는 공정; 상기 오목부의 내면에 알킬기를 가지는 실란계의 가스를 프리커서(precursor)로서 사용함으로써 밀봉층을 형성하는 공정; 상기 밀봉층에 대해서 전자선 큐어(cure) 또는 자외선 큐어를 행하는 공정; 상기 오목부에 도전체를 매립하는 공정을 포함하는, 반도체 장치의 제조 방법이 제공된다.
본 발명의 제1 실시예에 따르면, 밀봉층에 대해서 전자선 큐어 또는 자외선 큐어를 행하므로, 크로스링크(crosslinking) 반응과 비교하여 실리콘-산소-실리콘(Si-O-Si) 결합 성분이 증가되고, 절연막이 저유전율막인 경우에도, 밀봉층과 절연막의 밀착성이 향상될 수 있다. 또한, 절연막의 실리콘(Si) 댕글링 본드(dangling bond)들의 회복이 탄소(알킬기)에 의해 촉진된다. 또한, 막의 치밀화가 재결합에 의해 촉진된다.
본 발명의 제1 실시예에 따르면, 밀봉층의 치밀화, 밀착성 개선, 및 저유전율막의 데미지층의 회복이 실현되어, 밀봉층의 밀봉 특성이 향상될 수 있다. 그러므로, 밀봉층이, 비아 저부에서 저항 상승이 문제가 되지 않도록, 매우 얇은 두께(예를 들면, 0.5nm 이하)를 갖도록 형성된 경우에도, 절연막 내부로부터 수분이 새어 나오는 것에 의한 절연막의 오목부 내에 형성되는 배리어층의 막질의 열화가 억제된다. 또한, 절연막 내부로의 금속의 새어 나옴, 비아에서 저항의 증가, 및 비아에 기인한 스트레스 마이그레이션 및 일렉트로 마이그레이션 등 불량이 방지될 수 있어, 신뢰성의 향상이 도모된다.
이하에서, 본 발명의 반도체 장치의 제조 방법에 관한 제1 실시예를, 도 1a 내지 도 1f에 도시된 제조 공정 단면도를 참조하여 설명한다.
도 1a에 나타낸 바와 같이, 배선 홈(111)이 반도체 기판(도시하지 않음) 상에 형성된 절연막(도시하지 않음)에 형성되고, 상기 배선 홈(111)의 내부에 배리어 금속층(112)을 사이에 두고 배선(113)이 형성된다. 상기 배선(113)은 60nm의 두께로 구리로 형성된다. 다음에, 상기 배선(113)을 피복하는 배리어층(114)을 형성한다. 상기 배리어층(114)은 화학 기상 성장(예를 들면, PE-CVD: 플라즈마 강화 CVD)법을 사용하여 형성된 질화 탄화 실리콘(SiCN)막을 포함하고, 30nm의 두께로 형성된다. 다음에, 배리어층(114) 상에 산화 실리콘계 절연막을 포함하는 절연막(11)을 형성한다. 상기 절연막(11)은, 예를 들면 2.5 이하의 유전율을 갖는 MSQ(methyl-hydrogen-silsesquioxane)계 다공성 막을 포함하고, 예를 들면 250nm의 두께로 형성된다. 이 경우에, 막 형성 방법은 CVD법이거나, 또는 SOG 도포 방법일 수 있다. 또한, 상기 배선(113)은 구리로 형성될 수 있으며, 은(Ag), 금(Au), 알루미늄(Al) 등의 금속으로 형성될 수도 있다.
다음에, 상기 절연막(11) 상에 비아를 형성하기 위한 에칭 마스크(도시하지 않음)를, 예를 들면 화학 증폭형 ArF 레지스트를 사용하여 형성한다. 이 에칭 마스크에 형성된 비아 패턴의 직경은, 예를 들면 60nm이다.
다음에, 상기 에칭 마스크를 사용하여 행한 드라이 에칭에 의해, 상기 절연막(11)에 오목부(12)(예를 들면, 비아 홀(13))를 형성한다. 이 드라이 에칭에서는, 불화 탄소(CF)계 가스를 에칭 가스로서 사용하였다. 그 후, 에칭 마스크를 산소(O2)계 가스로 애싱에 의해 제거한다. 이 경우, 저유전율(low-k) 막에의 플라즈마 데미지를 최소화하기 위해, 에칭 분위기를 저압력으로 처리한다. 이 경우의 에칭 분위기의 압력은 0.27Pa로 설정되었다. 이 에칭 분위기의 압력은 0.67Pa 이하가 바람직하다.
다음에, 도 1b에 나타낸 바와 같이, 상기 절연막(11) 상에 배선 홈을 형성하기 위한 에칭 마스크(31)를, 예를 들면 화학 증폭형 ArF 레지스트를 사용하여 형성한다. 이 에칭 마스크(31)에 형성된 배선 홈 패턴(32)의 폭은, 예를 들면 60nm으로 설정되었다.
다음에, 도 1c에 나타낸 바와 같이, 상기 에칭 마스크(31)[도 6b 참조]를 사 용한 드라이 에칭에 의해, 상기 절연막(11)에 오목부(12)(예를 들면, 배선 홈(14))를, 예를 들면 140nm의 깊이로 형성한다. 이 드라이 에칭에서는, 예를 들면 불화 탄소(CF)계 가스를 에칭 가스로서 사용하였다. 그 후, 에칭 마스크(31)를, 예를 들면 산소(O2)계 가스로 애싱에 의하여 제거한다. 이 경우, 저유전율(low-k) 막에의 플라즈마 데미지를 최소화하기 위해, 에칭 분위기를 저압력으로 처리한다. 이 경우의 에칭 분위기의 압력은 0.27Pa로 설정되었다. 이 에칭 분위기의 압력은 0.67Pa 이하가 바람직하다.
다음에, 도 1d에 나타낸 바와 같이, 비아 홀(13) 저부의 배리어층(114)을 제거하고, 배선(113)을 노출시킨다. 이 경우의 제거 가공에는, 예를 들면 드라이 에칭을 사용한다. 이 드라이 에칭에서는, 예를 들면 불화 탄소(CF)계 가스를 사용한다. 또한, 유기계 세정액을 사용하여 노출된 배선(113)의 표면을 세정한다.
다음에, 도 1e에 나타낸 바와 같이, 상기 비아 홀(13) 및 배선 홈(14)의 내면을 포함하는 절연막(11) 상에, 디메틸페닐실란(DMPS: Dimethylphenylsilane)을 프리커서로서 이용하여 밀봉층(15)을, 예를 들면 탄화 실리콘(SiC) 막으로, 예를 들면 0.5nm의 두께로 형성한다. 이 DMPS는 비교적 큰 분자량 및 입체 구조를 갖는다. 그러므로, 매우 얇은 막을 형성하는데 필수적인 저 퇴적 속도(deposition rate)의 제어성이 비교적 높아, 0.5nm 정도의 매우 얇은 막을 형성하는데 바람직하다. 이 경우에 사용된 막 형성 조건은, 150W의 기판 RF 바이어스 파워, 0.67kPa의 막 형성 분위기의 압력, 500cm3/min의 프리커서 종으로서의 DMPS의 유량, 1000cm3/min의 캐리어 가스로서의 헬륨(He)의 유량, 및 350℃의 기판 온도이지만, 이러한 조건에 한정되는 것은 아니다. 또한, 상기 밀봉층(15)의 막 두께는, 절연막(11)에 생긴 에칭 데미지를 보상할 수 있고, 밀봉층(15)에 의한 비아 저항값의 상승이 문제가 되지 않도록 하는 수준의 두께이다. 예를 들면, 밀봉층(15)의 막 두께는 0.5nm 이하가 바람직하다.
또한, 전자선 큐어(EB-Cure)를 실시한다. 여기에서는, 0.93kPa의 처리 분위기의 압력, 1mA의 전류, 및 10keV의 가속 전압하에서 5분간 조사를 행하였으나, 이들 조건에 한정되는 것은 아니다. 이 처리에 의해, 밀봉층(15)이 치밀화되고, 밀봉층(15)과 절연막(11)의 밀착성이 개선되고, 저유전율막인 절연막(11)에 생기는 데미지층(도시하지 않음)의 회복이 촉진되었다. 또는, 자외선 큐어(UV-Cure) 처리를 행하여도, 전자선 큐어와 마찬가지의 효과를 얻을 수 있다. 자외선 큐어의 경우, 150nm 내지 380nm의 파장을 갖는 자외선을 사용하여, 350℃의 기판 온도, 진공 분위기, 아르곤(Ar) 분위기, 헬륨(He) 분위기 또는 질소(N2) 분위기 등의 불활성인 분위기인 조사 분위기, 0.67kPa의 조사 분위기의 압력, 10분의 조사 시간의 조건하에서 조사가 실행되었다.
다음에, 도 1f에 나타낸 바와 같이, 스퍼터링법에 의해, 상기 비아 홀(13) 및 배선 홈(14)의 내면을 포함하는 상기 절연막(11)의 표면에 배리어층(16)으로서 탄탈(Ta)막을 7nm의 두께로 형성한다. 또한, 구리 시드 층(도시하지 않음)을 45nm의 두께로 형성한다. 이어서, 전해 도금(ECP)법 또는 CVD법에 의해, 상기 비아 홀(13) 및 배선 홈(14)의 내부를, 도전체(17), 예를 들면 구리(Cu)막으로 매립한다. 다음에, 그레인 성장을 위한 어닐링 처리를 250℃에서 90초 동안 행한다. 이어서, 기계적 화학 연마(CMP)법에 의해, 절연막(11) 상의 잉여 구리(Cu)막(17)(구리 시드 층도 포함함)을 연마하여, 상기 비아 홀(13) 및 배선 홈(14)의 내부를 밀봉층(15) 및 배리어막(16)을 사이에 두고 구리막(17)으로 매립하며, 비아 홀(13)을 통해서 배선(113)에 접속되는 구리 배선(18)을 완성시킨다.
상기 밀봉층(15)을 형성하는데 사용되는 프리커서로서, 알킬기를 가지는 실란계의 가스를 사용하는 것이 바람직하고, 예를 들면, 상기 가스는 상기 설명한 디메틸페닐실란(DMPS)뿐만 아니라, 트리메틸실란(3MS; trimethylsilane), 테트라메틸실란(4MS; tetramethylsilane), 헥사메틸디실란(HMDS; hexamethyldisilane), 옥타메틸시클로테트라실록산(OMCTS; octamethylcyclotetrasiloxane), 테트라메틸시클로테트라실록산(TMCTS; tetramethylcyclotetrasiloxane), 디에톡시메틸실란(DEMS; diethoxymethylsilane), 및 디메틸디메톡시실란(DMDMOS; dimethyldimethooxysilane) 등을 포함한다.
또한, 알킬기를 포함하는 실란계의 가스에, 예를 들면 메탄(CH4) 및 에틸렌(C2H4) 등의 카본계 가스를 첨가할 수 있다. 이와 같이 카본계 가스를 첨가함으로써, 탄소 또는 탄소를 포함하는 기(예를 들면, 알킬기)에 의해 댕글링 본드들의 회복이 촉진된다.
상기 제1 실시예에 따른 제조 방법에서는, 도 2에 나타낸 바와 같이, 밀봉 층(15)에 대해서 전자선 큐어 또는 자외선 큐어를 행하므로, 크로스링크 반응에 비해 실리콘-산소-실리콘(Si-O-Si) 결합 성분이 증가되고, 절연막(11)이 저유전율막이라도, 밀봉층(15)과 절연막(11)의 밀착성을 높일 수 있다. 또한, 절연막(11)의 실리콘(Si) 댕글링 본드들에의 회복이 탄소 또는 알킬기(도면에서는 일례로서 메틸기를 나타냄)에 의하여 촉진된다. 또한, 재결합에 의해 막의 치밀화가 촉진된다.
따라서, 밀봉층(15)의 치밀화, 밀봉층(15)과 절연막(11)의 밀착성 개선, 절연막(11)에 생긴 데미지층(21)의 회복이 실현되어, 밀봉층(15)의 밀봉 특성이 향상될 수 있다. 그러므로, 밀봉층(15)이 비아 홀(13)의 저부에서의 저항 상승이 문제가 되지 않도록 매우 얇은 막, 예를 들면 0.5nm의 막 두께로 형성되는 경우에도, 절연막(11) 내부의 수분이 스며 나오는 것에 의한 절연막(11)의 오목부(비아 홀(13)) 내에 형성되는 배리어층(16)의 막질 열화(예를 들면, 산화)가 억제되고, 또한 절연막(11) 내부에 배선 재료에 사용되는 구리가 스며 나오는 현상과, 비아에 기인한 예를 들면, 구리 시드 층과 절연막(11)의 밀착성의 열화에 기인하는 비아 불량(예를 들면, 스트레스 마이그레이션 및 일렉트로 마이그레이션 등의 불량)을 방지할 수 있으므로, 신뢰성이 향상될 수 있다. 또한, 비아 저항값은, 밀봉층(15)의 치밀화에 의해, 0.5nm 이하의 두께의 매우 얇은 막의 밀봉층(15)을 사용하는 것이 가능하게 되었으므로, 밀봉층을 사용하지 않는 경우와 대략 동등하게 된다. 또한, 비아 형성과 관계되는 수율 또는 배선간 용량(wiring-to-wiring capacity)의 특성 열화도 확인되지 않았다. 따라서, 밀봉층(15)의 밀봉 특성을 유지하면서, 비아 저항이 저감될 수 있다.
또한, 상기 제1 실시예에 따른 제조 방법에서는, 상기 밀봉층(15)을 형성하는 공정과 전자선 큐어 또는 자외선 큐어의 공정은, 도 3b에 나타낸 바와 같이, 비아 홀(13)을 형성한 직후에 행하는 것도 가능하다. 이 경우, 비아 홀(13) 내면 및 절연막(11) 표면에 밀봉층(15)을 형성한다. 이 밀봉층(15)의 형성 조건은 상기 설명한 조건과 동일하다. 그 후, 전자선 큐어 또는 자외선 큐어를 행한다.
또한, 상기 제1 실시예에 따른 제조 방법에, 상기 도 3b를 참조하여 설명된 공정을 포함시키는 것도 가능하다. 이와 같이, 비아 홀(13)을 형성한 직후에 밀봉층(15)을 형성하는 공정과 전자선 큐어 또는 자외선 큐어를 행하는 공정과, 비아 홀(13) 내부로부터 배리어층(114)을 제거한 직후에 밀봉층(15)을 형성하는 공정과 전자선 큐어 또는 자외선 큐어를 행하는 공정을 조합시켜 행함으로써, 개선 효과가 더욱 향상된다.
또한, 상기 제1 실시예에 따른 제조 방법에서는, 상기 밀봉층(15)을 형성하는 공정과 전자선 큐어 또는 자외선 큐어의 공정을, 도 3b에 나타낸 바와 같이, 비아 홀(13) 내부로부터 배리어층(114)을 제거하기 직전에 행하는 것도 가능하다. 이 경우, 비아 홀(13) 및 배선 홈(14)의 내면 및 절연막(11)의 표면에 밀봉층(15)을 형성한다. 이 밀봉층(15)의 형성 조건은 상기에서 설명한 조건과 동일하다. 그 후, 전자선 큐어 또는 자외선 큐어를 행한다.
또한, 상기 도 5를 참조하여 설명한 공정은 상기 제1 실시예에 따른 제조 방법에 통합될 수 있다. 이와 같이, 비아 홀(13) 내부로부터 배리어층(114)을 제거하기 직전에 밀봉층(15)을 형성하는 공정과 전자선 큐어 또는 자외선 큐어를 행하 는 공정과, 비아 홀(13) 내부로부터 배리어층(114)을 제거한 직후에 밀봉층(15)을 형성하는 공정과 전자선 큐어 또는 자외선 큐어를 행하는 공정을 조합시켜 행함으로써, 개선 효과가 더욱 향상된다.
상기 밀봉층(15)을 형성하는 공정과 전자선 큐어 또는 자외선 큐어를 행하는 공정은, 비아 홀(13)을 형성한 직후, 비아 홀(13) 내부로부터 배리어층(114)을 제거하기 직전, 또는 비아 홀(13) 내부로부터 배리어층(114)을 제거한 직후, 1회 또는 복수회 행할 수 있다. 이 경우, 비아 홀(13) 저부에서의 밀봉층(15)의 총 막 두께가 두껍게 되므로 비아 저항값이 높아지는 것을 억제할 수 있도록, 예를 들면 0.5nm 이하가 바람직하다.
이하에서, 본 발명의 반도체 장치의 제조 방법에 관한 제2 실시예를, 도 4a 내지 도 4h에 나타낸 제조 공정 단면도를 참조하여 설명한다. 이하에서 설명하는 제2 실시예는, 절연막의 배선 형성 부분에 유기계 절연막을 사용하고, 비아 형성 부분에 무기계 절연막을 사용한, 이른바 하이브리드 절연막 구조에 본 발명의 제조 방법을 적용한 것을 나타낸다.
도 4a에 나타낸 바와 같이, 상기 제1 실시예에서 설명한 것과 마찬가지로, 반도체 기판(도시하지 않음) 상에 형성된 절연막(도시하지 않음)에 배선 홈(111)이 형성되고, 상기 배선 홈(111)의 내부에 배리어 금속층(112)을 사이에 두고 배선(113)이 형성되어 있다. 상기 배선(113)은 60nm의 두께로 구리로 형성된다. 다음에, 상기 배선(113)을 피복하는 배리어 절연막(114)을 형성한다. 상기 배리어 절연막(114)은, 화학 기상 성장(예를 들면, PE-CVD: 플라즈마 강화 CVD)법에 의해 형성된 질화 탄화 실리콘(SiCN) 막으로 이루어지고, 30nm의 두께로 형성된다. 이어서, 배리어 절연막(114) 상에 산화 실리콘계 절연막으로 이루어지는 제1 절연막(51)을 형성한다. 상기 제1 절연막(51)은, 예를 들면 2.5 이하의 유전율을 갖는 MSQ(methyl-hydrogen-silsesquioxane)계 다공성 막으로 이루어지고, 100nm의 두께로 형성된다. 상기 제1 절연막(51)은 CVD법 또는 SOG 도포 방법에 의하여 형성될 수 있다. 또한, 상기 배선(113)은 구리뿐만 아니라 은(Ag), 금(Au), 알루미늄(Al) 등의 금속으로 형성될 수 있다.
또한, 상기 제1 절연막(51) 상에 제2 절연막을 유기계 절연막(81)과 무기계 절연막(82)의 적층막의 형태로 형성한다. 상기 유기계 절연막(81)은, 예를 들면 폴리아릴 에테르막(polyaryl ether film)으로, 예를 들면 80nm의 두께로 형성된다. 이어서, 상기 유기계 절연막(81) 상에 무기계 절연막(82)을 형성한다. 상기 무기계 절연막(82)은, 예를 들면 플라즈마 강화 CVD법에 의해 형성되는 산화 실리콘막이고, 예를 들면 100nm의 두께로 형성된다. 이어서, 상기 무기계 절연막(82) 상에 제1 하드 마스크(hard mask)(83) 및 제2 하드 마스크(84)를 차례로 형성한다. 상기 제1 하드 마스크(83) 및 제2 하드 마스크(84)는, 각각 50nm의 두께로 형성된다.
다음에, 도 4b에 나타낸 바와 같이, 상기 제2 하드 마스크(84) 상에 배선 홈 패턴을 형성하기 위한 에칭 마스크(86)를, 예를 들면 화학 증폭형 ArF 레지스트를 사용하여 형성한다. 상기 에칭 마스크(86)에 배선 홈 패턴(87)이 형성된다. 그리고, 도시는 하지 않았지만, 상기 에칭 마스크(86)의 하면에 유기 반사 방지막(BARC: Bottom Anti-Refractive Coat)을 도포하여 형성할 수 있다.
다음에, 도 4c에 나타낸 바와 같이, 상기 에칭 마스크(86)[도 4b 참조]를 사용하여 상기 제2 하드 마스크(84)를 가공하고, 배선 홈 패턴(87)[도 4b 참조]의 연장부로서 배선 홈 패턴(88)을 형성한다. 그 후, 이 에칭 가공에서 남은 에칭 마스크(86) 및 유기 반사 방지막을, 예를 들면 산소(O2)계 가스를 사용하여 박리한다.
다음에, 상기 제1 하드 마스크(83) 상에 상기 배선 홈 패턴(88)을 매립하도록 유기 반사 방지막(BARC: Bottom Anti-Refractive Coat)(89)을 도포하여 형성한 후, 비아를 형성하기 위한 에칭 마스크(90)를, 예를 들면 화학 증폭형 ArF 레지스트를 사용하여 형성한다. 상기 에칭 마스크(90)에 비아 패턴(91)이 형성된다. 상기 비아 패턴(91)의 직경은, 예를 들면 60nm으로 설정된다.
다음에, 도 4d에 나타낸 바와 같이, 상기 제1 하드 마스크(83), 무기계 절연막(82), 유기계 절연막(81)이 차례로 에칭 가공되어 비아 홀(92)을 형성한다. 상기 에칭 가공에서는, 유기계 절연막(81)의 에칭시에, 상기 에칭 마스크(90) 및 유기 반사 방지막(89)[도 4c 참조]도 에칭되어 제거된다. 상기 에칭에서는, 예를 들면 에칭 가스로서 질소(N2)와 산소(O2)의 혼합 가스를 사용한다.
다음에, 도 4e에 나타낸 바와 같이, 제2 하드 마스크(84)[도 4d 참조]를 에칭 마스크로서 사용하여 제1 하드 마스크(83)를 에칭 가공하고, 배선 홈 패턴(88)을 연장 형성한다. 이때, 배선 홈 패턴(88) 저부의 무기계 절연막(82)과 비아 홀(92) 저부의 제1 절연막(51)을 동시에 에칭 가공한다. 이들 막은 양자 모두 무기 산화 실리콘계 절연막이므로, 동시에 에칭 가공될 수 있다. 이러한 에칭은 불 화 탄소(CF)계 가스를 사용한 드라이 에칭에 의해 실행된다.
이와 같이, 상기 무기계 절연막(82) 및 유기계 절연막(81)에 배선 홈(93)이 형성되고, 제1 절연막(51)에 비아 홀(92)이 연장 형성된다. 이러한 에칭 가공에서는, 상기 배리어 절연막(114)의 상면에서 비아 홀(92)을 형성하는 에칭이 정지되고, 상기 유기계 절연막(81) 상면에서 배선 홈(93)을 형성하는 에칭이 정지된다.
다음에, 도 4f에 나타낸 바와 같이, 비아 홀(92)을 도전시키기 위하여, 비아 홀(92) 저부의 상기 배리어 절연막(114)을 에칭에 의해 제거한다. 이러한 에칭에서는, 에칭 가스로서 질소(N2)와 산소(O2)의 혼합 가스를 사용한다. 이러한 에칭은 무기계 산화막을 에칭하지 않기 때문에, 이러한 에칭에서는 상기 무기 산화막으로 이루어지는 제1 절연막(51) 및 무기계 절연막(82)은 에칭되지 않는다. 또한, 이러한 에칭에서는, 제1 하드 마스크(83)[도 4e 참조]도 제거된다.
다음에, 도 4g에 나타낸 바와 같이, 상기 비아 홀(92) 및 배선 홈(93)의 내면을 포함하는 무기계 절연막(82) 상에, 디메틸페닐실란(DMPS: Dimethylphenylsilane)을 프리커서로서 이용하여 밀봉층(15)을, 예를 들면 탄화 실리콘(SiC)막으로, 예를 들면 0.5nm의 두께로 형성한다. 상기 DMPS는 비교적 큰 분자량을 갖고, 입체 구조를 갖고 있으므로, 매우 얇은 막을 형성하는데 필수적인 저 퇴적 속도의 제어성이 비교적 높으므로, 0.5nm 정도의 매우 얇은 막을 형성하는데 바람직하다. 이 경우에, 막 형성은, 150W의 기판 RF 바이어스 파워, 0.67kPa의 막 형성 분위기의 압력, 500cm3/min의 프리커서 종으로서의 DMPS의 유량, 1000cm3/min 의 캐리어 가스로서의 헬륨(He)의 유량, 및 350℃의 기판 온도의 조건하에서 실행되지만, 이들 조건에 한정되는 것은 아니다. 또한, 상기 밀봉층(15)의 막 두께는, 절연막(51)에 생긴 에칭 데미지를 보상할 수 있고, 또한 밀봉층(15)에 의한 비아 저항의 상승이 문제되지 않도록 하는 막 두께이며, 따라서 0.5nm 이하가 바람직하다.
또한, 전자선 큐어(EB-Cure)를 실시한다. 이 경우, 0.93kPa의 처리 분위기의 압력, 1mA의 전류, 및 10keV의 가속 전압의 조건하에서 5분 동안 조사를 행하였으나, 이들 조건에 한정되는 것은 아니다. 이 처리에 의해, 밀봉층(15)의 치밀화, 밀봉층(15)과 절연막(51)의 밀착성 개선, 저유전율막인 절연막(51)에 생기는 데미지층(도시하지 않음)의 회복이 촉진되었다. 또는, 자외선 큐어(UV-Cure) 처리를 행하여도 전자선 큐어와 마찬가지의 효과를 얻을 수 있다. 자외선 큐어의 경우, 150nm 내지 380nm의 파장을 갖는 자외선을 사용하는 조사가, 350℃의 기판 온도, 진공 분위기, 아르곤(Ar) 분위기, 헬륨(He) 분위기 또는 질소(N2) 분위기 등의 불활성인 분위기인 조사 분위기, 0.67kPa의 조사 분위기의 압력, 10분의 조사 시간의 조건하에서 실행된다.
다음에, 도 4h에 나타낸 바와 같이, 스퍼터링법에 의해, 상기 비아 홀(92) 및 배선 홈(93)의 내면을 포함하는 상기 무기계 절연막(82)의 표면에 밀봉층(15)을 사이에 두고 배리어층(16)으로서의 탄탈(Ta) 막을 7nm의 두께로 형성한다. 또한, 구리 시드 층(도시하지 않음)을 45nm의 두께로 형성한다. 이어서, 전해 도금(ECP) 법 또는 CVD법에 의해, 상기 비아 홀(92) 및 배선 홈(93)의 내부를 도전체(17), 예를 들면 구리(Cu) 막으로 매립한다. 다음에, 그레인 성장을 위한 어닐링 처리를 250℃에서, 90초 동안 행한다. 이어서, 기계적 화학 연마(CMP)법에 의해, 무기계 절연막(82) 상의 잉여 구리(Cu)막(17)(구리 시드 층을 포함)을 연마하여 제거하고, 상기 비아 홀(92) 및 배선 홈(93)의 내부를 밀봉층(15) 및 배리어막(16)을 사이에 두고 구리막(17)으로 매립하여, 비아 홀(13)을 통해서 배선(113)에 접속되는 구리 배선(18)을 완성시킨다.
상기 제2 실시예에서도, 상기 제1 실시예에서와 마찬가지로, 상기 밀봉층(15)을 형성할 때 사용되는 프리커서로서, 알킬기를 포함하는 실란계의 가스를 사용하는 것이 바람직하다. 예를 들면, 프리커서로서 사용될 수 있는 알킬기를 포함하는 실란계 가스는, 상기 설명한 디메틸페닐실란(DMPS)뿐만 아니라, 트리메틸실란(3MS), 테트라메틸실란(4MS), 헥사메틸디실란(HMDS), 옥타메틸시클로테트라실록산(OMCTS), 테트라메틸시클로테트라실록산(TMCTS), 디에톡시메틸실란(DEMS), 디메틸디메톡시실란(DMDMOS) 등을 포함한다.
또한, 알킬기를 포함하는 실란계의 가스에, 예를 들면 메탄(CH4) 및 에틸렌(C2H4) 등과 같은 카본계 가스를 첨가할 수 있다. 카본계 가스를 첨가하는 경우, 탄소 또는 탄소를 포함하는 기(예를 들면 알킬기)에 의해 댕글링 본드들의 회복이 촉진된다.
또한, 상기 제2 실시예에 따른 제조 방법에서는, 상기 밀봉층(15)을 형성하 는 공정과 전자선 큐어 또는 자외선 큐어의 공정은, 도 5에 나타낸 바와 같이, 비아 홀(92) 내부로부터 배리어층(114)을 제거하기 직전에 수행될 수 있다. 이 경우, 비아 홀(92)과 배선 홈(93)의 내면 및 제1 하드 마스크(83)의 표면에 밀봉층(15)을 형성한다. 상기 밀봉층(15)의 형성 조건은 상기 설명한 조건과 동일하다. 그 후, 전자선 큐어 또는 자외선 큐어를 행한다.
또한, 상기 도 4g 및 도 4h를 참조하여 설명한 공정은 상기 제2 실시예에 따른 제조 방법에 통합될 수 있다. 이와 같이, 비아 홀(92) 내부로부터 배리어층(114)을 제거하기 직전에 밀봉층(15)을 형성하는 공정과 전자선 큐어 또는 자외선 큐어를 행하는 공정과, 비아 홀(92) 내부로부터 배리어층(114)을 제거한 직후에 밀봉층(15)을 형성하는 공정 및 전자선 큐어 또는 자외선 큐어를 행하는 공정을 조합시켜 행함으로써, 개선 효과가 더욱 향상된다.
상기 밀봉층(15)을 형성하는 공정과 전자선 큐어 또는 자외선 큐어를 행하는 공정은, 비아 홀(13) 내부로부터 배리어층(114)을 제거하기 직전, 또는 비아 홀(13) 내부로부터 배리어층(114)을 제거한 직후에, 1회 또는 복수회 실행될 수 있다. 이 경우, 비아 홀(13) 저부에서 밀봉층(15)의 총 막 두께가 두껍게 되므로 비아 저항값이 높아지는 것을 억제하기 위하여, 밀봉층(15)의 두께는, 예를 들면 0.5nm 이하가 바람직하다.
상기 제2 실시예에 따른 제조 방법에서는, 상기 제1 실시예에서와 마찬가지로, 밀봉층(15)에 대해서 전자선 큐어 또는 자외선 큐어를 행한다. 그러므로, 크로스링크 반응에 비해 실리콘-산소-실리콘(Si-O-Si) 결합 성분이 증가되어, 절연 막(11)이 저유전율막이어도, 밀봉층(15)과 절연막(51)의 밀착성을 높일 수 있다. 또한, 절연막(51)의 실리콘(Si) 댕글링 본드들에의 회복이 탄소 또는 알킬기(도면에서는 일례로서 메틸기를 나타냄)에 의하여 회복이 촉진된다. 또한, 재결합에 의해 막의 치밀화가 촉진된다.
따라서, 밀봉층(15)의 치밀화, 밀봉층(15)과 절연막(51)의 밀착성 개선, 및 절연막(51)에 생긴 데미지층의 회복이 실현되어, 밀봉층(15)의 밀봉 특성이 향상될 수 있다. 그러므로, 밀봉층(15)이 비아 홀(92)의 저부에서 저항 상승이 문제되지 않도록 매우 얇은 막, 예를 들면 0.5nm의 막 두께로 형성된 경우에도, 절연막(11) 중의 수분이 새어 나오는 것에 의한 절연막(51)의 오목부(비아 홀(92)) 내에 형성되는 배리어층(16)의 막질 열화(예를 들면, 산화)가 억제된다. 또한, 절연막(51) 중의 배선 재료로 사용되는 구리가 새어 나오는 현상과, 비아에 기인한, 예를 들면 구리 시드 층과 절연막(51)의 밀착성의 열화에 기인하는 비아 불량(예를 들면, 스트레스 마이그레이션 및 일렉트로 마이그레이션 등의 불량)을 회피할 수 있으므로, 신뢰성이 향상될 수 있다. 또한, 비아 저항값은, 밀봉층(15)의 치밀화에 의해, 0.5nm 이하의 매우 얇은 막의 밀봉층(15)을 사용할 수 있으므로, 밀봉층을 형성하지 않는 경우와 대략 동등하게 된다. 또한, 비아 형성과 관계되는 수율 또는 배선간 용량의 특성 열화도 인식되지 않았다. 따라서, 밀봉층(15)의 밀봉 특성을 유지하면서 비아 저항이 저감될 수 있다.
그리고, 상기 제1 실시예 및 제2 실시예에서 실시된 전자선 큐어 또는 자외선 큐어 대신에 레이저 어닐링이 사용될 수 있다. 예를 들면, 레이저 광원으로서 KrF, XeCl, XeF, ArF 등을 사용하고, 기판 온도를 예를 들면 350℃, 레이저광 조사 시간을 예를 들면 50분, 조사 분위기의 압력을 예를 들면 0.67kPa, 진공 분위기, 아르곤 분위기, 헬륨 분위기, 질소 분위기 등의 불활성인 분위기인 조사 분위기의 조건하에서 레이저 어닐링이 실행될 수 있다.
다수의 수정, 조합, 부차적인 조합, 및 변경이 설계 조건 및 다른 요인에 따라 이루어질 수 있고, 이들이 부가된 청구항 및 그 균등물의 범위 내에 있다는 것이 당업자에 이해된다.
도 1a 내지 도 1c는 본 발명의 반도체 장치의 제조 방법에 관한 제1 실시예를 나타낸 제조 공정의 단면도이다.
도 1d 내지 도 1f는 본 발명의 반도체 장치의 제조 방법에 관한 제1 실시예를 나타낸 제조 공정 단면도이다.
도 2는 제1 실시예의 효과를 설명하기 위한 개략 구성 단면도이다.
도 3a는 제1 실시예의 변형예를 나타낸 제조 공정 단면도이다.
도 3b는 제1 실시예의 변형예를 나타낸 제조 공정 단면도이다.
도 4a 및 도 4b는 본 발명의 반도체 장치의 제조 방법에 관한 제2 실시예를 나타낸 제조 공정 단면도이다.
도 4c 및 도 4d는 본 발명의 반도체 장치의 제조 방법에 관한 제2 실시예를 나타낸 제조 공정 단면도이다.
도 4e 및 도 4f는 본 발명의 반도체 장치의 제조 방법에 관한 제2 실시예를 나타낸 제조 공정 단면도이다.
도 4g 및 도 4h는 본 발명의 반도체 장치의 제조 방법에 관한 제2 실시예를 나타낸 제조 공정 단면도이다.
도 5는 제2 실시예의 변형예를 나타낸 제조 공정 단면도이다.
도 6a 내지 도 6c는 종래 기술의 반도체 장치의 제조 방법에 관한 일례를 나타낸 제조 공정 단면도이다.
도 6d 내지 도 6f는 종래 기술의 반도체 장치의 제조 방법에 관한 일례를 나 타낸 제조 공정 단면도이다.
도 6g 내지 도 6i는 종래 기술의 반도체 장치의 제조 방법에 관한 일례를 나타낸 제조 공정 단면도이다.

Claims (3)

  1. 반도체 장치의 제조 방법에 있어서,
    절연막에 오목부를 형성하는 공정;
    알킬기를 가지는 실란(sliane)계의 가스를 프리커서(precursor)로서 사용하여 상기 오목부의 내면에 밀봉층을 형성하는 공정;
    상기 밀봉층에 대해서 전자선 큐어(electron baem cure; EB-cure) 또는 자외선 큐어(UV-cure)를 행하는 공정; 및
    상기 오목부를 도전체로 매립하는 공정
    를 포함하는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 밀봉층을 형성하는 공정에서, 상기 알킬기를 가지는 실란계 가스에, 탄소를 포함하는 가스가 첨가되는, 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 절연막은 상부에 배리어층이 형성된 도전층을 피복하도록 형성되고, 상기 오목부는 상기 배리어층이 상기 오목부의 저부에 노출되도록 형성되고,
    상기 오목부의 내면에 밀봉층을 형성하는 공정을 행한 후, 상기 밀봉층에 대해서 전자선 큐어 또는 자외선 큐어를 행하는 공정을 행하고,
    상기 오목부의 내면에 밀봉층을 형성하는 공정과 상기 밀봉층에 대해서 전자선 큐어 또는 자외선 큐어를 행하는 공정은, 상기 오목부를 형성한 후에 상기 오목부에 도전체를 매립하는 공정의 이전, 상기 오목부의 상기 저부에 노출되어 있는 상기 배리어층을 제거하기 직전, 또는 상기 배리어층을 제거한 직후에, 1회 또는 복수회 실행되는, 반도체 장치의 제조 방법.
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