JP2006261440A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2006261440A
JP2006261440A JP2005077720A JP2005077720A JP2006261440A JP 2006261440 A JP2006261440 A JP 2006261440A JP 2005077720 A JP2005077720 A JP 2005077720A JP 2005077720 A JP2005077720 A JP 2005077720A JP 2006261440 A JP2006261440 A JP 2006261440A
Authority
JP
Japan
Prior art keywords
film
wiring
semiconductor device
plug
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005077720A
Other languages
English (en)
Other versions
JP5204370B2 (ja
Inventor
Tatsuya Usami
達矢 宇佐美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2005077720A priority Critical patent/JP5204370B2/ja
Priority to US11/362,110 priority patent/US7969010B2/en
Priority to CNB2006100717255A priority patent/CN100405595C/zh
Publication of JP2006261440A publication Critical patent/JP2006261440A/ja
Application granted granted Critical
Publication of JP5204370B2 publication Critical patent/JP5204370B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】 プラグと配線との接続抵抗および絶縁膜の誘電率を効果的に低下させる。
【解決手段】 半導体装置１００は、半導体基板（不図示）と、半導体基板の上部に設けられ、銅含有金属により構成される第一配線１０８と、第一配線１０８の上部に設けられ、第一配線１０８に接続する導電性の第一プラグ１１４と、第一配線１０８の上部において、第一プラグ１１４が設けられた領域以外の領域に設けられたＣｕシリサイド層１１１と、第一プラグ１１４の上部に設けられたＣｕシリサイド層１１７と、第一配線１０８の側面から第一プラグ１１４の側面にわたって形成されるとともに、第一配線１０８の側面と、第一配線１０８の上部と、第一プラグ１１４の側面とを被覆する第一ポーラスＭＳＱ膜１０５と、を含む配線構造を有する。
【選択図】 図１

Description

本発明は、多層配線構造を有する半導体装置およびその製造方法に関する。
図２１は、従来の半導体装置の構成を示す断面図である。図２１に示した半導体装置２００は、以下の手順で製造される。
まず、シリコン基板（不図示）上に、ＳｉＯ2膜２０１およびＳｉＣ系のバリア絶縁膜２０３を形成する。そして、バリア絶縁膜２０３上に、第一Ｌｏｗ−ｋ（低誘電率）膜２０５として、ポーラスＳｉＯＣ膜を７０〜２００ｎｍ程度の膜厚で形成する。第一Ｌｏｗ−ｋ膜２０５の上に、ハードマスクＳｉＯ2膜（不図示）を約５０〜１５０ｎｍ形成する。その後、フォトリソグラフィー工程により、ハードマスクＳｉＯ2膜および第一Ｌｏｗ−ｋ膜２０５であるポーラスＳｉＯＣ膜のフロロカーボン系のガスを用いたエッチングおよびアッシングを行い、配線溝を形成する。配線溝中に、バリアメタル膜２１１および銅配線２１３を形成した後、バリア絶縁膜２０７として、ＳｉＣ膜を形成する。さらにその上に、第二Ｌｏｗ−ｋ膜２０９として、ポーラスＳｉＯＣ膜を形成し、同様に加工を行い、ビアホール２１５を形成する。こうして、図２１に示した半導体装置２００が得られる。また、その後、ビアホール２１５中に金属膜を埋設し、ビアプラグ（不図示）を形成する。これを繰り返すことにより、多層配線が形成される。
ところが、この製造方法では、層間絶縁膜の低誘電率化が加速するほど、加工による膜の劣化が顕著になってゆく。具体的には、フロロカーボン系のガスを用いたエッチングおよびアッシングを行うプロセスにより、第一Ｌｏｗ−ｋ膜２０５および第二Ｌｏｗ−ｋ膜２０９の露出部に劣化層２１７が形成される。劣化層２１７の形成領域では、Ｌｏｗ−ｋ膜中のＳｉ−ＣＨ3結合が切断されて、Ｌｏｗ−ｋ膜の誘電率が上昇してしまう。また銅配線２１３上に、比誘電率の比較的高いバリア絶縁膜２０３が存在するため、実効誘電率の低減が困難になっている。
また、銅配線２１３の形成層すなわち配線層上に、配線層よりもメタルの面積が少ないビアプラグが形成された層が設けられた積層部分において、剥離が生じる懸念があった。具体的には、第二Ｌｏｗ−ｋ膜２０９であるポーラスＳｉＯＣ膜とバリア絶縁膜２０７膜であるＳｉＣ膜との密着性が悪かった。このため、多層配線を形成し、組み立て後、Ｔ／Ｃ（熱サイクル）試験を行ったときに、それぞれの膜の熱膨張係数の違いにより、これらが剥離して、剥離界面２１９が生じてしまう懸念があった。
そこで、バリア絶縁膜の代わりとして、配線上にメタルキャップ技術を適用する方法が提案されている。
図２２は、こうした半導体装置の構成を示す断面図である。図２２に示した半導体装置２１０においては、図２１に示した半導体装置２００と異なり、バリア絶縁膜２０７を有しないため、ビアホールを形成する際のエッチングストッパが必要となる。そこで、半導体装置２１０においては、銅配線２１３の上部にキャップメタル膜２２１が設けられている。キャップメタル膜２２１上に、バリアメタル膜２２５およびＣｕ膜２２７からなるＣｕプラグが設けられており、Ｃｕプラグ上にキャップメタル膜２２９が設けられている。
図２２に示した半導体装置２１０は、以下の工程で製造される。ＳｉＯ2膜（不図示）上にＳｉＣ系のバリア絶縁膜２０３を形成し、その上に、Ｌｏｗ−ｋ膜として、ポーラスＳｉＯＣ膜を形成する。さらに、ポーラスＳｉＯＣ膜上にＳｉＯ2膜を形成し、第一積層膜２３３を得る。つづいて、フォトリソグラフィー技術を用いて、第一積層膜２３３を加工し、配線溝を形成する。その後、バリアメタル膜２１１、Ｃｕシード（不図示）、および銅配線２１３となるＣｕめっき膜を順次形成し、ＣＭＰを行い溝中に配線を形成する。その後、選択成長法により、配線上にキャップメタル膜２２１としてＣｏＷＰ層を形成する。
その後、キャップメタル膜２２１上に、同様にして第二積層膜２３５を形成し、第二積層膜２３５中にビアホールを形成する。そして、ビアホール中に、バリアメタル膜２２５およびＣｕ膜２２７からなるプラグを形成した後、選択成長法により、プラグ上にキャップメタル膜２２９としてＣｏＷＰ層を形成する。
また、特許文献１には、デュアルダマシン法により形成される多層配線構造において、キャップメタル膜としてタングステン膜を設け、コンタクトホール底部のタングステン膜を除去する技術が開示されている。
特開２００３−１５２０７７号公報
ところが、図２２に示した半導体装置２１０の製造工程においては、キャップメタル膜２２１およびキャップメタル膜２２９の選択成長が完全ではないため、層間絶縁膜である第一積層膜２３３および第二積層膜２３５上に、それぞれ、非選択的成長物２２３および非選択成長物２３１として、メタルの堆積が存在する。非選択的成長物２２３および非選択成長物２３１の存在は、配線間リークの原因になる。また、キャップメタル膜２２１を形成したの後工程で、キャップメタル膜２２１であるＣｏＷＰ膜上の第二積層膜２３５中にビアホールが形成されるが、キャップメタル膜２２１は、エッチングでは除去されないため、図２２に示したように、キャップメタル膜２２１上にバリアメタル膜２２５が形成されることになる。このため、配線とビアとの間の接続抵抗が上昇してしまうという問題があった。
また、背景技術の項に記載の特許文献１においては、デュアルダマシン法により配線構造を作製しているが、デュアルダマシン法で配線および接続プラグを銅により構成した場合、半導体装置の歩留が悪く、安定的に生産されないという課題があった。また、半導体装置を安定的に長期間利用するためには、なお改善の余地を有しており、半導体装置の素子の信頼性を高めるため、さらなる改良が望まれていた。
また、特許文献１においては、配線上にタングステン膜を形成した後のエッチングによりコンタクトホール底部のタングステン膜を除去するとされているが、この方法について本発明者が検討したところ、底部からの除去物がコンタクトホールの側壁等に付着してしまい、除去が不充分となる懸念があった。このため、コンタクトホールにバリアメタル膜が安定的に形成されず、ビアの埋設不良等が生じる懸念があった。
本発明によれば、
半導体基板と、
前記半導体基板の上部に設けられ、銅含有金属により構成される第一配線と、
前記第一配線の上部に設けられ、前記第一配線に接続する導電性のプラグと、
前記第一配線の上部において、前記プラグが設けられた領域以外の領域に設けられた第一キャップメタル膜と、
前記プラグの上部に設けられたプラグ保護膜と、
前記第一配線の側面から前記プラグの側面にわたって形成されるとともに、前記第一配線の側面と、前記第一配線の上部と、前記プラグの側面とを被覆する絶縁膜と、
を含む配線構造を有することを特徴とする半導体装置が提供される。
本発明においては、第一配線の上部において、プラグが設けられた領域以外の領域に第一キャップメタル膜が設けられている。このため、第一配線とプラグとの間の接触抵抗を効果的に低減させることができる。また、第一配線の上部を確実に保護し、エレクトロマイグレーションまたはストレスマイグレーションを抑制することができる。
また、第一の配線の側壁からビアの側壁にわたって絶縁膜が設けられており、当該絶縁膜が第一の配線の側壁、第一の配線の上部、およびビアの側壁を覆うように形成されている。ここで、下層にある第一の配線の形成層と上層にあるビアの形成層との境界部は、絶縁膜中のデータ率が不連続的に顕著に変化する部分である。このような部分に異種材料からなる膜が設けられていると、膜の界面において剥離が生じる原因となる。本発明によれば、第一の配線の形成層とビアの形成層との境界部に異種材料からなる膜が設けられていない構成とすることができるので、第一の配線の形成層とビアの形成層との境界部における絶縁膜の剥離を抑制することができる。また、異種材料からなる膜が設けられていないため、絶縁膜の誘電率を効果的に低下させることができる。
なお、本明細書において、データ率とは、絶縁層において金属膜の占める面積割合をいう。一般に、配線が形成された層はデータ率が高く、ビアが形成された層はデータ率が低く、これら層のデータ率は顕著に異なる。
本発明において、前記絶縁膜が、前記第一の配線の側壁から前記ビアの側壁にわたって連続一体に形成された構成とすることができる。本明細書において、連続一体とは、連続体として一体に成形されていることをいう。また、単一部材からなり、接合部を有しない構造であることが好ましい。絶縁膜が、複数の膜が積層された構成の場合、膜と膜との界面が存在するため、界面において剥離が生じる懸念があるが、この構成によれば、このような界面が存在しないため、絶縁膜の熱サイクル特性をさらに向上させることができる。また、絶縁膜の誘電率をより一層効果的に低下させることができる。
また、本発明によれば、
半導体基板の上部に第一犠牲層間絶縁膜を形成し、該第一犠牲層間絶縁膜中に銅含有金属膜を埋設して第一配線を形成する工程と、
前記第一犠牲層間絶縁膜の上部に第二犠牲層間絶縁膜を形成し、該第二犠牲層間絶縁膜を選択的に除去して孔を形成し、前記孔の底部から前記第一配線の上面の一部を露出させ、前記孔に銅含有金属膜を埋設し、前記第一配線の上面の一部に接続するプラグを形成する工程と、
プラグを形成する前記工程の後、前記第二犠牲層間絶縁膜を除去し、前記第一配線の上面を露出させる工程と、
第一配線の上面を露出させる前記工程の後、前記第一配線の上部と前記プラグの上部とにキャップメタル膜を同時に形成する工程と、
キャップメタル膜を同時に形成する前記工程の後、前記第一犠牲層間絶縁膜を除去して前記第一配線の側面を露出させて、前記第一配線の側面と前記第一配線の上部と前記プラグの側面とを被覆する絶縁膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法が提供される。
本発明の製造方法においては、第一配線の上部とプラグの上部とにキャップメタル膜を同時に形成する。このため、第一配線の上部を保護することができる。また、プラグと第一配線との間にキャップメタル膜が形成されず、接触抵抗の低減効果に優れた半導体装置を安定的に製造することができる。また、第一配線の上部のキャップメタルを除去する工程を有しない製造方法とすることができるため、プラグの製造安定性を向上させて、製造歩留まりを向上させることができる。
また、第一の犠牲層間膜、犠牲バリア絶縁膜、および第二の犠牲層間膜を除去して第一の配線およびプラグを露出させた後、第一配線の側面と第一配線の上部とプラグの側面とを被覆する絶縁膜を形成する。このため、絶縁膜を形成した後、これを選択的に除去して溝部や孔を形成する工程が生じない。このため、絶縁膜の加工処理による劣化を抑制することができる。
なお、第一犠牲層間絶縁膜および第二犠牲層間絶縁膜は、一層の膜から構成されていてもよいし、複数の膜が積層された構成であってもよい。
以上説明したように本発明によれば、プラグと配線との接続抵抗および絶縁膜の誘電率を効果的に低下させることができる。
以下、銅含有金属の多層配線構造が設けられた半導体装置をシングルダマシンプロセスにより製造する場合について、本発明の実施形態について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同一の符号を付し、以下の説明において共通する説明を適宜省略する。
（第一の実施形態）
図１および図２は、本実施形態の半導体装置の構成を示す断面図である。図２に示した半導体装置１１０は、図１に示した半導体装置１００において、配線とビアとの接続部分に目ずれが生じた場合の構成を示している。
図１に示した半導体装置１００は、半導体基板（不図示）と、半導体基板の上部に設けられ、銅含有金属により構成される第一配線１０８と、第一配線１０８の上部に設けられ、第一配線１０８に接続する導電性のプラグ（第一プラグ１１４）と、第一配線１０８の上部において、第一プラグ１１４が設けられた領域以外の領域に設けられた第一キャップメタル膜（Ｃｕシリサイド層１１１）と、第一プラグ１１４の上部に設けられたプラグ保護膜（Ｃｕシリサイド層１１７）と、第一配線１０８の側面から第一プラグ１１４の側面にわたって形成されるとともに、第一配線１０８の側面と、第一配線１０８の上部と、第一プラグ１１４の側面とを被覆する絶縁膜（第一ポーラスＭＳＱ膜１０５）と、を含む配線構造を有する。
本実施形態では、第一キャップメタルが、第一配線１０８の上部に設けられたＣｕシリサイド層１１１であり、これは第一配線１０８の上部がシリサイド化された膜である。第一プラグ１１４と第一配線１０８とは直接接しており、第一プラグ１１４との非接触部において、第一配線１０８の上部が選択的にシリサイド化されている。
また、プラグ保護膜は、Ｃｕシリサイド層１１１と同一材料からなる第二キャップメタル膜すなわちＣｕシリサイド層１１７である。Ｃｕシリサイド層１１７は、後述するように、Ｃｕシリサイド層１１１と同一工程で形成される。第一プラグ１１４の上部に、Ｃｕシリサイド層１１７を介して第一プラグ１１４に接続する第二配線１２４を有する。
また、半導体装置１００は、第一ポーラスＭＳＱ膜１０５の下層にあって、第一配線１０８の側面下部に接するとともに、第一ポーラスＭＳＱ膜１０５よりも膜密度の高い第一補強絶縁膜（第一ＳｉＣ膜１０３）を有する。また、第一ＳｉＣ膜１０３に代えて、ＳｉＮ膜またはＳｉＯＮ膜を用いてもよい。
第一ポーラスＭＳＱ膜１０５は、第一配線１０８の側面から第一プラグ１１４の側面にわたって連続一体に設けられている。第一ポーラスＭＳＱ膜１０５は、第一配線１０８の配線間および第一プラグ１１４間に埋設された中実の膜である。
第一ポーラスＭＳＱ膜１０５は、低誘電率材料により構成されるとともに、上部（シリコン基板から遠い側）の膜密度が下部よりも高い膜である。また、第一ポーラスＭＳＱ膜１０５は、上部の機械的強度が下部より高い膜である。また、第一ポーラスＭＳＱ膜１０５は、構成元素として炭素を含む低誘電率材料により構成されるとともに、上部の炭素濃度が下部より低い膜である。
第一ポーラスＭＳＱ膜１０５は、電子線照射または紫外線照射されてなる膜である。
低誘電率材料の赤外吸収スペクトルにおいて、１１５０ｃｍ-1近傍にピークを有する赤外吸収帯のピーク強度Ｉ1が、第一ポーラスＭＳＱ膜１０５の下部よりも上部において小さい。この吸収帯は、Ｃａｇｅ（かご）型Ｓｉ−Ｏ構造を反映する吸収帯である。なお、１１５０ｃｍ-1近傍とは、たとえば１１００〜１２００ｃｍ-1である。
低誘電率材料の赤外吸収スペクトルにおいて、１０５０ｃｍ-1近傍にピークを有する赤外吸収帯のピーク強度Ｉ2が、第一ポーラスＭＳＱ膜１０５の下部よりも上部において大きい。この吸収帯は、Ｌａｄｄｅｒ（梯子）型Ｓｉ−Ｏ構造を反映する吸収帯である。なお、１０５０ｃｍ-1近傍とは、たとえば１０００〜１１００ｃｍ-1である。
低誘電率材料の赤外吸収スペクトルにおいて、３０００ｃｍ-1近傍にピークを有する赤外吸収帯のピーク強度Ｉ3が、第一ポーラスＭＳＱ膜１０５の下部よりも上部において小さい。この吸収帯は、Ｃ−Ｈ結合を反映する吸収帯であり、Ｉ3が大きいほど、膜中の炭素濃度が高い。なお、３０００ｃｍ-1近傍とは、たとえば２９５０〜３０５０ｃｍ-1である。
なお、本明細書において、「ピーク強度」とは、赤外吸収スペクトル中の赤外吸収帯、つまり吸収曲線とそのベースラインとで囲まれる領域において、ピーク位置の吸光度から、ピーク位置の波数におけるベースラインの吸光度を差し引いた値である。それぞれの赤外吸収帯のベースラインは、通常、以下の範囲内でひくことができる。
Ｉ1：１０００〜１１００ｃｍ-1
Ｉ2：１１００〜１２００ｃｍ-1
Ｉ3：３０５０〜２８００ｃｍ-1
半導体装置１００は、このような配線構造が複数積層されており、下層の配線構造の第一プラグ１１４が、当該配線構造の上部に設けられた上層の配線構造の第一の配線（第二配線１２４）に接続している。
また、半導体装置１００は、Ｃｕシリサイド層１１７の上部に設けられ、第一プラグ１１４に接続され、銅含有金属により構成される第二の配線（第二配線１２４）と、第一ポーラスＭＳＱ膜１０５の上層にあって、第二配線１２４の側壁下部に接するとともに、第一ポーラスＭＳＱ膜１０５よりも膜密度の高い第二の補強絶縁膜（第二ＳｉＣ膜１１９）と、を有する。第二ＳｉＣ膜１１９の上部には第二ポーラスＭＳＱ膜１２１が設けられ、第二ＳｉＣ膜１１９は第二ポーラスＭＳＱ膜１２１よりも膜密度が高い膜である。
以下、半導体装置１００の構成をさらに詳細に説明する。
半導体装置１００は、シリコン基板（不図示）上に、ＳｉＯ2膜１０１、第一ＳｉＣ膜１０３、第一ポーラスＭＳＱ膜１０５、第二ＳｉＣ膜１１９および第二ポーラスＭＳＱ膜１２１がこの順に積層された構成である。
第一ポーラスＭＳＱ膜１０５は、第一配線１０８の底面近傍を除く領域と第一プラグ１１４とを内包する連続一体の膜である。第二ポーラスＭＳＱ膜１２１は、第二配線１２４の底面近傍を除く領域と第二プラグ１３０とを内包する連続一体の膜である。
第一ポーラスＭＳＱ膜１０５中には、第一配線１０８、第一プラグ１１４およびＣｕシリサイド層１１７がこの順に接続された状態で埋設されている。また、第二ポーラスＭＳＱ膜１２１中には、Ｃｕシリサイド層１１７に接続された第二配線１２４、第二プラグ１３０、およびＣｕシリサイド層１３３がこの順に接続された状態で埋設されている。第一プラグ１１４および第二プラグ１３０は、配線に接続された導電性のビアプラグである。
第一配線１０８は、第一ポーラスＭＳＱ膜１０５から第一ＳｉＣ膜１０３にわたって設けられており、第一Ｃｕ配線１０９と第一Ｃｕ配線１０９の側面および底面を被覆するバリアメタル膜１０７とから構成される。第一配線１０８は、第一プラグ１１４に接して設けられており、第一プラグ１１４との接触領域以外の領域において、第一配線１０８の上面がＣｕシリサイド層１１１により被覆されている。第一配線１０８は、側面下部において、第一ＳｉＣ膜１０３により支持され、ＳｉＯ2膜１０１上に固定されている。
第一配線１０８上には、第一配線１０８に電気的に接続される第一プラグ１１４が設けられている。第一プラグ１１４は、第一Ｃｕビア１１５と第一Ｃｕビア１１５の側面および底面を被覆するバリアメタル膜１１３とから構成され、第一Ｃｕビア１１５の上面はＣｕシリサイド層１１７により被覆されている。
第二配線１２４は、第二ポーラスＭＳＱ膜１２１から第二ＳｉＣ膜１１９にわたって設けられており、第二Ｃｕ配線１２５と第二Ｃｕ配線１２５の側面および底面を被覆するバリアメタル膜１２３とから構成される。第二配線１２４は、第二プラグ１３０に接して設けられており、第二プラグ１３０との接触領域以外の領域において、第二配線１２４の上面がＣｕシリサイド層１２７により被覆されている。第二配線１２４は、側面下部において、第二ＳｉＣ膜１１９により支持されて、第一ポーラスＭＳＱ膜１０５上に固定されている。
第二配線１２４上には、第二配線１２４に電気的に接続される第二プラグ１３０が設けられている。第二プラグ１３０は、第二Ｃｕビア１３１と第二Ｃｕビア１３１の側面および底面を被覆するバリアメタル膜１２９とから構成され、第二Ｃｕビア１３１の上面はＣｕシリサイド層１３３により被覆されている。
第一ポーラスＭＳＱ膜１０５および第二ポーラスＭＳＱ膜１２１は、低誘電率材料により構成された層間絶縁膜である。第一ポーラスＭＳＱ膜１０５および第二ポーラスＭＳＱ膜１２１は、上面側から紫外線照射または電子線照射されてなる膜である。紫外線の波長は、たとえば１００ｎｍ以上４００ｎｍ以下とすることができる。また、第一ポーラスＭＳＱ膜１０５および第二ポーラスＭＳＱ膜１２１は、下部すなわちシリコン基板側よりも上部の膜密度が高く、機械的強度が強化された膜である。第一ポーラスＭＳＱ膜１０５および第二ポーラスＭＳＱ膜１２１において、たとえば膜の上部の機械的強度が下部の機械的強度の２倍以上である構成とすることができる。こうすれば、データ率の低い第一プラグ１１４の形成層の上部の強度をさらに確実に高めることができるため、製造安定性をより一層向上させることができる。
また、さらなる機械的強度向上が必要な場合は、後処理条件の制御により、上層の炭素濃度を容易に減少させることができ、結果的に炭素濃度の減少は、ＳＩＭＳ（二次イオン質量分析法）やＸＰＳ（Ｘ線光電子分光分析法）などの測定により、簡単に観測できる。
また、第一ポーラスＭＳＱ膜１０５および第二ポーラスＭＳＱ膜１２１は、下部よりも上部において、ポーラスＭＳＱ中のＣ−Ｈ結合の量が減少していてもよいし、ポーラスＭＳＱ中のＬａｄｄｅｒ（梯子）型のＳｉ−Ｏ結合量が増加していてもよいし、ポーラスＭＳＱ中のＣａｇｅ（かご）型のＳｉ−Ｏ結合量が減少していてもよく、さらに、これらの複数が同時に満たされていてもよい。これらの結合量の変化は、たとえば赤外線吸収測定により検出することができる。
なお、第一ポーラスＭＳＱ膜１０５および第二ポーラスＭＳＱ膜１２１において、膜密度、機械的強度、ポーラスＭＳＱ中のＣ−Ｈ結合量、ポーラスＭＳＱ中のＬａｄｄｅｒ型のＳｉ−Ｏ結合量、およびポーラスＭＳＱ中のＣａｇｅ型のＳｉ−Ｏ結合の量といった膜の組成および物性は、膜の上部と下部において異なる構成であればよく、たとえば第一ＳｉＣ膜１０３から遠ざかるに従って漸次的に変化している構成とすることができる。
また、半導体装置１００は、データ率が不連続的に変化する不連続面に、第一ポーラスＭＳＱ膜１０５および第二ポーラスＭＳＱ膜１２１の組成または物性が不連続的に変化する不連続面が位置しない構成である。特に、データ率の高い領域上にデータ率の低い領域が設けられている際に、データ率の低い領域の底面の位置する水準に、ポーラスＭＳＱ膜の組成または物性の不連続面が存在しない。具体的には、第一配線１０８と第一プラグ１１４との境界面と同一水準、および第二配線１２４と第二プラグ１３０との境界面と同一水準に、それぞれ、第一ポーラスＭＳＱ膜１０５および第二ポーラスＭＳＱ膜１２１の組成または物性の不連続面が存在しない。
また、少なくとも第一配線１０８の底面と同一の水準から第一プラグ１１４の底面と同一の水準までの範囲、および第二配線１２４の底面と同一の水準から第二プラグ１３０の底面と同一の水準までの範囲においては、両端を含めて、それぞれ、第一ポーラスＭＳＱ膜１０５および第二ポーラスＭＳＱ膜１２１の組成または物性の不連続面が存在しない。
なお、第一プラグ１１４の底面よりも上部であって、第一プラグ１１４の上面以下の水準の領域、および第二プラグ１３０の底面よりも上部であって、第二プラグ１３０の上面以下の水準の領域には、それぞれ、第一ポーラスＭＳＱ膜１０５および第二ポーラスＭＳＱ膜１２１の組成または物性の不連続面が設けられていてもよい。第一ポーラスＭＳＱ膜１０５および第二ポーラスＭＳＱ膜１２１が、膜全体において組成または物性の不連続面を有しない構成とすることがさらに好ましい。こうすれば、第一ポーラスＭＳＱ膜１０５および第二ポーラスＭＳＱ膜１２１の熱サイクル特性をより一層向上させることができる。
第一ＳｉＣ膜１０３および第二ＳｉＣ膜１１９は、それぞれ、第一配線１０８および第二配線１２４の側面下部に接し、それぞれ、第一配線１０８および第二配線１２４を支持する膜として機能する。また、第二ＳｉＣ膜１１９は、金属膜のデータ率が急激に大きくなる第一プラグ１１４と第二配線１２４との境界部において、第二ポーラスＭＳＱ膜１２１と第一ポーラスＭＳＱ膜１０５との間に介在して配線構造間を補強する補強膜として機能する。
また、図２に示した半導体装置１１０の基本構成は図１に示した半導体装置１００と同様であるが、第一プラグ１１４に代わり、バリアメタル膜１１２と第一Ｃｕビア１１６とから構成される第一プラグ１１８が設けられており、第一プラグ１１８が目ずれ部１３７を有する点が異なる。また、第二プラグ１３０に代わり、バリアメタル膜１２８と第二Ｃｕビア１３２とから構成される第二プラグ１３４が設けられており、第二プラグ１３４が目ずれ部１３９を有する点が異なる。
次に、図１に示した半導体装置１００の製造方法を説明する。図３〜図１１は、半導体装置１００の製造工程を示す断面図である。
本実施形態の製造方法は、半導体基板（不図示）の上部に第一犠牲層間絶縁膜（第一犠牲ＳｉＯ2膜１４１）を形成し、第一犠牲ＳｉＯ2膜１４１中に銅含有金属膜を埋設して第一配線１０８を形成する工程と、第一犠牲ＳｉＯ2膜１４１の上部に第二犠牲層間絶縁膜（犠牲ＳｉＣ膜１４３、第二犠牲ＳｉＯ2膜１４５）を形成し、犠牲ＳｉＣ膜１４３および第二犠牲ＳｉＯ2膜１４５を選択的に除去して孔（ビアホール１４７）を形成し、ビアホール１４７の底部から第一配線１０８の上面の一部を露出させ、ビアホール１４７に銅含有金属膜を埋設し、第一配線１０８の上面の一部に接続するプラグ（第一プラグ１１４）を形成する工程と、第一プラグ１１４を形成する工程の後、犠牲ＳｉＣ膜１４３および第二犠牲ＳｉＯ2膜１４５を除去し、第一配線１０８の上面を露出させる工程と、第一配線１０８の上面を露出させる工程の後、第一配線１０８の上部と第一プラグ１１４の上部とにキャップメタル膜（Ｃｕシリサイド層１１１、Ｃｕシリサイド層１１７）を同時に形成する工程と、Ｃｕシリサイド層１１１およびＣｕシリサイド層１１７を同時に形成する工程の後、第一犠牲ＳｉＯ2膜１４１を除去して第一配線１０８の側面を露出させて、第一配線１０８の側面と第一配線１０８の上部と第一プラグ１１４の側面とを被覆する絶縁膜（第一ポーラスＭＳＱ膜１０５）を形成する工程と、を含む。
また、本実施形態の製造方法は、第一ポーラスＭＳＱ膜１０５を形成する工程の後、Ｃｕシリサイド層１１７をマスクとして第一ポーラスＭＳＱ膜１０５の機械的化学研磨を実施し、第一プラグ１１４の上部に設けられたＣｕシリサイド層１１７において、研磨をとめる工程を含む。
また、本実施形態の製造方法は、第一ポーラスＭＳＱ膜１０５を形成する工程の後、第一ポーラスＭＳＱ膜１０５の上部に第三犠牲層間膜（不図示）を形成し、第三犠牲層間絶縁膜中に銅含有金属膜を埋設して、第一プラグ１１４に接続する第二配線１２４を形成する工程を含む。
Ｃｕシリサイド層１１７とＣｕシリサイド層１１７とを同時に形成する工程は、第一配線１０８の上部および第一プラグ１１４の上部を同時にシリサイド化する工程である。
第一犠牲ＳｉＯ2膜１４１を形成する前に、半導体基板の上部に補強絶縁膜（第一ＳｉＣ膜１０３）を形成し、第一配線１０８を形成する工程が、第一犠牲ＳｉＯ2膜１４１と第一ＳｉＣ膜１０３とを順次選択的に除去して第一犠牲ＳｉＯ2膜１４１と第一ＳｉＣ膜１０３とを貫通する溝部を形成し、溝部中に銅含有金属膜を埋設する工程を含む。
以下、半導体装置１００の製造方法をさらに詳細に説明する。
まず、図３に示したように、ＳｉＯ2膜１０１上に、ＳｉＣ系の補強絶縁膜として、第一ＳｉＣ膜１０３を約２０〜５０ｎｍ形成し、次に、第一犠牲層間膜として、７０〜２００ｎｍ程度の膜厚の第一犠牲ＳｉＯ2膜１４１を形成する。リソグラフィー技術を用いて第一犠牲ＳｉＯ2膜１４１の加工を行い、さらに第一ＳｉＣ膜１０３をエッチバックして、配線溝を形成する。
つづいて、バリアメタル膜１０７として、Ｔａ系メタル膜を１０〜３０ｎｍ程度形成する。そして、スパッタリング法によりＣｕシード膜（不図示）を５０〜１５０ｎｍ程度形成する。さらに、めっき技術を用いて、配線溝を埋め込むようにＣｕめっき膜を２００〜６００ｎｍ程度形成し、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）技術を用いて、配線溝中に埋設された第一配線１０８を形成する。
次に、第一配線１０８の上に、犠牲ＳｉＣ膜１４３を２０〜５０ｎｍ程度形成する。次に、犠牲ＳｉＣ膜１４３の上に、第二犠牲ＳｉＯ2膜１４５を７０〜２００ｎｍ程度形成する。そして、リソグラフィー技術を用いて、第二犠牲ＳｉＯ2膜１４５をパターニングした後、犠牲ＳｉＣ膜１４３をエッチバックして、第二犠牲ＳｉＯ2膜１４５および犠牲ＳｉＣ膜１４３を貫通するビアホール１４７を形成する（図３）。
つづいて、第二犠牲ＳｉＯ2膜１４５の上面全面に、バリアメタル膜１１３としてＴａ系メタル膜を１０〜３０ｎｍ程度形成する。そして、Ｃｕシード膜（不図示）をスパッタで５０〜１５０ｎｍ程度形成する。さらに、めっき技術を用いて、Ｃｕシード膜を起点としてＣｕめっき膜を１００〜３００ｎｍ程度成長させて、ビアホール１４７をＣｕめっき膜で埋め込む。次に、ＣＭＰ法により、ビアホール１４７の外部に設けられたＣｕめっき膜を除去し、第一Ｃｕビア１１５を得る。これにより、ビアホール１４７中に埋設された第一プラグ１１４が形成される（図４）。
つづいて、このＣｕシリサイド層１１７をエッチングマスクにして、第二犠牲ＳｉＯ2膜１４５をウェットエッチングにより除去する（図５）。エッチング液として、たとえばバファードＨＦ（フッ酸）を用いる。さらに、ドライエッチング法により犠牲ＳｉＣ膜１４３をエッチバックして除去する。これにより、第一プラグ１１４および第一配線１０８の上面を露出させる（図６）。
次に、メタルキャップ技術を用いて、第一配線１０８および第一プラグ１１４の上面のシリサイド化、具体的にはＳｉＨ4処理を行い、第一配線１０８および第一プラグ１１４の上部に、それぞれ、キャップメタルとして機能するＣｕシリサイド（ＣｕＳｉｘ）層１１１およびＣｕシリサイド層１１７を２〜１５ｎｍ程度の膜として選択的に形成する。このとき、第一配線１０８の上部においては、第一プラグ１１４との非接触領域にのみＣｕシリサイド層１１１が形成される。また、この工程で、第一犠牲ＳｉＯ2膜１４１上にも、非選択的成長物１５９としてＳｉの反応物が形成される（図７）。
そして、バファードＨＦを用い、第一犠牲ＳｉＯ2膜１４１をウェットエッチングにより除去する（図８）。このとき、第一犠牲ＳｉＯ2膜１４１の除去に伴い、第一犠牲ＳｉＯ2膜１４１上に非選択的に成長した汚染物である非選択的成長物１５９がリフトオフ法により除去されて、第一ＳｉＣ膜１０３の表面が露出するともに、第一配線１０８および第一プラグ１１４が残存し、第一配線１０８の側面が露出する。
こうして犠牲膜として設けられた絶縁膜をすべて除去した後、シリコン基板（不図示）の上面全面を覆い、第一配線１０８間を埋め込むように、第一ポーラスＭＳＱ膜１０５を約７０〜２００ｎｍ塗布して焼成し、第一プラグ１１４および第一配線１０８に接する絶縁膜とする（図９）。その後、第一ポーラスＭＳＱ膜１０５の上面全面にＥＢ（ｅｌｅｃｔｒｏｎ ｂｅａｍ）を照射するＥＢ処理またはＵＶランプを用いて紫外光を照射するＵＶ処理を行い、第一ポーラスＭＳＱ膜１０５の上部を高強度化する（図１０）。その後、Ｃｕシリサイド層１１７をＣＭＰのストッパーとして、第一ポーラスＭＳＱ膜１０５のＣＭＰ処理を行い、第一ポーラスＭＳＱ膜１０５の表面を平坦化する（図１１）。
その後、第二ＳｉＣ膜１１９の形成工程から、以上の手順を繰り返して、犠牲膜中にバリアメタル膜１２３、第二Ｃｕ配線１２５、バリアメタル膜１２９、および第二Ｃｕビア１３１を形成する。そして、一部の犠牲層を除去して第二配線１２４および第二プラグ１３０の上面を露出させて、Ｃｕシリサイド層１２７およびＣｕシリサイド層１３３を形成し、犠牲膜および犠牲物上の非選択成長物を除去する。さらに、除去した領域に第二ポーラスＭＳＱ膜１２１を埋めこみ、高強度化する。以上により、シリコン基板（不図示）上に図１に示した多層配線構造が形成されて、半導体装置１００が得られる。
なお、図２に示した半導体装置１１０の基本的な製造工程は半導体装置１００の場合と同様であるが、図２に示したように、第一Ｃｕ配線１０９の上部にビアホールを形成する際に目ずれが生じることにより、第一Ｃｕビア１１５にかわり、目ずれ部１３７を有するビアホール中に第一Ｃｕビア１１６が埋設される。また、第二Ｃｕ配線１２５の上部にも、第二Ｃｕビア１３１にかわり、目ずれ部１３９を有する第二Ｃｕビア１３２が形成される。
次に、本実施形態の効果を説明する。
半導体装置１００においては、第一配線１０８の上面の一部の領域が第一プラグ１１４に接続されているとともに、残りの領域にＣｕシリサイド層１１１が設けられている。そして、第一配線１０８と第一プラグ１１４との間にキャップメタル膜が形成されておらず、これらが直接接する構成となっている。このため、第一配線１０８上部を確実に保護しつつ第一配線１０８と第一プラグ１１４との間の接続抵抗を効果的に低減させることができる。背景技術の項で図２２を参照して前述した半導体装置２１０においては、配線上にキャップメタルが設けられ、さらにその上にバリアメタルが存在するため、ビア抵抗が増加するが、本実施形態の構成によれば、第一配線１０８および第一プラグ１１４を形成した後で、メタルキャップ工程が行われるため、ビア抵抗の増加を抑制することができる。
また、背景技術の項で図２２を参照して前述した従来の半導体装置２１０においては、非選択的成長物２２３および非選択成長物２３１が残存することにより、配線間リークが生じる懸念があった。
これに対し、本実施形態では、図７および図８を参照して前述したように、第一犠牲ＳｉＯ2膜１４１が製造工程中で除去され、第一犠牲ＳｉＯ2膜１４１上に非選択的に成長した非選択的成長物１５９が、第一犠牲ＳｉＯ2膜１４１の除去工程で第一犠牲ＳｉＯ2膜１４１とともにリフトオフされる。このため、配線間リークを抑制することができる。
また、背景技術の項で前述した特許文献１は、配線上のキャップメタルを形成した後、プラグを形成することを前提とした技術であった。そして、配線上に形成したキャップメタル膜のうち、コンタクトホール部分を後工程においてエッチング除去しているため、除去物がコンタクトホールの側壁等に付着して残存し、バリアメタル膜の形成不良等が生じる懸念があった。
これに対し、本実施形態では、第一配線１０８および第一プラグ１１４を形成した後で、これらの上部を一括してシリサイド化することによりキャップメタル膜を形成するため、製造工程が簡素化されており、また、キャップメタルの除去工程が不要である。このため、キャップメタルの材料によるビアホールの汚染が生じず、バリアメタル膜の形成不良を抑制することができる。
また、特許文献１においては、配線上部にバリア絶縁膜としてＴＥＯＳ膜が形成されており、低誘電率絶縁膜とＴＥＯＳ膜との積層構造を有するため、層間絶縁膜を低誘電率膜としても、実効誘電率はあまり低減できない構造である。また、データ率が大きく変わる境界領域に、比較的密なＴＥＯＳ膜と低誘電率絶縁膜との界面が存在していた。この構成では、データ率の不連続面と膜構造の不連続面が同じ水準にあったため、データ率の低いプラグの形成層の層間絶縁膜すなわち低誘電率絶縁膜とＴＥＯＳ膜との界面で、Ｔ／Ｃサイクルにおける剥離が生じやすかった。
これに対し、本実施形態では、バリア絶縁膜として機能する犠牲ＳｉＣ膜１４３は製造工程中で除去されており、第一配線１０８の側面から第一プラグ１１４の側面にわたって連続一体の第一ポーラスＭＳＱ膜１０５が設けられている。このため、実効誘電率の低減が実現できる。
また、特許文献１では、デュアルダマシン法が用いられているため、プラグ上にはキャップメタルが形成されない。これに対し、本実施形態では、第一プラグ１１４上にもキャップメタルとして機能するＣｕシリサイド層１１７が形成されている。このため、銅配線と、その上部に接続するビアプラグとの界面近傍におけるいわゆるＳｔｒｅｓｓ Ｉｎｄｕｃｅｄ Ｖｏｉｄ（ＳＩＶ）の発生を抑制することができる。よって、コンタクト不良や配線抵抗の増加を抑制し、半導体装置の信頼性を向上させることができる。
また、第一プラグ１１４上にもキャップメタルとして機能するＣｕシリサイド層１１７が設けられているため、特許文献１のようなデュアルダマシンプロセスに対し、配線やプラグを構成する銅や銅含有金属のマイグレーションを抑制し、製造安定性および製造歩留まりを向上させることができる。
また、半導体装置１００においては、第一プラグ１１４および第二プラグ１３０の底面が位置する水準に、それぞれ、第一ポーラスＭＳＱ膜１０５および第二ポーラスＭＳＱ膜１２１と他の膜との界面が存在しない。また、第一ポーラスＭＳＱ膜１０５および第二ポーラスＭＳＱ膜１２１は、膜の法線方向に沿って漸次的に組成または物性が変化した膜であって、組成および物性の不連続面が、それぞれ、第一プラグ１１４および第二プラグ１３０の底面が位置する水準に存在しない。このため、積層膜において熱膨張係数の差に起因して生じる剥離が生じず、熱サイクル特性を向上させることができる。また、誘電率の異なる膜の界面が存在しない構成とすることにより、層間絶縁膜を実効的に低誘電率化することができる。
また、第一配線１０８の底部が位置する水準から第一プラグ１１４の底面が位置する水準の範囲に、組成および物性の不連続面が存在しないため、第一ポーラスＭＳＱ膜１０５における低密度の領域における剥離や劣化をさらに確実に抑制することができる。なお、第一プラグ１１４の底面が位置する水準よりも上部においては、第一ポーラスＭＳＱ膜１０５が下部よりも高密度化されているため、組成および物性の不連続面が存在してもよいが、第一ポーラスＭＳＱ膜１０５の組成および物性が漸次的に変化し、不連続面が存在しない構成とすることが好ましい。こうすることにより、配線構造の製造安定性をさらに向上させることができる。
また、本実施形態においては、第一ポーラスＭＳＱ膜１０５の上面近傍、すなわち、第二配線１２４形成層との界面近傍において、第一ポーラスＭＳＱ膜１０５が高密度化されて、機械的強度が向上している。そして、第一ポーラスＭＳＱ膜１０５と第二ポーラスＭＳＱ膜１２１との間に第二ＳｉＣＮ膜１１９を設け、第二ＳｉＣＮ膜１１９を第二配線１２４の支持膜としても機能させている。
このため、半導体基板（不図示）の法線方向において、金属膜のデータ率の大きい領域においては、低密度な第二ポーラスＭＳＱ膜１２１を設けて比誘電率を充分に低下させて、配線間容量を低下させている。それとともに、第一プラグ１１４の形成領域との境界面においては、ポーラスＭＳＱ膜の形成領域の面積が急激に減少する領域の強度を充分に確保するために、第二ポーラスＭＳＱ膜１２１の下層として第二ＳｉＣＮ膜１１９を設け、第二ＳｉＣＮ膜１１９により第二ポーラスＭＳＱ膜１２１を補強している。このため、第二ポーラスＭＳＱ膜１２１と第一ポーラスＭＳＱ膜１０５とが連続一体に設けられて、第一プラグ１１４と第二配線１２４との界面近傍が一つの膜で覆われた構成に比べて、より一層配線構造の強度を向上させることができる。
また、第一ポーラスＭＳＱ膜１０５は、第一配線１０８および第一プラグ１１４の形成後、埋め込まれた膜である。このため、第一ポーラスＭＳＱ膜１０５の成膜後の微細化工程が存在せず、第一ポーラスＭＳＱ膜１０５のエッチングやアッシングがなされない。よって、第一配線１０８や第一プラグ１１４との界面近傍における劣化を抑制することができる。したがって、図２１を参照して前述した場合に生じる劣化層２１７の形成が抑制されて、製造安定性を向上させることができる。
また、第一配線１０８の形成後、後工程で除去される第一犠牲ＳｉＯ2膜１４１と犠牲ＳｉＣＮ膜１４３が積層された状態でビアホール１４７が形成される（図３）。このため、図２に示したように、ビアホール１４７の形成時に目ずれが生じた場合にも、ビアホールのエッチングが目ずれ部１３７において深さ方向に進行することを抑制できる。よって、第一プラグ１１４を構成するバリアメタル膜１１３および第一Ｃｕビア１１５の埋め込み特性不良を抑制することができる。したがって、目ずれが生じた場合の製造安定性を向上させることができる。また、ビアホール１４７の形成時に、エッチングストッパ膜として機能する犠牲ＳｉＣ膜１４３と第一犠牲ＳｉＯ2膜１４１とを加工し、第一ポーラスＭＳＱ膜１０５中のいわゆるｕｎｌａｎｄｅｄ ｖｉａの加工工程が存在しないため、目ずれが存在する場合にも、第一ポーラスＭＳＱ膜１０５中に第一プラグ１１８を安定的に製造可能することができる。
なお、本実施形態においては、低誘電率膜がポーラスＭＳＱ膜である場合を例に説明したが、本実施形態および以下の実施形態において、絶縁膜が、ポリオルガノシロキサン膜、水素化シロキサン膜、またはこれらの膜がポーラス化された膜であってもよい。これらの膜の製造方法は特に限定されず、たとえばＣＶＤ法や塗布法により形成される。
ポリオルガノシロキサンとしては、たとえば、ＭＳＱ（メチルシルセスキオキサン）等のメチルポリシロキサン；
ＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等の水素化メチルポリシロキサン；
ＯＳＧ（Ｏｒｇａｎｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）；および
ＣＤＯ（Ｃａｒｂｏｎ Ｄｏｐｅｄ Ｏｘｉｄｅ）が挙げられる。
また、水素化シロキサンとしては、たとえば、ＨＳＱ（ハイドロジェンシルセスキオキサン）；および
梯子型水素化シロキサン等のラダーオキサイドが挙げられる。このうち、梯子型水素化シロキサンとは、梯子型の分子構造を有するポリマーのことであり、配線遅延防止の観点から誘電率２．９以下のものが好ましく、また膜密度が低いものが好ましい。たとえば、膜密度が１．５０ｇ／ｃｍ2以上１．５８ｇ／ｃｍ2以下、６３３ｎｍの屈折率が１．３８以上１．４０以下であることが好ましい。こうした膜材料の具体例としてラダーオキサイドとよばれるＬ−ＯｘTM（商標）（以下単にＬ−Ｏｘと示す。）等を例示することができる。なお、Ｌ−Ｏｘをポーラス化した絶縁材料を用いることもできる。
また、低誘電率絶縁膜として、パリレン系樹脂；
サイトップ（登録商標）等のフッ素系樹脂；
ＳｉＬＫ（登録商標）等の非フッ素系芳香族含有有機樹脂；
ポリアリールエーテル（ＰＡＥ）；および
ポリフェニレン等の有機樹脂の膜を用いることもできる。
低誘電率膜の比誘電率は、たとえば３．５以下、好ましくは３以下とすることができる。また、低誘電率膜は、Ｓｉ、ＯおよびＨを構成元素として含む膜とすることができる。また、低誘電率膜は、Ｓｉ、Ｃ、ＯおよびＨを構成元素として含む膜とすることができる。
また、本実施形態においては、第一ポーラスＭＳＱ膜１０５および第二ポーラスＭＳＱ膜１２１の直下に設けられる補強絶縁膜がＳｉＣ膜である構成を例に説明したが、補強絶縁膜は、第一ポーラスＭＳＱ膜１０５および第二ポーラスＭＳＱ膜１２１よりも高密度で、配線層とプラグ層との境界部に設けられた低誘電率層間絶縁膜の表面、具体的には、低誘電率層間絶縁膜の底面近傍の低密度で強度が低い領域を補強することができる膜であればよく、たとえばＳｉＣ膜に代わり、ＳｉＣＮ膜またはＳｉＯＮ膜を用いてもよい。
また、低誘電率膜と補強絶縁膜の組み合わせとしては、絶縁膜が、上述したポリオルガノシロキサン膜、水素化シロキサン膜、またはこれらの膜がポーラス化された膜であって、補強絶縁膜が、ＳｉＣ膜、ＳｉＣＮ膜またはＳｉＯＮ膜である構成とすることができる。また、ポーラスＳｉＯＣ膜とＳｉＣとの組み合わせを用いることがさらに好ましい。
以下の実施形態においては、第一の実施形態と異なる点を中心に説明する。
（第二の実施形態）
第一の実施形態においては、第一ポーラスＭＳＱ膜１０５および第二ポーラスＭＳＱ膜１２１が中実である構成を示したが、第一配線１０８の側壁から第一プラグ１１４の側壁にわたって設けられ、第一配線１０８の側壁と、第一配線１０８の上部と、第一プラグ１１４の側壁とを覆うように形成された絶縁膜中にエアギャップが設けられている構成とすることもできる。また、第二配線１２４の側壁から第二プラグ１３０の側壁にわたって設けられた絶縁膜についても、同様に、エアギャップを有する構成とすることができる。本実施形態では、このような態様について説明する。
図１２および図１３は、本実施形態の半導体装置の構成を示す断面図である。図１３に示した半導体装置１５２は、図１２に示した半導体装置１５０において、配線とビアとの接続部分に目ずれが生じた場合の構成を示している。
図１２および図１３に示した半導体装置の基本構成としては、それぞれ、図１および図２に示した半導体装置の構成が用いられているが、第一ポーラスＭＳＱ膜１０５および第二ポーラスＭＳＱ膜１２１に代えて、それぞれ、第一ＳｉＯ2膜１５１および第二ＳｉＯ2膜１５３が設けられている点が異なる。第一ＳｉＯ2膜１５１および第二ＳｉＯ2膜１５３には、それぞれ、エアギャップ１５５およびエアギャップ１５７が設けられている。エアギャップ１５５およびエアギャップ１５７は、それぞれ、第一配線１０８間および第二ポーラスＭＳＱ膜１２１およびその周辺に設けられている。第一ＳｉＯ2膜１５１および第二ＳｉＯ2膜１５３は、膜中の組成、密度強度の分布を有しない膜とすることができる。
次に、本実施形態の半導体装置の製造方法を説明する。半導体装置１５０および半導体装置１５２の製造工程には、それぞれ、第一の実施形態における半導体装置１００および半導体装置１１０の製造工程を用いることができる。そして、第一ポーラスＭＳＱ膜１０５および第二ポーラスＭＳＱ膜１２１を設ける工程に代えて、それぞれ、第一ＳｉＯ2膜１５１および第二ＳｉＯ2膜１５３を設ける。第一ＳｉＯ2膜１５１および第二ＳｉＯ2膜１５３を設ける工程は、それぞれ、エアギャップ１５５およびエアギャップ１５７を設ける工程を含む。
半導体装置１５０の製造方法は、具体的には、図３〜図８を参照して前述した手順を用いて、ＳｉＯ2膜１０１上に、第一ＳｉＣＮ膜１０３、第一配線１０８および第一プラグ１１４を露出させる。
そして、第一ＳｉＣＮ膜１０３上に、低誘電率膜である第一ＳｉＯ2膜１５１を成膜し、エアギャップ１５５が形成されるように第一配線１０８間を埋め込む。このとき、第一配線１０８の幅よりも、第一ＳｉＣ膜１０３の上面からＣｕシリサイド層１１７の上面までの高さを大きくする。これにより、第一ＳｉＯ2膜１５１が埋設される凹部のアスペクト比を大きくすることができるため、エアギャップ１５５を確実に設けることができる。第一ＳｉＯ2膜１５１は、プラズマＣＶＤ法で成膜し、その成膜条件をたとえば３５０℃以上４００℃以下、５Ｔｏｒｒ以上８Ｔｏｒｒ以下とする。これにより、第一ＳｉＯ2膜１５１中にエアギャップ１５５が形成される（図１４）。
その後、Ｃｕシリサイド層１１７をＣＭＰマスクにして、第一ＳｉＯ2膜１５１のＣＭＰ処理を行い、第一ＳｉＯ2膜１５１の表面を平坦化する（図１５）。その後、第二ＳｉＣ膜１１９の形成工程から、以上の手順を繰り返して、第一ＳｉＯ2膜１５１上に第二ＳｉＣ膜１１９、第二配線１２４および第二プラグ１３０を露出させる。そして、第二Ｃｕ配線１２５間および第二プラグ１３０間に第二ＳｉＯ2膜１５３を埋め込むとともに第二ＳｉＯ2膜１５３中にエアギャップ１５７を設ける。第二ＳｉＯ2膜１５３の形成方法は、第一ＳｉＯ2膜１５１の形成方法とすることができる。そして、第二ＳｉＯ2膜１５３を平坦化することにより、図１２に示した多層配線構造が形成されて、半導体装置１５０が得られる。
なお、図１３に示した半導体装置１５２は、基本的な製造工程は半導体装置１５０の場合と同様であるが、第一Ｃｕ配線１０９の上部にビアホールを形成する際に目ずれが生じることにより、第一Ｃｕビア１１５にかわり、目ずれ部１３７を有するビアホール中に第一Ｃｕビア１１６が埋設される。また、第二Ｃｕ配線１２５の上部にも、第二Ｃｕビア１３１にかわり、目ずれ部１３９を有する第二Ｃｕビア１３２が形成される。
次に、本実施形態の効果を説明する。
本実施形態においても、第一配線１０８の側面から第一プラグ１１４の側面にわたって連続一体の第一ＳｉＯ2膜１５１が設けられている。そして、第一ＳｉＯ2膜１５１は、第一配線１０８および第一プラグ１１４を形成した後、形成される。第二ＳｉＯ2膜１５３の層についても同様の構成となっている。そして、配線上部のうち、プラグ形成領域以外の領域にキャップメタルが設けられている。さらに、第一配線１０８および第二配線１２４の側面下部がそれぞれ第一ＳｉＣ膜１０３および第二ＳｉＣ膜１１９によって支持されている。このため、第一の実施形態と同様の効果が得られる。
また、層間絶縁膜として機能する第一ＳｉＯ2膜１５１および第二ＳｉＯ2膜１５３が、プラズマＣＶＤ法により形成されている。この方法を用いると、配線間隔が狭いところにはエアギャップが形成され、広いところはエアギャップを有しないＳｉＯ2膜で形成できる構造ができあがる。こうすれば、必要な部分の低誘電率化と、機械的強度の確保が実現できる。また、成膜後の電子線照射または紫外線照射等の高強度化処理が不要であり、製造工程をさらに簡素化することができる。
なお、本実施形態では、エアギャップ１５５およびエアギャップ１５７を有する層間絶縁膜が、第一ＳｉＯ2膜１５１および第二ＳｉＯ2膜１５３である構成を例に説明したが、ＳｉＯ2膜に代えて、ＳｉＯＣ膜等の低誘電率膜を用いることもできる。こうすれば、ＳｉＯ2膜の場合と同様に、配線間隔が狭いところにエアギャップが形成されるとともに、ＳｉＯ2膜を用いた場合よりもさらなる実効誘電率の低下が実現できる。また、これらの絶縁膜を、たとえば第一の実施形態において例示した他の材料としてもよい。
また、低誘電率膜を用いる場合、層間絶縁膜の比誘電率をたとえば３．５以下、好ましくは３．２以下とすることができる。こうすることにより、第一配線１０８および第二配線１２４の配線間容量を好適に低下させることができる。また、層間絶縁膜の比誘電率を、たとえば２．０以上、好ましくは２．５以上とすることができる。こうすることにより、層間絶縁膜の強度をさらに向上させることができる。よって、熱サイクル特性をさらに向上させることができる。
（第三の実施形態）
第二の実施形態に記載の半導体装置において、第一ＳｉＣ膜１０３および第二ＳｉＣ膜１１９を有しない構成とすることもできる。
図１６および図１７は、本実施形態の半導体装置の構成を示す断面図である。図１７に示した半導体装置１６２は、図１６に示した半導体装置１６０において、配線とビアとの接続部分に目ずれが生じた場合の構成を示している。
図１６および図１７に示した半導体装置の基本構成としては、それぞれ、第二の実施形態における半導体装置１５０（図１２）および半導体装置１５２（図１３）の構成が用いられているが、第一ＳｉＣ膜１０３および第二ＳｉＣ膜１１９が設けられていない点が異なる。
半導体装置１６０および半導体装置１６２の製造方法は、第二の実施形態における半導体装置１５０および半導体装置１５２の製造方法を用いることができる。ただし、第一犠牲ＳｉＯ2膜１４１を除去した後（図８）、第一ＳｉＯ2膜１５１を設ける（図１４）前に、第一ＳｉＣ膜１０３をドライエッチングによりエッチバックして除去する。また、第二ＳｉＯ2膜１５３を設ける前に、第二ＳｉＣ膜１１９を除去する。
本実施形態によれば、第一ＳｉＣ膜１０３および第二ＳｉＣ膜１１９を有しないため、第二の実施形態の構成に比べて、絶縁膜の実効誘電率をさらに効果的に低減することが可能である。なお、本実施形態において、図１７の半導体装置１６２のように、第一プラグ１１８と第一配線１０８との間に目ずれが発生しても、第一プラグ１１８上にキャップメタルとしてＣｕシリサイド層１１７が形成されているため、層間絶縁膜へのＣｕの拡散を抑制することができる。
（第四の実施形態）
第一および第二の実施形態に記載において、プラグ上にキャップメタルが設けられていない構成としてもよい。以下、第一の実施形態の構成の場合を例に説明するが、第二の実施形態に本実施形態の構成を適用することもできる。
図１８および図１９は、本実施形態の半導体装置の構成を示す断面図である。図１９に示した半導体装置１７２は、図１８に示した半導体装置１７０において、配線とビアとの接続部分に目ずれが生じた場合の構成を示している。
図１８および図１９に示した半導体装置の基本構成としては、それぞれ、第一の実施形態における半導体装置１００（図１）および半導体装置１１０（図２）の構成が用いられているが、Ｃｕシリサイド層１１７およびＣｕシリサイド層１３３が設けられていない点が異なる。第一配線１０８はＣｕシリサイド層を介さずに第一プラグ１１４または第一プラグ１１８に接している。また、第二配線１２４も、Ｃｕシリサイド層を介さずに、第二プラグ１３０または第二プラグ１３４に接している。半導体装置１７０および半導体装置１７２は、第一プラグ１１４の上部に設けられて、第一プラグ１１４に接する第二配線１２４と、第二配線１２４の側面下部に接するとともに、第一ポーラスＭＳＱ膜１０５よりも膜密度の高い第二補強絶縁膜（第二ＳｉＣ膜１１９）と、を有し、プラグ保護膜が、第二ＳｉＣ膜１１９である。なお、第二ＳｉＣ膜１１９に代えて、ＳｉＮ膜またはＳｉＯＮ膜とすることもできる。
本実施形態の半導体装置の製造方法は、第一ポーラスＭＳＱ膜１０５を形成する工程の後、第一ポーラスＭＳＱ膜１０５およびＣｕシリサイド層１１７を機械的化学研磨することにより、第一プラグ１１４の上部に設けられた第一ポーラスＭＳＱ膜１０５と、第一プラグ１１４の上部に設けられたＣｕシリサイド層１１７とを除去する工程を含む。また、第一プラグ１１４の上部に設けられたＣｕシリサイド層１１７を除去する工程の後、第一ポーラスＭＳＱ膜１０５の上部に、絶縁性のプラグ保護膜（第二ＳｉＣ膜１１９）を設ける工程を含む。
さらに具体的には、半導体装置１７０および半導体装置１７２の製造には、第一の実施形態における半導体装置１００および半導体装置１１０の製造方法を用いることができる。ただし、第一ポーラスＭＳＱ膜１０５を平坦化した後（図１１）、さらにＣＭＰ法によりＣｕシリサイド層１１７を除去する。また、第二ポーラスＭＳＱ膜１２１を平坦化した後、さらにＣＭＰ法によりＣｕシリサイド層１３３を除去する。これらのＣｕシリサイド層の除去は、たとえば、Ｃｕシリサイド層１１７をマスクとしてその上部の第１ポーラスＭＳＱ膜１０５を研磨により除去した後、Ｃｕ膜が研磨されずＣｕシリサイド層が研磨されるものにスラリーを変えて研磨することにより行う。なお、第三の実施形態とは異なり、本実施形態では、第一ＳｉＣ膜１０３および第二ＳｉＣ膜１１９は除去せずに残し、プラグ保護膜とする。
本実施形態によれば、第一プラグ１１４、第１プラグ１１８、第二プラグ１３０および第２プラグ１３４上にキャップメタルが設けられていないため、これらのプラグと、その上部に設けられた配線との接続抵抗をより一層効果的に低下させることができる。また、本実施形態では、第一プラグ１１４および第１プラグ１１８の上部が第二ＳｉＣ膜１１９に被覆されているため、層間絶縁膜へのＣｕの拡散を抑制することができる。
以上、本発明を実施形態に基づいて説明した。この実施形態はあくまで例示であり、種々の変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
たとえば、以上の実施形態において、絶縁膜の膜密度は半導体装置の断面のＴＥＭ（透過型電子顕微鏡）観察により把握することができる。
また、本実施形態においては、配線層上にプラグが設けられた配線構造が２層積層された構成を例に説明したが、配線構造の積層数に特に制限はない。本実施形態の構成を用いれば、３層以上の積層体の場合にも、配線間の接続抵抗および配線間容量を効果的に低下させるとともに、製造安定性を向上させることができる。
また、本実施形態では、キャップメタル膜としてＣＶＤ法によりＣｕシリサイド層を選択成長させる場合を例に説明したが、窒化Ｃｕシリサイド層を選択成長させることもできる。また、キャップメタル膜としては、他に、ＣｏＷＰ膜またはＣｏＷＢ膜を選択めっき法により形成することもできる。また、ＣＶＤ法によりＷ膜を選択成長させることもできる。
本実施例では、低誘電率層間絶縁材料であるポーラスＳｉＯＣについて、成膜後の後処理による膜質変化について検討した。
２００ｎｍ程度の膜厚を有するポーラスＳｉＯＣ膜を形成し、ＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ：電子線）の照射処理を行ったところ、膜質が向上した。たとえば、ＥＢの条件を０．２ｍＣ／ｃｍ2とし、酸素濃度１００ｐｐｍ以下の雰囲気で、３５０℃で実施すると、誘電率が２．３５で機械的強度（Ｍｏｄｕｌｕｓ）が７ＧＰａまでとなり、ＥＢ処理を行う前の約２倍に向上できた。
また、ＥＢ処理前後のポーラスＳｉＯＣ膜の断面をＴＥＭ（透過型電子顕微鏡）観察したところ、ＥＢの照射面の側は、反対側の面の側よりも高密度化されている様子が観察された。また、この膜は、ＥＢ照射面の裏面から遠ざかるにつれて高密度化されており、密度が不連続的に変化する領域は観察されなかった。
このときの膜質をＦＴＩＲスペクトル（Ｆｕｒｉｅｒ Ｔｒａｎｓｍｉｔｔａｎｃｅ Ｉｎｆｒａ Ｒｅｄ Ｓｐｅｃｔｒｕｍ）により評価した。図２０は、ポーラスＳｉＯＣ膜のＦＴＩＲスペクトルを示す図である。図２０より、ＥＢ処理前は、Ｃａｇｅ（かご）型Ｓｉ−Ｏ構造と想定される約１１５０ｃｍ-1（１１００〜１２００ｃｍ-1）にピークが存在する結合の吸収スペクトル、およびＬａｄｄｅｒ（梯子）型Ｓｉ−Ｏ構造と想定される約１０５０ｃｍ-1（１０００〜１１００ｃｍ-1）にピークが存在する結合の吸収スペクトルとが確認された。これに対し、上述したＥＢ処理を実施した後は、Ｃａｇｅ型Ｓｉ−Ｏ構造を反映する１１５０ｃｍ-1付近のピーク強度が減少し、Ｌａｄｄｅｒ型Ｓｉ−Ｏ構造を反映する約１０５０ｃｍ-1付近のピーク強度が増加した。これより、ＥＢ処理により、Ｓｉ−Ｏの結合状態を変えることができた。
また、ポーラスＳｉＯＣ膜の膜厚をさらに厚くして同様の処理を行ったところ、深さ方向に膜の構造の分布が生じ、表面は深いところに比較して、Ｌａｄｄｅｒ型Ｓｉ−Ｏ構造リッチとなり、深いところは、浅いところに比較してＣａｇｅ型Ｓｉ−Ｏリッチの構造となった。
また、ＥＢ処理により、Ｃ−Ｈ結合由来の３０００ｃｍ-1付近にピークが存在する結合の吸収帯のピーク強度が減少した。これより、ＥＢ照射面の炭素濃度が、反対側の面の炭素濃度よりも低下したと推察される。
また、ＥＢ時のドーズ量をさらに増加させることにより、機械的強度をさらに向上させることができた。このとき、ＥＢ処理後の膜は、処理前の膜に比べてＳｉ−Ｏ結合が増加し、かつ、Ｃ−Ｈ結合がＥＢ照射面で減少する膜になるという特徴が確認された。
また、ＥＢに代えて、ＵＶ（紫外線）光を用いたランプを用いても以上と同様の傾向が確認された。
また、低誘電率材料として、ＳｉＯＣに代えて水素化ポリシロキサンを用いた場合においても、同様のＥＢ照射効果が確認できた。
実施形態における半導体装置の構成を示す断面図である。 実施形態における半導体装置の構成を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 実施形態における半導体装置の構成を示す断面図である。 実施形態における半導体装置の構成を示す断面図である。 図１２の半導体装置の製造工程を示す断面図である。 図１２の半導体装置の製造工程を示す断面図である。 実施形態における半導体装置の構成を示す断面図である。 実施形態における半導体装置の構成を示す断面図である。 実施形態における半導体装置の構成を示す断面図である。 実施形態における半導体装置の構成を示す断面図である。 実施例におけるポーラスＳｉＯＣ膜のＦＴＩＲスペクトルを示す図である。 従来の半導体装置の構成を示す断面図である。 従来の半導体装置の構成を示す断面図である。
符号の説明
１００ 半導体装置
１０１ ＳｉＯ2膜
１０３ 第一ＳｉＣ膜
１０５ 第一ポーラスＭＳＱ膜
１０７ バリアメタル膜
１０８ 第一配線
１０９ 第一Ｃｕ配線
１１０ 半導体装置
１１１ Ｃｕシリサイド層
１１２ バリアメタル膜
１１３ バリアメタル膜
１１４ 第一プラグ
１１５ 第一Ｃｕビア
１１６ 第一Ｃｕビア
１１７ Ｃｕシリサイド層
１１８ 第一プラグ
１１９ 第二ＳｉＣ膜
１２１ 第二ポーラスＭＳＱ膜
１２３ バリアメタル膜
１２４ 第二配線
１２５ 第二Ｃｕ配線
１２７ Ｃｕシリサイド層
１２８ バリアメタル膜
１２９ バリアメタル膜
１３０ 第二プラグ
１３１ 第二Ｃｕビア
１３２ 第二Ｃｕビア
１３３ Ｃｕシリサイド層
１３４ 第二プラグ
１３７ 目ずれ部
１３９ 目ずれ部
１４１ 第一犠牲ＳｉＯ2膜
１４３ 犠牲ＳｉＣ膜
１４５ 第二犠牲ＳｉＯ2膜
１４７ ビアホール
１５０ 半導体装置
１５１ 第一ＳｉＯ2膜
１５２ 半導体装置
１５３ 第二ＳｉＯ2膜
１５５ エアギャップ
１５７ エアギャップ
１５９ 非選択的成長物
１６０ 半導体装置
１６２ 半導体装置
１７０ 半導体装置
１７２ 半導体装置

Claims (20)

  1. 半導体基板と、
    前記半導体基板の上部に設けられ、銅含有金属により構成される第一配線と、
    前記第一配線の上部に設けられ、前記第一配線に接続する導電性のプラグと、
    前記第一配線の上部において、前記プラグが設けられた領域以外の領域に設けられた第一キャップメタル膜と、
    前記プラグの上部に設けられたプラグ保護膜と、
    前記第一配線の側面から前記プラグの側面にわたって形成されるとともに、前記第一配線の側面と、前記第一配線の上部と、前記プラグの側面とを被覆する絶縁膜と、
    を含む配線構造を有することを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記絶縁膜の下層にあって、前記第一配線の側面下部に接するとともに、前記絶縁膜よりも膜密度の高い第一補強絶縁膜を有することを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記第一キャップメタル膜が、前記第一配線の上部がシリサイド化された膜であることを特徴とする半導体装置。
  4. 請求項１乃至３いずれかに記載の半導体装置において、前記プラグ保護膜が、前記第一キャップメタル膜と同一材料からなる第二キャップメタル膜であることを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第二キャップメタル膜を介して前記プラグに接続する第二配線が、前記プラグの上部に設けられたことを特徴とする半導体装置。
  6. 請求項１乃至３いずれかに記載の半導体装置において、
    前記プラグの上部に設けられて、前記プラグに接する第二配線と、
    前記第二配線の側面下部に接するとともに、前記絶縁膜よりも膜密度の高い第二補強絶縁膜と、
    を有し、
    前記プラグ保護膜が、前記第二補強絶縁膜であることを特徴とする半導体装置。
  7. 請求項１乃至６いずれかに記載の半導体装置において、前記絶縁膜の材料が低誘電率材料であって、前記絶縁膜の上部の膜密度が下部よりも高いことを特徴とする半導体装置。
  8. 請求項１乃至６に記載の半導体装置において、
    前記絶縁膜が、低誘電率材料により構成されるとともに、前記絶縁膜の上部の機械的強度が下部より高いことを特徴とする半導体装置。
  9. 請求項１乃至６いずれかに記載の半導体装置において、
    前記絶縁膜が、構成元素として炭素を含む低誘電率材料により構成されるとともに、前記絶縁膜の上部の炭素濃度が下部より低いことを特徴とする半導体装置。
  10. 請求項７乃至９いずれかに記載の半導体装置において、
    前記絶縁膜が、電子線照射または紫外線照射されてなる膜であることを特徴とする半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記絶縁膜が、ポリオルガノシロキサン膜、水素化シロキサン膜、またはこれらの膜がポーラス化された膜であることを特徴とする半導体装置。
  12. 請求項１乃至６いずれかに記載の半導体装置において、前記絶縁膜中にエアギャップが設けられていることを特徴とする半導体装置。
  13. 請求項１乃至１２いずれかに記載の半導体装置において、
    複数の前記配線構造が積層されており、
    下層の前記配線構造の前記プラグが、上層の前記配線構造の前記第一配線に接続することを特徴とする半導体装置。
  14. 半導体基板の上部に第一犠牲層間絶縁膜を形成し、該第一犠牲層間絶縁膜中に銅含有金属膜を埋設して第一配線を形成する工程と、
    前記第一犠牲層間絶縁膜の上部に第二犠牲層間絶縁膜を形成し、該第二犠牲層間絶縁膜を選択的に除去して孔を形成し、前記孔の底部から前記第一配線の上面の一部を露出させ、前記孔に銅含有金属膜を埋設し、前記第一配線の上面の一部に接続するプラグを形成する工程と、
    プラグを形成する前記工程の後、前記第二犠牲層間絶縁膜を除去し、前記第一配線の上面を露出させる工程と、
    第一配線の上面を露出させる前記工程の後、前記第一配線の上部と前記プラグの上部とにキャップメタル膜を同時に形成する工程と、
    キャップメタル膜を同時に形成する前記工程の後、前記第一犠牲層間絶縁膜を除去して前記第一配線の側面を露出させて、前記第一配線の側面と前記第一配線の上部と前記プラグの側面とを被覆する絶縁膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  15. 請求項１４に記載の半導体装置の製造方法において、絶縁膜を形成する前記工程の後、前記絶縁膜の機械的化学研磨を実施し、前記プラグの上部に設けられた前記キャップメタル膜において、研磨をとめる工程を含むことを特徴とする半導体装置の製造方法。
  16. 請求項１４または１５に記載の半導体装置の製造方法において、絶縁膜を形成する前記工程の後、前記絶縁膜および前記キャップメタル膜を機械的化学研磨することにより、前記プラグの上部に設けられた前記絶縁膜と、前記プラグの上部に設けられた前記キャップメタル膜とを除去する工程を含むことを特徴とする半導体装置の製造方法。
  17. 請求項１６に記載の半導体装置の製造方法において、
    プラグの上部に設けられたキャップメタル膜を除去する前記工程の後、前記絶縁膜の上部に、絶縁性のプラグ保護膜を設ける工程を含むことを特徴とする半導体装置の製造方法。
  18. 請求項１４乃至１７いずれかに記載の半導体装置の製造方法において、
    絶縁膜を形成する前記工程の後、前記絶縁膜の上部に第三犠牲層間膜を形成し、該第三犠牲層間絶縁膜中に銅含有金属膜を埋設して、前記プラグに接続する第二配線を形成する工程を含むことを特徴とする半導体装置の製造方法。
  19. 請求項１４乃至１８いずれかに記載の半導体装置の製造方法において、キャップメタル膜を同時に形成する前記工程が、前記第一配線の上部および前記ビアの上部を同時にシリサイド化する工程であることを特徴とする半導体装置の製造方法。
  20. 請求項１４乃至１９いずれかに記載の半導体装置の製造方法において、
    第一犠牲層間絶縁膜を形成する前に、前記半導体基板の上部に補強絶縁膜を形成し、
    第一配線を形成する前記工程が、前記第一犠牲層間絶縁膜と前記補強絶縁膜とを順次選択的に除去して前記第一犠牲層間絶縁膜と前記補強絶縁膜とを貫通する溝部を形成し、前記溝部中に前記銅含有金属膜を埋設する工程を含むことを特徴とする半導体装置の製造方法。
JP2005077720A 2005-03-17 2005-03-17 半導体装置およびその製造方法 Expired - Fee Related JP5204370B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2005077720A JP5204370B2 (ja) 2005-03-17 2005-03-17 半導体装置およびその製造方法
US11/362,110 US7969010B2 (en) 2005-03-17 2006-02-27 Semiconductor device and manufacturing process therefor
CNB2006100717255A CN100405595C (zh) 2005-03-17 2006-03-16 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005077720A JP5204370B2 (ja) 2005-03-17 2005-03-17 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2006261440A true JP2006261440A (ja) 2006-09-28
JP5204370B2 JP5204370B2 (ja) 2013-06-05

Family

ID=37002909

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005077720A Expired - Fee Related JP5204370B2 (ja) 2005-03-17 2005-03-17 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US7969010B2 (ja)
JP (1) JP5204370B2 (ja)
CN (1) CN100405595C (ja)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008130991A (ja) * 2006-11-24 2008-06-05 Fujitsu Ltd 半導体装置及びその製造方法
JP2008130753A (ja) * 2006-11-20 2008-06-05 Nec Electronics Corp 半導体チップおよびその製造方法
JP2009117743A (ja) * 2007-11-09 2009-05-28 Panasonic Corp 半導体装置及びその製造方法
JP2010103538A (ja) * 2008-10-22 2010-05-06 Samsung Electronics Co Ltd 半導体素子の製造方法および半導体素子
US7936070B2 (en) 2008-05-16 2011-05-03 Kabushiki Kaisha Toshiba Semiconductor device and method for fabricating semiconductor device
WO2012029475A1 (ja) * 2010-08-31 2012-03-08 東京エレクトロン株式会社 半導体装置の製造方法
JP2012054307A (ja) * 2010-08-31 2012-03-15 Tokyo Electron Ltd 半導体装置の製造方法
JP2012054306A (ja) * 2010-08-31 2012-03-15 Tokyo Electron Ltd 半導体装置の製造方法
JP2012530362A (ja) * 2009-06-19 2012-11-29 アイメック 金属／有機誘電体界面でのクラックの低減
US8390099B2 (en) 2008-03-24 2013-03-05 Fujitsu Limited Interconnection substrate having first and second insulating films with an adhesion enhancing layer therebetween
JP2013105891A (ja) * 2011-11-14 2013-05-30 Toshiba Corp 半導体装置およびその製造方法
US8772153B2 (en) 2011-07-19 2014-07-08 Kabushiki Kaisha Toshiba Semiconductor device with air gap therein and manufacturing method thereof
US8846541B2 (en) 2008-08-11 2014-09-30 Samsung Electronics Co., Ltd. Methods of forming fine patterns in semiconductor devices
WO2020179494A1 (ja) * 2019-03-07 2020-09-10 ソニーセミコンダクタソリューションズ株式会社 半導体装置および撮像装置

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080079159A1 (en) * 2006-10-02 2008-04-03 Texas Instruments Incorporated Focused stress relief using reinforcing elements
US7803693B2 (en) * 2007-02-15 2010-09-28 John Trezza Bowed wafer hybridization compensation
KR100800495B1 (ko) * 2007-02-27 2008-02-04 삼성전자주식회사 반도체 장치의 제조방법
JP2012009490A (ja) * 2010-06-22 2012-01-12 Toshiba Corp 半導体装置およびその製造方法
KR20120053799A (ko) * 2010-11-18 2012-05-29 삼성전자주식회사 반도체 장치 및 반도체 장치의 형성 방법
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
KR20130092884A (ko) * 2012-02-13 2013-08-21 에스케이하이닉스 주식회사 반도체 소자의 배선 구조체 및 제조 방법
US9214429B2 (en) 2013-12-05 2015-12-15 Stmicroelectronics, Inc. Trench interconnect having reduced fringe capacitance
US20150162277A1 (en) * 2013-12-05 2015-06-11 International Business Machines Corporation Advanced interconnect with air gap
CN103956349B (zh) * 2014-05-20 2016-06-15 株洲南车时代电气股份有限公司 功率半导体芯片的铜金属化结构及其制作方法
KR102380774B1 (ko) 2014-11-14 2022-04-04 삼성전자주식회사 슬러리 화합물 이를 이용한 반도체 소자의 제조 방법
US10727122B2 (en) 2014-12-08 2020-07-28 International Business Machines Corporation Self-aligned via interconnect structures
US10510657B2 (en) 2017-09-26 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with interconnecting structure and method for manufacturing the same
KR102450580B1 (ko) * 2017-12-22 2022-10-07 삼성전자주식회사 금속 배선 하부의 절연층 구조를 갖는 반도체 장치
US11037799B2 (en) * 2018-09-26 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd Metal heterojunction structure with capping metal layer
CN112786525B (zh) * 2019-11-07 2023-07-07 长鑫存储技术有限公司 半导体器件及其形成方法
US11637036B2 (en) * 2020-01-30 2023-04-25 International Business Machines Corporation Planarization stop region for use with low pattern density interconnects
US11309263B2 (en) * 2020-05-11 2022-04-19 Nanya Technology Corporation Semiconductor device structure with air gap structure and method for preparing the same

Citations (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5674787A (en) * 1996-01-16 1997-10-07 Sematech, Inc. Selective electroless copper deposited interconnect plugs for ULSI applications
JPH11126820A (ja) * 1997-08-21 1999-05-11 Matsushita Electron Corp 半導体装置とその製造方法
JP2000150517A (ja) * 1998-11-16 2000-05-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2001274237A (ja) * 2000-03-23 2001-10-05 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2002110788A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 半導体装置およびその製造方法
JP2002158280A (ja) * 2000-11-17 2002-05-31 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2002158213A (ja) * 2000-11-21 2002-05-31 Sharp Corp 半導体装置の製造方法
JP2002299437A (ja) * 2001-03-29 2002-10-11 Toshiba Corp 半導体装置の製造方法
WO2002103791A2 (en) * 2001-03-28 2002-12-27 Lam Research Corporation Semiconductor structure implementing sacrificial material and methods for making and implementing the same
JP2003506869A (ja) * 1999-08-03 2003-02-18 マイクロン テクノロジー， インク． 集積回路の製造において異なる高さの金属層の間に配線層間誘電体層を形成する方法
JP2003152077A (ja) * 2001-11-15 2003-05-23 Hitachi Ltd 半導体装置および半導体装置の製造方法
JP2003518325A (ja) * 1999-01-08 2003-06-03 ラム・リサーチ・コーポレーション ダマシンによるメタリゼーション層を形成するためのリソグラフィックな方法
JP2003521124A (ja) * 2000-01-28 2003-07-08 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 犠牲誘電体層を用いて銅相互接続を形成する方法
JP2003209111A (ja) * 2002-01-17 2003-07-25 Sony Corp 半導体装置の製造方法
US20030224591A1 (en) * 2002-05-31 2003-12-04 Applied Materials, Inc. Airgap for semiconductor devices
US20040023552A1 (en) * 2002-07-30 2004-02-05 Wilson Chen Serial ATA cable
JP2004096052A (ja) * 2002-03-13 2004-03-25 Nec Electronics Corp 半導体装置およびその製造方法ならびに金属配線
US20040164419A1 (en) * 2000-05-31 2004-08-26 Micron Technology, Inc. Multilevel copper interconnects with low-k dielectrics and air gaps
JP2004349572A (ja) * 2003-05-23 2004-12-09 Nec Electronics Corp 半導体装置およびその製造方法
JP2004356508A (ja) * 2003-05-30 2004-12-16 National Institute Of Advanced Industrial & Technology 低誘電率絶縁膜の形成方法
JP2005019721A (ja) * 2003-06-26 2005-01-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2005159032A (ja) * 2003-11-26 2005-06-16 Jsr Corp 絶縁膜およびその形成方法、絶縁膜形成用組成物ならびに絶縁膜を有する積層体およびその形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5981378A (en) * 1997-07-25 1999-11-09 Vlsi Technology, Inc. Reliable interconnect via structures and methods for making the same
JP3226021B2 (ja) * 1997-09-02 2001-11-05 日本電気株式会社 半導体装置の製造方法
JP3353727B2 (ja) * 1998-12-21 2002-12-03 日本電気株式会社 半導体装置の配線構造の形成方法
SG125881A1 (en) * 1999-12-03 2006-10-30 Lytle Steven Alan Define via in dual damascene process
US6511879B1 (en) * 2000-06-16 2003-01-28 Micron Technology, Inc. Interconnect line selectively isolated from an underlying contact plug
US7214594B2 (en) * 2002-03-26 2007-05-08 Intel Corporation Method of making semiconductor device using a novel interconnect cladding layer
TW559999B (en) * 2002-05-08 2003-11-01 Nec Corp Semiconductor device having silicon-including metal wiring layer and its manufacturing method
US20040232552A1 (en) * 2002-12-09 2004-11-25 Advanced Micro Devices, Inc. Air gap dual damascene process and structure

Patent Citations (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5674787A (en) * 1996-01-16 1997-10-07 Sematech, Inc. Selective electroless copper deposited interconnect plugs for ULSI applications
JPH11126820A (ja) * 1997-08-21 1999-05-11 Matsushita Electron Corp 半導体装置とその製造方法
JP2000150517A (ja) * 1998-11-16 2000-05-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2003518325A (ja) * 1999-01-08 2003-06-03 ラム・リサーチ・コーポレーション ダマシンによるメタリゼーション層を形成するためのリソグラフィックな方法
JP2003506869A (ja) * 1999-08-03 2003-02-18 マイクロン テクノロジー， インク． 集積回路の製造において異なる高さの金属層の間に配線層間誘電体層を形成する方法
JP2003521124A (ja) * 2000-01-28 2003-07-08 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 犠牲誘電体層を用いて銅相互接続を形成する方法
JP2001274237A (ja) * 2000-03-23 2001-10-05 Sanyo Electric Co Ltd 半導体装置の製造方法
US20040164419A1 (en) * 2000-05-31 2004-08-26 Micron Technology, Inc. Multilevel copper interconnects with low-k dielectrics and air gaps
JP2002110788A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 半導体装置およびその製造方法
JP2002158280A (ja) * 2000-11-17 2002-05-31 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2002158213A (ja) * 2000-11-21 2002-05-31 Sharp Corp 半導体装置の製造方法
WO2002103791A2 (en) * 2001-03-28 2002-12-27 Lam Research Corporation Semiconductor structure implementing sacrificial material and methods for making and implementing the same
JP2005519454A (ja) * 2001-03-28 2005-06-30 ラム　リサーチ　コーポレーション 犠牲材料を用いた半導体構造およびその製造方法並びに実施方法
JP2002299437A (ja) * 2001-03-29 2002-10-11 Toshiba Corp 半導体装置の製造方法
JP2003152077A (ja) * 2001-11-15 2003-05-23 Hitachi Ltd 半導体装置および半導体装置の製造方法
JP2003209111A (ja) * 2002-01-17 2003-07-25 Sony Corp 半導体装置の製造方法
JP2004096052A (ja) * 2002-03-13 2004-03-25 Nec Electronics Corp 半導体装置およびその製造方法ならびに金属配線
US20030224591A1 (en) * 2002-05-31 2003-12-04 Applied Materials, Inc. Airgap for semiconductor devices
US20040023552A1 (en) * 2002-07-30 2004-02-05 Wilson Chen Serial ATA cable
JP2004349572A (ja) * 2003-05-23 2004-12-09 Nec Electronics Corp 半導体装置およびその製造方法
JP2004356508A (ja) * 2003-05-30 2004-12-16 National Institute Of Advanced Industrial & Technology 低誘電率絶縁膜の形成方法
JP2005019721A (ja) * 2003-06-26 2005-01-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2005159032A (ja) * 2003-11-26 2005-06-16 Jsr Corp 絶縁膜およびその形成方法、絶縁膜形成用組成物ならびに絶縁膜を有する積層体およびその形成方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008130753A (ja) * 2006-11-20 2008-06-05 Nec Electronics Corp 半導体チップおよびその製造方法
JP2008130991A (ja) * 2006-11-24 2008-06-05 Fujitsu Ltd 半導体装置及びその製造方法
JP2009117743A (ja) * 2007-11-09 2009-05-28 Panasonic Corp 半導体装置及びその製造方法
US8390099B2 (en) 2008-03-24 2013-03-05 Fujitsu Limited Interconnection substrate having first and second insulating films with an adhesion enhancing layer therebetween
US7936070B2 (en) 2008-05-16 2011-05-03 Kabushiki Kaisha Toshiba Semiconductor device and method for fabricating semiconductor device
US8846541B2 (en) 2008-08-11 2014-09-30 Samsung Electronics Co., Ltd. Methods of forming fine patterns in semiconductor devices
US9070448B2 (en) 2008-08-11 2015-06-30 Samsung Electronics Co., Ltd. Methods of forming fine patterns in semiconductor devices
JP2010103538A (ja) * 2008-10-22 2010-05-06 Samsung Electronics Co Ltd 半導体素子の製造方法および半導体素子
US9117654B2 (en) 2008-10-22 2015-08-25 Samsung Electronics Co., Ltd. Methods of forming fine patterns in integrated circuit devices
JP2012530362A (ja) * 2009-06-19 2012-11-29 アイメック 金属／有機誘電体界面でのクラックの低減
JP2012054307A (ja) * 2010-08-31 2012-03-15 Tokyo Electron Ltd 半導体装置の製造方法
JP2012054306A (ja) * 2010-08-31 2012-03-15 Tokyo Electron Ltd 半導体装置の製造方法
WO2012029475A1 (ja) * 2010-08-31 2012-03-08 東京エレクトロン株式会社 半導体装置の製造方法
US8772153B2 (en) 2011-07-19 2014-07-08 Kabushiki Kaisha Toshiba Semiconductor device with air gap therein and manufacturing method thereof
JP2013105891A (ja) * 2011-11-14 2013-05-30 Toshiba Corp 半導体装置およびその製造方法
WO2020179494A1 (ja) * 2019-03-07 2020-09-10 ソニーセミコンダクタソリューションズ株式会社 半導体装置および撮像装置

Also Published As

Publication number Publication date
JP5204370B2 (ja) 2013-06-05
CN100405595C (zh) 2008-07-23
CN1835226A (zh) 2006-09-20
US7969010B2 (en) 2011-06-28
US20060211235A1 (en) 2006-09-21

Similar Documents

Publication Publication Date Title
JP5204370B2 (ja) 半導体装置およびその製造方法
JP5180426B2 (ja) 半導体装置の製造方法
JP5730471B2 (ja) パターン形成キャップを用いるエアギャップ形成と一体化
US7741224B2 (en) Plasma treatment and repair processes for reducing sidewall damage in low-k dielectrics
US8455985B2 (en) Integrated circuit devices having selectively strengthened composite interlayer insulation layers and methods of fabricating the same
JP2004241464A (ja) 半導体装置及びその製造方法
JP4417202B2 (ja) 半導体装置
JP2007281114A (ja) 半導体装置の製造方法および半導体装置
WO2007091574A1 (ja) 多層配線構造および多層配線の製造方法
JP4527948B2 (ja) 半導体装置およびその製造方法
JP2005197606A (ja) 半導体装置およびその製造方法
JP2004235548A (ja) 半導体装置およびその製造方法
TW200816380A (en) Semiconductor device and method for manufacturing semiconductor device
US7755202B2 (en) Semiconductor device and method of fabricating the same
JP3657576B2 (ja) 半導体装置の製造方法
KR101443999B1 (ko) 반도체 장치의 제조 방법
US7250364B2 (en) Semiconductor devices with composite etch stop layers and methods of fabrication thereof
JP2006253666A (ja) 半導体装置およびその製造方法
JP4525534B2 (ja) 半導体装置の製造方法
JP2006319116A (ja) 半導体装置およびその製造方法
JP4927343B2 (ja) 半導体チップおよびその製造方法
JP2007294967A (ja) 長寿命の相互接続構造及びその製造方法
JP2007235125A (ja) 半導体装置およびその製造方法
JP2008041783A (ja) 半導体装置の製造方法
JP2011029245A (ja) 半導体装置の製造方法及び半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080215

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111018

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120117

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120316

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121120

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130212

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130215

R150 Certificate of patent or registration of utility model

Ref document number: 5204370

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160222

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees