JP2008130991A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2008130991A
JP2008130991A JP2006317446A JP2006317446A JP2008130991A JP 2008130991 A JP2008130991 A JP 2008130991A JP 2006317446 A JP2006317446 A JP 2006317446A JP 2006317446 A JP2006317446 A JP 2006317446A JP 2008130991 A JP2008130991 A JP 2008130991A
Authority
JP
Japan
Prior art keywords
insulating film
wiring
area
film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006317446A
Other languages
English (en)
Other versions
JP5326202B2 (ja
Inventor
Shoichi Suda
章一 須田
Shino Tokuyo
志野 徳世
Yoshihiro Nakada
義弘 中田
Azuma Matsuura
東 松浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2006317446A priority Critical patent/JP5326202B2/ja
Priority to US11/944,053 priority patent/US7732927B2/en
Publication of JP2008130991A publication Critical patent/JP2008130991A/ja
Priority to US12/768,823 priority patent/US20100210106A1/en
Application granted granted Critical
Publication of JP5326202B2 publication Critical patent/JP5326202B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832Multiple layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02348Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to UV light
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02351Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to corpuscular radiation, e.g. exposure to electrons, alpha-particles, protons or ions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31695Deposition of porous oxides or porous glassy oxides or oxide based porous glass
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816Aspects relating to the layout of the pattern or to the size of vias or trenches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835Combinations of two or more different dielectric layers having a low dielectric constant
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222Capacitive arrangements or effects of, or between wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • H01L23/53295Stacked insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

【課題】1の層間絶縁膜について、配線の配置密度が異なる場所に同じ絶縁材料を使用し、且つ、配線の配置密度に対応した寄生容量を有する半導体装置或いは半導体装置の製造方法を提供する。
【解決手段】配線の配置密度が異なる第1のエリア及び第2のエリアを有する半導体装置の製造方法であって、前記配線間を絶縁する多孔質の絶縁膜を形成する工程と、前記絶縁膜の表出する面のうち、前記第1のエリアよりも前記配置密度が小さい前記第2のエリアにエネルギー線を照射し、前記絶縁膜のヤング率が前記第1のエリアに比べて大きな値になるように、前記絶縁膜の構造を変える工程とを有する。
【選択図】図1

Description

本発明は、半導体装置及びその製造方法に係り、特に、絶縁膜として低い比誘電率の材料を使用しながら、高い機械的強度を有する半導体装置及びその製造方法に関する。
近時では、半導体装置の高集積化に伴って、配線幅や配線間隔が非常に狭く設定されるようになってきている。配線間の寄生容量は、隣接する配線との距離(配線間隔)に反比例することから、配線間隔を狭めることによって配線間の寄生容量が増大する。そして、配線間の寄生容量の増大は、当該配線における信号の伝搬速度の遅延を招き、半導体装置の動作速度を向上させる際の阻害要因となる。
このような「配線間の寄生容量の増大」を解消する方法としては、層間絶縁膜の比誘電率を下げることが有効である。すなわち、層間絶縁膜に使用する材料として、従来使用されている材料よりも低い比誘電率を有する材料を用いることにより、配線間の寄生容量を減少させるのである。
比誘電率が極めて低い絶縁膜として、多孔質の絶縁膜が注目されている。多孔質の絶縁膜とは、絶縁膜中に多数の小さな空孔が形成されている膜のことである。層間絶縁膜の材料に「多孔質の絶縁材料」を用いれば、配線間の寄生容量を低減させることが可能となる。このように、多孔質の絶縁材料を層間絶縁膜として用いることによって、配線間の寄生容量を低減することは可能であるが、膜中に存在する多数の空孔の影響で、膜の機械的強度が低下してしまう。その結果、装置に必要な機械的強度に対して十分な機械的強度を備えることが困難になるという問題が発生している。
このような状況から、層間絶縁膜に対して、選択的に多孔質の絶縁膜を使用することが考えられている。すなわち、1つの層間絶縁膜のうち、強度を必要としない箇所のみを、多孔質の絶縁膜に置き換えるのである(特許文献1、2参照)。特許文献1には、ボンディングの際に絶縁膜が破壊されてしまうことのないように、ボンディングパッドの形成領域下に非多孔質の絶縁膜を設け、それ以外の領域に多孔質の絶縁膜を設けることが開示されている。特許文献2には、配線間隔の狭い領域のみに、多孔質材料からなる低誘電率の層間絶縁膜を設け、それ以外の領域に、酸化シリコン(SiO)からなる通常の層間絶縁膜を設けた例が開示されている。
特開2003−100757号公報 特開2004−179386号公報
しかしながら、特許文献1及び特許文献2に開示されている技術では、いずれも、1つの層間絶縁膜を形成する際に、2種類の絶縁材料(多孔質の絶縁材料及び非多孔質の絶縁材料)をそれぞれ個別に形成する工程が必要になる。そのため、層間絶縁膜を形成する工程数が大幅に増加してしまうという問題がある。
本発明は、上記のような問題点に鑑みてなされたものであり、1の層間絶縁膜について、配線の配置密度が異なる場所に同じ絶縁材料を使用し、且つ、配線の配置密度に対応した寄生容量を有する半導体装置或いは半導体装置の製造方法を提供することを目的とする。
上記の課題は、層間絶縁膜として、多孔質の絶縁材料からなる膜を形成した後、その一部分について、当該膜の構造を変えることにより解決可能である。
すなわち、本発明の一観点によれば、本発明の半導体装置の製造方法は、配線の配置密度が異なる第1のエリア及び第2のエリアを有する半導体装置の製造方法であって、前記配線間を絶縁する多孔質の絶縁膜を形成する工程と、前記絶縁膜の表出する面のうち、前記第1のエリアよりも前記配置密度が小さい前記第2のエリアにエネルギー線を照射し、前記絶縁膜のヤング率が前記第1のエリアに比べて大きな値になるように、前記絶縁膜の構造を変える工程とを有することを特徴とする。
また、本発明の他の観点によれば、本発明の半導体装置は、配線の配置密度が異なる第1のエリア及び第2のエリアを有する半導体装置であって、前記配線と前記配線間を絶縁する多孔質の絶縁膜とを有する配線層を有し、前記配線層のうち、前記第1のエリアよりも前記配置密度が低い前記第2のエリアの前記絶縁膜が、前記第1のエリアの前記絶縁膜のヤング率よりも大きなヤング率になるように、改質されていることを特徴とする。
また、本発明の他の観点によれば、本発明の半導体装置は、配線の配置密度が異なる複数のエリアを有する半導体装置であって、前記配線と前記配線間を絶縁する多孔質の絶縁膜とを有する配線層を有し、前記配線層内で、前記配置密度に応じて異なるヤング率なるように、前記エリア毎に前記絶縁膜が改質されていることを特徴とする。
このような構成にすることにより、本発明では、1つの層間絶縁膜を形成する際に、複数の種類の絶縁膜を形成することが不要になり、層間絶縁膜の形成工程が簡略化される。また、当該層間絶縁膜内に存在する配線の配置密度に合わせて配線間の寄生容量を変えることができる。更には、配線間の寄生容量が小さい箇所について、当該配線間の寄生容量を大きくなる方向にシフトさせ、配線間の寄生容量を全体的に均一化することもできる。
以下に、本発明の実施形態を、図面を参照しながら詳細に説明する。
図1は、本発明の実施例1による半導体装置の断面図である。図1に示されるように、半導体装置は、半導体基板10上には、層間絶縁膜26、ストッパ膜28、絶縁膜36、層間絶縁膜38が順次形成されている。半導体基板10には素子分離膜12が形成され、この素子分離膜12によって画定された素子領域14に、トランジスタ24が形成されている。
また、層間絶縁膜26及びストッパ膜28内には、密着層32及び導体プラグ34が形成されている。絶縁膜36及び層間絶縁膜38内には、バリア膜及びシード膜から成る積層膜48と、配線50とが形成されている。配線50の材料は、例えば銅(Cu)である。このように、層間絶縁膜38内には配線50が形成され、層間絶縁膜38及び配線50により1つの層(第1の配線層)が形成される。
トランジスタ24は、図1に示すように、ゲート絶縁膜16及びサイドウォール絶縁膜20に囲まれるゲート電極18と、半導体基板10内(ゲート電極18両側の半導体基板10内)に形成されるソース/ドレイン拡散層22等によって構成される。
層間絶縁膜38(第1の絶縁膜)は、例えば、多孔質の酸化シリコンより成る膜である。層間絶縁膜38には、例えば、電子線や紫外線エネルギー線等のエネルギー線の照射によって、その多孔質性が改質された改質部38’が存在する。多孔質の層間絶縁膜38は、例えば、そのヤング率E=8GPa,比誘電率K=2.3であるが、改質部38’は、そのヤング率E=15GPa,比誘電率K=2.6になる。すなわち、エネルギー線の照射によって、機械的強度がアップするとともに、比誘電率もアップする。ここで、「改質」とは、膜の構造を変えることを言う。
図1において、ライン39bを境にして、一方の側(配線50が形成されている側)は、エネルギー線の照射を行わない「照射禁止エリア」であり、ライン39bを境にして他方の側が、エネルギー線の照射を行なう「照射エリア」である。具体的には、ライン39bは、配線層37における配線50のうち、配線間隔Pが最小の配線間ピッチ(P=L)である部分と、その部分における配線間のエリアを含んだ「最小ピッチ配線エリア」を画成するラインである。このように、配線層37において、配線50の配置密度が大きいエリア(第1のエリア)にはエネルギー線の照射は行わず、配線50の配置密度が小さいエリア(第2のエリア)にはエネルギー線の照射を行う。このとき、ライン39bは、第1のエリアと第2のエリアとの境界線になる。
なお、配線の配置密度とは、配線層の断面において、配線部分が占有する面積の割合である。具体的には、例えば、配線層37における断面37aにおいて、配線部分(図1における配線50及び配線積層膜48)が占有する面積の割合である。ここで、断面37aは、図1に示すように、層間絶縁層38を形成する際に表出する面と平行な面(すなわち、半導体基板10の主面と平行な面)である。従って、例えば、設計段階において、配線層37における1の断面について等面積の複数のエリアに分割し、当該エリアごとに配線の配置密度を求めることにより、「照射禁止エリア」を決定することができる。この場合には、配線の配置密度は、1つのエリアの面積(全体面積)に対して、配線部分が露出している面積(配線面積)が占める割合である。
図1に示すように、照射禁止エリアは、例えば、「最小ピッチ配線エリア」の周囲を、最小の配線間ピッチの2分の1(L/2)の距離だけ広げたエリアである。なお、照射禁止エリアを、「最小ピッチ配線エリア」と同じエリアとしても良い。また、第1の配線層における全配線50(或いは、第1の配線層における「最小ピッチ配線エリア」内の配線)について、配線50の中心から配線50の幅方向に、“予め定められた距離”だけ広げたエリアを、照射禁止エリアとしても良い。ここで、「予め定められた距離」を、例えば、最小の配線間ピッチの2分の1(L/2)の距離としても良い。このように、1つの層における全配線について「照射禁止エリア」を設定した場合には、配線の一部の箇所を特定する処理が不要になり、照射禁止エリアの設定が容易に行えるというメリットがある。
図2は、図1における第1の配線層を上面から見た図である。なお、図1は、図2中の線X−X’に沿って切断した場合の断面図である。図2中の線39bの内側のエリアが「照射禁止エリア」である。ここで、線39aの内側を「照射禁止エリア」としても良い。このように、配線50の配置密度が大きいエリア(即ち、配線が密のエリア)を除いて、配線50の配置密度が小さいエリア(即ち、配線が疎のエリア)のみにエネルギー線を照射する。
次に、本発明の実施例1による半導体装置の製造方法を、図3〜図16を用いて詳細に説明する。図3〜図16は、実施例1による半導体装置の製造方法を示す工程断面図である。
−工程1−
図3(a)に示すように、半導体基板10に素子分離膜12及びトランジスタ24を形成する。具体的には、例えば以下のような方法で形成を行う。
1)最初に、半導体基板10に、例えばLOCOS(LOCal Oxidation of Silicon)法により素子分離膜12を形成する(工程1−1)。この素子分離膜12により、素子領域14が画定される。半導体基板10としては、例えばシリコン基板を用いる。
2)次に、素子領域14にトランジスタ24を形成する(工程1−2)。具体的には、先ず、素子領域14上に、ゲート絶縁膜16を介してゲート電極18を形成する。次に、ゲート電極18の側面にサイドウォール絶縁膜20を形成する。次に、サイドウォール絶縁膜20及びゲート電極18をマスクとして、半導体基板10内にドーパント不純物を導入することにより、半導体基板10内(ゲート電極18の両側の半導体基板10内)にソース/ドレイン拡散層22を形成する。このような工程により、ゲート電極18とソース/ドレイン拡散層22とを有するトランジスタ24が形成される。
−工程2−
図3(b)に示すように、層間絶縁膜26、ストッパ膜28及びコンタクトホール30を形成する。具体的には、例えば以下のような方法で形成を行う。
1)最初に、例えばCVD法により、基板全面に、シリコン酸化膜より成る層間絶縁膜26を形成する(工程2−1)。ここで、「基板全面」とは、素子分離膜12及びトランジスタ24を形成された半導体基板10について、素子分離膜12及びトランジスタ24が形成された面の全面を意味する。このように、本実施例においては、半導体基板10上に絶縁膜等が形成された状態のものを、便宜上「基板」と表現し、当該基板における一方の面の表面を「基板表面」と、当該基板における一方の面の全面を「基板全面」と表現する。
2)次に、層間絶縁膜26上に、例えば膜厚50nmのストッパ膜28を形成する(工程2−2)。ストッパ膜28の材料としては、例えばプラズマCVD法により形成されたSiN膜、水素化SiC膜(SiC:H膜)、水素化酸化SiC膜(SiC:O:H膜)、窒化SiC膜(SiC:N膜)等を用いることができる。なお、水素化SiC膜とは、SiC膜中に水素原子(H)が存在する膜のことである。水素化酸化SiC膜とは、SiC膜中に酸素原子(O)と水素原子(H)とが存在する膜のことである。窒化SiC膜とは、SiC膜中に窒素原子(N)が存在する膜ことである。ストッパ膜28は、後述する工程において、層間絶縁膜26内に形成されるコンタクトホール30を埋める膜(タングステン膜)を研磨する際に、ストッパとして機能する。また、ストッパ膜28は、後述する工程において、層間絶縁膜38等に溝46を形成する際に、エッチングストッパとしても機能する。
3)次に、フォトリソグラフィ技術を用い、ソース/ドレイン拡散層22に達するコンタクトホール30を形成する(工程2−3)。
−工程3−
図4(a)に示すように、密着層32及び導体プラグ34を形成する。具体的には、例えば以下のような方法で形成を行う。
1)最初に、例えばスパッタ法により、基板全面に、密着層32を形成するための膜(図示せず)を形成する(工程3−1)。なお、当該膜は、TiN膜より成る膜厚50nmの膜であり、後述する導体プラグ34と、その下地(コンタクトホール30の表面)との密着性を確保するためのものである。
2)次に、例えばCVD法により、基板全面に、例えば膜厚1μmのタングステン膜34(図示せず)を形成する(工程3−2)。
3)次に、例えばCMP法により、ストッパ膜28の表面が露出するまで、密着層32を形成するための膜及びタングステン膜34を研磨する(工程3−3)。このような工程により、コンタクトホール内に密着層32が形成され、更に、コンタクトホール内にタングステンより成る導体プラグ34が埋め込まれる。
−工程4−
図4(b)に示すように、水素化酸化SiC膜(SiC:O:H膜)より成る絶縁膜36を形成する。SiC膜は半導体であるが、内部に酸素原子(O)と水素原子(H)を含んだ水素化酸化SiC膜は絶縁体である。このように、水素化酸化SiC膜からなる絶縁膜36は、緻密性が高い絶縁膜である。絶縁膜36の密度は、後述する多孔質の絶縁膜38の密度より高い。絶縁膜36は、水分等の拡散を防止するバリア膜としても機能する。具体的には、例えば以下のような方法で形成を行う。
1)最初に、プラズマCVD装置(図示せず)のチャンバ内に、工程3で形成された基板を導入する(工程4−1)。プラズマCVD装置としては、例えば平行平板型のプラズマCVD装置を用いる。
2)次に、基板の温度を300〜400℃に加熱する(工程4−2)。
3)次に、反応性ガスをチャンバ内に導入する(工程4−3)。具体的には、先ず、アルキル基を有するシロキサンモノマを気化装置(図示せず)により気化し、反応性ガスを生成する。次に、不活性ガスをキャリアとして、反応性ガスをチャンバ(図示せず)内に導入する。ここで、平板電極(図示せず)間に高周波電力を印加すると、反応性ガスのプラズマが発生し、水素化酸化SiC膜より成る絶縁膜36が形成される。なお、反応性ガスの供給量は、例えば1mg/minとする。このような工程により、水素化酸化SiC膜より成る絶縁膜36が形成される。
−工程5−
図5に示すように、多孔質の層間絶縁膜(第1の絶縁膜)38を形成する。多孔質の層間絶縁膜38を構成する材料としては、例えば
・多孔質のシリコン酸化膜―――(A)
・カーボンを含む多孔質のシリコン酸化膜―――(B)
・有機化合物―――(C)
・クラスタ状の珪素を含む絶縁材料―――(D)
等が挙げられる。以下、これらの形成方法について順に説明する。
(A)多孔質のシリコン酸化膜より成る層間絶縁膜(Porous SiO2膜)
多孔質の層間絶縁膜38の膜厚は、例えば膜厚160nmとする。具体的には、例えば以下のような方法で形成を行う。
1)最初に、多孔質の層間絶縁膜38を形成するための絶縁膜材料を用意する(工程5A−1)。具体的には、例えば、テトラアルコキシシラン、トリアルコキキシシラン、メチルトリアルコキシシラン、エチルトリアルコキシシラン、プロピルトリアルコキシシラン、フェニルトリアルコキシシラン、ビニルトリアルコキシシラン、アリルトリアルコキシシラン、グリシジルトリアルコキシシラン、ジアルコキキシシラン、ジメチルジアルコキシシラン、ジエチルジアルコキシシラン、ジプロピルジアルコキシシラン、ジフェニルジアルコキシシラン、ジビニルジアルコキシシラン、ジアリルジアルコキシシラン、ジグリシジルジアルコキシシラン、フェニルメチルジアルコキシシラン、フェニルエチルジアルコキシシラン、フェニルプロピルトリアルコキシシラン、フェニルビニルジアルコキシシラン、フェニルアリルジアルコキシシラン、フェニルグリシジルジアルコキシシラン、メチルビニルジアルコキシシラン、エチルビニルジアルコキシシラン、プロピルビニルジアルコキシシラン等を原料として用いる。そして、当該原料に加水分解反応や縮重合反応を起こさせることによって生成されるポリマに、熱分解性化合物を添加し、液状の絶縁膜材料を得る。熱分解性化合物としては、例えばアクリル樹脂等を用いる。
2)次に、例えばスピンコート法によって、基板全面に、工程5−1で得た絶縁膜材料を塗布する(工程5−2)。塗布条件は、例えば3000回転/分、30秒とする。
3)次に、熱処理(ソフトベーク)を行う(工程5−3)。熱処理を行う際には、例えばホットプレートを(図示せず)用いる。本処理により、熱分解性化合物が熱分解され、層間絶縁膜38中に空孔(細孔)が形成される。空孔の直径は、例えば10〜20nm程度となる。熱処理温度は、200〜350℃に設定する。熱処理温度を200〜350℃に設定するのは、以下のような理由によるものである。
熱処理温度を200℃より低く設定した場合には、熱分解性化合物が十分に熱分解されず、空孔が十分に形成されないこととなる。また、熱処理温度を200℃より低く設定した場合には、熱分解性化合物が熱分解される速度が極めて遅く、空孔を形成するのに長時間を要してしまうこととなる。一方、熱処理温度を350℃より高く設定した場合には、絶縁膜材料の硬化が急速に進行してしまい、空孔の形成が阻害されてしまうこととなる。このような理由により、熱処理温度は、200〜350℃に設定することが好ましい。ここでは、熱処理温度を例えば200℃とする。このような工程により、基板全面に、多孔質のシリコン酸化膜より成る層間絶縁膜38が形成される。
(B)カーボンを含む多孔質のシリコン酸化膜より成る層間絶縁膜(Porous Carbon Doped SiO2膜)
具体的には、例えば以下のような方法で形成を行う。
1)最初に、プラズマCVD装置(図示せず)のチャンバ内に、半導体基板10を導入する(工程5B−1)。プラズマCVD装置としては、例えば平行平板型のプラズマCVD装置を用いる。
2)次に、基板の温度を例えば300〜400℃に設定する(工程5B−2)。
3)次に、反応性ガスをチャンバ内に導入する(工程5B−3)。先ず、アルキル基を有するシロキサンモノマを気化装置(図示せず)により気化し、反応性ガスを生成する。次に、キャリアガスを用いて、反応性ガスをチャンバ内に導入する。この際、平板電極(図示せず)間に高周波電力を印加すると、反応性ガスのプラズマが発生する。この際、堆積レートを比較的速く設定すれば、多孔質の層間絶縁膜38を形成することができる。
例えば、以下のように成膜条件を設定すれば、多孔質の層間絶縁膜38を形成することが可能である。反応性ガスとしては、例えば、ヘキサメチルジシロキサンを用いる。反応性ガスの供給量は、例えば3mg/minとする。キャリアガスとしては、COを用いる。キャリアガスの流量は、例えば6000sccmとする。平板電極間に印加する高周波電力は、例えば、13.56MHz(500W)及び100kHz(500W)とする。このような工程により、カーボンを含む多孔質のシリコン酸化膜より成る層間絶縁膜38が形成される。
また、カーボンを含む多孔質シリコン酸化膜より成る層間絶縁膜38を、例えば、以下に示すように、熱分解性の原子団(熱分解性化合物)又は酸化分解性の原子団(酸化分解性化合物)を含む原料を用いて、形成するようにしてもよい。なお、この形成方法では、熱分解性又は酸化分解性の原子団を、プラズマにより分解させながら形成する。
1)最初に、プラズマCVD装置(図示せず)のチャンバ内に半導体基板10を導入する(工程5B’−1)。プラズマCVD装置としては、例えば平行平板型のプラズマCVD装置を用いる。
2)次に、基板温度を例えば250〜350℃に設定する(工程5B’−2)。
3)次に、反応性ガスをチャンバ内に導入する(工程5B’−3)。先ず、アルキル基を有するシロキサンモノマを気化装置により気化し、第1の反応性ガスを生成する。また、フェニル基を有するシラン化合物を気化装置により気化し、第2の反応性ガスを生成する。なお、フェニル基は、加熱した状態で酸化反応を起こさせると分解する原子団(熱分解性及び酸化分解性原子団)である。次に、COガスをキャリアガスとして用いて、これらの反応性ガスをチャンバ内に導入する。この際、平板電極(図示せず)間に高周波電力を印加すると、COガスがプラズマ(酸素プラズマ)となり、フェニル基が分解される。フェニル基を分解しながら、層間絶縁膜38を堆積するため、多孔質の層間絶縁膜38が形成されることとなる。
成膜条件は、例えば以下のように設定する。第1の反応性ガスとしては、より具体的には、例えばヘキサメチルジシロキサンを用いる。第1の反応性ガスの供給量は、例えば1mg/minとする。第2の反応性ガスとしては、より具体的には、例えばジフェニルメチルシランを用いる。第2の反応性ガスの供給量は、例えば1mg/minとする。キャリアガスの流量は、例えば3000sccmとする。平板電極間に印加する高周波電力は、例えば、13.56MHz(300W)及び100kHz(300W)とする。このような工程により、カーボンを含む多孔質のシリコン酸化膜より成る層間絶縁膜38が形成される。
なお、ここでは、熱を加えながら酸化を行うことにより分解する材料(熱分解性及び酸化分解性の原子団を含む材料)を用いる場合を例に説明したが、酸化を行なわなくても熱分解され得る熱分解性の原子団を含む原料、又は、熱を加えなくても酸化分解され得る酸化分解性の原子団を含む原料を用いて、気相成長法により多孔質の層間絶縁膜38を形成してもよい。
(C)有機化合物より成る多孔質の層間絶縁膜(有機多孔質膜)
具体的には、例えば以下のような方法で形成を行う。
1)最初に、熱分解性有機化合物を含むポリアリールエーテルポリマを溶媒により希釈することにより、絶縁膜材料を形成する(工程5C−1)。熱分解性有機化合物としては、例えば200〜300℃で熱分解する有機化合物を用いる。このような有機化合物としては、例えばアクリル樹脂、ポリエチレン樹脂、ポリプロピレン樹脂、アクリルオリゴマ、エチレンオリゴマ、プロピレンオリゴマ等を用いることができる。溶媒としては、例えばシクロヘキサノンを用いる。
2)次に、スピンコート法により、基板全面に、工程5C−1により得た絶縁膜材料を塗布する(工程5C−2)。
3)次に、ホットプレート(図示せず)を用いて熱処理を行う(工程5C−3)。熱処理温度は、例えば100〜400℃とする。これにより、層間絶縁膜38中の溶媒が蒸発し、乾燥した層間絶縁膜38が形成される。
4)次に、キュア装置(図示せず)内に、工程5C−3で得た基板を導入し、熱処理を行う(工程5C−4)。熱処理温度は、例えば300〜400℃とする。このような工程により、熱分解性の有機化合物が熱分解し、層間絶縁膜38中に空孔が形成される。
(D)クラスタ状の珪素を含む絶縁材料を用いた多孔質の層間絶縁膜
具体的には、例えば以下のような方法で形成を行う。
1)最初に、クラスタ状のシリカを含む絶縁膜材料(シリカクラスタ前駆体)を用意する(工程5D−1)。このような絶縁膜材料としては、例えば、触媒化成工業株式会社製のナノクラスタリングシリカ(NCS)(型番:セラメートNCS)を用いることができる。
2)次に、例えばスピンコート法により、基板全面に、絶縁膜材料を塗布する(工程5D−2)。塗布条件は、例えば、3000回転/分、30秒とする。
3)次に、熱処理(ソフトベーク)を行う(工程5D−3)。熱処理を行う際には、例えばホットプレート(図示せず)を用いる。熱処理温度は、例えば200℃とする。熱処理時間は、例えば150秒とする。これにより、絶縁膜材料中の溶媒が蒸発し、多孔質の層間絶縁膜38が形成される。クラスタ状のシリカを含む絶縁膜材料を用いて層間絶縁膜38を形成するため、空孔が非常に小さい多孔質の層間絶縁膜38が形成される。具体的には、空孔の直径は、例えば2nm以下となる。また、クラスタ状のシリカを含む絶縁膜材料を用いて層間絶縁膜38を形成するため、空孔の分布が非常に均一となる。クラスタ状のシリカを含む絶縁膜材料を用いて層間絶縁膜38を形成すれば、極めて良質な多孔質の層間絶縁膜38を形成することが可能となる。このような工程により、クラスタ状の珪素を含む絶縁材料を用いた多孔質の層間絶縁膜38を形成することができる。
なお、ここでは、クラスタ状の化合物として珪素化合物を含む絶縁膜材料を塗布する場合を例に説明したが、クラスタ状の化合物は珪素化合物に限定されるものではない。
−工程6−
図6に示すように、多孔質の絶縁膜38に、エネルギー線を選択的に照射する。エネルギー線としては、例えば、電子線或いは紫外線等が使用可能である。電子線の照射(A)及び紫外線の照射(B)は、それぞれ以下のように行う。
(A)電子線の照射
1)最初に、電子線照射装置のチャンバ(図示せず)内に、工程5で形成された半導体装置10を載置する(工程6A−1)。
2)次に、チャンバ内の気体を排気し、チャンバ内を真空状態にする(工程6A−2)。この際、チャンバ内の圧力を調整するため、又は、絶縁膜40等の改質のために、チャンバ内にガスを導入してもよい。チャンバ内に導入するガスとしては、例えば、窒素ガス、アルゴンガス、ヘリウムガス、メタンガス、又はエタンガス等を用いることができる。
3)次に、多孔質の絶縁膜38に、電子線100を選択的に照射する(工程6A−3)。例えば、図6に示すように、高電圧発生回路150、レンズ励磁回路160、電子線走査回路170等によって、電子線100を走査し、多孔質の絶縁膜38に対して電子線100を選択的に照射する。
3)多孔質の層間絶縁膜38に電子線100が照射されると、多孔質の層間絶縁膜38は、電子線100が照射された部分が硬化(キュア)され、その多孔質性が失われる。具体的には、多孔質の層間絶縁膜38に存在する空孔が消滅し、この空孔の消滅によって機械的な強度がアップする。この空孔が消滅するという現象は、一方で、層間絶縁膜38の比誘電率の上昇を招くことに繋がる。そのため、本実施例では、層間絶縁膜38のうち、機械的強度をアップさせることが不要な部分(配線密度が密の部分)を除いた“配線密度が疎の部分”のみに選択的に電子線100を照射する。
具体的には、配線のうち、配線と配線との間隔が、装置(或いは、これらの配線が存在する配線層)内の最小値になっている箇所を特定し、当該特定された配線の周囲を「照射禁止エリア」と指定する。そして、この「照射禁止エリア」以外のエリアについてのみ、電子線100の照射を行う。
なお、「照射禁止エリア」は、図1における説明と同様に規定する。即ち、層間絶縁膜38における配線50のうち、配線間隔Pが最小の配線間ピッチ(P=L)である部分を特定する。そして、この特定された配線部分と、当該特定された配線部分における配線間のエリアとを併せて「最小ピッチ配線エリア」と規定する。このとき、照射禁止エリアは、例えば、「最小ピッチ配線エリア」の周囲を、所定の距離だけ広げたエリアである。この“所定の距離”は予め定められた値であり、例えば、配線間ピッチの2分の1(L/2)の値に設定することができる。
また、図1及び図6に示すように、照射禁止エリアを設定しても良い。すなわち、「最小ピッチ配線エリア」を、その最外周の配線の中心からL/2の距離だけ外側に広げる。そして、この広げたエリアを照射禁止エリアに設定する。なお、照射禁止エリアを、「最小ピッチ配線エリア」と同じエリアとしても良い。
また、照射禁止エリアを設定する際に、照射禁止エリアを、第1の配線層における全ての配線50とその周辺のエリアとしても良い。具体的には、第1の配線層における全ての配線50について、配線50の中心から配線50の幅方向に、“予め定められた距離”だけ広げたエリアを、照射禁止エリアとする。(以下、この“予め定められた距離”のことを、説明の便宜上、「照射禁止幅」という。)ここで、「照射禁止幅」は、例えば、最小の配線間ピッチの2分の1(L/2)に設定することができる。このように、1つの層における全配線について「照射禁止エリア」を設定することにより、配線の一部の箇所を特定する処理が不要になり、「照射禁止エリア」の設定が容易に行えるというメリットがある。
更には、上述の「特定された配線部分」について、配線50の中心から配線50の幅方向に、照射禁止幅だけ広げたエリアを、「照射禁止エリア」としても良い。なお、この場合でも、照射禁止幅を、例えば、L/2の値とすることができる。このように、照射禁止エリアを細かく分断させないようにするという観点から、照射禁止幅をL/2以上の値とすることが望ましい。
このように、多孔質の層間絶縁膜38のうち、誘電率を低く抑える必要がある部分(配線密度が密の部分)については、電子線100の照射を行わないため、多孔質の状態が改質されずに、その低い誘電率が維持される。
なお、電子線100を照射する際には、熱処理を行いながら、電子線100を照射することが好ましい。熱処理温度は、例えば200〜450℃とする。熱処理を行いながら電子線100を照射すると、多孔質の層間絶縁膜38の硬化(キュア)が促進され、多孔質の層間絶縁膜38の機械的強度を向上させることができるためである。
電子線100を照射する際の加速電圧は、例えば10keV〜20keVとする。加速電圧を10keVより小さくした場合には、多孔質の層間絶縁膜38を硬化(キュア)するために長時間を要してしまうことになる。一方、加速電圧を20keVより大きく設定した場合には、多孔質の層間絶縁膜38に大きなダメージが加わる。そうすると、多孔質の層間絶縁膜38の吸湿性が増大し、また、多孔質の層間絶縁膜38が収縮し、これらにより不要に比誘電率が増大し平坦性が悪化する可能性がある。従って、電子線100を照射する際における加速電圧は、10keV〜20keV程度とすることが好ましい。
なお、電子線100を照射する際における加速電圧は、10keV〜20keVに限定されるものではない。多孔質の層間絶縁膜38を硬化する際にある程度の時間を要してもよい場合には、加速電圧を10keVより小さく設定してもよい。また、加速電圧を20keVより大きく設定した場合であっても、電子線100の照射時間を短めに設定すれば、多孔質の層間絶縁膜38に過剰なダメージが加わるのを防止することが可能である。従って、加速電圧を20keVより大きく設定した場合であっても、電子線100の照射時間を短めに設定すれば、多孔質の層間絶縁膜38の吸湿性の増大を防止し、また、多孔質の層間絶縁膜38の収縮を防止することが可能である。
(B)紫外線の照射
1)最初に、紫外線ランプが設けられたチャンバ内(図示せず)に、半導体基板10を載置する(工程6B−1)。紫外線ランプとしては、例えば高圧水銀ランプを用いる。
2)次に、チャンバ内の気体を排気し、チャンバ内を真空状態にする(6B−2)。この際、チャンバ内の圧力を調整するため、又は、絶縁膜40等の改質のために、チャンバ内にガスを導入してもよい。チャンバ内に導入するガスとしては、例えば、窒素ガスや不活性ガス等を用いる。不活性ガスとしては、例えばアルゴンガスを用いる。
次に、多孔質の絶縁膜38に、紫外線101を選択的に照射する(工程6B−3)。紫外線101の照射は、例えば、図6に示したようなフォトマスク110を使用する。なお、フォトマスク110は、例えば、ガラス112の一部分をクロムパターン112で覆った構造を有する。このように、フォトマスク110を介して、紫外線101を、多孔質の絶縁膜38の表出面に選択的に照射する。多孔質の層間絶縁膜38に紫外線101が照射されると、多孔質の層間絶縁膜38は、紫外線101が照射された部分が硬化(キュア)され、その多孔質性が失われる。
具体的には、多孔質の層間絶縁膜38に存在する空孔が消滅し、この空孔の消滅によって機械的な強度がアップする。この空孔が消滅するという現象は、一方で、層間絶縁膜38の比誘電率の上昇を招くことに繋がる。そのため、本実施例では、層間絶縁膜38のうち、機械的強度をアップさせることが不要な部分(配線密度が密の部分)を除いた“配線密度が疎の部分”のみに選択的に紫外線101を照射する。
なお、紫外線101を照射するエリアについては、上述した工程6A−3と同様に設定する。
多孔質の層間絶縁膜38に紫外線101を照射する際には、熱処理を行いながら、紫外線101を照射することが好ましい。熱処理温度は、例えば200〜450℃とする。熱処理を行いながら紫外線101を照射すると、多孔質の層間絶縁膜38の硬化(キュア)が促進され、層間絶縁膜38の機械的強度を向上させることができるためである。
なお、ここでは、真空状態で紫外線101を照射する場合を例に説明したが、紫外線101を照射する際における圧力は真空に限定されるものではない。例えば、常圧で紫外線101を照射するようにしてもよい。
このように、層間絶縁膜38に、エネルギー線を選択的に照射することによって、配線を内包する層間絶縁膜38について、機械的強度が均一化され、同時に、配線容量も均一化される。
なお、図6には、図示の便宜上、電子線100を照射する手段と紫外線101を照射する手段とを、1つの図に記載しているが、実際にエネルギー線照射する場合には、これらの手段のうち、いずれか1つの手段を使用する。また、図6以降の図面には、図示の便宜上、電子線100を照射する手段を省略し、紫外線101を照射する手段のみを記載している。
−工程7−
図7に示すように、多孔質の層間絶縁膜38が形成された半導体基板10上の全面に、緻密性の高い絶縁膜(第2の絶縁膜)40を形成する。絶縁膜40を形成する方法としては、例えば
・プラズマCVDにより形成する方法―――(A)
・気相成長法により形成する方法―――(B)
・スピンコート法により形成する方法―――(C)
等が挙げられる。以下、これらの形成方法について順に説明する。
(A)プラズマCVDにより形成する方法
以下に、プラズマCVDにより、シリコン酸化膜によって形成される絶縁膜40を形成する方法を説明する。
1)最初に、プラズマCVD装置(図示せず)のチャンバ内に半導体基板10を載置する(工程7A−1)。プラズマCVD装置としては、例えば平行平板型のプラズマCVD装置を用いる。
2)次に、基板の温度を、例えば400℃に設定する(工程7A−2)。
3)次に、反応性ガスをチャンバ内に導入する(工程7A−3)。具体的には、先ず、トリメチルシランを気化装置(図示せず)により気化し、反応性ガスを生成する。次に、不活性ガスをキャリアとして、反応性ガスをチャンバ内に導入する。この際、平板電極(図示せず)間に高周波電力を印加すると、反応性ガスのプラズマが発生する。
この際、堆積レートを比較的遅く設定すれば、緻密性の高い絶縁膜40を形成することが可能となる。具体的には、例えば、以下のように成膜条件を設定すれば、緻密性の高い絶縁膜40を形成することが可能である。反応性ガスの供給量は、例えば1mg/minとする。キャリア用の不活性ガスとしては、例えばCOを用いる。不活性ガスの流量は、例えば100sccmとする。平板電極間に印加する高周波電力は、例えば、13.56MHz(200W)及び100kHz(200W)とする。平板電極間に高周波電力を印加してプラズマを発生させる時間は、例えば5秒間とする。
このような条件でシリコン酸化膜より成る絶縁膜40を形成すると、絶縁膜40の密度は例えば2g/cm程度となる。なお、ここでは、絶縁膜40の膜厚を例えば30nmとする。このような工程により、シリコン酸化膜からなる絶縁膜40が形成される。
また、上記の他に、絶縁膜40として、カーボンがドープされたシリコン酸化膜を形成しても良い。カーボンがドープされたシリコン酸化膜(Carbon Doped SiO2膜)からなる絶縁膜40を形成するためには、上記の工程7A−3において、反応性ガスを生成する原料として、ヘキサメチルジシロキサン([(CHSi]O)を使用する。すなわち、ヘキサメチルジシロキサンを使用気化装置(図示せず)により気化し、反応性ガスを生成する。なお、反応性ガスを生成する原料としてヘキサメチルジシロキサンを使用する他は、工程7A−1〜7A−3と同じであるため、その説明を省略する。
(B)気相成長法により形成する方法
以下に、気相成長法により、水素化SiC膜(SiC:H膜)からなる絶縁膜40を形成する方法を説明する。
1)最初に、プラズマCVD装置(図示せず)のチャンバ内に半導体基板10を載置する。プラズマCVD装置としては、例えば平行平板型のプラズマCVD装置を用いる(工程7B−1)。
2)次に、基板の温度を例えば400℃に設定する(工程7B−2)。
3)次に、反応性ガスをチャンバ内に導入する(工程7B−3)。具体的には、先ず、トリメチルシランを気化装置(図示せず)により気化し、反応性ガスを生成する。次に、キャリアガスを用いて、反応性ガスをチャンバ内に導入する。この際、平板電極(図示せず)間に高周波電力を印加すると、反応性ガスのプラズマが発生する。
この際、堆積レートを比較的遅く設定すれば、緻密性の高い絶縁膜40を形成することができる。具体的には、例えば、以下のように成膜条件を設定すれば、緻密性の高い絶縁膜40を形成することが可能である。反応性ガスの供給量は、例えば1mg/minとする。キャリア用の不活性ガスとしては、例えば窒素(N)を用いる。不活性ガスの流量は、例えば1000sccmとする。平板電極間に印加する高周波電力は、例えば、13.56MHz(200W)及び100kHz(200W)とする。平板電極間に高周波電力を印加してプラズマを発生させる時間は、例えば5秒間とする。
また、上記の他に、絶縁膜40として、窒化SiC膜を形成しても良い。窒化SiC膜を形成するためには、上記の工程7B−3において、不活性ガスとしてアンモニア(NH)を使用する。なお、不活性ガスとしてアンモニアを使用する他は、工程7B−1〜7B−3と同じであるため、その説明を省略する。
更には、上記の他に、絶縁膜40として、水素化酸化SiC膜(SiC:O:H膜)を形成しても良い。水素化酸化SiC膜とは、SiC中に酸素(尾O)と水素(H)が存在する膜である。水素化酸化SiC膜を形成するためには、上記の工程7B−3において、不活性ガスとして二酸化炭素(CO)を使用する。なお、不活性ガスとしてアンモニアを使用する他は、工程7B−1〜7B−3と同じであるので、その説明を省略する。
(C)スピンコート法により形成する方法
以下に、スピンコート法により、有機SOG膜からなる絶縁膜40を形成する方法を説明する。
1)最初に、有機SOG膜を形成するための絶縁膜材料を用意する(工程7C−1)。このような絶縁膜材料を得るために、例えば、テトラエトキシシランとメチルトリエトキシシランとを原料として用いる。そして、当該原料に加水分解反応及び縮合反応を起こさせることによってポリマを生成する。このようにして生成されたポリマを、絶縁膜材料として使用する。
2)次に、スピンコート法により、基板全面に、工程7−1により得た絶縁膜材料を塗布する(工程7C−2)。塗布条件は、例えば3000回転/分、30秒とする。
3)次に、熱処理(ソフトベーク)を行う(工程7C−3)。熱処理を行う際には、例えばホットプレート(図示せず)を用いる。熱処理温度は、例えば200℃とする。熱処理時間は、例えば150秒とする。このような工程により、有機SOG膜から成る絶縁膜40が形成される。
また、上記の他に、絶縁膜40として、無機SOG膜を使用しても良い。無機SOG膜を形成するためには、上記の工程7C−1において、絶縁膜材料の原料として、テトラエトキシシランを使用する。なお、絶縁膜材料の原料として、テトラエトキシシランを使用する他は、工程7C−1〜7C−3と同じであるため、その説明を省略する。
−工程8−
図8に示すように、フォトリソグラフィ技術を用い、絶縁膜40、層間絶縁膜38及び絶縁膜36に、配線を埋め込むための溝(トレンチ)46を形成する。具体的には、例えば以下のような方法で形成を行う。
1)最初に、例えばスピンコート法により、基板全面に、フォトレジスト膜42を形成する(工程8−1)。
2)次に、フォトリソグラフィ技術を用い、フォトレジスト膜42に開口部44を形成する(工程8−2)。開口部44は、第1層目の配線(第1金属配線)50を形成するためのものである。例えば、配線幅が100nm、配線間隔が100nmとなるように、開口部44をフォトレジスト膜42に形成する。
3)次に、フォトレジスト膜42をマスクとして、絶縁膜40、層間絶縁膜38及び絶縁膜36をエッチングする(工程8−3)。エッチングを行う際には、CFガス及びCHFガスを原料としたフッ素プラズマを用いてエッチングを行う。この際、ストッパ膜40が、エッチングストッパとして機能する。このような工程により、絶縁膜40、層間絶縁膜38及び絶縁膜36に、配線を埋め込むための溝(トレンチ)46が形成される。なお、導体プラグ34の上面は、溝内46に露出した状態となる。この後、フォトレジスト膜42を剥離する。
−工程9−
図9に示すように、溝46内に配線50を形成した後、バリア膜としての絶縁膜52を形成する。具体的には、例えば以下のような方法で形成を行う。
1)最初に、バリア膜とシード膜とから成る積層膜48を形成する(工程9−1)。具体的には、先ず、例えばスパッタ法により、基板全面に、膜厚10nmのTaNより成るバリア膜(図示せず)を形成する。バリア膜は、後述する配線中のCuが絶縁膜中に拡散するのを防止するためのものである。次に、基板全面に、例えばスパッタ法により、膜厚10nmのCuより成るシード膜(図示せず)を形成する。シード膜は、電気めっき法によりCuより成る配線を形成する際に、電極として機能するものである。こうして、バリア膜とシード膜とから成る積層膜48が形成される。
2)次に、例えば電気めっき法により、膜厚600nmのCu膜を形成する(工程9−2)。
3)次に、例えばCMP法により、絶縁膜の表面が露出するまで、Cu膜50及び積層膜48を研磨する(工程9−3)。このようにして、溝内にCuより成る配線50が埋め込まれる。このような配線50の製造プロセスは、シングルダマシン法と称される。
4)次に、例えばプラズマCVD法により、基板全面に、膜厚30nmの水素化酸化SiC膜より成る絶縁膜52を形成する(工程9−4)。絶縁膜52は、水分の拡散を防止するバリア膜として機能するものである。絶縁膜52により、多孔質の層間絶縁膜38に水分が達するのが防止される。
水素化酸化SiC膜の形成は、例えば、以下のような工程で行なわれる。先ず、プラズマCVD装置(図示せず)のチャンバ内に半導体基板10を導入する(工程9−4−1)。プラズマCVD装置としては、例えば平行平板型のプラズマCVD装置を用いる。次に、基板温度を例えば400℃に設定する(工程9−4−2)。次に、トリメチルシランを気化装置により気化し、反応性ガスを生成する(工程9−4−3)。そして、キャリアガスを用いて、反応性ガスをチャンバ内に導入する(工程9−4−4)。この際、平板電極(図示せず)間に高周波電力を印加すると、反応性ガスのプラズマが発生する。
この際、堆積レートを比較的遅く設定すれば、緻密性の高い絶縁膜52を形成することができる。具体的には、例えば、以下のように成膜条件を設定すれば、緻密性の高い絶縁膜52を形成することが可能である。反応性ガスの供給量は、例えば1mg/minとする。キャリアガスとしては、例えばCOを用いる。キャリアガスの流量は、例えば100sccmとする。平板電極間に印加する高周波電力は、例えば、13.56MHz(200W)及び100kHz(200W)とする。平板電極間に高周波電力を印加してプラズマを発生させる時間は、例えば5秒間とする。このような工程により、バリア膜として機能する絶縁膜52が形成される。
−工程10−
図10に示すように、多孔質の層間絶縁膜54を形成した後、層間絶縁膜54に、エネルギー線を選択的に照射する。具体的には、例えば以下のような方法で形成を行う。
1)最初に、層間絶縁膜54を形成する。層間絶縁膜54の形成は、例えば、上述した層間絶縁膜38の形成方法と同様に行う(工程10−1)。層間絶縁膜54の膜厚は、例えば140nmとする。
2)次に、例えば、図6に示したような装置で電子線100を走査し、層間絶縁膜54に、“電子線100”を選択的に照射する(工程10−2)。電子線100を照射する際の条件は、例えば、層間絶縁膜38に電子線100を照射する際の条件(工程6A−3)と同様とする。
なお、上記のように“電子線100”を照射する代わりに、図10に示したようなフォトマスク120を使用して“紫外線101”を照射してもよい。すなわち、多孔質の層間絶縁膜54における配線密度が疎の部分に“紫外線101”を選択的に照射する。なお、紫外線101を照射する際の条件は、例えば、層間絶縁膜38に紫外線101を照射する際の条件(工程6B−3)と同様とする。
このように、層間絶縁膜54に、エネルギー線を選択的に照射することによって、配線を内包する層間絶縁膜54について、機械的強度が均一化され、同時に、配線容量も均一化される。
−工程11−
図11に示すように、層間絶縁膜54上に絶縁膜56及びストッパ膜57を形成する。最初に、絶縁膜56を形成する(工程11−1)。
絶縁膜56は緻密性の高い膜であり、具体的には、当該絶縁膜56を多孔質の層間絶縁膜54上の全面に形成する。絶縁膜56の形成方法は、例えば上述した絶縁膜40の形成方法と同様とする。なお、絶縁膜56の材料としては、例えば水素化酸化SiC膜を用いる。絶縁膜56の膜厚は、例えば30nmとする。
次に、フォトリソグラフィ技術を用い、例えばシリコン窒化膜(SiN)から成るストッパ膜57を形成する(工程11−2)。このストッパ膜57は、後述する工程において、層間絶縁膜58等にコンタクトホール66を形成する際に、エッチングストッパとして機能する。なお、ストッパ膜57としては、後述する層間絶縁膜58とエッチング特性が異なるシリコン熱酸化膜(SiO)等も使用可能である。
−工程12−
図12に示すように、多孔質の層間絶縁膜58を形成した後、層間絶縁膜84に、エネルギー線を選択的に照射する。具体的には、例えば以下のような方法で形成を行う。
1)最初に、層間絶縁膜58を形成する。層間絶縁膜58の形成は、例えば、上述した層間絶縁膜38の形成方法と同様に行う(工程12−1)。層間絶縁膜58の膜厚は、例えば140nmとする。
2)次に、図12に示したような装置で電子線100を走査し、層間絶縁膜58に、“電子線100”を選択的に照射する(工程12−2)。電子線100を照射する際の条件は、例えば、層間絶縁膜38に電子線100を照射する際の条件(工程6A−3)と同様とする。ここで、配線58への電子線100の照射は、後述する配線76aの配置に基づき、例えば、図12に示すようなエリアとする。
なお、上記のように“電子線100”を照射する代わりに、図12に示したようなフォトマスク120を使用して“紫外線101”を照射してもよい。すなわち、多孔質の層間絶縁膜58における配線密度が疎の部分に“紫外線101”を照射する。なお、紫外線101を照射する際の条件は、例えば、層間絶縁膜38に紫外線101を照射する際の条件(工程6B−3)と同様とする。配線58への紫外線101の照射は、後述する配線76aの配置に基づき、例えば、図12に示すようなエリアとなる。
このように、層間絶縁膜58に、エネルギー線を選択的に照射することによって、配線を内包する層間絶縁膜58について、機械的強度が均一化され、同時に、配線容量も均一化される。
−工程13−
図13に示すように、層間絶縁膜58上に絶縁膜60を形成する。絶縁膜60は、緻密性の高い膜である。当該絶縁膜60を層間絶縁膜58上の全面に形成する。絶縁膜60の形成方法は、例えば上述した絶縁膜40の形成方法と同様とする。なお、絶縁膜60の材料としては、例えば水素化酸化SiC膜を用いる。絶縁膜60の膜厚は、例えば30nmとする。
−工程14−
図14に示すように、フォトリソグラフィ技術を用い、絶縁膜52、56、60及び層間絶縁膜52、58に、配線を埋め込むための溝(トレンチ)64を形成する。具体的には、例えば以下のような方法で形成を行う。
1)最初に、例えばスピンコート法により、基板全面に、フォトレジスト膜62を形成する(工程14−1)。
2)次に、フォトリソグラフィ技術を用い、フォトレジスト膜62に開口部64を形成する(工程14−2)。開口部64は、配線50に達するコンタクトホール64を形成するためのものである。
3)次に、フォトレジスト膜62をマスクとして、絶縁膜60、層間絶縁膜58、絶縁膜56、層間絶縁膜54及び絶縁膜52をエッチングする(工程14−3)。エッチングを行う際には、CF4ガス及びCHF3ガスを原料としたフッ素プラズマを用いてエッチングを行う。エッチングガスの組成比やエッチングの際の圧力等を適宜変化させることにより、絶縁膜60、層間絶縁膜58、絶縁膜56、層間絶縁膜54及び絶縁膜52をエッチングすることが可能である。このような工程により、配線50に達するコンタクトホール66が形成される。なお、コンタクトホール66を形成した後で、フォトレジスト膜62を剥離する。
−工程15−
図15に示すように、フォトリソグラフィ技術を用い、絶縁膜60、層間絶縁膜58及び絶縁膜56に、配線を埋め込むための溝(トレンチ)72を形成する。具体的には、例えば以下のような方法で形成を行う。
1)最初に、フォトレジスト膜68に開口部70を形成する(工程15−1)。この開口部70は、後述する第2層目の配線(第2金属配線)76aを形成するためのものである。
2)次に、フォトレジスト膜68をマスクとして、絶縁膜60、層間絶縁膜58及び絶縁膜56をエッチングする(工程15−2)。エッチングを行う際には、CFガス及びCHFガスを原料としたフッ素プラズマを用いてエッチングを行う。このような工程により、絶縁膜60、層間絶縁膜58及び絶縁膜56に、配線76aを埋め込むための溝72が形成される。溝72は、コンタクトホール66に繋がった状態となる。
なお、工程14〜工程15では、コンタクトホール66を形成した後に溝72を形成した例を示したが、最初に溝72を形成し、その後でコンタクトホール66を形成しても良い。この場合には、先ず、フォトリソグラフィ技術を用いて、絶縁膜60、層間絶縁膜58及び絶縁膜56の部分に、溝72を形成する。次に、溝72を形成された基板に対して、溝72を埋めた状態になるようにフォトレジスト膜(図示せず)を形成する。そして、フォトリソグラフィ技術を用いて、層間絶縁膜54及び絶縁膜52の部分に、配線50に達するコンタクトホールを形成する。なお、このような工程でコンタクトホール66及び溝72を形成する場合には、ストッパ57は不要となる。
−工程16−
図16に示すように、溝72内に配線76a及び導体プラグ76bを形成した後、バリア膜として機能する絶縁膜78を形成する。具体的には、例えば以下のような方法で形成を行う。
1)最初に、バリア膜とシード膜とから成る積層膜74を形成する(工程16−1)。具体的には、先ず、例えばスパッタ法により、基板全面に、膜厚10nmのTaNより成るバリア膜(図示せず)を形成する。バリア膜は、後述する配線76a及び導体プラグ76b中のCuが絶縁膜中に拡散するのを防止するためのものである。次に、基板全面に、例えばスパッタ法により、膜厚10nmのCuより成るシード膜(図示せず)を形成する。シード膜は、電気めっき法によりCuより成る配線76a及び導体プラグ76bを形成する際に、電極として機能するものである。このような工程により、バリア膜とシード膜とから成る積層膜74が形成される。
2)次に、例えば電気めっき法により、膜厚1400nmのCu膜76を形成する(工程16−2)。
3)次に、CMP法により、絶縁膜60の表面が露出するまで、Cu膜76及び積層膜74を研磨する(工程16−3)。このような工程により、コンタクトホール66内にCuより成る導体プラグ76bが埋め込まれるとともに、溝72内にCuより成る配線76aが埋め込まれる。導体プラグ76bと配線76aとは一体に形成される。このように導体プラグ76bと配線76aとを一括して形成する製造プロセスは、デュアルダマシン法と称される。
4)次に、例えばプラズマCVD法により、基板全面に、膜厚30nmの水素化酸化SiC膜より成る絶縁膜78を形成する(工程16−4)。絶縁膜78の形成方法は、例えば、上述した絶縁膜36の形成方法(工程4−1〜工程4−3)と同様とする。絶縁膜78は、水分の拡散を防止するバリア膜として機能するものである。この後、上記と同様の工程を適宜繰り返すことにより、図示しない第3層目の配線(第3金属配線層)が形成される。以上のような工程により、本実施例による半導体装置が製造される。
このように、本実施例では、多孔質の層間絶縁膜38、54、58を形成した後、当該層間絶縁膜38、54、58の配線密度が疎の部分にエネルギー線を照射し、多孔質の層間絶縁膜38、54、58の一部のエリア(配線密度が疎の部分)を、選択的に硬化(キュア)させる。そして、一方で、層間絶縁膜38、54、58における配線密度が密の部分には、電子線100又は紫外線101の照射を行わず、その多孔質性をそのまま保持する。
その結果、本実施例によれば、配線密度が疎の部分(機械的強度が低く、且つ、配線容量が低い部分)についてのみ、層間絶縁膜38、54、58の機械的な強度がアップし、膜全体として機械的強度の均一化が図れる。また、それと同時に、配線密度が疎の部分についてのみ、層間絶縁膜38、54、58の配線容量がアップし、配線容量についても膜全体として均一化が実現される。
換言すれば、ボンディング等、外部から機械的な応力が加わった場合に、層間絶縁膜38、54、58にクラックが生じてしまうこと等を回避して、装置の信頼性を高めることができるとともに、全体として配線容量を低く抑え、信号の伝達速度を高速化し、装置の高機能化を実現できる。
更には、本実施例によれば、1つの層間絶縁膜につき、複数の種類の絶縁膜を形成する必要がなくなるため、半導体装置の形成工程を簡略化できる。
以下に、多孔質の絶縁膜にエネルギー線を照射させた場合における(多孔質の絶縁膜の)機械的強度及び比誘電率の変化について、検証した結果を示す。
<検証例1〜3/電子線を照射した場合>
最初に、以下のようにして、絶縁膜材料を作製した(工程V1)。具体的には、先ず、テトラエトキシシラン20.8g(0.1mol)、メチルトリエトキシシラン17.8g(0.1mol)、グリシドキシプロピルトリメトキシシラン23.6g(0.1mol)、及び、メチルイソブチルケトン39.6gを、200mlの反応容器(図示せず)内に入れ、1%のテトラブチルアンモニウムハイドロキサイド水溶液16.2gを10分間で滴下した(工程V1−1)。滴下終了後、熟成反応を2時間行った(工程V1−2)。次に、硫酸マグネシウム5gを添加し、過剰の水分を除去した(工程V1−3)。次に、ロータリーエバポレータを用い、熟成反応の際に生成されたエタノールを、反応溶液が50mlになるまで除去した(工程V1−4)。こうして得られた反応溶液に、メチルイソブチルケトンを20ml添加し、絶縁膜材料(多孔質シリカ前駆体)を作製した(工程V1−5)。
次に、スピンコート法により、シリコンウェハ(半導体基板)上に、工程V1で形成された絶縁材料を塗布した(工程V2)。塗布条件は、回転速度=3000回転/分、回転時間=30秒間とした。
次に、ホットプレートを用い、200℃の熱処理(ソフトベーク)を行うことにより、多孔質の層間絶縁膜を形成した(工程V3)。多孔質の層間絶縁膜の膜厚は、図17の表1に示すような膜厚とした。なお、この段階における多孔質の層間絶縁膜の屈折率は、表1に示すような値であった。
次に、多孔質の層間絶縁膜に電子線を照射した(工程V4)。本工程における基板温度、加速電圧、電子線の照射時間、及び、チャンバ内の雰囲気は、表1に示すように設定した。
このようにして電子線照射キュアを行った後に、多孔質の層間絶縁膜に対して硬度や比誘電率等の測定を行ったところ、表1に示すような結果が得られた。
<比較例>
検証例1〜3と略同様の工程で、多孔質の層間絶縁膜を形成した。なお、比較例では、表1に示すように、検証例1〜3で行った工程のうち、工程V4(電子線キュア工程)を行わない。工程V4以外は、全て、検証例1〜3と同じ工程で、多孔質の層間絶縁膜の形成を行った。
このようにして形成した多孔質の層間絶縁膜に対して測定を行ったところ、表1のような結果が得られた。表1から分かるように、検証例1〜3では、比較例と比べて、膜厚が薄くなり、層間絶縁膜の弾性率及び硬度が大幅にアップしている。このことから、電子線の照射により、層間絶縁膜の密度が大きくなり、それに伴い、層間絶縁膜の弾性率及び硬度が大幅にアップしたものと推測できる。更には、電子線の照射により、層間絶縁膜の比誘電率も上昇することが確認できた。
<検証例4〜6/紫外線を照射させた場合>
検証例4〜6では、実施例1〜3における電子線キュア工程に変えて、紫外線キュア工程を行った。それ(紫外線キュア工程)以外は、全て、検証例1〜3と同じ工程で、多孔質の層間絶縁膜の形成を行った。
このようにして形成した多孔質の層間絶縁膜に対して測定を行ったところ、表2のような結果が得られた。このように、紫外線を照射させた場合でも、電子線を照射させた結果と略同様の結果が得られた。すなわち、紫外線の照射により、層間絶縁膜の弾性率及び硬度が大幅にアップするとともに、層間絶縁膜の比誘電率も上昇している。
以上のように、層間絶縁膜にエネルギー線を照射することにより、機械的強度が高くなるとともに、比誘電率も大きくなることが確認できた。
次に、実際の半導体装置の構造をモデル化し、当該モデルにおける機械的強度と比誘電率をシミュレーションにより求めた結果を示す。
図19が半導体装置の構造モデル(導体プラグ及び改質対象でない絶縁膜は図示せず)であり、図20がシミュレーションを行う際の各条件を断面構造とともに示した図である。また、図21は、図20に示した条件に基づいてシミュレーションを行った結果である。なお、図19、図20に示されているように、半導体基板80の主な構成要素として、シリコン基板90、配線92a,92b,92c,92d(第1金属配線層)、配線94a,94b,94c,94d(第2金属配線層)、配線96a,96b,96c,96d(第3金属配線層)、層間絶縁膜82,83,84,85,86を設定する。
図20に示すように、層間絶縁膜82,83,84,85,86のヤング率について、改質していない状態のヤング率を8Gpaとし、改質させた状態のヤング率を15Gpaとしている。また、基板に対して、上側から、1.6Gpaの重さを加えている。なお、図20では、配線の配置が分かるように、第2金属配線層を、実際の配置に対して90℃回転させた形で表示している。
図20の条件に基づいてシミュレーションを行った結果、図21の表3のような結果を得た。シミュレーション(1)は、図20に示す絶縁膜84の中央に、配線94bと同じ形状の配線(1本)を追加した場合についてシミュレーションを行った結果である。すなわち、シミュレーション(1)では、最小の配線ピッチで、配線の密度が最も高くなるように配置したケースを想定した。なお、シミュレーション(2)〜(4)については、図20の構造に対してシミュレーションを行った。
このようなシミュレーションを行った結果、図20の表3から、層間絶縁膜82〜86の全てについて改質させた場合でも、配線容量は、シミュレーション(1)の場合よりも低い値を示している。このような結果から、層間絶縁膜の改質を行った場合でも、実際に使用する際に支障がないことが確認できた。なお、表3の最大応力は、配線94b底面と導電ポストとの界面に発生している。シミュレーション(3)(4)のように、層間絶縁膜を改質することによって、最大応力が小さくなっている。このことから、層間絶縁膜の改質によって、応力の集中を緩和することができるということ分かる。
以上、本発明の特徴を詳述した。本発明の好ましい諸形態を付記すると、以下の通りである。
(付記1)
配線の配置密度が異なる第1のエリア及び第2のエリアを有する半導体装置の製造方法であって、
前記配線間を絶縁する多孔質の絶縁膜を形成する工程と、
前記絶縁膜の表出する面のうち、前記第1のエリアよりも前記配置密度が小さい前記第2のエリアにエネルギー線を照射し、前記絶縁膜のヤング率が前記第1のエリアに比べて大きな値になるように、前記絶縁膜の構造を変える工程と
を有することを特徴とする半導体装置の製造方法。
(付記2)
前記配線は金属より成り、前記絶縁膜はシリコン酸化膜より成る
ことを特徴とする付記1に記載の半導体装置の製造方法。
(付記3)
前記絶縁膜は、Si,O及びHを含む原料から生成される
ことを特徴とする付記1または2に記載の半導体装置の製造方法。
(付記4)
前記配線と前記絶縁膜とを有する配線層が複数積層され、
前記第1のエリアは、
1の前記配線層における前記配線のうち、最小の配線間ピッチで配置されている部分と、前記部分における配線間のエリアとを併せた最小ピッチ配線エリアを含む
ことを特徴とする付記1〜3のいずれかに記載の半導体装置の製造方法。
(付記5)
前記第1のエリアは、
前記最小ピッチ配線エリアの周囲を、予め定められた距離だけ広げた範囲である
ことを特徴とする付記4に記載の半導体装置の製造方法。
(付記6)
前記配線と前記絶縁膜とを有する配線層が複数積層され、
前記第1のエリアは、
1の前記配線層における全配線について、前記配線の中心から前記配線の幅方向に、予め定められた距離だけ広げた範囲である
ことを特徴とする付記1〜3のいずれかに記載の半導体装置の製造方法。
(付記7)
前記予め定められた距離は、
前記最小の配線間ピッチの2分の1の距離である。
ことを特徴とする付記5または6に記載の半導体装置の製造方法。
(付記8)
前記エネルギー線は電子線である
ことを特徴とする付記1〜7のいずれかに記載の半導体装置の製造方法。
(付記9)
前記エネルギー線は紫外線である
ことを特徴とする付記1〜7のいずれかに記載の半導体装置の製造方法。
(付記10)
前記エネルギー線を照射しながら、熱処理を行う
ことを特徴とする付記1〜9のいずれかに記載の半導体装置の製造方法。
(付記11)
前記絶縁膜を形成する工程は、
スピンコート法より、熱分解性化合物を含む絶縁膜材料を塗布する工程と、
熱処理を行うことにより、前記熱分解性化合物を分解し、前記絶縁膜材料中に空孔を形成することにより、前記絶縁膜を形成する工程と
を有することを特徴とする付記1〜10のいずれかに記載の半導体装置の製造方法。
(付記12)
前記絶縁膜を形成する工程は、
クラスタ状の化合物を含む絶縁材料を塗布する工程と、
熱処理を行い、前記絶縁膜中の溶媒を蒸発させることにより、前記絶縁膜を形成する工程と
を有することを特徴とする付記1〜10のいずれかに記載の半導体装置の製造方法。
(付記13)
配線の配置密度が異なる第1のエリア及び第2のエリアを有する半導体装置であって、
前記配線と前記配線間を絶縁する多孔質の絶縁膜とを有する配線層を有し、
前記配線層のうち、前記第1のエリアよりも前記配置密度が低い前記第2のエリアの前記絶縁膜が、前記第1のエリアの前記絶縁膜のヤング率よりも大きなヤング率になるように、改質されている
ことを特徴とする半導体装置。
(付記14)
前記配線は金属より成り、前記絶縁膜はシリコン酸化膜より成る
ことを特徴とする付記13に記載の半導体装置。
(付記15)
前記第1のエリアは、
1の層における前記配線のうち、最小の配線間ピッチで配置されている部分と、前記部分における配線間のエリアとを併せた最小ピッチ配線エリアを含む
ことを特徴とする付記13または14に記載の半導体装置。
(付記16)
配線の配置密度が異なる複数のエリアを有する半導体装置であって、
前記配線と前記配線間を絶縁する多孔質の絶縁膜とを有する配線層を有し、
前記配線層内で、前記配置密度に応じて異なるヤング率なるように、前記エリア毎に前記絶縁膜が改質されている
ことを特徴とする半導体装置。
図1は、本発明の実施例1による半導体装置の断面図である。 図2は、本発明の実施例1による半導体装置の第1の配線層を上面から見た図である。 図3(a)及び図3(b)は、本発明の実施例1による半導体装置の製造方法を示す工程断面図(その1)である。 図4(a)及び図4(b)は、本発明の実施例1による半導体装置の製造方法を示す工程断面図(その2)である。 図5は、本発明の実施例1による半導体装置の製造方法を示す工程断面図(その3)である。 図6は、本発明の実施例1による半導体装置の製造方法を示す工程断面図(その4)である。 図7は、本発明の実施例1による半導体装置の製造方法を示す工程断面図(その5)である。 図8は、本発明の実施例1による半導体装置の製造方法を示す工程断面図(その6)である。 図9は、本発明の実施例1による半導体装置の製造方法を示す工程断面図(その7)である。 図10は、本発明の実施例1による半導体装置の製造方法を示す工程断面図(その8)である。 図11は、本発明の実施例1による半導体装置の製造方法を示す工程断面図(その9)である。 図12は、本発明の実施例1による半導体装置の製造方法を示す工程断面図(その10)である。 図13は、本発明の実施例1による半導体装置の製造方法を示す工程断面図(その11)である。 図14は、本発明の実施例1による半導体装置の製造方法を示す工程断面図(その12)である。 図15は、本発明の実施例1による半導体装置の製造方法を示す工程断面図(その13)である。 図16は、本発明の実施例1による半導体装置の製造方法を示す工程断面図(その14)である。 図17は、多孔質の絶縁膜に電子線を照射させた場合における(多孔質の絶縁膜の)改質について検証した結果である。 図18は、多孔質の絶縁膜に紫外線を照射させた場合における(多孔質の絶縁膜の)改質について検証した結果である。 図19は、半導体装置の構造をモデル化した図である。 図20は、ミュレーションを行う際の各条件を断面構造とともに示した図である。 図21は、図20に示した条件に基づいてシミュレーションを行った結果である。
符号の説明
10…半導体基板
12…素子分離膜
14…素子領域
16…ゲート絶縁膜
18…ゲート電極
20…サイドウォール絶縁膜
22…ソース/ドレイン拡散層
24…トランジスタ
26…層間絶縁膜
28、57…ストッパ膜
30、66…コンタクトホール
32…密着層
34…タングステン膜
36、40、52、56、60、78…絶縁膜
37…配線層
37a…断面
38、54、58…層間絶縁膜(多孔質の絶縁膜)
38’…改質部
39a…最小ピッチエリア
39b…照射禁止エリア
44、70…開口部
46、72…溝
48、74…積層膜
50、76a…配線
76b…導体プラグ
76…Cu膜
80…半導体基板
82、83、84、85、86…層間絶縁膜
90…シリコン基板
92a、92b、92c、92d…配線(第1金属配線層)
94a、94b、94c、94d…配線(第2金属配線層)
96a、96b、96c、96d…配線(第3金属配線層)
100…エネルギー線
110、120、130…フォトマスク
112、122、132…ガラス
114、124、134…クロムパターン
150…高電圧発生回路
160…レンズ励磁回路
170…電子線走査回路

Claims (10)

  1. 配線の配置密度が異なる第1のエリア及び第2のエリアを有する半導体装置の製造方法であって、
    前記配線間を絶縁する多孔質の絶縁膜を形成する工程と、
    前記絶縁膜の表出する面のうち、前記第1のエリアよりも前記配置密度が小さい前記第2のエリアにエネルギー線を照射し、前記絶縁膜のヤング率が前記第1のエリアに比べて大きな値になるように、前記絶縁膜の構造を変える工程と
    を有することを特徴とする半導体装置の製造方法。
  2. 前記配線は金属より成り、前記絶縁膜はシリコン酸化膜より成る
    ことを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記配線と前記絶縁膜とを有する配線層が複数積層され、
    前記第1のエリアは、
    1の前記配線層における前記配線のうち、最小の配線間ピッチで配置されている部分と、前記部分における配線間のエリアとを併せた最小ピッチ配線エリアを含む
    ことを特徴とする請求項1または2に記載の半導体装置の製造方法。
  4. 前記第1のエリアは、
    前記最小ピッチ配線エリアの周囲を、予め定められた距離だけ広げたエリアである。
    ことを特徴とする請求項3に記載の半導体装置の製造方法。
  5. 前記配線と前記絶縁膜とを有する配線層が複数積層され、
    前記第1のエリアは、
    1の前記配線層における全配線について、前記配線の中心から前記配線の幅方向に、予め定められた距離だけ広げたエリアである。
    ことを特徴とする請求項1または2に記載の半導体装置の製造方法。
  6. 前記エネルギー線を照射しながら、熱処理を行う
    ことを特徴とする請求項1〜5のいずれかに記載の半導体装置の製造方法。
  7. 前記絶縁膜を形成する工程は、
    スピンコート法より、熱分解性化合物を含む絶縁膜材料を塗布する工程と、
    熱処理を行うことにより、前記熱分解性化合物を分解し、前記絶縁膜材料中に空孔を形成することにより、前記絶縁膜を形成する工程と
    を有することを特徴とする請求項1〜6のいずれかに記載の半導体装置の製造方法。
  8. 配線の配置密度が異なる第1のエリア及び第2のエリアを有する半導体装置であって、
    前記配線と前記配線間を絶縁する多孔質の絶縁膜とを有する絶縁層を有し、
    前記絶縁層のうち、前記第1のエリアよりも前記配置密度が低い前記第2のエリアの前記絶縁膜が、前記第1のエリアの前記絶縁膜のヤング率よりも大きなヤング率になるように、改質されている
    ことを特徴とする半導体装置。
  9. 前記配線は金属より成り、前記絶縁膜はシリコン酸化膜より成る
    ことを特徴とする請求項8に記載の半導体装置。
  10. 配線の配置密度が異なる複数のエリアを有する半導体装置であって、
    前記配線と前記配線間を絶縁する多孔質の絶縁膜とを有する配線層を有し、
    前記配線層内で、前記配置密度に応じて異なるヤング率になるように、前記エリア毎に前記絶縁膜が改質されている
    ことを特徴とする半導体装置。
JP2006317446A 2006-11-24 2006-11-24 半導体装置及びその製造方法 Expired - Fee Related JP5326202B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2006317446A JP5326202B2 (ja) 2006-11-24 2006-11-24 半導体装置及びその製造方法
US11/944,053 US7732927B2 (en) 2006-11-24 2007-11-21 Semiconductor device having a interlayer insulation film with low dielectric constant and high mechanical strength
US12/768,823 US20100210106A1 (en) 2006-11-24 2010-04-28 Semiconductor device having a interlayer insulation film with low dielectric constant and high mechanical strength

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006317446A JP5326202B2 (ja) 2006-11-24 2006-11-24 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2008130991A true JP2008130991A (ja) 2008-06-05
JP5326202B2 JP5326202B2 (ja) 2013-10-30

Family

ID=39462841

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006317446A Expired - Fee Related JP5326202B2 (ja) 2006-11-24 2006-11-24 半導体装置及びその製造方法

Country Status (2)

Country Link
US (2) US7732927B2 (ja)
JP (1) JP5326202B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010153848A (ja) * 2008-12-02 2010-07-08 Imec 集積回路用相互接続構造の製造方法
WO2010113369A1 (ja) * 2009-04-02 2010-10-07 パナソニック株式会社 半導体装置の製造方法
JP2014236207A (ja) * 2013-06-05 2014-12-15 富士通セミコンダクター株式会社 半導体装置とその製造方法
KR20160076004A (ko) * 2014-12-19 2016-06-30 삼성디스플레이 주식회사 박막트랜지스터 기판, 이를 포함하는 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 이를 이용한 디스플레이 장치 제조방법
WO2020262265A1 (ja) * 2019-06-27 2020-12-30 ソニーセミコンダクタソリューションズ株式会社 半導体装置、電子機器及び半導体装置の製造方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060103023A1 (en) * 2004-11-12 2006-05-18 International Business Machines Corporation Methods for incorporating high k dielectric materials for enhanced SRAM operation and structures produced thereby
US9601530B2 (en) 2008-12-02 2017-03-21 Arizona Board Of Regents, A Body Corporated Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Dual active layer semiconductor device and method of manufacturing the same
WO2010065459A2 (en) * 2008-12-02 2010-06-10 Arizona Board Of Regents, For And On Behalf Of Arizona State University Method of etching organosiloxane dielectric material and semiconductor device thereof
US9991311B2 (en) 2008-12-02 2018-06-05 Arizona Board Of Regents On Behalf Of Arizona State University Dual active layer semiconductor device and method of manufacturing the same
US9721825B2 (en) 2008-12-02 2017-08-01 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Method of providing a flexible semiconductor device and flexible semiconductor device thereof
WO2010065457A2 (en) * 2008-12-02 2010-06-10 Arizona Board Of Regents, For And On Behalf Of Arizona State University Method of providing a semiconductor device with a dielectric layer and semiconductor device thereof
CN102460646A (zh) 2009-05-29 2012-05-16 代表亚利桑那大学的亚利桑那校董会 在高温提供柔性半导体器件的方法及其柔性半导体器件
WO2012021197A2 (en) 2010-05-21 2012-02-16 Arizona Board Of Regents, For And On Behalf Of Arizona State University Method of manufacturing electronic devices on both sides of a carrier substrate and electronic devices thereof
WO2012021196A2 (en) 2010-05-21 2012-02-16 Arizona Board Of Regents, For And On Behalf Of Arizona State University Method for manufacturing electronic devices and electronic devices thereof
WO2011158704A1 (en) * 2010-06-18 2011-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US10381224B2 (en) 2014-01-23 2019-08-13 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing an electronic device and electronic device thereof
WO2015156891A2 (en) 2014-01-23 2015-10-15 Arizona Board Of Regents, Acting For And On Behalf Of Arizona State University Method of providing a flexible semiconductor device and flexible semiconductor device thereof
WO2017034645A2 (en) 2015-06-09 2017-03-02 ARIZONA BOARD OF REGENTS, a body corporate for THE STATE OF ARIZONA for and on behalf of ARIZONA STATE UNIVERSITY Method of providing an electronic device and electronic device thereof
JP2017518638A (ja) 2014-05-13 2017-07-06 アリゾナ・ボード・オブ・リージェンツ・フォー・アンド・オン・ビハーフ・オブ・アリゾナ・ステイト・ユニバーシティArizona Board Of Regents For And On Behalf Of Arizona State University 電子デバイスを提供する方法およびその電子デバイス
US10446582B2 (en) 2014-12-22 2019-10-15 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing an imaging system and imaging system thereof
US9741742B2 (en) 2014-12-22 2017-08-22 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Deformable electronic device and methods of providing and using deformable electronic device
US9773866B2 (en) 2015-06-18 2017-09-26 Qualcomm Incorporated Semiconductor integrated circuits (ICs) employing localized low dielectric constant (low-K) material in inter-layer dielectric (ILD) material for improved speed performance
EP3270411A1 (en) * 2015-07-08 2018-01-17 IMEC vzw Method for producing an integrated circuit device with enhanced mechanical properties
US10157780B2 (en) * 2016-11-29 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a device having a doping layer and device formed
US10396042B2 (en) 2017-11-07 2019-08-27 International Business Machines Corporation Dielectric crack stop for advanced interconnects

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0855913A (ja) * 1994-06-07 1996-02-27 Texas Instr Inc <Ti> サブミクロン相互接続の選択的空隙充填方法
JPH10189715A (ja) * 1996-12-25 1998-07-21 Nec Corp 半導体装置およびその製造方法
JPH10189716A (ja) * 1996-12-25 1998-07-21 Nec Corp 半導体装置およびその製造方法
JP2002353315A (ja) * 2001-05-25 2002-12-06 Nec Microsystems Ltd 半導体装置およびそのレイアウト方法
JP2003209169A (ja) * 2002-01-17 2003-07-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
WO2005062348A1 (de) * 2003-12-23 2005-07-07 Infineon Technologies Ag Verfahren zum herstellen eines gridcaps mit lokal erhöhter dielektrischer konstante
JP2006190962A (ja) * 2004-12-09 2006-07-20 Fujitsu Ltd 半導体装置の製造方法
JP2006210648A (ja) * 2005-01-28 2006-08-10 Nec Electronics Corp 半導体装置
JP2006261440A (ja) * 2005-03-17 2006-09-28 Nec Electronics Corp 半導体装置およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342454B1 (en) * 1999-11-16 2002-01-29 International Business Machines Corporation Electronic devices with dielectric compositions and method for their manufacture
JP2003100757A (ja) 2001-09-27 2003-04-04 Toshiba Corp 半導体装置およびその製造方法
JP3648480B2 (ja) * 2001-12-26 2005-05-18 株式会社東芝 半導体装置およびその製造方法
JP2004179386A (ja) 2002-11-27 2004-06-24 Seiko Epson Corp 半導体装置及びその製造方法
TW200428470A (en) * 2003-06-05 2004-12-16 Semiconductor Leading Edge Tec Method for manufacturing semiconductor device
US20050124151A1 (en) * 2003-12-04 2005-06-09 Taiwan Semiconductor Manufacturing Co. Novel method to deposit carbon doped SiO2 films with improved film quality
US7994069B2 (en) * 2005-03-31 2011-08-09 Freescale Semiconductor, Inc. Semiconductor wafer with low-K dielectric layer and process for fabrication thereof

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0855913A (ja) * 1994-06-07 1996-02-27 Texas Instr Inc <Ti> サブミクロン相互接続の選択的空隙充填方法
JPH10189715A (ja) * 1996-12-25 1998-07-21 Nec Corp 半導体装置およびその製造方法
JPH10189716A (ja) * 1996-12-25 1998-07-21 Nec Corp 半導体装置およびその製造方法
JP2002353315A (ja) * 2001-05-25 2002-12-06 Nec Microsystems Ltd 半導体装置およびそのレイアウト方法
JP2003209169A (ja) * 2002-01-17 2003-07-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
WO2005062348A1 (de) * 2003-12-23 2005-07-07 Infineon Technologies Ag Verfahren zum herstellen eines gridcaps mit lokal erhöhter dielektrischer konstante
JP2006190962A (ja) * 2004-12-09 2006-07-20 Fujitsu Ltd 半導体装置の製造方法
JP2006210648A (ja) * 2005-01-28 2006-08-10 Nec Electronics Corp 半導体装置
JP2006261440A (ja) * 2005-03-17 2006-09-28 Nec Electronics Corp 半導体装置およびその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010153848A (ja) * 2008-12-02 2010-07-08 Imec 集積回路用相互接続構造の製造方法
WO2010113369A1 (ja) * 2009-04-02 2010-10-07 パナソニック株式会社 半導体装置の製造方法
JP2010245156A (ja) * 2009-04-02 2010-10-28 Panasonic Corp 半導体装置の製造方法
JP2014236207A (ja) * 2013-06-05 2014-12-15 富士通セミコンダクター株式会社 半導体装置とその製造方法
KR20160076004A (ko) * 2014-12-19 2016-06-30 삼성디스플레이 주식회사 박막트랜지스터 기판, 이를 포함하는 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 이를 이용한 디스플레이 장치 제조방법
KR102304724B1 (ko) 2014-12-19 2021-09-27 삼성디스플레이 주식회사 박막트랜지스터 기판, 이를 포함하는 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 이를 이용한 디스플레이 장치 제조방법
WO2020262265A1 (ja) * 2019-06-27 2020-12-30 ソニーセミコンダクタソリューションズ株式会社 半導体装置、電子機器及び半導体装置の製造方法

Also Published As

Publication number Publication date
US20100210106A1 (en) 2010-08-19
US20080122121A1 (en) 2008-05-29
JP5326202B2 (ja) 2013-10-30
US7732927B2 (en) 2010-06-08

Similar Documents

Publication Publication Date Title
JP5326202B2 (ja) 半導体装置及びその製造方法
JP4667165B2 (ja) 半導体装置の製造方法
US6936551B2 (en) Methods and apparatus for E-beam treatment used to fabricate integrated circuit devices
US7851384B2 (en) Method to mitigate impact of UV and E-beam exposure on semiconductor device film properties by use of a bilayer film
JP5355892B2 (ja) 配線構造並びに半導体装置及びその製造方法
US7193325B2 (en) Reliability improvement of SiOC etch with trimethylsilane gas passivation in Cu damascene interconnects
JP5671253B2 (ja) 半導体装置の製造方法
US20050277302A1 (en) Advanced low dielectric constant barrier layers
JP2008117903A (ja) 半導体装置の製造方法
US8921235B2 (en) Controlled air gap formation
US20120070957A1 (en) Air gap formation
US20060128166A1 (en) Semiconductor device fabrication method
JP2001223269A (ja) 半導体装置およびその製造方法
JP2008147644A (ja) ウェットエッチングアンダカットを最小にし且つ超低k(k<2.5)誘電体をポアシーリングする方法
KR100743440B1 (ko) 노광광 차폐막 형성용 재료, 다층 배선 및 이의 제조 방법,및 반도체 장치
JP2010153824A (ja) 多孔質絶縁膜の製造方法、半導体装置の製造方法、及び半導体装置
JP4408816B2 (ja) 半導体装置の製造方法
EP1037271A2 (en) Method for forming an interlayer insulating film, and semiconductor device
KR101443999B1 (ko) 반도체 장치의 제조 방법
KR101106425B1 (ko) 질소-비함유 유전성 반사방지 코팅부 및 하드마스크
JP2008053402A (ja) 半導体装置の製造方法
JP5565314B2 (ja) 半導体装置の製造方法及びその製造装置
JP2009094123A (ja) 半導体装置の製造方法
JP4269696B2 (ja) 絶縁膜形成方法とそれを用いた半導体装置
JP2013214697A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090810

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120307

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120313

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120514

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120731

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120928

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121204

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130204

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130312

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130524

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20130531

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130625

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130708

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees