JPH10189716A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH10189716A
JPH10189716A JP8344725A JP34472596A JPH10189716A JP H10189716 A JPH10189716 A JP H10189716A JP 8344725 A JP8344725 A JP 8344725A JP 34472596 A JP34472596 A JP 34472596A JP H10189716 A JPH10189716 A JP H10189716A
Authority
JP
Japan
Prior art keywords
insulating film
interlayer insulating
wiring
film
dielectric constant
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8344725A
Other languages
English (en)
Other versions
JP2910713B2 (ja
Inventor
Tatsuya Usami
達矢 宇佐美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP8344725A priority Critical patent/JP2910713B2/ja
Priority to TW086118871A priority patent/TW360916B/zh
Priority to DE69730580T priority patent/DE69730580T2/de
Priority to EP97122105A priority patent/EP0851471B1/en
Priority to US08/996,105 priority patent/US6222269B1/en
Priority to KR1019970072499A priority patent/KR100283307B1/ko
Publication of JPH10189716A publication Critical patent/JPH10189716A/ja
Application granted granted Critical
Publication of JP2910713B2 publication Critical patent/JP2910713B2/ja
Priority to US09/481,885 priority patent/US6294833B1/en
Priority to US09/893,926 priority patent/US6483193B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors

Abstract

(57)【要約】 【課題】微細な配線構造の強度と信頼性を高めるととも
にその性能向上を容易にする。 【解決手段】半導体素子を有する半導体基板上に絶縁膜
を介して複数の配線が同一層に配設され、前記配線間の
うち隣接配線間隔の狭い領域に選択的に第１の層間絶縁
膜が形成され、前記隣接配線間隔の広い領域には第２の
層間絶縁膜が形成され、前記第１の層間絶縁膜の誘電率
が前記第２の層間絶縁膜の誘電率より小さくなってい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に微細配線の構造とその形成方法
に関する。
【０００２】
【従来の技術】半導体素子の微細化に伴い、半導体装置
の構成には微細な多層配線が必須になる。現在では、こ
のような多層配線を有する半導体装置の層間絶縁膜とし
ては、上層の配線層と下層の配線層との間および同層の
配線層間の寄生容量を低減する目的から、誘電率が比較
的小さく品質の安定したシリコン酸化膜系の絶縁膜が主
流になっている。
【０００３】この半導体素子の微細化により、下層の配
線幅および配線間隔は縮小されるが、配線抵抗の増加を
避けるためには、ある程度の配線の断面積の確保が必要
となる。その結果、配線層のアスペクト比（配線の高さ
／配線の幅）と共に配線層間のアスペクト比（配線の高
さ／配線の配線間隔）は大きくなる。このために、配線
層間の寄生容量が大幅に増加し信号の伝達速度が低下し
たり、配線層間のクロストーク（隣接する配線層間で信
号ノイズが発生する現象）が多発するようになってきて
いる。
【０００４】また、層間絶縁膜の表面に大きな段差があ
る場合、上層の配線層の形成時に、フォトリソグラフィ
技術において、フォーカス・マージンの不足から微細な
レジストパターンが形成できず、形成できたとしても、
大きな段差のために上層の配線層の断線および段差部で
の配線材料のエッチング残りが発生する。このため、層
間絶縁膜の表面が平坦であることも要求される。
【０００５】このような微細な多層配線で生じてくる問
題を解決するために、低い誘電率を有する層間絶縁膜を
適用する種々の手法が提案されている。例えば、月刊Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ １９９５年
８月号 ２６〜３０頁に記載されている技術がある。そ
こで、この技術について図面を参照して説明する。図８
および図９は、この従来の技術を説明する２層の配線構
造の製造工程順の断面図である。
【０００６】図８（ａ）に示すように、シリコン基板の
表面上に厚い絶縁膜１０１が形成される。そして、この
厚い絶縁膜１０１上に、第１バリアメタル膜１０２、第
１配線金属膜１０３および第２バリアメタル膜１０４が
積層して形成される。さらに、この第２バリアメタル膜
１０４上にマスク絶縁膜１０５が形成され、フォトリソ
グラフィ技術でレジストマスク１０１ａが設けられる。
【０００７】その後、このレジストマスク１０１ａをエ
ッチングマスクにしてマスク絶縁膜１０５が反応性イオ
ンエッチング（ＲＩＥ）されハードマスク層１０５ａ，
１０５ｂが形成される。そして、レジストマスク１０１
ａは除去され、ハードマスク層１０５ａ，１０５ｂをマ
スクにして第２バリアメタル膜１０４、第１配線金属膜
１０３および第１バリアメタル膜１０２が順次ドライエ
ッチングされる。このようにして、図８（ｂ）に示すよ
うに、厚い絶縁膜１０１上に第１バリアメタル層１０２
ａおよび１０２ｂが形成され、その上に第１配線層１０
３ａおよび１０３ｂが形成される。さらに、第１配線層
１０３ａおよび１０３ｂ上に第２バリアメタル層１０４
ａおよび１０４ｂが形成されるようになる。
【０００８】次に、図８（ｃ）に示すように、保護絶縁
膜１０６が全体を被覆するように形成され、次に、有機
ＳＯＧ膜１０７が形成される。
【０００９】次に、図８（ｄ）に示すように、有機ＳＯ
Ｇ膜１０７は化学機械研磨（ＣＭＰ）法で研磨され平坦
化される。ここで、保護絶縁膜１０６はエッチングスト
ッパ膜として機能する。このようにして、保護絶縁膜１
０６と有機ＳＯＧ膜１０７とで構成される第１層間絶縁
膜が形成される。ここで、有機ＳＯＧ膜１０７の比誘電
率は３程度となり低誘電率絶縁膜である。ちなみにシリ
コン酸化膜の比誘電率は４程度である。
【００１０】次に、図９（ａ）に示すように、この第１
層間絶縁膜上に第２層間絶縁膜１０８が形成される。そ
して、第１配線層１０３ａ上の層間絶縁膜すなわち第２
層間絶縁膜１０８、保護絶縁膜１０６およびハードマス
ク層１０５ａに第２のバリアメタル層１０４ａに達する
スルーホール１０９が形成される。
【００１１】しかる後、図９（ｂ）に示すように、スル
ーホール内に第２バリアメタル層１０４ａに接続する金
属プラグ１１０が充填され、金属プラグ１１０に接続す
る第３バリアメタル層１１１、第２配線層１１２および
第４バリアメタル層１１３がそれぞれ形成される。
【００１２】このような配線構造では、互いに隣接する
第１配線層１０３ａと１０３ｂとが、保護絶縁膜１０６
と有機ＳＯＧ膜１０７とで構成される絶縁膜を挟んで厚
い絶縁膜１０１上に形成されるようになる。また、下層
の配線領域に形成される層間絶縁膜は平坦化されてい
る。
【００１３】このようにして、配線間に低誘電率絶縁膜
が形成され、層間絶縁膜の平坦化された配線構造ができ
あがる。
【００１４】
【発明が解決しようとする課題】しかし、以上に説明し
たような従来の技術では、半導体装置の配線構造におい
て、配線間隔の広い領域にも低誘電率絶縁膜が形成され
る。しかし、一般的に低誘電率絶縁膜は熱膨張係数が大
きくその強度は小さい。
【００１５】このために、半導体装置の層間絶縁膜にク
ラックが発生し易くなる。特に、配線構造が多層になっ
てくるとこのような現象が頻発するようになる。
【００１６】また、従来の技術では配線の側面部を除い
て全領域に低誘電率絶縁膜が形成される。しかし、一般
的に低誘電率絶縁膜は吸湿性が高い。そして、誘電率が
低下するほどこの傾向が強い。
【００１７】このために、層間絶縁膜中の水分量が増加
し絶縁性が低下するようになり、配線構造の品質が劣化
するようになる。このような信頼性の低下も、配線構造
が多層になってくるとより顕著になる。
【００１８】また、このような配線構造の信頼性の低下
のために、層間絶縁膜の低誘電率化に限界が生じてく
る。
【００１９】本発明の目的は、微細配線構造の信頼性を
向上させるとともにその高性能化を容易にし、微細な多
層配線層に対応できる配線構造とその製造方法を提供す
ることにある。
【００２０】
【課題を解決するための手段】このために本発明の半導
体装置では、半導体素子を有する半導体基板上に絶縁膜
を介して複数の配線が同一層に配設され、前記配線間の
うち隣接配線間隔の狭い領域に選択的に第１の層間絶縁
膜が形成され、前記隣接配線間隔の広い領域には第２の
層間絶縁膜が形成され、前記第１の層間絶縁膜の誘電率
が前記第２の層間絶縁膜の誘電率より小さくなってい
る。
【００２１】ここで、前記第１の層間絶縁膜は前記複数
の配線を含む一区画の領域に形成されている。
【００２２】あるいは、前記半導体基板上の絶縁膜のう
ち前記配線間隔の狭いところの前記絶縁膜が掘り下げら
れ、前記配線間および前記絶縁膜の掘り下げられた領域
に第１の層間絶縁膜が充填されている。
【００２３】あるいは、前記第１の層間絶縁膜の誘電率
より大きな誘電率を有する第３の層間絶縁膜が前記配線
の上面に形成され、前記第１の層間絶縁膜が前記配線上
の前記第３の層間絶縁膜間にも充填されている。
【００２４】あるいは、前記第１の層間絶縁膜の誘電率
より大きな誘電率を有する第４の層間絶縁膜が前記配線
の側壁に形成されている。
【００２５】さらには、半導体基板上に形成される多層
配線構造において、下層の配線構造および上層の配線構
造が共に上記のような配線構造になっている。
【００２６】また、本発明の半導体装置の製造方法は、
半導体基板上に下地の層間絶縁膜と第１のエッチングス
トッパ膜とを積層して形成する工程と、前記第１のエッ
チングストッパ膜上に所定の膜厚の無機絶縁膜を形成す
る工程と、前記第１のエッチングストッパ膜で前記下地
の層間絶縁膜のエッチングを防止しながら前記無機絶縁
膜をドライエッチングして前記無機絶縁膜に複数の配線
パターンの溝を形成する工程と、前記溝に金属材料を充
填し複数の配線を形成する工程と、前記第１のエッチン
グストッパ膜で前記下地の層間絶縁膜のエッチングを防
止しながら所定の前記配線間の無機絶縁膜をドライエッ
チングし除去する工程と、前記無機絶縁膜の除去された
配線間領域に低誘電率絶縁膜を充填する工程とを含む。
【００２７】あるいは、本発明の半導体装置の製造方法
は、半導体基板上に下地の層間絶縁膜と第１のエッチン
グストッパ膜と中間の層間絶縁膜と第２のエッチングス
トッパ膜とをこの順に積層して形成する工程と、前記第
２のエッチングストッパ膜上に所定の膜厚の無機絶縁膜
を形成する工程と、前記第１のエッチングストッパ膜で
前記中間の層間絶縁膜のエッチングを防止しながら前記
無機絶縁膜をドライエッチングして前記無機絶縁膜に複
数の配線パターンの溝を形成する工程と、前記溝に金属
材料を充填し複数の配線を形成する工程と、前記第２の
エッチングストッパ膜で前記下地の層間絶縁膜のエッチ
ングを防止しながら所定の前記配線間の無機絶縁膜と前
記第２のエッチングストッパ膜と前記中間の層間絶縁膜
とをドライエッチングし除去する工程と、前記除去され
た配線間領域に低誘電率絶縁膜を充填する工程とを含
む。
【００２８】あるいは、本発明の半導体装置の製造方法
は、半導体基板上に下地の層間絶縁膜と第１のエッチン
グストッパ膜と中間の層間絶縁膜と第２のエッチングス
トッパ膜とをこの順に積層して形成する工程と、前記第
２のエッチングストッパ膜上に所定の膜厚の第１の無機
絶縁膜を形成する工程と、前記第１のエッチングストッ
パ膜で前記中間の層間絶縁膜のエッチングを防止しなが
ら前記第１の無機絶縁膜をドライエッチングして前記第
１の無機絶縁膜に複数の配線パターンの溝を形成する工
程と、前記溝に金属材料を充填し複数の配線を形成した
後、前記第１の無機絶縁膜と前記配線の上面に第２の無
機絶縁膜を被着させる工程と、前記第２のエッチングス
トッパ膜で前記下地の層間絶縁膜のエッチングを防止し
ながら所定の領域の前記第２の無機絶縁膜と前記配線間
の第１の無機絶縁膜と前記第２のエッチングストッパ膜
と前記中間の層間絶縁膜とをドライエッチングする工程
と、前記除去された配線間領域に低誘電率絶縁膜を充填
する工程とを含む。
【００２９】あるいは、前記低誘電率絶縁膜を充填する
工程の前に前記配線の側壁に第３の無機絶縁膜が形成さ
れる。
【００３０】このように本発明では、複数の配線の所定
の領域にのみに低誘電率絶縁膜が形成され、その他の領
域には耐湿性、絶縁性あるいは力学的強度に優れた絶縁
膜が形成される。このために、微細配線になっても信号
の伝達速度は高く、信頼性の高い多層配線の形成が容易
になる。
【００３１】
【発明の実施の形態】次に、図面を参照して本発明の実
施の形態を説明する。図１は第１の実施の形態を説明す
るための配線部の断面図である。そして、図２乃至図４
はこのような配線部構造を製造するための工程順の断面
図である。
【００３２】図１に示すように、例えばシリコン基板等
の半導体基板の表面に形成された厚い絶縁膜１上に、膜
厚の薄い第１ストッパ膜２が形成されている。ここで、
厚い絶縁膜１はフィールド酸化膜等の素子分離絶縁膜で
ある。そして、この第１ストッパ膜２上に複数の下層配
線３が形成されている。
【００３３】そして、この下層配線３間で、配線間隔の
広い領域には第１層間絶縁膜４が形成され、配線間隔の
狭い領域には低誘電率絶縁膜５が形成されている。ここ
で、第１層間絶縁膜４は通常のシリコン酸化膜で構成さ
れその比誘電率は４程度になる。これに対し、低誘電率
絶縁膜５は有機絶縁膜等で構成されその比誘電率は第１
層間絶縁膜４より小さくなるように設定される。
【００３４】このようにして形成された下層の配線層を
被覆するように、第２層間絶縁膜６、第２ストッパ膜７
および第３層間絶縁膜８が積層して形成される。そし
て、この積層絶縁膜の所定の領域に金属プラグ９が形成
され下層配線３と電気接続される。そして、第３層間絶
縁膜８上に上層配線１０が形成され、この金属プラグ９
と電気接続されるようになる。ここで、第２層間絶縁膜
６および第３層間絶縁膜７は耐湿性の高い通常のシリコ
ン酸化膜等で構成される。
【００３５】また、上述した下層の配線層の場合と同様
に、この上層配線１０間で、配線間隔の広い領域には第
４層間絶縁膜１１が形成され、配線間隔の狭い領域には
低誘電率絶縁膜５ａが形成されている。ここで、第１層
間絶縁膜１１は通常のシリコン酸化膜で構成されその比
誘電率は４程度になる。これに対し、低誘電率絶縁膜５
ａは有機絶縁膜等で構成されその比誘電率は第１層間絶
縁膜４より小さくなるように設定される。
【００３６】以上に説明したように、本発明の配線構造
では配線間隔の広い領域に通常にシリコン酸化膜のよう
な絶縁膜が形成される。ここで、この絶縁膜は耐湿性に
優れ強度に対し高い絶縁材料となっている。これに対
し、配線間隔の狭い領域には低誘電率絶縁膜が選択的に
形成されるようになる。
【００３７】次に、以上のような配線構造の製造方法を
図２乃至図４に基づいて説明する。図２（ａ）に示すよ
うに、シリコン酸化膜等で厚い絶縁膜１がシリコン基板
上に形成される。そして、この厚い絶縁膜１上に第１ス
トッパ膜２が形成される。ここで、第１ストッパ膜２は
化学気相成長（ＣＶＤ）法であるプラズマＣＶＤ法で堆
積される膜厚５０ｎｍ程度のシリコン窒化膜である。
【００３８】次に、この第１ストッパ膜２上に第１層間
絶縁膜４が形成される。この第１層間絶縁膜４はプラズ
マＣＶＤ法で堆積される膜厚５００ｎｍのシリコン酸化
膜である。そして、フォトリソグラフィ技術でレジスト
マスク１２が形成される。ここで、レジストマスク１２
のパターン間隔は０．３μｍ程度に設定される。
【００３９】次に、図２（ｂ）に示すように、第１層間
絶縁膜４がレジストマスク１２をエッチングマスクにし
たＲＩＥで加工される。ここで、ＲＩＥの反応ガスとし
てはＣ4 Ｆ8 とＣＯの混合ガスが使用される。このよう
な反応ガスであれば、シリコン窒化膜で構成される第１
ストッパ膜２はほとんどエッチングされない。これは、
シリコン酸化膜である第１層間絶縁膜４とのエッチング
選択比が３０程度と大きくなるからである。
【００４０】次に、レジストマスク１２は除去され、図
２（ｃ）に示すように第１層間絶縁膜４を被覆するよう
に配線金属膜１３がＣＶＤ法等で堆積される。ここで、
配線金属膜１３はＡｌ、Ｃｕ等あるいはこれらの合金さ
らにはタングステン等の高融点金属膜である。
【００４１】次に、図２（ｄ）に示すように配線金属膜
１３はＣＭＰ法で研磨され不要の部分は除去される。こ
のようにして、パターニングされた第１層間絶縁膜４内
に埋設された下層配線３が形成される。すなわち配線の
高さが０．５μｍ程度の埋込配線（以下、ダマシン配線
という）が形成されることになる。
【００４２】次に、図３（ａ）に示すように、ダマシン
配線された下層配線３のうち配線間隔の狭い領域の第１
層間絶縁膜４が露出するように、また配線間隔の広い領
域にある第１層間絶縁膜４が覆われるように、レジスト
マスク１４が形成される。
【００４３】次に、図３（ｂ）に示すように、レジスト
マスク１４および一部の下層配線３をエッチングマスク
にして、上述の配線間隔の狭い領域の第１層間絶縁膜４
のみがＲＩＥで除去される。ここで、ＲＩＥの反応ガス
としてはＣ4 Ｆ8 とＣＯの混合ガスが使用される。この
反応ガスでは、下層配線３はエッチングされず、厚い絶
縁膜１も第１ストッパ膜２でエッチングから保護される
ようになる。
【００４４】次に、図３（ｃ）に示すように、低誘電率
絶縁膜５が全面に形成される。例えば、有機ＳＯＧ膜を
形成する塗布溶液が全面に回転塗布される。ここで、塗
布溶液は、上記の第１層間絶縁膜４の除去された下層配
線３間に充填される。次に、熱処理が施されて塗布溶液
は熱硬化され、上記の有機ＳＯＧ膜が形成されることに
なる。このように形成される有機ＳＯＧ膜の比誘電率は
３以下になる。
【００４５】次に、この低誘電率絶縁膜５である有機Ｓ
ＯＧ膜はＣＭＰ法で研磨され平坦化される。そして、不
要の部分は除去されて、図３（ｄ）に示すように、下層
配線３のうち配線間隔の狭い領域に選択的に低誘電率絶
縁膜５が形成されるようになる。
【００４６】次に、図４（ａ）に示すように、下層配線
３、第１層間絶縁膜４および低誘電率絶縁膜５を被覆す
るように、第２層間絶縁膜６、第２ストッパ膜７および
第３層間絶縁膜８が積層して形成される。ここで、第２
層間絶縁膜６および第３層間絶縁膜８はともにプラズマ
ＣＶＤ法で堆積されたそれぞれ膜厚２００ｎｍ、３００
ｎｍのシリコン酸化膜である。また、第２ストッパ膜７
はプラズマＣＶＤ法で堆積された膜厚５０ｎｍ程度にシ
リコン窒化膜である。
【００４７】次に、図４（ｂ）に示すように、第２層間
絶縁膜６、第２ストッパ膜７および第３層間絶縁膜８の
所定の領域にスルーホールが設けられ、このスルーホー
ルに金属プラグ９が充填されて下層配線３に電気接続す
るようになる。ここで、この金属プラグ９は、例えばＣ
ＶＤ法によるタングステン膜の成膜とＣＭＰ法による研
磨とで形成される。
【００４８】次に、第３層間絶縁膜８上に上層配線１０
と第４層間絶縁膜１１が形成される。このような上層の
配線層の形成方法は、先述した下層の配線層の形成方法
と同じである。次に、図４（ｃ）に示すように、上層配
線１０の配線間の第４層間絶縁膜１１と第３層間絶縁膜
８とが順次にＲＩＥでエッチングされる。ここで、ＲＩ
Ｅの反応ガスとして、Ｃ4 Ｆ8 とＣＯの混合ガスが使用
される。このような反応ガスによるドライエッチング
で、第２ストッパ膜７はほとんどエッチングされず、第
２層間絶縁膜６はエッチングから保護されることにな
る。
【００４９】以後は、図１で説明したように、上層配線
１０間に低誘電率絶縁膜５ａが充填される。ここで、こ
の低誘電率絶縁膜５ａは、下層配線３間の低誘電率絶縁
膜５と同様の方法で形成される。
【００５０】このように低誘電率絶縁膜が所定の一部の
領域に選択的に形成されるため、配線構造が微細になっ
ても配線層間の寄生容量が大幅に増加し信号の伝達速度
が低下したり、配線層間のクロストークが多発すること
は無くなる。
【００５１】また、配線の間隔の広い領域では熱膨張率
が小さく強度の大きな層間絶縁膜が使用される。このた
めに、層間絶縁膜として全領域が低誘電率絶縁膜で構成
される場合に生じる、層間絶縁膜のクラック発生の問題
も解消するようになる。
【００５２】さらに、本発明では、下層の配線層の配線
間に層間絶縁膜が充填されるように形成される。このた
め、層間絶縁膜の表面に大きな段差は形成されず、多層
配線の上層の配線層の形成が非常に容易になる。
【００５３】次に、本発明の第２の実施の形態を図５と
図６に基づいて説明する。図５は第２の実施の形態を説
明するための配線部の断面図である。そして、図６はこ
のような配線部構造を製造するための工程順の断面図で
ある。ここで、第１の実施の形態と同一のものは同一符
号で示される。
【００５４】図５に示すように、半導体基板の表面に形
成された厚い絶縁膜１上に、膜厚の薄い第１ストッパ膜
２が形成されている。ここで、厚い絶縁膜１はフィール
ド酸化膜等の素子分離絶縁膜である。そして、この第１
ストッパ膜２上に中間絶縁膜１５が形成されている。さ
らに、中間絶縁膜１５上に第３ストッパ膜１６が形成さ
れ、この第３ストッパ膜１６上に複数の下層配線３が形
成される。
【００５５】そして、第１の実施の形態と同様に、この
下層配線３間の間隔の広い領域には第１層間絶縁膜４が
形成されている。また、配線間隔の狭い領域には低誘電
率絶縁膜５が形成されている。しかし、この場合には、
図５に示すように、下層配線３と低誘電率絶縁膜５との
間に保護絶縁膜１７が形成されている。
【００５６】このようにして形成された下層の配線層を
被覆するように、第２層間絶縁膜６および第２ストッパ
膜７が積層して形成される。そして、この積層絶縁膜の
所定の領域に金属プラグ９が形成され下層配線３と電気
接続される。そして、第２ストッパ膜７上に上層配線１
０が形成され、この金属プラグ９と電気接続されるよう
になる。
【００５７】また、上述した下層の配線層の場合と同様
に、この上層配線１０間で、配線間隔の広い領域には第
４層間絶縁膜１１が形成され、配線間隔の狭い領域には
低誘電率絶縁膜５ａが形成されている。ここで、上層配
線１０と低誘電率絶縁膜５ａとの間には保護絶縁膜１７
ａが形成されている。
【００５８】以上に説明したように、配線間隔の広い領
域に耐湿性に優れ強度の高い絶縁材料が形成され、配線
間隔の狭い領域には低誘電率絶縁膜が選択的に形成され
るようになる。そして、この場合には、配線層と低誘電
率絶縁膜との間に保護絶縁膜が形成される。
【００５９】次に、以上のような配線構造の製造方法を
図６に基づいて説明する。ここで、第１の実施の形態で
説明した図３（ｂ）の工程までは、ほぼ同様にして形成
される。
【００６０】すなわち、図６（ａ）に示すように、厚い
絶縁膜１上に第１ストッパ膜２が形成され、この第１ス
トッパ膜２上にＣＶＤ法で中間絶縁膜１５が形成され
る。ここで、中間絶縁膜１５は膜厚が３００ｎｍ程度の
シリコン酸化膜である。さらに、第３ストッパ膜１６が
プラズマＣＶＤ法で堆積される。ここで、第３ストッパ
膜１６は膜厚５０ｎｍ程度のシリコン窒化膜である。
【００６１】次に、ダマシン配線の形成方法で、下層配
線３および第１層間絶縁膜４が形成される。そして、レ
ジストマスク１４が形成され、このレジストマスク１４
および一部の下層配線３をエッチングマスクにして、配
線間隔の狭い領域の第１層間絶縁膜４と第３ストッパ膜
１６と中間絶縁膜１５がＲＩＥで除去される。ここで、
下層配線３の間隔は３．５μｍ程度に設定されている。
また、図６（ａ）に示されるように、下層配線３間の層
間絶縁膜は配線底面の位置より深い領域までエッチング
除去されるようになる。
【００６２】次に、図６（ｂ）に示すように、全面を被
覆するように膜厚の薄い保護絶縁膜１７が形成される。
この保護絶縁膜１７は、プラズマＣＶＤ法で堆積される
膜厚が５０ｎｍ程度のシリコン酸化膜である。次に、低
誘電率絶縁膜５が充填されるようにして形成される。こ
こで、低誘電率絶縁膜５として、吸湿性のある有機絶縁
膜、例えばポリイミド膜等が用いられる。あるいは、Ｓ
ｉＯＦ膜、ＳｉＢＮ膜等の無機絶縁膜が使用される。こ
のようにして、下層配線３間に形成される低誘電率絶縁
膜５は、配線底面の位置より深い領域まで充填されるよ
うになる。
【００６３】次に、図６（ｃ）に示すように、保護絶縁
膜１７上に第２層間絶縁膜６および第２ストッパ膜７が
積層して形成される。ここで、第２層間絶縁膜６はプラ
ズマＣＶＤ法で堆積されたそれぞれ膜厚５００ｎｍ程度
のシリコン酸化膜である。また、第２ストッパ膜７はプ
ラズマＣＶＤ法で堆積された膜厚５０ｎｍ程度にシリコ
ン窒化膜である。
【００６４】次に、第２層間絶縁膜６および第２ストッ
パ膜７の所定の領域にスルーホールが設けられ、このス
ルーホールに金属プラグ９が充填されて下層配線３に電
気接続するようになる。ここで、この金属プラグ９は、
例えばＣＶＤ法によるタングステン膜の成膜とＣＭＰ法
による研磨とで形成される。
【００６５】次に、第２ストッパ膜７上に上層配線１０
と第４層間絶縁膜１１とが形成される。このような上層
の配線層の形成方法は、第１の実施の形態での配線層の
形成方法と同じである。次に、図６（ｃ）に示すよう
に、レジストマスク１８が形成され、上層配線１０の配
線間の第４層間絶縁膜１１と第２ストッパ膜７とが順次
にＲＩＥでエッチングされる。
【００６６】以後は、図５で説明したように、全面に保
護絶縁膜１７ａが形成される。ここで、保護絶縁膜１７
ａは、先述したような保護絶縁膜１７と同様にして形成
される。そして、上層配線１０間に低誘電率絶縁膜５ａ
が充填される。ここで、この低誘電率絶縁膜５ａは、下
層配線３間の低誘電率絶縁膜５と同様の方法で形成され
る。
【００６７】この第２の実施の形態では、表面が保護絶
縁膜で被覆された配線間に低誘電率絶縁膜が充填される
ようになる。このために、高い吸湿性を有したり低い絶
縁性を有する低誘電率絶縁膜が適用できるようになる。
【００６８】また、下層配線間に形成される低誘電率絶
縁膜は、配線底面の位置より深い領域まで充填されてい
る。このために、隣接する配線の下部間すなわち配線の
端部間に形成される寄生容量も低減されるようになる。
【００６９】次に、本発明の第３の実施の形態を図７に
基づいて説明する。図７は第３の実施の形態を説明する
ための配線部の断面図である。
【００７０】図７に示すように、厚い絶縁膜１上にダマ
シン法により複数の下層配線３と第１層間絶縁膜４が形
成されている。ここで、下層配線３上にはハードマスク
層１９が形成されている。このハードマスク層１９は膜
厚が３００ｎｍ程度のシリコン酸化膜である。そして、
配線間隔の狭い領域には低誘電率絶縁膜５が形成されて
いる。ここで、厚い絶縁膜１表面はエッチングされ、低
誘電率絶縁膜５は下層配線３の底面の位置より底部まで
充填されるようになる。また、この低誘電率絶縁膜５は
下層配線３の上面の位置より上部まで充填される。な
お、第１層間絶縁膜４は通常のシリコン酸化膜で構成さ
れ、低誘電率絶縁膜５は有機絶縁膜等で構成されその比
誘電率は第１層間絶縁膜４より小さくなるように設定さ
れる。
【００７１】このようにして形成された下層の配線層を
被覆するように、第２層間絶縁膜６が形成されＣＭＰ法
で平坦化されている。そして、この第２層間絶縁膜６の
所定の領域に金属プラグ９が形成され下層配線３と電気
接続される。そして、第２層間絶縁膜６上に上層配線１
０とハードマスク層１９ａとが形成され、この金属プラ
グ９と電気接続されるようになる。ここで、第２層間絶
縁膜６は耐湿性の高い通常のシリコン酸化膜等で構成さ
れる。
【００７２】また、上述した下層の配線層の場合と同様
に、この上層配線１０間で、配線間隔の広い領域には第
４層間絶縁膜１１が形成され、配線間隔の狭い領域には
低誘電率絶縁膜５ａが形成されている。ここで、第２層
間絶縁膜６表面はエッチングされ、低誘電率絶縁膜５ａ
は上層配線１０の底面の位置より底部まで充填されるよ
うになる。また、この低誘電率絶縁膜５ａは上層配線１
０の上面の位置より上部まで充填される。
【００７３】この配線構造の形成方法は、第１の実施の
形態で説明したのとほぼ同様となるのでその詳細な説明
は省略される。この場合の違いは、配線間に対応する厚
い絶縁膜１の所定の領域が掘り下げられ、さらに、配線
の上面にハードマスク層が形成される点にある。
【００７４】この第３の実施の形態の場合には、隣接す
る配線の下部間および上部間すなわち配線の端部間に形
成される寄生容量が低減され、配線間の寄生容量が大幅
に低減されるようになる。
【００７５】なお、本発明での低誘電率絶縁膜として
は、実施の形態で説明した以外に、ＨＳＱ（ハイドロゲ
ン シルセキオサン）、ポリアリルエーテル、フッ素化
ポリアリルエーテル、無機ポリシラザン、有機ポリシラ
ザン、ＢＣＢ（ベンゾシクロブテン）、ＭＳＱ（メチル
シルセキオサン）、フッ素化ポリイミド、プラズマＣＦ
ポリマー、プラズマＣＨポリマー、テフロンＡＦ、パリ
レンＮ、ＡＦ−４（ポリパラキシリレン）、ポリナフタ
レンＮ等が使用される。
【００７６】
【発明の効果】以上に説明したように、本発明では半導
体装置の配線構造において、配線間隔の広い領域にはシ
リコン酸化膜等の強度が高く耐湿性の良い絶縁膜が形成
され、配線間隔の狭い領域には低誘電率絶縁膜が選択的
に形成される。
【００７７】このために、配線構造が微細になって配線
間隔が狭くなっても、配線層間の寄生容量が大幅に増加
し信号の伝達速度が低下したり、配線層間のクロストー
クが多発することは無くなる。
【００７８】また、上述したように、配線の間隔の広い
領域では熱膨張率が小さくしかも強度の大きな層間絶縁
膜が選択できるようになる。このために、層間絶縁膜と
して全領域が低誘電率絶縁膜で構成される場合に生じ易
くなる層間絶縁膜のクラック発生は皆無になる。
【００７９】さらに、本発明では、下層の配線層の配線
間に層間絶縁膜が充填されるように形成される。このた
め、層間絶縁膜の表面に大きな段差は形成されず、多層
配線の上層の配線層の形成が非常に容易になる。
【００８０】このようにして、本発明は半導体装置の微
細化あるいは多機能化に伴う微細多層配線の高性能化お
よび信頼性の向上を容易にする。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するための配
線部の断面図である。
【図２】上記の実施の形態の製造工程順の断面図であ
る。
【図３】上記の実施の形態の製造工程順の断面図であ
る。
【図４】上記の実施の形態の製造工程順の断面図であ
る。
【図５】本発明の第２の実施の形態を説明するための配
線部の断面図である。
【図６】上記の実施の形態の製造工程順の断面図であ
る。
【図７】本発明の第３の実施の形態を説明するための配
線部の断面図である。
【図８】従来を技術を説明するための製造工程順の断面
図である。
【図９】従来を技術を説明するための製造工程順の断面
図である。
【符号の説明】
１，１０１ 厚い絶縁膜 ２ 第１ストッパ膜 ３ 下層配線 ４ 第１層間絶縁膜 ５，５ａ 低誘電率絶縁膜 ６，１０８ 第２層間絶縁膜 ７ 第２ストッパ膜 ８ 第３層間絶縁膜 ９，１１０ 金属プラグ １０ 上層配線 １１ 第４層間絶縁膜 １２，１４，１８ レジストマスク １３ 配線金属膜 １５ 中間絶縁膜 １６ 第３ストッパ膜 １７，１７ａ，１０６ 保護絶縁膜 １９，１９ａ，１０５ａ，１０５ｂ ハードマスク層 １０１ａ レジストマスク １０２ 第１バリアメタル膜 １０２ａ，１０２ｂ 第１バリアメタル層 １０３ 第１配線金属膜 １０３ａ，１０３ｂ 第１配線層 １０４ 第２バリアメタル膜 １０４ａ，１０４ｂ 第２バリアメタル層 １０５ マスク絶縁膜 １０７ 有機ＳＯＧ膜 １０９ スルーホール １１１ 第３バリアメタル層 １１２ 第２配線層 １１３ 第４バリアメタル層

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子を有する半導体基板上に絶縁
    膜を介して複数の配線が同一層に配設され、前記配線間
    のうち隣接配線間隔の狭い領域に選択的に第１の層間絶
    縁膜が形成され、前記隣接配線間隔の広い領域には第２
    の層間絶縁膜が形成され、前記第１の層間絶縁膜の誘電
    率が前記第２の層間絶縁膜の誘電率より小さくなってい
    ることを特徴とする半導体装置。
  2. 【請求項２】 前記第１の層間絶縁膜が前記複数の配線
    を含む一区画の領域に形成されていることを特徴とする
    請求項１記載の半導体装置。
  3. 【請求項３】 前記半導体基板上の絶縁膜のうち前記配
    線間隔の狭いところの前記絶縁膜が掘り下げられ、前記
    配線間および前記絶縁膜の掘り下げられた領域に第１の
    層間絶縁膜が充填されていることを特徴とする請求項１
    又は請求項２記載の半導体装置。
  4. 【請求項４】 前記第１の層間絶縁膜の誘電率より大き
    な誘電率を有する第３の層間絶縁膜が前記配線の上面に
    のみに形成され、前記第１の層間絶縁膜が前記配線上の
    前記第３の層間絶縁膜間にも充填されていることを特徴
    とする請求項１、請求項２又は請求項３記載の半導体装
    置。
  5. 【請求項５】 前記第１の層間絶縁膜の誘電率より大き
    な誘電率を有する第４の層間絶縁膜が前記配線の側壁に
    形成されていることを特徴とする請求項１から請求項４
    のうち１つの請求項に記載の半導体装置。
  6. 【請求項６】 半導体基板上に形成される多層配線構造
    において、下層の配線構造および上層の配線構造が共に
    請求項１、請求項２、請求項３、請求項４あるいは請求
    項５記載の配線構造になっていることを特徴とする半導
    体装置。
  7. 【請求項７】 半導体基板上に下地の層間絶縁膜と第１
    のエッチングストッパ膜とを積層して形成する工程と、
    前記第１のエッチングストッパ膜上に所定の膜厚の無機
    絶縁膜を形成する工程と、前記第１のエッチングストッ
    パ膜で前記下地の層間絶縁膜のエッチングを防止しなが
    ら前記無機絶縁膜をドライエッチングして前記無機絶縁
    膜に複数の配線パターンの溝を形成する工程と、前記溝
    に金属材料を充填し複数の配線を形成する工程と、前記
    第１のエッチングストッパ膜で前記下地の層間絶縁膜の
    エッチングを防止しながら所定の前記配線間の無機絶縁
    膜をドライエッチングし除去する工程と、前記無機絶縁
    膜の除去された配線間領域に低誘電率絶縁膜を充填する
    工程と、を含むことを特徴とする半導体装置の製造方
    法。
  8. 【請求項８】 半導体基板上に下地の層間絶縁膜と第１
    のエッチングストッパ膜と中間の層間絶縁膜と第２のエ
    ッチングストッパ膜とをこの順に積層して形成する工程
    と、前記第２のエッチングストッパ膜上に所定の膜厚の
    無機絶縁膜を形成する工程と、前記第１のエッチングス
    トッパ膜で前記中間の層間絶縁膜のエッチングを防止し
    ながら前記無機絶縁膜をドライエッチングして前記無機
    絶縁膜に複数の配線パターンの溝を形成する工程と、前
    記溝に金属材料を充填し複数の配線を形成する工程と、
    前記第２のエッチングストッパ膜で前記下地の層間絶縁
    膜のエッチングを防止しながら所定の前記配線間の無機
    絶縁膜と前記第２のエッチングストッパ膜と前記中間の
    層間絶縁膜とをドライエッチングし除去する工程と、前
    記除去された配線間領域に低誘電率絶縁膜を充填する工
    程と、を含むことを特徴とする半導体装置の製造方法。
  9. 【請求項９】 半導体基板上に下地の層間絶縁膜と第１
    のエッチングストッパ膜と中間の層間絶縁膜と第２のエ
    ッチングストッパ膜とをこの順に積層して形成する工程
    と、前記第２のエッチングストッパ膜上に所定の膜厚の
    第１の無機絶縁膜を形成する工程と、前記第１のエッチ
    ングストッパ膜で前記中間の層間絶縁膜のエッチングを
    防止しながら前記第１の無機絶縁膜をドライエッチング
    して前記第１の無機絶縁膜に複数の配線パターンの溝を
    形成する工程と、前記溝に金属材料を充填し複数の配線
    を形成した後、前記第１の無機絶縁膜と前記配線の上面
    に第２の無機絶縁膜を被着させる工程と、前記第２のエ
    ッチングストッパ膜で前記下地の層間絶縁膜のエッチン
    グを防止しながら所定の領域の前記第２の無機絶縁膜と
    前記配線間の第１の無機絶縁膜と前記第２のエッチング
    ストッパ膜と前記中間の層間絶縁膜とをドライエッチン
    グし除去する工程と、前記除去された配線間領域に低誘
    電率絶縁膜を充填する工程と、を含むことを特徴とする
    半導体装置の製造方法。
  10. 【請求項１０】 前記低誘電率絶縁膜を充填する工程の
    前に前記配線の側壁に第３の無機絶縁膜が形成されるこ
    とを特徴とする請求項７、請求項８又は請求項９記載の
    半導体装置の製造方法。
JP8344725A 1996-12-25 1996-12-25 半導体装置の製造方法 Expired - Fee Related JP2910713B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP8344725A JP2910713B2 (ja) 1996-12-25 1996-12-25 半導体装置の製造方法
TW086118871A TW360916B (en) 1996-12-25 1997-12-11 Semiconductor device and fabrication process thereof
EP97122105A EP0851471B1 (en) 1996-12-25 1997-12-15 Fabrication process for semiconductor device with two insulators of different dielectric constant
DE69730580T DE69730580T2 (de) 1996-12-25 1997-12-15 Verfahren zur Herstellung eines Halbleiterelements mit zwei Isolatoren unterschiedlicher Dielektrizitätskonstante
US08/996,105 US6222269B1 (en) 1996-12-25 1997-12-22 Semiconductor device and fabrication process thereof
KR1019970072499A KR100283307B1 (ko) 1996-12-25 1997-12-23 반도체 장치 및 그의 제조 방법
US09/481,885 US6294833B1 (en) 1996-12-25 2000-01-12 Semiconductor device and fabrication process thereof
US09/893,926 US6483193B2 (en) 1996-12-25 2001-06-28 Fabrication process for a semiconductor device with damascene interconnect lines of the same level separated by insulators with different dielectric constants

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8344725A JP2910713B2 (ja) 1996-12-25 1996-12-25 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH10189716A true JPH10189716A (ja) 1998-07-21
JP2910713B2 JP2910713B2 (ja) 1999-06-23

Family

ID=18371501

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8344725A Expired - Fee Related JP2910713B2 (ja) 1996-12-25 1996-12-25 半導体装置の製造方法

Country Status (6)

Country Link
US (3) US6222269B1 (ja)
EP (1) EP0851471B1 (ja)
JP (1) JP2910713B2 (ja)
KR (1) KR100283307B1 (ja)
DE (1) DE69730580T2 (ja)
TW (1) TW360916B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100431746B1 (ko) * 2002-06-29 2004-05-17 주식회사 하이닉스반도체 펀치 발생을 억제할 수 있는 반도체소자 제조방법
US6984581B2 (en) 2000-12-21 2006-01-10 Intel Corporation Structural reinforcement of highly porous low k dielectric films by ILD posts
JP2007201208A (ja) * 2006-01-27 2007-08-09 Fujitsu Ltd 半導体装置及びその製造方法
JP2008130991A (ja) * 2006-11-24 2008-06-05 Fujitsu Ltd 半導体装置及びその製造方法
US7589014B2 (en) 2001-06-12 2009-09-15 Kabushiki Kaisha Toshiba Semiconductor device having multiple wiring layers and method of producing the same
WO2017064937A1 (ja) * 2015-10-16 2017-04-20 ソニー株式会社 半導体装置、および半導体装置の製造方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3916284B2 (ja) * 1997-02-28 2007-05-16 東京応化工業株式会社 多層配線構造の形成方法
JP3305251B2 (ja) * 1998-02-26 2002-07-22 松下電器産業株式会社 配線構造体の形成方法
US6187672B1 (en) * 1998-09-22 2001-02-13 Conexant Systems, Inc. Interconnect with low dielectric constant insulators for semiconductor integrated circuit manufacturing
US6777320B1 (en) 1998-11-13 2004-08-17 Intel Corporation In-plane on-chip decoupling capacitors and method for making same
JP2000286254A (ja) * 1999-03-31 2000-10-13 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP4363716B2 (ja) * 1999-06-25 2009-11-11 株式会社東芝 Ｌｓｉの配線構造の設計方法
KR100854555B1 (ko) 1999-07-08 2008-08-26 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
US6221780B1 (en) * 1999-09-29 2001-04-24 International Business Machines Corporation Dual damascene flowable oxide insulation structure and metallic barrier
US6528153B1 (en) * 1999-09-30 2003-03-04 Novellus Systems, Inc. Low dielectric constant porous materials having improved mechanical strength
JP2001223269A (ja) * 2000-02-10 2001-08-17 Nec Corp 半導体装置およびその製造方法
US6365508B1 (en) * 2000-07-18 2002-04-02 Chartered Semiconductor Manufacturing Ltd. Process without post-etch cleaning-converting polymer and by-products into an inert layer
DE10059935A1 (de) * 2000-11-28 2002-06-06 Infineon Technologies Ag Dicht gepackte Halbleiterstruktur und Verfahren zum Herstellen einer solchen
KR100354441B1 (en) * 2000-12-27 2002-09-28 Samsung Electronics Co Ltd Method for fabricating spin-on-glass insulation layer of semiconductor device
KR100568100B1 (ko) * 2001-03-05 2006-04-05 삼성전자주식회사 트렌치형 소자 분리막 형성 방법
TW544855B (en) * 2001-06-25 2003-08-01 Nec Electronics Corp Dual damascene circuit with upper wiring and interconnect line positioned in regions formed as two layers including organic polymer layer and low-permittivity layer
JP2003017564A (ja) * 2001-07-04 2003-01-17 Fujitsu Ltd 半導体装置およびその製造方法
US6707093B2 (en) * 2001-11-30 2004-03-16 Stmicroelectronics, Inc. Selective ionic implantation of fluoropolymer film to modify the sensitivity of underlying sensing capacitors
US7042092B1 (en) * 2001-12-05 2006-05-09 National Semiconductor Corporation Multilevel metal interconnect and method of forming the interconnect with capacitive structures that adjust the capacitance of the interconnect
US6800548B2 (en) * 2002-01-02 2004-10-05 Intel Corporation Method to avoid via poisoning in dual damascene process
JP3775354B2 (ja) * 2002-06-20 2006-05-17 松下電器産業株式会社 半導体装置およびその製造方法
US6562711B1 (en) * 2002-06-28 2003-05-13 Intel Corporation Method of reducing capacitance of interconnect
US6750544B1 (en) * 2002-07-31 2004-06-15 Advanced Micro Devices Metallization system for use in a semiconductor component
JP3802002B2 (ja) * 2003-03-27 2006-07-26 三星電子株式会社 半導体装置の製造方法
AU2004240629B2 (en) * 2003-05-16 2010-02-25 Arriva Pharmaceuticals, Inc. Treatment of respiratory disease by inhalation of synthetic matrix metalloprotease inhibitors
US20040248400A1 (en) * 2003-06-09 2004-12-09 Kim Sun-Oo Composite low-k dielectric structure
JP2005142351A (ja) * 2003-11-06 2005-06-02 Nec Electronics Corp 半導体装置およびその製造方法
US20050146048A1 (en) * 2003-12-30 2005-07-07 Dubin Valery M. Damascene interconnect structures
US7176575B2 (en) * 2004-09-30 2007-02-13 Intel Corporation Input/output routing on an electronic device
US8044381B2 (en) * 2007-07-30 2011-10-25 Hewlett-Packard Development Company, L.P. Light emitting diode (LED)
JP6272949B2 (ja) * 2016-06-06 2018-01-31 東京エレクトロン株式会社 パターン形成方法
JP2019114750A (ja) * 2017-12-26 2019-07-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5470693A (en) * 1992-02-18 1995-11-28 International Business Machines Corporation Method of forming patterned polyimide films
US5486493A (en) * 1994-02-25 1996-01-23 Jeng; Shin-Puu Planarized multi-level interconnect scheme with embedded low-dielectric constant insulators
DE69531571T2 (de) * 1994-05-27 2004-04-08 Texas Instruments Inc., Dallas Verbesserungen in Bezug auf Halbleitervorrichtungen
JPH0855913A (ja) * 1994-06-07 1996-02-27 Texas Instr Inc <Ti> サブミクロン相互接続の選択的空隙充填方法
US5559367A (en) * 1994-07-12 1996-09-24 International Business Machines Corporation Diamond-like carbon for use in VLSI and ULSI interconnect systems
EP0703611B1 (en) 1994-08-31 2007-05-02 Texas Instruments Incorporated Method for insulating metal leads using a low dielectric constant material, and structures formed therewith
JPH08172132A (ja) * 1994-09-15 1996-07-02 Texas Instr Inc <Ti> マルチレベル相互接続部の容量および性能を最適化する素子および方法
JPH08162528A (ja) 1994-10-03 1996-06-21 Sony Corp 半導体装置の層間絶縁膜構造

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6984581B2 (en) 2000-12-21 2006-01-10 Intel Corporation Structural reinforcement of highly porous low k dielectric films by ILD posts
US7745326B2 (en) 2001-06-12 2010-06-29 Kabushiki Kaisha Toshiba Semiconductor device having multiple wiring layers and method of producing the same
US7855141B2 (en) 2001-06-12 2010-12-21 Kabushiki Kaisha Toshiba Semiconductor device having multiple wiring layers and method of producing the same
US7589014B2 (en) 2001-06-12 2009-09-15 Kabushiki Kaisha Toshiba Semiconductor device having multiple wiring layers and method of producing the same
KR100431746B1 (ko) * 2002-06-29 2004-05-17 주식회사 하이닉스반도체 펀치 발생을 억제할 수 있는 반도체소자 제조방법
US9099464B2 (en) 2006-01-27 2015-08-04 Fujitsu Semiconductor Limited Semiconductor device having capacitor capable of reducing additional processes and its manufacture method
US8264062B2 (en) 2006-01-27 2012-09-11 Fujitsu Semiconductor Limited Semiconductor device having capacitor capable of reducing additional processes and its manufacture method
US8524568B2 (en) 2006-01-27 2013-09-03 Fujitsu Semiconductor Limited Semiconductor device having capacitor capable of reducing additional processes and its manufacture method
JP2007201208A (ja) * 2006-01-27 2007-08-09 Fujitsu Ltd 半導体装置及びその製造方法
US9165881B2 (en) 2006-01-27 2015-10-20 Fujutsu Semiconductor Limited Semiconductor device having capacitor capable of reducing additional processes and its manufacture method
JP2008130991A (ja) * 2006-11-24 2008-06-05 Fujitsu Ltd 半導体装置及びその製造方法
WO2017064937A1 (ja) * 2015-10-16 2017-04-20 ソニー株式会社 半導体装置、および半導体装置の製造方法
US10879165B2 (en) 2015-10-16 2020-12-29 Sony Corporation Semiconductor device and method for manufacturing semiconductor device with low-permittivity layers

Also Published As

Publication number Publication date
TW360916B (en) 1999-06-11
US20010048165A1 (en) 2001-12-06
DE69730580D1 (de) 2004-10-14
EP0851471B1 (en) 2004-09-08
US6294833B1 (en) 2001-09-25
KR19980064510A (ko) 1998-10-07
EP0851471A2 (en) 1998-07-01
US6222269B1 (en) 2001-04-24
US6483193B2 (en) 2002-11-19
EP0851471A3 (en) 1999-06-09
DE69730580T2 (de) 2005-09-15
KR100283307B1 (ko) 2001-04-02
JP2910713B2 (ja) 1999-06-23

Similar Documents

Publication Publication Date Title
JP2910713B2 (ja) 半導体装置の製造方法
US6211561B1 (en) Interconnect structure and method employing air gaps between metal lines and between metal layers
US7094689B2 (en) Air gap interconnect structure and method thereof
US20020081854A1 (en) Method for making a dual damascene interconnect using a multilayer hard mask
US20050158982A1 (en) Semiconductor device manufacturing method
JP2000150519A (ja) 半導体装置の製造方法
KR100442867B1 (ko) 반도체 소자의 듀얼 다마신 구조 형성방법
JP5400355B2 (ja) 半導体装置
US6284642B1 (en) Integrated method of damascene and borderless via process
JP2006253645A (ja) 半導体装置の製造方法および半導体装置
JP3713869B2 (ja) 半導体装置の製造方法
JP3159093B2 (ja) 半導体装置およびその製造方法
JP3279276B2 (ja) 半導体装置の製造方法
JP3525788B2 (ja) 半導体装置の製造方法
JP2004095902A (ja) 半導体装置の製造方法
JP2004079924A (ja) 半導体装置
KR100607363B1 (ko) 저유전율 절연막을 이용한 금속간 절연막 및 그 형성방법
JP2948588B1 (ja) 多層配線を有する半導体装置の製造方法
JPH10189723A (ja) 半導体装置およびその製造方法
KR100439111B1 (ko) 반도체소자의 금속배선 형성방법
JP2000058651A (ja) 多層配線を有する半導体装置及びその製造方法
JP4263053B2 (ja) 半導体装置の製造方法
KR100842670B1 (ko) 반도체 소자 제조방법
KR20010066380A (ko) 다층 배선을 갖는 반도체장치의 제조방법
JP2002134605A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19990309

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080409

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090409

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100409

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110409

Year of fee payment: 12

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110409

Year of fee payment: 12

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120409

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120409

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130409

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140409

Year of fee payment: 15

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees