JPH08172132A - マルチレベル相互接続部の容量および性能を最適化する素子および方法 - Google Patents

マルチレベル相互接続部の容量および性能を最適化する素子および方法

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JPH08172132A
JPH08172132A JP7237369A JP23736995A JPH08172132A JP H08172132 A JPH08172132 A JP H08172132A JP 7237369 A JP7237369 A JP 7237369A JP 23736995 A JP23736995 A JP 23736995A JP H08172132 A JPH08172132 A JP H08172132A
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metal
silicon dioxide
interconnect
low
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JP7237369A
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Shin-Puu Jeng
− プー イエング シン
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Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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Abstract

(57)【要約】 【課題】 マルチレベル相互接続部の容量と性能とを最
適化する素子および方法を提供する。 【解決手段】 前記素子は、半導体層７０、前記半導体
層上の第１高−ｋ層６８、前記第１高−ｋ層６８上の第
１絶縁層６６、前記第１絶縁層６６上の相互接続層５
８、前記相互接続層５８周囲の第２絶縁層６４、ならび
に前記第２絶縁層６４および前記相互接続層５８上の第
２高−ｋ層５２から成る。前記素子は、密接配置された
金属相互接続部間に、低−ｋ物質を挿入してもよい。あ
るいは、前記素子は、密接配置された金属相互接続部間
に、空気ギャップを有してもよい。加えて、前記高−ｋ
層は、酸化物エッチ・ストップとして用いることもでき
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
に関し、特に半導体素子内における相互接続線間のクロ
ストーク電圧の最適化に関するものである。
【０００２】
【従来の技術】今日の超大規模集積回路（ＶＬＳＩ）チ
ップは、３００平方ミリメートルの領域に４百万個以上
のトランジスタを有し、１００ＭＨｚ以上のクロック周
波数で動作することができる（A. Denboer, Semiconduc
tor International 2. 64, 1994)。種々の機能を有する
構成要素が、５層もの高密度金属線によって相互接続さ
れている。素子の機能的複雑性が増大するにつれ、相互
接続レベルの数、ダイのサイズ、および金属長も増加し
続ける可能性が高い。相互接続は既にＶＬＳＩプロセス
・フローの主要部分を構成しているので、相互接続プロ
セスの信頼性、互換性および簡略性は、全体的な歩留り
および素子のコストに重大な影響を及ぼすものである。
【０００３】マルチレベル相互接続部の性能は、深いサ
ブミクロン領域における相互接続容量によって支配され
る。相互接続容量を減少させるには、誘電率の値が低い
誘電体物質が必要とされる。（誘電率は、１．０が真空
の誘電率を表わすという基準に基づいている。種々の物
質が非常に１．０に近い値から数百という値までの誘電
率を示している。例えば、二酸化シリコンの誘電率は約
３．９である。ここでは、誘電率が３．９未満の誘電体
物質を低−ｋ(low-k) ということばで表わすことにす
る。逆に、誘電率が３．９以上の誘電体物質を高−ｋ(h
igh-k)ということばで表わすことにする。）本願の関連
出願である、１９９３年１０月１５日に出願されたアメ
リカ合衆国出願番号第０８／１３７，６５８号に記載さ
れている低−ｋ誘電体挿入方式は、効果的に線間容量(l
ine-to-line capacitance)を減少させ、その結果ＲＣ遅
延時間および電力消費の双方において、大幅な改善が得
られた。
【０００４】
【発明が解決しようとする課題】しかしながら、ＲＣ遅
延および電力消費に加えて、相互接続の性能の別の重要
な要因として、クロストークがある。クロストーク・ノ
イズは、１本の金属線が切り替り、その大きな線間容量
のために、近くの金属線も電圧変化を生じた場合に発生
する。クロストークが十分に大きいと、近くのインアク
ティブ状態の金属線が誤った信号を受け取り、システム
の誤動作を発生する可能性がある。結合ノイズの問題、
即ち、クロストークは、電圧規模が小さくなりノイズ・
マージンが縮まるに連れて、重大な問題となりつつあ
る。
【０００５】近似として、クロストーク電圧Ｖc は、線
間容量Ｃl-1 と、線間容量（層内）Ｃl-1 と層間容量Ｃ
l-g の和との比率に比例し、以下の式で表わされる。
【０００６】
【数１】
【０００７】クロストーク電圧を効果的に減少させるた
めには、層間容量を増大すると共に、線間容量をできる
だけ低下させる必要がある。
【０００８】
【課題を解決するための手段】本発明は、２枚の金属層
間（または金属層とアクティブな素子との間）に、誘電
率が高い誘電体物質を含ませて層間容量を増大させ、金
属線間に低誘電率物質を挿入することによって、クロス
トーク電圧を減少させようとするものである。この方法
は、いくつかの異なる低−ｋ挿入物質方式によって、容
易に採用することができる。低−ｋおよび高−ｋ層双方
の性能上の利点は、（１）高−ｋおよび隣接する金属層
間の距離、（２）高−ｋ層の厚さ、（３）低−ｋ溝の深
さ（溝が深いほど線間容量が更に減少する）、（４）誘
電体積層体全体の厚さ、（５）低−ｋ誘電体層の誘電
率、（６）高−ｋ層の誘電体率、（７）隣接するレベル
（単数または複数）の金属密度、（８）高−ｋ層の数、
（９）接地板の数および位置、ならびに（１０）金属の
厚さを、適宜設計することによって最適化することがで
きる。
【０００９】加えて、高−ｋ層（例えば、Ｓｉ3 Ｎ4 ）
は、金属線間の溝をエッチングする際に、エッチ・スト
ップとして用いることができる。
【００１０】本発明は、マルチレベル相互接続部の容量
および性能を最適化する素子および方法を提供する。前
記素子は、半導体層、前記半導体層上の第１高−ｋ層、
前記第１高−ｋ層上の第１絶縁層、前記第１絶縁層上の
相互接続層、前記相互接続層周囲の第２絶縁層、ならび
に前記第２絶縁層および前記相互接続層上の第２高−ｋ
層から成る。前記素子は、密接配置された金属相互接続
部間に低−ｋ物質が挿入されてもよい。あるいは、前記
素子は、密接配置された金属相互接続部間に空気ギャッ
プを有してもよい。加えて、前記第１高−ｋ層は、酸化
物エッチ・ストップとして用いることもできる。
【００１１】
【発明の実施の形態】本発明は、添付図面を参照するこ
とによって、最良に理解することができる。また、特別
に指示がない限り、異なる図面上で対応する番号や記号
は対応する部分を示すものとする。
【００１２】以下、図１〜図２３に詳細に描いた好適実
施例に関連付けて、本発明を説明する。図は、種々の構
造の下または上に高−ｋ誘電体層を配することによっ
て、素子の容量および性能を最適化する様々な実施例を
示すものである。
【００１３】図１は、実施例の一例を示す。下側層７０
は、二酸化シリコンまたはその他の低−ｋ物質のよう
な、絶縁性物質で形成されている。高−ｋ物質（例え
ば、Ｓｉ 3 Ｎ4 、ｋは６ないし９の範囲である）の層６
８を絶縁層上に被着する。次に、別の絶縁層６６（例え
ば、二酸化シリコン）を高−ｋ物質層６８上に被着す
る。次に、相互接続リードを、絶縁層６６上に配する。
相互接続リードは、金属バリア層６２（例えば、Ｔｉ
Ｎ）、金属層５８および金属キャップ層６０（例えば、
ＴｉＮ）で構成される。相互接続リードにパターニング
およびエッチングを行った後、任意の二酸化シリコン・
ライナ５６を、相互接続リード周囲にこれに沿って形成
する。（他の実施例でもこの任意の二酸化シリコン・ラ
イナを設けることができるが、混乱を回避するために、
他の実施例ではこの任意の二酸化シリコン層を示さない
こととする。）次に、低−ｋ物質（例えば、ポリシルセ
キオクサン(polysilsequioxane) スピン−オン−ガラ
ス）の層６４を、相互接続リードおよび二酸化シリコン
・ライナ５６周囲に形成する。スピン−オン−ガラス層
６４を次に硬化させる。次に、二酸化シリコン層５３を
スピン−オン−ガラス層６４上に被着し、平面化する。
更に、二酸化シリコン層５３上に、第２高−ｋ層５２を
被着する。二酸化シリコンの最終層５０を、次に高−ｋ
層５２上に被着する。金属相互接続部の次のレベルに接
続するために、誘電体層５０、５２、５３、６４および
５６を貫通するビアをエッチングによって形成し、それ
にＣＶＤ金属（例えば、タングステン）を充填する。相
互接続部の第１層の層間容量は、接地板７１にて開始す
る第２金属層の部分を選択的に接地することによって、
更に増大させることができる。接地板７１を付加するこ
とは、間隔が狭い相互接続部のために、クロストーク電
圧を低下させる助けとなる。同様に、相互接続部の第２
層の層間容量も、信号が第２金属層を通過するとき、第
１層および／または第３金属層の部分を接地することに
よって増大させることができる。同じプロセスを繰り返
し行えば、マルチレベルの相互接続を容易にすることが
できる。
【００１４】図２は、図１に類似した実施例の他の例を
示す。図２では、絶縁層７０、高−ｋ層６８、絶縁層６
６、金属バリア層６２、金属層５８および金属キャップ
層６０は、図１と同じ方法で形成される。しかしなが
ら、相互接続リード６２、５８、６０をパターニングお
よびエッチングするとき、絶縁層６６および高−ｋ層６
８もエッチングする。低−ｋ物質６４が金属バリア層６
２を超えて延在するので、線間容量を更に減少させるこ
とになる。次に、二酸化シリコン層５３、第２高−ｋ層
５２および二酸化シリコン最終層５０を、図１における
ように形成する。図１におけるように、このプロセスを
繰り返すことによって相互接続部の次のレベルを作成す
る。次のレベルを作成する際、金属相互接続部の次のレ
ベルをパターニングおよびエッチングするとき、第２高
−ｋ層５２をエッチングしてもよい。
【００１５】図３は、図１に類似した実施例の他の例を
示す。図３では、絶縁層７０、高−ｋ層６８、絶縁層６
６、金属バリア層６２、金属層５８および金属キャップ
層６０は、図１と同じ方法で形成される。しかしなが
ら、相互接続リード６２、５８、６０をパターニングお
よびエッチングした後、非共形的に二酸化シリコン層６
４を被着し（例えば、化学蒸着法）、相互接続リード間
に空気ギャップ７２を形成する。次に、二酸化シリコン
層を平面化する（例えば、化学機械式平面化処理）。次
に、二酸化シリコン層６４上に、別の高−ｋ物質層５２
を被着する。二酸化シリコンの最終層５０を、次に高−
ｋ層５２上に被着する。
【００１６】図４は、図３に類似した実施例の他の例を
示す。図４では、絶縁層７０、高−ｋ層６８、絶縁層６
６、金属バリア層６２、金属層５８および金属キャップ
層６０は、図３と同じ方法で形成される。しかしなが
ら、相互接続リード６２、５８、６０をパターニングお
よびエッチングするとき、絶縁層６６および高−ｋ層６
８もエッチングする。空気ギャップ７２が金属バリア層
６２を超えて延在するので、線間容量を更に減少させる
ことになる。相互接続リード６２、５８、６０をパター
ニングおよびエッチングした後、二酸化シリコン層６４
を非共形的に被着し（例えば、化学蒸着法）、相互接続
リード間に空気ギャップ７２を形成する。次に、二酸化
シリコン層を平面化する（例えば、化学機械式平面化処
理）。次に、二酸化シリコン層６４上に、別の高−ｋ物
質層５２を被着する。更に、二酸化シリコンの最終層５
０を、高−ｋ層５２上に被着する。加えて、次のレベル
を作成するのであれば、金属相互接続部をパターニング
およびエッチングするときに、第２高−ｋ層５２もエッ
チングしてもよい。
【００１７】図５は、図１に類似した実施例の他の例を
示す。図５では、絶縁層７０および高−ｋ層６８は、図
１と同じ方法で形成される。しかしながら、金属バリア
層６２周囲の物質、金属層５８および金属キャップ層６
０は、全て同じ物質で構成されている。この物質６４
は、低−ｋ物質または二酸化シリコンが好ましい。次
に、第２高−ｋ層５２および二酸化シリコン層５０を、
図１におけるように形成する。
【００１８】図６は、図５に類似した実施例の他の例を
示す。図６では、絶縁層７０、高−ｋ層６８、金属バリ
ア層６２、金属層５８、金属キャップ層６０、および絶
縁層６４は、図５と同じ方法で形成される。しかしなが
ら、相互接続リード６２、５８、６０をパターニングお
よびエッチングするとき、絶縁層６４および高−ｋ層６
８もエッチングする。次に、第２高−ｋ層５２および二
酸化シリコンの最終層５０を、図５におけるように形成
する。加えて、次のレベルを作成するのであれば、金属
相互接続部をパターニングおよびエッチングするとき
に、第２高−ｋ層５２もエッチングしてもよい。
【００１９】図７〜図１０は、更に他の実施例を形成す
る連続プロセスを示す。図７では、絶縁層７０（例え
ば、二酸化シリコン）と高−ｋ物質層６８から開始され
る。次に、別の絶縁層６６を被着する。金属バリア層６
２、金属層５８および金属キャップ層６０を更に形成
し、パターニングし、そしてエッチングする。加えて、
図２、図４および図６におけるように、金属エッチング
・プロセス中に、二酸化シリコン層６６および高−ｋ層
もエッチングしてもよい。金属エッチングの後、図１に
示したように、相互接続リード周囲に、任意の二酸化シ
リコン・ライナを形成してもよい。
【００２０】次に、図８は、低−ｋ物質７４（例えば、
パリレン(parylene)）の共形被着を示す。低−ｋ物質７
４は、相互接続リード上および周囲に被着される。
【００２１】次に、図９は、エッチバック後の低−ｋ物
質７４を示す。低−ｋ物質は、金属相互接続部の外側領
域からは完全に除去されているが、金属相互接続部間に
はこの物質は保存されている。
【００２２】図１０は、二酸化シリコン層７６を被着し
平面化した後の実施例を示す。次に、任意の第２二酸化
シリコン層５３を被着する。次に、第２高−ｋ物質層５
２を形成する。二酸化シリコンまたはその他の絶縁性物
質の最終層５０を形成する。
【００２３】図１１は、図７〜図１０に詳細に描いた連
続プロセスによって作られた実施例の一例を示す。絶縁
層７０、高−ｋ層６８、二酸化シリコン層６６、金属バ
リア層６２、金属層５８、金属キャップ層６０は、図７
におけるように形成される。次に、共形低−ｋポリマ層
７４を被着し、図８および図９にあるように、相互接続
リード周囲に沿ってエッチングする。次に、図１０にあ
るように、二酸化シリコン層７６と任意の第２二酸化シ
リコン層５３とを形成する。加えて、第２高−ｋ物質層
５２および二酸化シリコンまたはその他の絶縁性物質の
最終層５０を、図１０にあるように形成する。
【００２４】図１２の構造は、図１１と同様に形成され
る。絶縁層７０、高−ｋ層６８、二酸化シリコン層６
６、金属バリア層６２、金属層５８、および金属キャッ
プ層６０は、同様の方法を利用して形成される。しかし
ながら、金属エッチングの間に、二酸化シリコン層６６
をエッチングし、高−ｋ層６８をエッチ・ストップとし
て用いる。更に、二酸化シリコン層７６、第２高−ｋ物
質層５２および二酸化シリコンまたはその他の絶縁性物
質の最終層５０を、図１１にあるように形成する。
【００２５】図１３の構造は、図１２と同様に形成され
る。しかしながら、金属エッチングの間に、二酸化シリ
コン層６６のエッチングに加えて、高−ｋ層６８もエッ
チングする。それ以外では、図１３の処理は図１２の処
理と同様である。加えて、次のレベルを作成するのであ
れば、金属相互接続部をパターニングおよびエッチング
するときに、第２高−ｋ層５２もエッチングしてもよ
い。
【００２６】図１４〜図１７は、更に他の実施例を形成
する連続プロセスを示す。図１４は、先の実施例と同様
に形成された、絶縁層７０、高−ｋ層６８および二酸化
シリコン層を示す。更に、先の実施例と同様に、金属バ
リア層６２、金属層５８および金属キャップ層６０を形
成し、パターニングし、そしてエッチングする。加え
て、二酸化シリコン層６４を、相互接続リード上に被着
する。
【００２７】しかしながら、先の実施例との相違がいく
つかあるので、それを図１５に示す。まず、密接配置さ
れた相互接続リード間に、溝をパターニングしエッチン
グする。次に、低−ｋ物質層７８（例えば、ポリイミ
ド）を被着する。
【００２８】図１６は、エッチバック後のポリマ物質７
８を示す。加えて、別の二酸化シリコン層６４を、ポリ
マ７８および以前からある二酸化シリコン層６４（二酸
化シリコンの以前の層と新しい層は、同一層として示さ
れている）上に形成する。
【００２９】図１７は、図１６に示した実施例で、多数
のレベルを有する実施例を示す。第２高−ｋ層５２が２
つのレベルを分離し、一方ビア８０がそれらを接続す
る。最初にビア用の溝をパターニングし、次にエッチン
グして、ＣＶＤ金属（例えば、タングステン）８０で充
填する。しかし、それ以外では、相互接続リード６２、
５８、６０および二酸化シリコン層６４、５０は、双方
のレベル上で同様に形成される。
【００３０】図１８は図１７に類似した実施例の一例を
示すが、レベルは１つのみであり、ビアはない。それ以
外では、他の全ての処理および要素は図１７と同一であ
る。
【００３１】図１９は、図１８に類似した実施例の一例
を示す。両者の相違は、前者では金属エッチングの間
に、二酸化シリコン層６６および高−ｋ層６８もエッチ
ングすることである。それ以外では、他の全ての処理お
よび要素は、図１８と同一である。
【００３２】図２０〜図２３は、更に他の実施例を形成
する連続プロセスを示す。図２０は、絶縁層７０とその
上に形成された高−ｋ物質層６８とを示す。二酸化シリ
コン層６４を、次に高−ｋ物質層６８上に被着する。
【００３３】図２１は、本実施例において、二酸化シリ
コン層内に溝をパターニングしエッチングした後の状態
を示す。溝は、高−ｋ物質層６８の表面で停止する。
【００３４】図２２は、本実施例において、金属バリア
層６２と金属層５８を二酸化シリコン６４上および溝内
に被着した後の状態を示す。
【００３５】図２３は、本実施例において、余分な金属
バリア層６２と金属層５８とを研磨除去し、別の高−ｋ
層５２を金属リード５８および二酸化シリコン６４上に
被着した後の状態を示す。加えて、二酸化シリコンの最
終層５０が、第２高−ｋ層５２上に示されている。
【００３６】更に、図１〜図２３に表わした実施例を変
更することもできる。例えば、高−ｋ層５２および６８
の位置および厚さは、性能や処理要求に基づいて、調節
することができる。加えて、層間容量は、金属バリア層
６２の底面および高−ｋ層６８間の距離の増加に伴って
減少する。更に、第２高−ｋ層は、形成しなくてもよ
い。加えて、絶縁層も種々の低−ｋ物質で形成すること
ができる。当業者には自明なその他様々な変更も可能で
あり、それらは本発明の精神の範囲内に該当するもので
ある。
【００３７】図２４は、実施例の一例について行ったシ
ミュレーション結果であり、クロストーク電圧対動作電
圧（Ｖcc）比が減少する様子を示す。実施例の一例のク
ロストーク電圧９０を、純粋な二酸化シリコン金属相互
接続素子のクロストーク電圧９２と比較した。グラフに
表わされている実施例の一例では、高−ｋ層の誘電率が
１０であったのに対し、低−ｋ層の誘電率は１．５であ
った。加えて、リードの長さは４５００ミクロン、そし
て金属の高さは０．７ミクロンであった。図１０〜図１
３、図１６、図１８および図１９に表わした実施例で
も、同様の結果が期待できる。しかしながら、図２４に
示された結果を得た実施例は、第２高−ｋ層を含んでい
なかった。したがって、第２高−ｋ層も実施すれば、更
にクロストーク電圧の減少が期待できる。
【００３８】ここに記載した特定例は限定ではなく例示
として看做されるべきであるので、本発明はかかる特定
例に限定されるものとして解釈すべきではない。本発明
は、本発明の精神および範囲から逸脱しない種々の物質
層のプロセス全てに該当することを意図するものであ
る。他の変更や組み合わせも、当業者には明白であろ
う。したがって、特許請求の範囲はかかる変更または実
施例も全て包含することを意図するものである。
【００３９】以上の説明に関して更に以下の項を開示す
る。 （１）半導体素子を形成する方法であって、（ａ）半導
体層上に第１高−ｋ層を形成するステップ、（ｂ）前記
第１絶縁層上に相互接続層を形成するステップ、および
（ｃ）前記相互接続層周囲に絶縁層を形成するステッ
プ、から成ることを特徴とする方法。 （２）前記方法は、更に、前記第２絶縁層および前記相
互接続層上に、第２高−ｋ層を形成するステップを含む
ことを特徴とする、第１項記載の方法。 （３）前記方法は、更に、前記第１高−ｋ層の上、およ
び前記相互接続層の下に、第１絶縁層を形成するステッ
プを含むことを特徴とする、第１項記載の方法。 （４）前記高−ｋ層を形成するステップは、プラズマ被
着技法を利用することを特徴とする、第１項記載の方
法。 （５）前記高−ｋ層を形成するステップは、スパッタリ
ング被着技法を利用することを特徴とする、第１項記載
の方法。 （６）前記絶縁層は、低−ｋポリマ物質で構成されるこ
とを特徴とする、第１項記載の方法。 （７）前記絶縁層は、低−ｋ無機物質で構成されること
を特徴とする、第１項記載の方法。 （８）前記相互接続層を形成するステップは、前記相互
接続層をパターニングおよびエッチングするステップを
含み、前記エッチングは前記第１高−ｋ層で停止するこ
とを特徴とする、第１項記載の方法。 （９）前記相互接続層を形成するステップは、象眼金属
被着によって行われることを特徴とする、第１項記載の
方法。 （１０）前記絶縁層は化学蒸着によって形成されること
を特徴とする、第１項記載の方法。 （１１）前記相互接続層を形成するステップは、金属バ
リア層と、金属相互接続層と、金属キャップ層を形成す
るステップを含むことを特徴とする、第１項記載の方
法。 （１２）前記方法は、更に、密接配置された金属相互接
続部間に低−ｋ物質を挿入するステップを含むことを特
徴とする、第１項記載の方法。 （１３）前記方法は、更に、密接配置された金属相互接
続部間に空気ギャップを形成するステップを含むことを
特徴とする、第１項記載の方法。 （１４）マルチレベル半導体素子を動作させる方法であ
って、前記半導体素子は永久接地面と少なくとも２つの
相互接続レベルとを含み、前記方法は、前記少なくとも
２つの相互接続レベル間に電圧差を生じせしめ、前記少
なくとも２つの相互接続レベルの一方が信号を送信する
ステップを含むことを特徴とする方法。 （１５）前記方法は、更に、前記少なくとも２つの相互
接続レベルの第２レベルを接地し、第１レベルが前記信
号を送信するステップを含むことを特徴とする、第１４
項記載の方法。 （１６）前記方法は、更に、前記信号を送信する第１レ
ベルの一部上に、前記第２レベルの一部を直接接地する
ステップを含むことを特徴とする、第１５項記載の方
法。 （１７）前記方法は、更に、前記信号の５０％未満を前
記少なくとも２つの相互接続レベルの第２レベルに印加
し、第１レベルが前記信号を送信するステップを含むこ
とを特徴とする、第１４項記載の方法。
【００４０】（１８）半導体素子内における相互接続構
造であって、（ａ）半導体層と、（ｂ）前記半導体層上
の第１高−ｋ層と、（ｃ）前記第１高−ｋ層上の第１絶
縁層と、（ｄ）前記第１絶縁層上の第１相互接続層と、
（ｅ）前記相互接続層周囲の第２絶縁層と、（ｆ）前記
第２絶縁層および前記相互接続層上の第２高−ｋ層と、
から成ることを特徴とする相互接続構造。 （１９）前記相互接続層は、金属バリア層と、金属層
と、金属キャップ層とから成ることを特徴とする、第１
８項記載の素子。 （２０）前記相互接続層はアルミニウムで構成されるこ
とを特徴とする、第１８項記載の素子。 （２１）前記第１絶縁層は二酸化シリコンで構成される
ことを特徴とする、第１８項記載の素子。 （２２）前記第２絶縁層は低−ｋ物質で構成されること
を特徴とする、第１８項記載の素子。 （２３）前記相互接続層は象眼金属物質で構成されるこ
とを特徴とする、第１８項記載の素子。
【００４１】（２４）半導体素子を形成する方法であっ
て、（ａ）半導体層上に第１高−ｋ層を形成するステッ
プ、（ｂ）前記第１高−ｋ物質層上に第１絶縁層を形成
するステップ、（ｃ）前記第１絶縁層上で相互接続層を
パターニングし、エッチングするステップ、（ｄ）前記
相互接続層周囲に第２絶縁層を形成するステップ、
（ｅ）前記第２絶縁層および前記相互接続層上に第２高
−ｋ層を形成するステップ、から成ることを特徴とする
方法。 （２５）前記方法は、更に、密接配置された金属相互接
続部間に、低−ｋ物質を挿入するステップを含むことを
特徴とする、第２４項記載の方法。 （２６）前記方法は、更に、密接配置された金属相互接
続部間に、空気ギャップを形成するステップを含むこと
を特徴とする、第２４項記載の方法。 （２７）前記方法は、更に、前記少なくとも２つの相互
接続レベルの第１レベルを接地し、第２レベルが前記信
号を送信するステップを含むことを特徴とする、第１４
項記載の方法。 （２８）前記方法は、更に、前記信号を送信する第１レ
ベルの一部上に、前記第２レベルの一部を直接接地する
ステップを含むことを特徴とする、第１５項記載の方
法。 （２９）前記方法は、更に、前記信号の５０％未満を前
記少なくとも２つの相互接続レベルの第２レベルに印加
し、第１レベルが前記信号を送信するステップを含むこ
とを特徴とする、第１４項記載の方法。
【００４２】（３０）本発明は、マルチレベル相互接続
部の容量と性能とを最適化する素子および方法を提供す
る。前記素子は、半導体層７０、前記半導体層上の第１
高−ｋ層６８、前記第１高−ｋ層６８上の第１絶縁層６
６、前記第１絶縁層６６上の相互接続層５８、前記相互
接続層５８周囲の第２絶縁層６４、ならびに前記第２絶
縁層６４および前記相互接続層５８上の第２高−ｋ層５
２から成る。前記素子は、密接配置された金属相互接続
部間に、低−ｋ物質を挿入してもよい。あるいは、前記
素子は、密接配置された金属相互接続部間に、空気ギャ
ップを有してもよい。加えて、前記高−ｋ層は、酸化物
エッチ・ストップとして用いることもできる。
【００４３】関連出願に対する引用 以下にあげる、本願と共に譲渡された特許出願は、本願
にも含まれているものとする。 アメリカ合衆国出願番号 ０８／１３７，６５８ 出願日 １９９３年１０月１５日 ＴＩケース番号 ＴＩ−１８５０９
【図面の簡単な説明】
【図１】本発明の実施例によって製造される半導体素子
の断面図。
【図２】本発明の実施例によって製造される半導体素子
の断面図。
【図３】本発明の実施例によって製造される半導体素子
の断面図。
【図４】本発明の実施例によって製造される半導体素子
の断面図。
【図５】本発明の実施例によって製造される半導体素子
の断面図。
【図６】本発明の実施例によって製造される半導体素子
の断面図。
【図７】本発明の更に別の実施例を作成するための後続
ステップの一例を示す、半導体素子の断面図。
【図８】本発明の更に別の実施例を作成するための後続
ステップの一例を示す、半導体素子の断面図。
【図９】本発明の更に別の実施例を作成するための後続
ステップの一例を示す、半導体素子の断面図。
【図１０】本発明の更に別の実施例を作成するための後
続ステップの一例を示す、半導体素子の断面図。
【図１１】図７〜図１０に詳細に示した連続プロセスに
よって製造される半導体素子の例の断面図。
【図１２】図７〜図１０に詳細に示した連続プロセスに
よって製造される半導体素子の例の断面図。
【図１３】図７〜図１０に詳細に示した連続プロセスに
よって製造される半導体素子の例の断面図。
【図１４】本発明の更に別の実施例を作成するための後
続ステップの一例を示す、半導体素子の断面図。
【図１５】本発明の更に別の実施例を作成するための後
続ステップの一例を示す、半導体素子の断面図。
【図１６】本発明の更に別の実施例を作成するための後
続ステップの一例を示す、半導体素子の断面図。
【図１７】本発明の更に別の実施例を作成するための後
続ステップの一例を示す、半導体素子の断面図。
【図１８】図１４〜図１６に詳細に示した連続プロセス
にしたがって製造される半導体素子の一例の断面図。
【図１９】図１４〜図１６に詳細に示した連続プロセス
にしたがって製造される半導体素子の一例の断面図。
【図２０】本発明の更に別の実施例を作成するための後
続ステップの一例を示す、半導体素子の断面図。
【図２１】本発明の更に別の実施例を作成するための後
続ステップの一例を示す、半導体素子の断面図。
【図２２】本発明の更に別の実施例を作成するための後
続ステップの一例を示す、半導体素子の断面図。
【図２３】本発明の更に別の実施例を作成するための後
続ステップの一例を示す、半導体素子の断面図。
【図２４】純粋な二酸化シリコン誘電体と、図１２に示
した低−ｋ物質および高−ｋ物質層を有する本発明の実
施例について、クロストーク電圧対動作電圧（Ｖcc）比
を比較するためのグラフ。
【符号の説明】
５０ 二酸化シリコン最終層 ５２ 高−ｋ物質層 ５３ 二酸化シリコン層 ５６ 二酸化シリコン・ライナ ５８ 金属層 ６０ 金属キャップ層 ６２ 金属バリア層 ６４ 低−ｋ物質層 ６６ 絶縁層 ６８ 高−ｋ物質層 ７０ 絶縁層 ７１ 接地板 ７２ 空気ギャップ ７４ 低−ｋ物質 ７６ 二酸化シリコン層 ７８ 低−ｋ物質層 ８０ ＣＶＤ金属
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｓ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子を形成する方法であって、 （ａ）半導体層上に第１高−ｋ層を形成するステップ、 （ｂ）前記第１絶縁層上に相互接続層を形成するステッ
    プ、および （ｃ）前記相互接続層周囲に絶縁層を形成するステッ
    プ、から成ることを特徴とする方法。
  2. 【請求項２】 半導体素子内における相互接続構造であ
    って、 （ａ）半導体層と、 （ｂ）前記半導体層上の第１高−ｋ層と、 （ｃ）前記第１高−ｋ層上の第１絶縁層と、 （ｄ）前記第１絶縁層上の第１相互接続層と、 （ｅ）前記相互接続層周囲の第２絶縁層と、 （ｆ）前記第２絶縁層および前記相互接続層上の第２高
    −ｋ層と、から成ることを特徴とする相互接続構造。
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